JP2001111037A - Semiconductor wafer and field effect transistor - Google Patents
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Abstract
(57)【要約】
【課題】 キャリア供給層、グレーデッドバッファ層
か、あるいはバッファ層への不純物の混入を減少させた
半導体ウェハ及び電界効果トランジスタを提供する。
【解決手段】 ＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導体
ウェハのバッファ層２、キャリア供給層５か、あるいは
ショットキーコンタクト層８のいずれかをＩｎＡｌＧａ
Ａｓにすることにより、キャリア供給層５、バッファ層
２か、あるいはショットキーコンタクト層８への不純物
の混入を減少させることができる。このような半導体ウ
ェハを用いることによりゲート電圧のリークが無く、ゲ
ート耐圧が高い電界効果トランジスタが得られる。
(57) [PROBLEMS] To provide a semiconductor wafer and a field-effect transistor in which impurities are less mixed into a carrier supply layer, a graded buffer layer, or a buffer layer. SOLUTION: A buffer layer 2, a carrier supply layer 5, or a Schottky contact layer 8 of an InAlAs / InGaAs-based semiconductor wafer is made of InAlGa.
By using As, contamination of impurities into the carrier supply layer 5, the buffer layer 2, or the Schottky contact layer 8 can be reduced. By using such a semiconductor wafer, a field effect transistor having no gate voltage leakage and a high gate breakdown voltage can be obtained.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体ウェハ及び
電界効果トランジスタに関する。[0001] The present invention relates to a semiconductor wafer and a field effect transistor.
【０００２】[0002]
【従来の技術】図６は半導体ウェハの従来例を示す断面
図である。2. Description of the Related Art FIG. 6 is a sectional view showing a conventional example of a semiconductor wafer.
【０００３】同図に示す半導体ウェハは、ガリウム砒素
（ＧａＡｓ）基板１上にインジウムアルミニウム砒素
（ＩｎＡｌＡｓ）／インジウムガリウム砒素（ＩｎＧａ
Ａｓ）を成長させた、高電子移動度トランジスタ（ＨＥ
ＭＴ）用の半導体ウェハである。The semiconductor wafer shown in FIG. 1 has a gallium arsenide (GaAs) substrate 1 on which indium aluminum arsenide (InAlAs) / indium gallium arsenide (InGa
As) grown high electron mobility transistor (HE)
MT) semiconductor wafer.
【０００４】このＨＥＭＴ用の半導体ウェハはＧａＡｓ
基板１上にＩｎＡｌＡｓからなるグレーデッドバッファ
層２、ＩｎＧａＡｓからなるチャネル層３、ＩｎＡｌＡ
ｓからなるスペーサ層４、Ｓｉ、Ｓｅ、Ｔｅ等でｎ型ド
ーピングを行ったＩｎＡｌＡｓからなるキャリア供給層
５を順次形成したものである。The semiconductor wafer for HEMT is made of GaAs.
A graded buffer layer 2 made of InAlAs, a channel layer 3 made of InGaAs, InAlA
In this example, a spacer layer 4 made of s and a carrier supply layer 5 made of InAlAs doped with n-type with Si, Se, Te or the like are sequentially formed.
【０００５】図７は半導体ウェハの他の従来例を示す断
面図である。FIG. 7 is a sectional view showing another conventional example of a semiconductor wafer.
【０００６】同図に示す半導体ウェハは、ＩｎＰ基板６
上に、ＩｎＡｌＡｓ／ＩｎＧａＡｓを成長させた、ＨＥ
ＭＴ用の半導体ウェハである。The semiconductor wafer shown in FIG.
HE was grown on top of InAlAs / InGaAs.
It is a semiconductor wafer for MT.
【０００７】このＨＥＭＴ用の半導体ウェハは、ＩｎＰ
基板６上に、ＩｎＡｌＡｓからなるバッファ層７、Ｉｎ
ＧａＡｓからなるチャネル層３、ＩｎＡｌＡｓからなる
スペーサ層４、Ｓｉ、Ｓｅ、Ｔｅ等でｎ型ドーピングし
たＩｎＡｌＡｓからなるキャリア供給層５を順次形成し
たものである。The semiconductor wafer for HEMT is made of InP.
On a substrate 6, a buffer layer 7 of InAlAs, In
A channel layer 3 made of GaAs, a spacer layer 4 made of InAlAs, and a carrier supply layer 5 made of InAlAs n-doped with Si, Se, Te or the like are sequentially formed.
【０００８】図６、図７に示した半導体ウェハのＨＥＭ
Ｔ構造はＭＢＥ法やＭＯＶＰＥ法によって形成される。[0008] HEM of the semiconductor wafer shown in FIGS. 6 and 7
The T structure is formed by MBE or MOVPE.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、ＭＯＶ
ＰＥ法によって図６に示したＨＥＭＴ構造の半導体ウェ
ハを成長させると、ＩｎＡｌＡｓスペーサ層に酸素不純
物が混入する。SUMMARY OF THE INVENTION However, the MOV
When the semiconductor wafer having the HEMT structure shown in FIG. 6 is grown by the PE method, oxygen impurities are mixed in the InAlAs spacer layer.
【００１０】ここで、酸素不純物が混入することによっ
て生じる問題として次の三つが挙げられる。Here, there are the following three problems caused by mixing of oxygen impurities.
【００１１】(1) 深い準位が生成される。酸素不純物に
よる深い準位は供給層にドーピングされたＳｉ、Ｓｅ、
Ｔｅを捕らえるので、活性化率が低下する。その結果、
高キャリア濃度を実現することが困難になる。(1) A deep level is generated. Deep levels due to oxygen impurities are caused by Si, Se,
Since Te is trapped, the activation rate decreases. as a result,
It is difficult to achieve a high carrier concentration.
【００１２】(2) 不純物がショットキーコンタクト層に
混入することによって、ゲート耐圧が低下する。(2) The gate withstand voltage is reduced by mixing impurities into the Schottky contact layer.
【００１３】(3) グレーデッドバッファ層か、あるいは
バッファ層に混入することによってドレイン電流がリー
クし、ピンチオフ特性が低下する。(3) The drain current leaks when mixed into the graded buffer layer or the buffer layer, and the pinch-off characteristics are degraded.
【００１４】そこで、本発明の目的は、上記課題を解決
し、キャリア供給層、グレーデッドバッファ層か、ある
いはバッファ層への不純物の混入を減少させた半導体ウ
ェハ及び電界効果トランジスタを提供することにある。It is an object of the present invention to provide a semiconductor wafer and a field effect transistor which solve the above-mentioned problems and reduce the amount of impurities mixed into a carrier supply layer, a graded buffer layer, or a buffer layer. is there.
【００１５】[0015]
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体ウェハは、半絶縁ＧａＡｓ基板か、あ
るいはＩｎＰ基板の上に、バッファ層、ＩｎＧａＡｓチ
ャネル層、ＩｎＡｌＡｓスペーサ層及びキャリア供給層
を順次成長させたＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導
体ウェハにおいて、キャリア供給層をＩｎＡｌＧａＡｓ
で形成したものである。In order to achieve the above object, a semiconductor wafer according to the present invention comprises a buffer layer, an InGaAs channel layer, an InAlAs spacer layer and a carrier supply layer on a semi-insulating GaAs substrate or an InP substrate. In the InAlAs / InGaAs-based semiconductor wafers on which GaN is sequentially grown, the carrier supply layer is made of InAlGaAs.
It is formed by.
【００１６】本発明の半導体ウェハは、半絶縁ＧａＡｓ
基板か、あるいはＩｎＰ基板の上に、バッファ層、Ｉｎ
ＧａＡｓチャネル層、ＩｎＡｌＡｓスペーサ層、キャリ
ア供給層及びショットキーコンタクト層を順次成長させ
たＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導体ウェハにおい
て、ショットキーコンタクト層をＩｎＡｌＧａＡｓで形
成したものである。The semiconductor wafer of the present invention is a semi-insulating GaAs
On a substrate or an InP substrate, a buffer layer, In
A Schottky contact layer is formed of InAlGaAs on an InAlAs / InGaAs-based semiconductor wafer on which a GaAs channel layer, an InAlAs spacer layer, a carrier supply layer, and a Schottky contact layer are sequentially grown.
【００１７】本発明の半導体ウェハは、半絶縁ＧａＡｓ
基板か、あるいはＩｎＰ基板の上に、バッファ層、Ｉｎ
ＧａＡｓチャネル層、ＩｎＡｌＡｓスペーサ層及びキャ
リア供給層を順次成長させたＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ系の半導体ウェハにおいて、バッファ層をＩｎＡｌＧ
ａＡｓで形成したものである。[0017] The semiconductor wafer of the present invention is made of semi-insulating GaAs.
On a substrate or an InP substrate, a buffer layer, In
InAlAs / InGaAs in which a GaAs channel layer, an InAlAs spacer layer and a carrier supply layer are sequentially grown.
In an s-based semiconductor wafer, a buffer layer is formed of InAlG
It was formed of aAs.
【００１８】本発明の電界効果トランジスタは、半絶縁
ＧａＡｓ基板か、あるいはＩｎＰ基板の上に、バッファ
層、ＩｎＧａＡｓチャネル層、ＩｎＡｌＡｓスペーサ層
及びキャリア供給層を順次成長させたＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓ系の半導体ウェハを用いた電界効果トランジ
スタにおいて、キャリア供給層をＩｎＡｌＧａＡｓで形
成したものである。The field effect transistor according to the present invention has an InAlAs / I layer obtained by sequentially growing a buffer layer, an InGaAs channel layer, an InAlAs spacer layer and a carrier supply layer on a semi-insulating GaAs substrate or an InP substrate.
In a field-effect transistor using an nGaAs-based semiconductor wafer, a carrier supply layer is formed of InAlGaAs.
【００１９】本発明の電界効果トランジスタは、半絶縁
ＧａＡｓ基板か、あるいはＩｎＰ基板の上に、バッファ
層、ＩｎＧａＡｓチャネル層、ＩｎＡｌＡｓスペーサ
層、キャリア供給層及びショットキーコンタクト層を順
次成長させたＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導体ウ
ェハを用いた電界効果トランジスタにおいて、ショット
キーコンタクト層をＩｎＡｌＧａＡｓで形成したもので
ある。The field-effect transistor according to the present invention has a buffer layer, an InGaAs channel layer, an InAlAs spacer layer, a carrier supply layer, and a Schottky contact layer which are sequentially grown on a semi-insulating GaAs substrate or an InP substrate. In a field effect transistor using an InGaAs-based semiconductor wafer, a Schottky contact layer is formed of InAlGaAs.
【００２０】本発明の電界効果トランジスタは、半絶縁
ＧａＡｓ基板か、あるいはＩｎＰ基板の上に、バッファ
層、ＩｎＧａＡｓチャネル層、ＩｎＡｌＡｓスペーサ層
及びキャリア供給層を順次成長させたＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓ系の半導体ウェハを用いた電界効果トランジ
スタにおいて、バッファ層をＩｎＡｌＧａＡｓで形成し
たのである。The field-effect transistor according to the present invention has an InAlAs / I layer obtained by sequentially growing a buffer layer, an InGaAs channel layer, an InAlAs spacer layer and a carrier supply layer on a semi-insulating GaAs substrate or an InP substrate.
In a field-effect transistor using an nGaAs-based semiconductor wafer, the buffer layer was formed of InAlGaAs.
【００２１】ここで、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系の
ＨＥＭＴのキャリア供給層に酸素の混入を減少させるた
め、ＩｎＡｌＧａＡｓをキャリア供給層に用いた。Ｇａ
を用いた理由は酸化しやすいＡｌの組成を減少させるた
めである。Ａｌ組成が減少すれば、結合する酸素不純物
の量を減少させることができる。また、ＡｌＡｓ及びＧ
ａＡｓの格子定数はほとんど等しいので、Ｉｎ組成を一
定にして、Ａｌ組成を減少させた分だけＧａ組成を増加
させればＩｎＡｌＡｓ及びＩｎＡｌＧａＡｓの格子定数
を等しくすることができる。そのため、供給層以外の層
の構造を変えることなく、ＩｎＡｌＧａＡｓ層を導入す
ることができる。Here, InAlGaAs was used for the carrier supply layer in order to reduce mixing of oxygen into the carrier supply layer of the InAlAs / InGaAs HEMT. Ga
The reason for using is to reduce the composition of Al which is easily oxidized. If the Al composition is reduced, the amount of oxygen impurities to be bonded can be reduced. AlAs and G
Since the lattice constants of aAs are almost equal, the lattice constants of InAlAs and InAlGaAs can be made equal by keeping the In composition constant and increasing the Ga composition by an amount corresponding to the reduction of the Al composition. Therefore, the InAlGaAs layer can be introduced without changing the structure of the layers other than the supply layer.
【００２２】さらに、ショットキーコンタクト層、グレ
ーデッドバッファ層か、あるいはバッファ層に関しても
ＩｎＡｌＧａＡｓ層を用いることにより、酸素不純物の
混入量を減少させることが可能である。Further, by using an InAlGaAs layer for the Schottky contact layer, the graded buffer layer, or the buffer layer, it is possible to reduce the amount of mixed oxygen impurities.
【００２３】すなわち本発明によれば、ＩｎＡｌＡｓ／
ＩｎＧａＡｓ系の半導体ウェハのバッファ層、キャリア
供給層か、あるいはショットキーコンタクト層のいずれ
かをＩｎＡｌＧａＡｓにすることにより、キャリア供給
層、グレーデッドバッファ層か、あるいはバッファ層へ
の不純物の混入を減少させることができる。このような
半導体ウェハを用いることによりゲート電圧のリークが
無く、ゲート耐圧が高い電界効果トランジスタが得られ
る。That is, according to the present invention, InAlAs /
By using InAlGaAs for either the buffer layer, the carrier supply layer, or the Schottky contact layer of the InGaAs-based semiconductor wafer, contamination of impurities into the carrier supply layer, the graded buffer layer, or the buffer layer is reduced. be able to. By using such a semiconductor wafer, a field effect transistor having no gate voltage leakage and a high gate breakdown voltage can be obtained.
【００２４】[0024]
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳述する。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
【００２５】図１は本発明の半導体ウェハの一実施の形
態を示す断面図である。FIG. 1 is a sectional view showing one embodiment of the semiconductor wafer of the present invention.
【００２６】同図に示す半導体ウェハは、半絶縁ＧａＡ
ｓ基板１の上に、ＩｎＡｌＡｓグレーデッドバッファ層
２、ＩｎＧａＡｓチャネル層３、ＩｎＡｌＡｓスペーサ
層４及びｎ型ＩｎＧａＡｌＡｓキャリア供給層５０を順
次成長させたＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導体ウ
ェハであって、このキャリア供給層５０をＩｎＡｌＧａ
Ａｓで形成したものである。The semiconductor wafer shown in FIG.
An InAlAs / InGaAs-based semiconductor wafer in which an InAlAs graded buffer layer 2, an InGaAs channel layer 3, an InAlAs spacer layer 4, and an n-type InGaAlAs carrier supply layer 50 are sequentially grown on an s substrate 1. The layer 50 is made of InAlGa
It was formed of As.
【００２７】このように構成したことで、ｎ型ＩｎＧａ
ＡｌＡｓキャリア供給層５０への不純物の混入を減少で
きる。With this configuration, n-type InGa
The mixing of impurities into the AlAs carrier supply layer 50 can be reduced.
【００２８】[0028]
【実施例】（実施例１）図２は本発明の半導体ウェハの
一実施例を示す断面図である。(Embodiment 1) FIG. 2 is a sectional view showing an embodiment of a semiconductor wafer according to the present invention.
【００２９】半絶縁ＧａＡｓ基板１上にＭＯＶＰＥ法に
より、Ｉｎ組成を半絶縁ＧａＡｓ基板１の側から０．１
５、０．２３、０．３０、０．３５、…と徐々に上げた
ｕｎ−ＩｎＡｌＡｓグレーデッドバッファ層２ａ、２
ｂ、２ｃ、２ｄを膜厚が下から１００ｎｍ、１００ｎ
ｍ、１００ｎｍ、２００ｎｍ（合わせて５００ｎｍ）に
なるように成長させ、Ｉｎ組成が０．３７のｕｎ−Ｉｎ
ＧａＡｓチャネル層３を３０ｎｍ、Ｉｎ組成が０．３５
のｕｎ−ＩｎＡｌＡｓスペーサ層４を６ｎｍの厚さに成
長させ、そのｕｎ−ＩｎＡｌＡｓスペーサ層４の上にＳ
ｉをドーピングしたＩｎ組成０．３５のｎ−ＩｎＡｌＧ
ａＡｓキャリア供給層５０を３０ｎｍの厚さに成長させ
る。On the semi-insulating GaAs substrate 1, the In composition is changed from the side of the semi-insulating GaAs substrate 1 to 0.1% by MOVPE.
The un-InAlAs graded buffer layers 2a, 2 gradually increased to 5, 0.23, 0.30, 0.35,.
b, 2c and 2d are 100 nm and 100 n in thickness from the bottom.
m, 100 nm, and 200 nm (total of 500 nm).
The GaAs channel layer 3 has a thickness of 30 nm and an In composition of 0.35.
The un-InAlAs spacer layer 4 is grown to a thickness of 6 nm, and the S-layer is formed on the un-InAlAs spacer layer 4.
n-InAlG with In composition of 0.35 doped with i
The aAs carrier supply layer 50 is grown to a thickness of 30 nm.
【００３０】この構造の成長には III族元素のＩｎ、Ａ
ｌ、Ｇａをそれぞれトリメチルインジウム（ＴＭＩ
ｎ）、トリメチルアルミニウム（ＴＭＡ）、トリメチル
ガリウム（ＴＭＧ）を用いて成長させ、Ｖ族元素にはア
ルシンガス（ＡｓＨ3 ）、ドーピングにはジシラン
（Ｓｉ2 Ｈ6 ）ガスを用いて成長させる。成長温度
は６５０℃とし、Ｖ／III 比は１００とした。For the growth of this structure, the group III elements In, A
1 and Ga are respectively trimethylindium (TMI
n), trimethylaluminum (TMA), and trimethylgallium (TMG), and a group V element is grown using arsine gas (AsH 3 ) and doping using disilane (Si 2 H 6 ) gas. The growth temperature was 650 ° C., and the V / III ratio was 100.
【００３１】ここで、図３はＡｌ組成と酸素不純物濃度
との関係を示す図であり、横軸がＡｌ組成軸、縦軸が酸
素不純物濃度軸である。特にＩｎy （Ａｌx Ｇａ
1-x ）1-y Ａｓ層のＡｌ組成ｘと酸素不純物濃度との
関係を示す。FIG. 3 is a graph showing the relationship between the Al composition and the oxygen impurity concentration, wherein the horizontal axis is the Al composition axis and the vertical axis is the oxygen impurity concentration axis. In particular, In y (Al x Ga
1-x ) The relationship between the Al composition x of the 1-y As layer and the oxygen impurity concentration is shown.
【００３２】同図に示すようにＡｌ組成が少ないほど酸
素不純物濃度が少ないことが分る。As shown in the figure, it can be seen that the lower the Al composition, the lower the oxygen impurity concentration.
【００３３】（実施例２）図４は本発明の半導体ウェハ
の他の実施例を示す断面図である。(Embodiment 2) FIG. 4 is a sectional view showing another embodiment of the semiconductor wafer of the present invention.
【００３４】図２に示す実施例との相違点は、ＩｎＡｌ
ＧａＡｓグレーデッドバッファ層２０をＩｎＡｌＧａＡ
ｓで形成した点である。The difference from the embodiment shown in FIG.
The GaAs graded buffer layer 20 is made of InAlGaAs.
s.
【００３５】図４に示すようにＩｎＡｌＡｓにＧａを加
えてＩｎＡｌＧａＡｓグレーデッドバッファ層２０を形
成することにより、ＩｎＡｌＧａＡｓグレーデッドバッ
ファ層２０中の酸素不純物濃度を減少させることができ
た。この結果、酸素不純物による深い準位の形成を抑
え、高活性化率、高キャリア濃度のＨＥＭＴを得ること
ができた。またＩｎＡｌＧａＡｓグレーデッドバッファ
層２０へのドレイン電流のリークを抑えることができピ
ンチオフ特性を向上させることができた。As shown in FIG. 4, by adding Ga to InAlAs to form the InAlGaAs graded buffer layer 20, the oxygen impurity concentration in the InAlGaAs graded buffer layer 20 could be reduced. As a result, formation of a deep level due to oxygen impurities was suppressed, and a HEMT having a high activation rate and a high carrier concentration could be obtained. Also, the leakage of the drain current to the InAlGaAs graded buffer layer 20 was suppressed, and the pinch-off characteristics were improved.
【００３６】（実施例３）図５は本発明の半導体ウェハ
の他の実施例を示す断面図である。(Embodiment 3) FIG. 5 is a sectional view showing another embodiment of the semiconductor wafer of the present invention.
【００３７】図２に示す実施例との相違点は、ショット
キーコンタクト層８をＩｎＡｌＧａＡｓ層で形成した点
である。The difference from the embodiment shown in FIG. 2 is that the Schottky contact layer 8 is formed of an InAlGaAs layer.
【００３８】ショットキーコンタクト層８に混入した酸
素不純物はゲート電圧をリークさせゲート耐圧の低下と
いう問題を引き起こす。しかしＩｎＡｌＧａＡｓ層を用
いれば酸素混入を抑えることができ、ゲート耐圧を上げ
ることができる。Oxygen impurities mixed in the Schottky contact layer 8 leak the gate voltage, causing a problem of lowering the gate breakdown voltage. However, if an InAlGaAs layer is used, the mixing of oxygen can be suppressed, and the gate breakdown voltage can be increased.
【００３９】なお、図５に示す半導体ウェハはｎ型Ｉｎ
ＧａＡｌＡｓキャリア供給層５０ａにＩｎＡｌＧａＡｓ
を用いているが、このｎ型ＩｎＧａＡｌＡｓ供給層５０
ａはＩｎＡｌＡｓからなっていてもよい。The semiconductor wafer shown in FIG.
InAlGaAs is applied to the GaAlAs carrier supply layer 50a.
The n-type InGaAlAs supply layer 50 is used.
a may be made of InAlAs.
【００４０】以上において本発明によれば、ＩｎＡｌＡ
ｓスペーサ層の酸素の量を減らすことができる。また、
キャリア供給層にドーピングしたＳｉ、Ｓｅ、Ｔｅ等の
ドーパントの活性化率が向上し、高キャリア濃度の半導
体素子が得られる。さらに、バッファ層、ショットキー
コンタクト層の酸素不純物の低減により、リーク電流が
低減し、ピンチオフ特性やゲート耐圧が向上する。As described above, according to the present invention, InAlA
The amount of oxygen in the s spacer layer can be reduced. Also,
The activation rate of the dopant such as Si, Se, and Te doped in the carrier supply layer is improved, and a semiconductor device with a high carrier concentration can be obtained. Further, the reduction of oxygen impurities in the buffer layer and the Schottky contact layer reduces leakage current, and improves pinch-off characteristics and gate breakdown voltage.
【００４１】[0041]
【発明の効果】以上要するに本発明によれば、次のよう
な優れた効果を発揮する。In summary, according to the present invention, the following excellent effects are exhibited.
【００４２】キャリア供給層、グレーデッドバッファ層
か、あるいはバッファ層への不純物の混入を減少させた
半導体ウェハ及び電界効果トランジスタの提供を実現で
きる。It is possible to provide a semiconductor wafer and a field-effect transistor in which impurities are less mixed into the carrier supply layer, the graded buffer layer, or the buffer layer.
【図１】本発明の半導体ウェハの一実施の形態を示す断
面図である。FIG. 1 is a sectional view showing one embodiment of a semiconductor wafer of the present invention.
【図２】本発明の半導体ウェハの一実施例を示す断面図
である。FIG. 2 is a sectional view showing one embodiment of the semiconductor wafer of the present invention.
【図３】Ａｌ組成と酸素不純物濃度との関係を示す図で
ある。FIG. 3 is a diagram showing a relationship between an Al composition and an oxygen impurity concentration.
【図４】本発明の半導体ウェハの他の実施例を示す断面
図である。FIG. 4 is a sectional view showing another embodiment of the semiconductor wafer of the present invention.
【図５】本発明の半導体ウェハの他の実施例を示す断面
図である。FIG. 5 is a sectional view showing another embodiment of the semiconductor wafer of the present invention.
【図６】半導体ウェハの従来例を示す断面図である。FIG. 6 is a sectional view showing a conventional example of a semiconductor wafer.
【図７】半導体ウェハの他の従来例を示す断面図であ
る。FIG. 7 is a cross-sectional view showing another conventional example of a semiconductor wafer.
１ 半絶縁ＧａＡｓ基板 ２ ＩｎＡｌＡｓグレーデッドバッファ層 ３ ＩｎＧａＡｓチャネル層（チャネル層） ４ ＩｎＡｌＡｓスペーサ層（スペーサ層） ５０ ｎ型ＩｎＧａＡｌＡｓキャリア供給層（キャリア
供給層）Reference Signs List 1 semi-insulating GaAs substrate 2 InAlAs graded buffer layer 3 InGaAs channel layer (channel layer) 4 InAlAs spacer layer (spacer layer) 50 n-type InGaAlAs carrier supply layer (carrier supply layer)
Claims (6)
基板の上に、バッファ層、ＩｎＧａＡｓチャネル層、Ｉ
ｎＡｌＡｓスペーサ層及びキャリア供給層を順次成長さ
せたＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導体ウェハにお
いて、上記キャリア供給層をＩｎＡｌＧａＡｓで形成し
たことを特徴とする半導体ウェハ。1. A semi-insulating GaAs substrate or InP
On the substrate, a buffer layer, an InGaAs channel layer,
An InAlAs / InGaAs-based semiconductor wafer on which an nAlAs spacer layer and a carrier supply layer are sequentially grown, wherein the carrier supply layer is formed of InAlGaAs.
基板の上に、バッファ層、ＩｎＧａＡｓチャネル層、Ｉ
ｎＡｌＡｓスペーサ層、キャリア供給層及びショットキ
ーコンタクト層を順次成長させたＩｎＡｌＡｓ／ＩｎＧ
ａＡｓ系の半導体ウェハにおいて、上記ショットキーコ
ンタクト層をＩｎＡｌＧａＡｓで形成したことを特徴と
する半導体ウェハ。2. A semi-insulating GaAs substrate or InP
On the substrate, a buffer layer, an InGaAs channel layer,
InAlAs / InG in which nAlAs spacer layer, carrier supply layer and Schottky contact layer are sequentially grown
An aAs-based semiconductor wafer, wherein the Schottky contact layer is formed of InAlGaAs.
基板の上に、バッファ層、ＩｎＧａＡｓチャネル層、Ｉ
ｎＡｌＡｓスペーサ層及びキャリア供給層を順次成長さ
せたＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導体ウェハにお
いて、上記バッファ層をＩｎＡｌＧａＡｓで形成したこ
とを特徴とする半導体ウェハ。3. A semi-insulating GaAs substrate or InP
On the substrate, a buffer layer, an InGaAs channel layer,
An InAlAs / InGaAs-based semiconductor wafer on which an nAlAs spacer layer and a carrier supply layer are sequentially grown, wherein the buffer layer is formed of InAlGaAs.
基板の上に、バッファ層、ＩｎＧａＡｓチャネル層、Ｉ
ｎＡｌＡｓスペーサ層及びキャリア供給層を順次成長さ
せたＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導体ウェハを用
いた電界効果トランジスタにおいて、上記キャリア供給
層をＩｎＡｌＧａＡｓで形成したことを特徴とする電界
効果トランジスタ。4. A semi-insulating GaAs substrate or InP
On the substrate, a buffer layer, an InGaAs channel layer,
A field effect transistor using an InAlAs / InGaAs-based semiconductor wafer on which an nAlAs spacer layer and a carrier supply layer are sequentially grown, wherein the carrier supply layer is formed of InAlGaAs.
基板の上に、バッファ層、ＩｎＧａＡｓチャネル層、Ｉ
ｎＡｌＡｓスペーサ層、キャリア供給層及びショットキ
ーコンタクト層を順次成長させたＩｎＡｌＡｓ／ＩｎＧ
ａＡｓ系の半導体ウェハを用いた電界効果トランジスタ
において、上記ショットキーコンタクト層をＩｎＡｌＧ
ａＡｓで形成したことを特徴とする電界効果トランジス
タ。5. A semi-insulating GaAs substrate or InP
On the substrate, a buffer layer, an InGaAs channel layer,
InAlAs / InG in which nAlAs spacer layer, carrier supply layer and Schottky contact layer are sequentially grown
In the field effect transistor using the aAs-based semiconductor wafer, the Schottky contact layer is formed of InAlG.
A field effect transistor formed of aAs.
基板の上に、バッファ層、ＩｎＧａＡｓチャネル層、Ｉ
ｎＡｌＡｓスペーサ層及びキャリア供給層を順次成長さ
せたＩｎＡｌＡｓ／ＩｎＧａＡｓ系の半導体ウェハを用
いた電界効果トランジスタにおいて、上記バッファ層を
ＩｎＡｌＧａＡｓで形成したことを特徴とする電界効果
トランジスタ。6. A semi-insulating GaAs substrate or InP
On the substrate, a buffer layer, an InGaAs channel layer,
A field-effect transistor using an InAlAs / InGaAs-based semiconductor wafer on which an nAlAs spacer layer and a carrier supply layer are sequentially grown, wherein the buffer layer is formed of InAlGaAs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28841699A JP2001111037A (en) | 1999-10-08 | 1999-10-08 | Semiconductor wafer and field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28841699A JP2001111037A (en) | 1999-10-08 | 1999-10-08 | Semiconductor wafer and field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111037A true JP2001111037A (en) | 2001-04-20 |
Family
ID=17729941
Family Applications (1)
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|---|---|---|---|
| JP28841699A Pending JP2001111037A (en) | 1999-10-08 | 1999-10-08 | Semiconductor wafer and field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001111037A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067664A1 (en) * | 2002-02-06 | 2003-08-14 | Hitachi, Ltd. | Field-effect transistor and method for manufacturing it |
| JP2005512327A (en) * | 2001-12-03 | 2005-04-28 | クリー インコーポレイテッド | Heterojunction transistor and manufacturing method thereof |
| JP2006509369A (en) * | 2002-12-05 | 2006-03-16 | レイセオン・カンパニー | Quaternary-ternary semiconductor devices |
| JP2010263018A (en) * | 2009-04-30 | 2010-11-18 | Hitachi Cable Ltd | Method for manufacturing epitaxial wafer for transistor element |
| CN109638085A (en) * | 2018-10-29 | 2019-04-16 | 中国电子科技集团公司第十三研究所 | GaAs base resonance tunnel-through diode and preparation method thereof |
-
1999
- 1999-10-08 JP JP28841699A patent/JP2001111037A/en active Pending
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