JP2001110810A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001110810A JP2001110810A JP28530399A JP28530399A JP2001110810A JP 2001110810 A JP2001110810 A JP 2001110810A JP 28530399 A JP28530399 A JP 28530399A JP 28530399 A JP28530399 A JP 28530399A JP 2001110810 A JP2001110810 A JP 2001110810A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H10P50/267—
-
- H10W20/43—
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 微細化した配線を形成する場合であっても、
ゲート絶縁膜の破壊を防止しうる半導体装置及びその製
造方法を提供する。 【解決手段】 下地基板１０上にゲート絶縁膜２４を介
して形成されたゲート電極２６を有するトランジスタ２
８ａと、トランジスタ上及び下地基板上に形成された絶
縁膜３０と、絶縁膜上に、第１の間隔ｄ1で互いに離間
して形成された複数の第１の配線４０ａ、４０ｂと、第
１の配線のいずれかから第１の間隔とほぼ等しい第２の
間隔ｄ2で離間して形成された第２の配線４２とを有
し、第１の配線のいずれかは、第１のゲート電極に電気
的に接続されており、第２の配線は、下地基板に電気的
に接続されている。
ゲート絶縁膜の破壊を防止しうる半導体装置及びその製
造方法を提供する。 【解決手段】 下地基板１０上にゲート絶縁膜２４を介
して形成されたゲート電極２６を有するトランジスタ２
８ａと、トランジスタ上及び下地基板上に形成された絶
縁膜３０と、絶縁膜上に、第１の間隔ｄ1で互いに離間
して形成された複数の第１の配線４０ａ、４０ｂと、第
１の配線のいずれかから第１の間隔とほぼ等しい第２の
間隔ｄ2で離間して形成された第２の配線４２とを有
し、第１の配線のいずれかは、第１のゲート電極に電気
的に接続されており、第２の配線は、下地基板に電気的
に接続されている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にゲート絶縁膜の絶縁破壊を防止
しつつ、微細な配線を形成しうる半導体装置及びその製
造方法に関する。
の製造方法に係り、特にゲート絶縁膜の絶縁破壊を防止
しつつ、微細な配線を形成しうる半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】近時、ＬＳＩ等の半導体装置は急速に微
細化が進められており、これに伴って電界効果トランジ
スタのゲート絶縁膜も薄くなる傾向にある。
細化が進められており、これに伴って電界効果トランジ
スタのゲート絶縁膜も薄くなる傾向にある。
【０００３】薄いゲート絶縁膜は電気的ストレスに弱い
ため、強い電気的ストレスが加わった場合には、ゲート
絶縁膜に絶縁破壊が生じてしまう。
ため、強い電気的ストレスが加わった場合には、ゲート
絶縁膜に絶縁破壊が生じてしまう。
【０００４】従来、ゲート絶縁膜に絶縁破壊が生じる要
因としては、主として、ゲート電極をパターニングする
際のプラズマの不均一によって、ゲート絶縁膜に強い電
気的ストレスが加わるためと考えられていた。
因としては、主として、ゲート電極をパターニングする
際のプラズマの不均一によって、ゲート絶縁膜に強い電
気的ストレスが加わるためと考えられていた。
【０００５】しかしながら、ゲート絶縁膜をパターニン
グする際のプラズマの不均一を是正した場合であって
も、配線間隔の狭い微細化された半導体装置を製造する
際においては、ゲート絶縁膜に絶縁破壊が生じやすいこ
とが判ってきている。
グする際のプラズマの不均一を是正した場合であって
も、配線間隔の狭い微細化された半導体装置を製造する
際においては、ゲート絶縁膜に絶縁破壊が生じやすいこ
とが判ってきている。
【０００６】ゲート絶縁膜に絶縁破壊が生じる半導体装
置の製造方法を図８を用いて説明する。図８は、従来の
半導体装置の製造方法を示す断面図である。
置の製造方法を図８を用いて説明する。図８は、従来の
半導体装置の製造方法を示す断面図である。
【０００７】まず、図８（ａ）に示すように、半導体基
板１１０上に、素子分離膜１１６を形成する。次に、素
子分離膜１１６により画定された素子領域に、ゲート絶
縁膜１２４を形成する。次に、ゲート絶縁膜１２４上に
ゲート電極１２６を形成する。次に、ゲート電極１２６
に自己整合でソース／ドレイン拡散層（図示せず）を形
成し、ゲート電極１２６とソース／ドレイン拡散層とを
有するトランジスタ１２８を形成する。
板１１０上に、素子分離膜１１６を形成する。次に、素
子分離膜１１６により画定された素子領域に、ゲート絶
縁膜１２４を形成する。次に、ゲート絶縁膜１２４上に
ゲート電極１２６を形成する。次に、ゲート電極１２６
に自己整合でソース／ドレイン拡散層（図示せず）を形
成し、ゲート電極１２６とソース／ドレイン拡散層とを
有するトランジスタ１２８を形成する。
【０００８】次に、全面に層間絶縁膜１３０を形成し、
ゲート電極１２６に達するコンタクトホール１３２を形
成し、更に、全面に、配線材料膜１４４を形成する。次
に、配線材料膜１４４上に、配線を形成するためのフォ
トレジストマスク１４６を形成する。
ゲート電極１２６に達するコンタクトホール１３２を形
成し、更に、全面に、配線材料膜１４４を形成する。次
に、配線材料膜１４４上に、配線を形成するためのフォ
トレジストマスク１４６を形成する。
【０００９】次に、フォトレジストマスク１４６をマス
クとして、配線材料膜１４４をエッチングする。この
際、パターン間隔が広い半導体装置では特段の問題は生
じないが、パターン間隔が狭い微細な半導体装置におい
ては、パターン間隔が狭い領域でエッチングレートが遅
くなるといったマイクロローディング効果が発生する。
この時、陽イオンは基板表面でのシース電界により加速
されて半導体基板１１０に対してほぼ垂直に入射する一
方、電子はシース電界により減速されるため半導体基板
１１０に対して斜めに入射する。このため、フォトレジ
ストマスク１４６のパターン間隔が狭い領域において
は、フォトレジストマスク１４６の側面には電子が多く
入射し、配線材料膜１４４には陽イオンが多く入射する
（図８（ｂ）参照）。
クとして、配線材料膜１４４をエッチングする。この
際、パターン間隔が広い半導体装置では特段の問題は生
じないが、パターン間隔が狭い微細な半導体装置におい
ては、パターン間隔が狭い領域でエッチングレートが遅
くなるといったマイクロローディング効果が発生する。
この時、陽イオンは基板表面でのシース電界により加速
されて半導体基板１１０に対してほぼ垂直に入射する一
方、電子はシース電界により減速されるため半導体基板
１１０に対して斜めに入射する。このため、フォトレジ
ストマスク１４６のパターン間隔が狭い領域において
は、フォトレジストマスク１４６の側面には電子が多く
入射し、配線材料膜１４４には陽イオンが多く入射する
（図８（ｂ）参照）。
【００１０】そして、エッチングの進行に伴い、電子が
多く入射したフォトレジストマスク１４６は負に帯電
し、陽イオンが多く入射した配線材料膜１４４は正に帯
電する。このようにして、配線材料膜１４４及びゲート
電極１２６に正の電荷がチャージアップされる。
多く入射したフォトレジストマスク１４６は負に帯電
し、陽イオンが多く入射した配線材料膜１４４は正に帯
電する。このようにして、配線材料膜１４４及びゲート
電極１２６に正の電荷がチャージアップされる。
【００１１】そして、チャージアップが進行してゲート
絶縁膜１２４の耐圧以上の電圧が半導体基板１１０とゲ
ート電極１２６との間に加わると、ゲート絶縁膜１２４
に絶縁破壊が生じ、正の電荷が半導体基板１１０側に放
電される（図８（ｃ）参照）。
絶縁膜１２４の耐圧以上の電圧が半導体基板１１０とゲ
ート電極１２６との間に加わると、ゲート絶縁膜１２４
に絶縁破壊が生じ、正の電荷が半導体基板１１０側に放
電される（図８（ｃ）参照）。
【００１２】そこで、かかるチャージアップダメージを
回避するために、ゲート電極１２６と半導体基板１１０
との間に保護ダイオードを挿入する技術が提案されてい
る。ゲート電極１２６と半導体基板１１０との間に保護
ダイオードを挿入すれば、ゲート電極１２６と半導体基
板１１０との間の電位差を小さくすることができ、これ
によりゲート絶縁膜１２４に絶縁破壊が生じるのを防止
することができる。
回避するために、ゲート電極１２６と半導体基板１１０
との間に保護ダイオードを挿入する技術が提案されてい
る。ゲート電極１２６と半導体基板１１０との間に保護
ダイオードを挿入すれば、ゲート電極１２６と半導体基
板１１０との間の電位差を小さくすることができ、これ
によりゲート絶縁膜１２４に絶縁破壊が生じるのを防止
することができる。
【００１３】
【発明が解決しようとする課題】しかしながら、すべて
のゲート電極に保護ダイオードを接続することは困難で
あり、ひいては、半導体装置の集積度を向上する上での
阻害要因となる。
のゲート電極に保護ダイオードを接続することは困難で
あり、ひいては、半導体装置の集積度を向上する上での
阻害要因となる。
【００１４】そこで、配線の面積をゲート面積で除した
値であるアンテナ比が高い配線においてチャージアップ
ダメージが生じやすいことから、かかるアンテナ比の高
い配線にのみ保護ダイオードを接続することが考えられ
るが、設計データ等からアンテナ比を計算して保護ダイ
オードを接続すべきゲート電極を特定することは必ずし
も容易ではなかった。
値であるアンテナ比が高い配線においてチャージアップ
ダメージが生じやすいことから、かかるアンテナ比の高
い配線にのみ保護ダイオードを接続することが考えられ
るが、設計データ等からアンテナ比を計算して保護ダイ
オードを接続すべきゲート電極を特定することは必ずし
も容易ではなかった。
【００１５】本発明の目的は、微細化した配線を形成す
る場合であっても、ゲート絶縁膜の破壊を防止しうる半
導体装置及びその製造方法を提供することにある。
る場合であっても、ゲート絶縁膜の破壊を防止しうる半
導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的は、下地基板上
に第１のゲート絶縁膜を介して形成された第１のゲート
電極を有する第１のトランジスタと、前記第１のトラン
ジスタ上及び前記下地基板上に形成された第１の絶縁膜
と、前記第１の絶縁膜上に、第１の間隔で互いに離間し
て形成された複数の第１の配線と、前記第１の配線のい
ずれかから前記第１の間隔とほぼ等しい第２の間隔で離
間して形成された第２の配線とを有し、前記第１の配線
のいずれかは、前記第１のゲート電極に電気的に接続さ
れており、前記第２の配線は、前記下地基板に電気的に
接続されていることを特徴とする半導体装置により達成
される。これにより、第１の間隔とほぼ等しい間隔で、
第１の配線から離間して第２の配線を形成しているの
で、第１の配線と第２の配線とを一定のタイミングまで
互いに接続された状態とすることができる。しかも、第
２の配線を下地基板に接続し、第１の配線を第１のトラ
ンジスタの第１のゲート電極に接続しているので、第１
の配線と第２の配線とに電荷がチャージアップされた場
合であっても、第１のゲート絶縁膜に加わる電界を小さ
くすることができ、第１のゲート絶縁膜の絶縁破壊を防
止することができる。
に第１のゲート絶縁膜を介して形成された第１のゲート
電極を有する第１のトランジスタと、前記第１のトラン
ジスタ上及び前記下地基板上に形成された第１の絶縁膜
と、前記第１の絶縁膜上に、第１の間隔で互いに離間し
て形成された複数の第１の配線と、前記第１の配線のい
ずれかから前記第１の間隔とほぼ等しい第２の間隔で離
間して形成された第２の配線とを有し、前記第１の配線
のいずれかは、前記第１のゲート電極に電気的に接続さ
れており、前記第２の配線は、前記下地基板に電気的に
接続されていることを特徴とする半導体装置により達成
される。これにより、第１の間隔とほぼ等しい間隔で、
第１の配線から離間して第２の配線を形成しているの
で、第１の配線と第２の配線とを一定のタイミングまで
互いに接続された状態とすることができる。しかも、第
２の配線を下地基板に接続し、第１の配線を第１のトラ
ンジスタの第１のゲート電極に接続しているので、第１
の配線と第２の配線とに電荷がチャージアップされた場
合であっても、第１のゲート絶縁膜に加わる電界を小さ
くすることができ、第１のゲート絶縁膜の絶縁破壊を防
止することができる。
【００１７】また、上記の半導体装置において、前記下
地基板上に第２のゲート絶縁膜を介して形成された第２
のゲート電極を有する第２のトランジスタと、前記第１
の絶縁膜上、前記第１の配線上、及び前記第２の配線上
に形成された第２の絶縁膜と、前記第２の絶縁膜上に、
第３の間隔で互いに離間して形成された複数の第３の配
線と、前記第３の配線のいずれかから前記第３の間隔と
ほぼ等しい第４の間隔で離間して形成された第４の配線
とを更に有し、前記第３の配線のいずれかは、前記第２
のゲート電極に電気的に接続されており、前記第４の配
線は、前記下地基板に電気的に接続されていることが望
ましい。
地基板上に第２のゲート絶縁膜を介して形成された第２
のゲート電極を有する第２のトランジスタと、前記第１
の絶縁膜上、前記第１の配線上、及び前記第２の配線上
に形成された第２の絶縁膜と、前記第２の絶縁膜上に、
第３の間隔で互いに離間して形成された複数の第３の配
線と、前記第３の配線のいずれかから前記第３の間隔と
ほぼ等しい第４の間隔で離間して形成された第４の配線
とを更に有し、前記第３の配線のいずれかは、前記第２
のゲート電極に電気的に接続されており、前記第４の配
線は、前記下地基板に電気的に接続されていることが望
ましい。
【００１８】また、上記の半導体装置において、前記第
１の間隔、前記第２の間隔、前記第３の間隔、及び前記
第４の間隔は、１μｍ以下であることが望ましい。
１の間隔、前記第２の間隔、前記第３の間隔、及び前記
第４の間隔は、１μｍ以下であることが望ましい。
【００１９】また、上記目的は、下地基板上に、ゲート
絶縁膜を介して形成されたゲート電極を有するトランジ
スタを形成する工程と、前記下地基板上及び前記トラン
ジスタ上に、絶縁膜を形成する工程と、前記絶縁膜上
に、配線材料膜を形成する工程と、前記配線材料膜をエ
ッチングし、少なくともいずれかが前記ゲート電極に電
気的に接続される第１の配線と、前記下地基板に電気的
に接続される第２の配線とを形成する工程とを有し、前
記配線材料膜をエッチングする工程では、前記第１の配
線どうしを離間する第１の間隔とほぼ等しい第２の間隔
で、前記第１の配線のいずれかから離間して前記第２の
配線を形成することを特徴とする半導体装置の製造方法
により達成される。これにより、第１の間隔とほぼ等し
い間隔で、第１の配線から離間して第２の配線を形成し
ているので、第１の配線と第２の配線とを一定のタイミ
ングまで互いに接続された状態とすることができる。し
かも、第２の配線が下地基板に接続され、第１の配線が
トランジスタのゲート電極に接続されているので、第１
の配線と第２の配線とに電荷がチャージアップされた場
合であっても、ゲート絶縁膜に加わる電界を小さくする
ことができ、ゲート絶縁膜の絶縁破壊を防止することが
できる。
絶縁膜を介して形成されたゲート電極を有するトランジ
スタを形成する工程と、前記下地基板上及び前記トラン
ジスタ上に、絶縁膜を形成する工程と、前記絶縁膜上
に、配線材料膜を形成する工程と、前記配線材料膜をエ
ッチングし、少なくともいずれかが前記ゲート電極に電
気的に接続される第１の配線と、前記下地基板に電気的
に接続される第２の配線とを形成する工程とを有し、前
記配線材料膜をエッチングする工程では、前記第１の配
線どうしを離間する第１の間隔とほぼ等しい第２の間隔
で、前記第１の配線のいずれかから離間して前記第２の
配線を形成することを特徴とする半導体装置の製造方法
により達成される。これにより、第１の間隔とほぼ等し
い間隔で、第１の配線から離間して第２の配線を形成し
ているので、第１の配線と第２の配線とを一定のタイミ
ングまで互いに接続された状態とすることができる。し
かも、第２の配線が下地基板に接続され、第１の配線が
トランジスタのゲート電極に接続されているので、第１
の配線と第２の配線とに電荷がチャージアップされた場
合であっても、ゲート絶縁膜に加わる電界を小さくする
ことができ、ゲート絶縁膜の絶縁破壊を防止することが
できる。
【００２０】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
５を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図及び平面図である。なお、図１（ａ）
は、図１（ｂ）のＡ−Ａ′線断面図である。図２乃至図
４は、本実施形態による半導体装置の製造方法の工程断
面図である。図５は、配線とダミー配線との間隔を広く
設定した半導体装置の断面図及び平面図である。
施形態による半導体装置及びその製造方法を図１乃至図
５を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図及び平面図である。なお、図１（ａ）
は、図１（ｂ）のＡ−Ａ′線断面図である。図２乃至図
４は、本実施形態による半導体装置の製造方法の工程断
面図である。図５は、配線とダミー配線との間隔を広く
設定した半導体装置の断面図及び平面図である。
【００２１】（半導体装置）図１に示すように、半導体
基板１０には、ｐ形不純物が高濃度に導入されたウェル
１２が形成されており、ウェル１２が形成された半導体
基板１０上には、素子領域１４及びコンタクト領域２０
を画定する素子分離膜１６が形成されている。
基板１０には、ｐ形不純物が高濃度に導入されたウェル
１２が形成されており、ウェル１２が形成された半導体
基板１０上には、素子領域１４及びコンタクト領域２０
を画定する素子分離膜１６が形成されている。
【００２２】素子領域１４の半導体基板１０の表面に
は、ゲート絶縁膜２４が形成されており、ゲート絶縁膜
２４上にはゲート電極２６が形成されている。ゲート電
極２６の両側の半導体基板１０には、ゲート電極２６に
自己整合でソース／ドレイン拡散層（図示せず）が形成
されている。こうして、図１（ｂ）に示すように、ソー
ス／ドレイン拡散層とゲート電極２６とを有するトラン
ジスタ２８ａ、２８ｂが形成されている。
は、ゲート絶縁膜２４が形成されており、ゲート絶縁膜
２４上にはゲート電極２６が形成されている。ゲート電
極２６の両側の半導体基板１０には、ゲート電極２６に
自己整合でソース／ドレイン拡散層（図示せず）が形成
されている。こうして、図１（ｂ）に示すように、ソー
ス／ドレイン拡散層とゲート電極２６とを有するトラン
ジスタ２８ａ、２８ｂが形成されている。
【００２３】また、素子分離膜１６により画定されたコ
ンタクト領域２０には、ｐ形不純物が高濃度に導入され
たコンタクト層２２が形成されている。
ンタクト領域２０には、ｐ形不純物が高濃度に導入され
たコンタクト層２２が形成されている。
【００２４】トランジスタ２８ａ、２８ｂが形成された
半導体基板１０上には、全面に、層間絶縁膜３０が形成
されている。層間絶縁膜３０には、ゲート電極２６に達
するコンタクトホール３２が形成されており、コンタク
トホール３２内には、導体プラグ３４が埋め込まれてい
る。また、層間絶縁膜３０には、コンタクト層２２に達
するコンタクトホール３６が形成されており、コンタク
トホール３６内には、導体プラグ３８が埋め込まれてい
る。
半導体基板１０上には、全面に、層間絶縁膜３０が形成
されている。層間絶縁膜３０には、ゲート電極２６に達
するコンタクトホール３２が形成されており、コンタク
トホール３２内には、導体プラグ３４が埋め込まれてい
る。また、層間絶縁膜３０には、コンタクト層２２に達
するコンタクトホール３６が形成されており、コンタク
トホール３６内には、導体プラグ３８が埋め込まれてい
る。
【００２５】導体プラグ３４、３８が埋め込まれた層間
絶縁膜３０上には、配線４０ａと配線４０ｂとが形成さ
れている。配線４０ａは、トランジスタ２８ｂのゲート
電極２６に接続されており、配線４０ｂは、トランジス
タ２８ａのゲート電極２６に接続されている。
絶縁膜３０上には、配線４０ａと配線４０ｂとが形成さ
れている。配線４０ａは、トランジスタ２８ｂのゲート
電極２６に接続されており、配線４０ｂは、トランジス
タ２８ａのゲート電極２６に接続されている。
【００２６】また、層間絶縁膜３０上には、ダミー配線
４２が形成されている。配線４２は、導体プラグ３８を
介してコンタクト層２２に接続されており、コンタクト
層２２を介してウェル１２に接続されている。なお、ダ
ミー配線４２は、トランジスタ等の半導体素子には特に
接続されていない。
４２が形成されている。配線４２は、導体プラグ３８を
介してコンタクト層２２に接続されており、コンタクト
層２２を介してウェル１２に接続されている。なお、ダ
ミー配線４２は、トランジスタ等の半導体素子には特に
接続されていない。
【００２７】また、配線４０ａと配線４０ｂとの間隔ｄ
1と、ダミー配線４２と配線４０ａとの間隔ｄ2とが、ほ
ぼ等しく設定されている。
1と、ダミー配線４２と配線４０ａとの間隔ｄ2とが、ほ
ぼ等しく設定されている。
【００２８】本実施形態による半導体装置は、配線４０
ａと配線４０ｂとの間隔ｄ1と、ダミー配線４２と配線
４０ａとの間隔ｄ2とが、ほぼ等しく設定されており、
しかも、ダミー配線が下地基板に接続されていることに
主な特徴がある。
ａと配線４０ｂとの間隔ｄ1と、ダミー配線４２と配線
４０ａとの間隔ｄ2とが、ほぼ等しく設定されており、
しかも、ダミー配線が下地基板に接続されていることに
主な特徴がある。
【００２９】配線４０ａと配線４０ｂとの間隔ｄ1と、
ダミー配線４２と配線４０ａとの間隔ｄ2とが、ほぼ等
しく設定されているため、配線材料膜がパターニングに
より互いに分離されて配線４０ａ、４０ｂ及びダミー配
線４２が形成されるタイミングをほぼ等しくすることが
できる。
ダミー配線４２と配線４０ａとの間隔ｄ2とが、ほぼ等
しく設定されているため、配線材料膜がパターニングに
より互いに分離されて配線４０ａ、４０ｂ及びダミー配
線４２が形成されるタイミングをほぼ等しくすることが
できる。
【００３０】このため、マイクロローディング効果によ
り配線材料膜に電荷がチャージアップされた場合であっ
ても、トランジスタ２８ａのゲート電極２６とウェル１
２との間に大きな電位差が生じるのを抑制することがで
き、トランジスタ２８ａのゲート絶縁膜に絶縁破壊が生
じるのを防止することができる。
り配線材料膜に電荷がチャージアップされた場合であっ
ても、トランジスタ２８ａのゲート電極２６とウェル１
２との間に大きな電位差が生じるのを抑制することがで
き、トランジスタ２８ａのゲート絶縁膜に絶縁破壊が生
じるのを防止することができる。
【００３１】従って、本実施形態によれば、微細化な半
導体装置を提供する場合であっても、ゲート絶縁膜の絶
縁破壊を防止することができ、信頼性の高い半導体装置
を提供することができる。なお、マイクロローディング
効果は、配線間隔ｄ1が１μｍ以下の場合に生じやすい
ものであるため、配線間隔ｄ1が例えば１μｍ以下の場
合に特に有効である。従って、配線間隔ｄ2も例えば１
μｍ以下に設定されることになる。
導体装置を提供する場合であっても、ゲート絶縁膜の絶
縁破壊を防止することができ、信頼性の高い半導体装置
を提供することができる。なお、マイクロローディング
効果は、配線間隔ｄ1が１μｍ以下の場合に生じやすい
ものであるため、配線間隔ｄ1が例えば１μｍ以下の場
合に特に有効である。従って、配線間隔ｄ2も例えば１
μｍ以下に設定されることになる。
【００３２】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図２乃至図５を用いて
説明する。
態による半導体装置の製造方法を図２乃至図５を用いて
説明する。
【００３３】まず、イオン注入法により、半導体基板１
０にｐ形不純物を高濃度に導入し、これによりｐ形のウ
ェル１２を形成する。
０にｐ形不純物を高濃度に導入し、これによりｐ形のウ
ェル１２を形成する。
【００３４】次に、ＬＯＣＯＳ（LOCal Oxidation of S
ilicon）法により、素子領域１４及びコンタクト領域２
０を画定する素子分離膜１６を形成する。
ilicon）法により、素子領域１４及びコンタクト領域２
０を画定する素子分離膜１６を形成する。
【００３５】次に、熱酸化法により、半導体基板１０の
表面にゲート絶縁膜２４を形成する。次に、ポリシリコ
ンより成るゲート電極２６を形成する（図２（ａ）参
照）。
表面にゲート絶縁膜２４を形成する。次に、ポリシリコ
ンより成るゲート電極２６を形成する（図２（ａ）参
照）。
【００３６】次に、ゲート電極２６に自己整合でｎ形不
純物を導入し、これにより、ゲート電極２６の両側にソ
ース／ドレイン拡散層（図示せず）を形成する。
純物を導入し、これにより、ゲート電極２６の両側にソ
ース／ドレイン拡散層（図示せず）を形成する。
【００３７】次に、コンタクト領域２０にｐ形不純物を
高濃度に導入し、これによりコンタクト層２２を形成す
る（図２（ａ）参照）。
高濃度に導入し、これによりコンタクト層２２を形成す
る（図２（ａ）参照）。
【００３８】次に、全面に、ＣＶＤ（Chemical Vapor D
eposition、化学気相堆積）法により、膜厚約１μｍの
ＢＰＳＧ（Boro-Phospho-Silicate Glass）より成る層
間絶縁膜３０を形成する。
eposition、化学気相堆積）法により、膜厚約１μｍの
ＢＰＳＧ（Boro-Phospho-Silicate Glass）より成る層
間絶縁膜３０を形成する。
【００３９】次に、層間絶縁膜３０に、ゲート電極２６
に達するコンタクトホール３２と、コンタクト層２２に
達するコンタクトホール３６とを形成する。
に達するコンタクトホール３２と、コンタクト層２２に
達するコンタクトホール３６とを形成する。
【００４０】次に、全面に、ＣＶＤ法により、膜厚約４
００ｎｍのタングステンより成る配線材料膜を形成す
る。次に、ＣＭＰ（Chemical Mechanical Polishing、
化学的機械的研磨）法により、層間絶縁膜３０の表面が
露出するまで配線材料膜を研磨し、これにより、コンタ
クトホール３２、３６内に、それぞれ導体プラグ３４、
３８を形成する（図２（ｂ）参照）。
００ｎｍのタングステンより成る配線材料膜を形成す
る。次に、ＣＭＰ（Chemical Mechanical Polishing、
化学的機械的研磨）法により、層間絶縁膜３０の表面が
露出するまで配線材料膜を研磨し、これにより、コンタ
クトホール３２、３６内に、それぞれ導体プラグ３４、
３８を形成する（図２（ｂ）参照）。
【００４１】次に、全面に、スパッタ法により、膜厚約
４００ｎｍのＡｌより成る配線材料膜４４を形成する
（図２（ｃ）参照）。
４００ｎｍのＡｌより成る配線材料膜４４を形成する
（図２（ｃ）参照）。
【００４２】次に、全面に、スピンコート法により、フ
ォトレジスト膜を形成する。次に、フォトリソグラフィ
技術を用い、配線４０ａ、４０ｂ及びダミー配線４２を
形成するためのフォトレジストマスク４６を形成する
（図３（ａ）参照）。
ォトレジスト膜を形成する。次に、フォトリソグラフィ
技術を用い、配線４０ａ、４０ｂ及びダミー配線４２を
形成するためのフォトレジストマスク４６を形成する
（図３（ａ）参照）。
【００４３】次に、フォトレジストマスク４６をマスク
として、配線材料膜４４をドライエッチングする。配線
材料膜４４をエッチングする際、フォトレジストマスク
４６のパターン間隔が狭い領域においては、エッチング
レートが遅くなるといったマイクロローディング効果が
発生する。この時、陽イオンは基板表面のシース電界に
より加速されて半導体基板１０に対してほぼ垂直に入射
する一方、電子はシース電界により減速されるため半導
体基板１０に対して斜めに入射する。このため、フォト
レジストマスク４６のパターン間隔が狭い領域において
は、フォトレジストマスク４６の側面には電子が多く入
射し、配線材料膜４４には陽イオンが多く入射する（図
３（ｂ）参照）。
として、配線材料膜４４をドライエッチングする。配線
材料膜４４をエッチングする際、フォトレジストマスク
４６のパターン間隔が狭い領域においては、エッチング
レートが遅くなるといったマイクロローディング効果が
発生する。この時、陽イオンは基板表面のシース電界に
より加速されて半導体基板１０に対してほぼ垂直に入射
する一方、電子はシース電界により減速されるため半導
体基板１０に対して斜めに入射する。このため、フォト
レジストマスク４６のパターン間隔が狭い領域において
は、フォトレジストマスク４６の側面には電子が多く入
射し、配線材料膜４４には陽イオンが多く入射する（図
３（ｂ）参照）。
【００４４】そして、エッチングが進行していくと、電
子が多く入射したフォトレジストマスク４６は負に帯電
し、陽イオンが多く入射した配線材料膜４４は正に帯電
する。このようにして、配線材料膜４４に正の電荷がチ
ャージアップされることとなる。
子が多く入射したフォトレジストマスク４６は負に帯電
し、陽イオンが多く入射した配線材料膜４４は正に帯電
する。このようにして、配線材料膜４４に正の電荷がチ
ャージアップされることとなる。
【００４５】しかしながら、本実施形態では、配線４０
ａと配線４０ｂとの間隔ｄ1と、配線４０ａとダミー配
線４２との間隔ｄ2とがほぼ等しく設定されているた
め、配線４０ａ、４０ｂ及びダミー配線４２が一定のタ
イミングまでは互いに接続された状態となる。しかも、
配線材料膜４４のダミー配線４２の部分は導体プラグ３
８等を介してウェル１２に接続されており、配線材料膜
４４の配線４０ｂの部分は導体プラグ３４を介してトラ
ンジスタ２８ａのゲート電極２６に接続されている。従
って、本実施形態によれば、配線材料膜４４に正の電荷
がチャージアップされた場合であっても、トランジスタ
２８ａのゲート電極２６とウェル１２との間の電位差を
小さくすることができ、ゲート絶縁膜２４の絶縁破壊を
防止することができる。
ａと配線４０ｂとの間隔ｄ1と、配線４０ａとダミー配
線４２との間隔ｄ2とがほぼ等しく設定されているた
め、配線４０ａ、４０ｂ及びダミー配線４２が一定のタ
イミングまでは互いに接続された状態となる。しかも、
配線材料膜４４のダミー配線４２の部分は導体プラグ３
８等を介してウェル１２に接続されており、配線材料膜
４４の配線４０ｂの部分は導体プラグ３４を介してトラ
ンジスタ２８ａのゲート電極２６に接続されている。従
って、本実施形態によれば、配線材料膜４４に正の電荷
がチャージアップされた場合であっても、トランジスタ
２８ａのゲート電極２６とウェル１２との間の電位差を
小さくすることができ、ゲート絶縁膜２４の絶縁破壊を
防止することができる。
【００４６】こうして、配線間隔が狭い微細な半導体装
置を製造する場合であっても、ゲート絶縁膜の絶縁破壊
を防止することができ、信頼性の高い半導体装置を提供
することができる（図４（ｂ）参照）。
置を製造する場合であっても、ゲート絶縁膜の絶縁破壊
を防止することができ、信頼性の高い半導体装置を提供
することができる（図４（ｂ）参照）。
【００４７】なお、図５に示すように、配線４０ａと配
線４０ｂとの間隔ｄ1よりも、配線４０ａとダミー配線
４２との間隔ｄ2の方が大きい場合には、パターン間隔
が広い領域においてエッチングレートが早くなるため、
ダミー配線４２が配線材料膜４４から早期に分離され
る。このため、マイクロローディング効果により配線材
料膜４４に正の電荷がチャージアップされた場合には、
ゲート電極２６とウェル１２との間に高い電圧差が生
じ、これによりゲート絶縁膜２４に絶縁破壊が生じてし
まう。従って、配線４０ａと配線４０ｂとの間隔ｄ
1と、配線４０ａとダミー配線４２との間隔ｄ2とは、図
１に示すように、互いに等しく設定することが望まし
い。
線４０ｂとの間隔ｄ1よりも、配線４０ａとダミー配線
４２との間隔ｄ2の方が大きい場合には、パターン間隔
が広い領域においてエッチングレートが早くなるため、
ダミー配線４２が配線材料膜４４から早期に分離され
る。このため、マイクロローディング効果により配線材
料膜４４に正の電荷がチャージアップされた場合には、
ゲート電極２６とウェル１２との間に高い電圧差が生
じ、これによりゲート絶縁膜２４に絶縁破壊が生じてし
まう。従って、配線４０ａと配線４０ｂとの間隔ｄ
1と、配線４０ａとダミー配線４２との間隔ｄ2とは、図
１に示すように、互いに等しく設定することが望まし
い。
【００４８】このように、本実施形態によれば、配線間
隔とほぼ等しい間隔で、配線から離間してダミー配線を
形成しているので、配線とダミー配線とを一定のタイミ
ングまで互いに接続された状態とすることができる。し
かも、配線材料膜のダミー配線の部分を下地基板に接続
し、配線材料膜の配線の部分をトランジスタのゲート電
極に接続しているので、配線材料膜に正の電荷がチャー
ジアップされた場合であっても、ゲート絶縁膜に加わる
電界を小さくすることができ、ゲート絶縁膜の絶縁破壊
を防止することができる。
隔とほぼ等しい間隔で、配線から離間してダミー配線を
形成しているので、配線とダミー配線とを一定のタイミ
ングまで互いに接続された状態とすることができる。し
かも、配線材料膜のダミー配線の部分を下地基板に接続
し、配線材料膜の配線の部分をトランジスタのゲート電
極に接続しているので、配線材料膜に正の電荷がチャー
ジアップされた場合であっても、ゲート絶縁膜に加わる
電界を小さくすることができ、ゲート絶縁膜の絶縁破壊
を防止することができる。
【００４９】［第２実施形態］本発明の第２実施形態に
よる半導体装置を図６を用いて説明する。図６は、本実
施形態による半導体装置を示す断面図である。図１乃至
図５に示す第１実施形態による半導体装置及びその製造
方法と同一の構成要素には、同一の符号を付して説明を
省略または簡潔にする。
よる半導体装置を図６を用いて説明する。図６は、本実
施形態による半導体装置を示す断面図である。図１乃至
図５に示す第１実施形態による半導体装置及びその製造
方法と同一の構成要素には、同一の符号を付して説明を
省略または簡潔にする。
【００５０】図１に示すように、半導体基板１０上に
は、ｐ形不純物が高濃度に導入されたウェル１２ａが形
成されており、ウェル１２ａが形成された半導体基板１
０上には、素子領域１４ａ、１４ｂ及びコンタクト領域
２０ａを画定する素子分離膜１６が形成されている。
は、ｐ形不純物が高濃度に導入されたウェル１２ａが形
成されており、ウェル１２ａが形成された半導体基板１
０上には、素子領域１４ａ、１４ｂ及びコンタクト領域
２０ａを画定する素子分離膜１６が形成されている。
【００５１】素子領域１４に設けられたトランジスタ２
８ａは、第１実施形態で説明したトランジスタ２８ａと
同様であるので説明を省略する。
８ａは、第１実施形態で説明したトランジスタ２８ａと
同様であるので説明を省略する。
【００５２】また、素子領域１４ａにも、トランジスタ
２８ａと同様のトランジスタ２８ｂが形成されている。
２８ａと同様のトランジスタ２８ｂが形成されている。
【００５３】トランジスタ２８ａ、２８ｃが形成された
半導体基板１０上には、第１実施形態と同様に層間絶縁
膜３０が形成されている。
半導体基板１０上には、第１実施形態と同様に層間絶縁
膜３０が形成されている。
【００５４】層間絶縁膜３０には、第１実施形態と同様
にトランジスタ２８ａのゲート電極２６に達するコンタ
クトホール３２が形成されており、コンタクトホール３
２内には、導体プラグ３４が埋め込まれている。
にトランジスタ２８ａのゲート電極２６に達するコンタ
クトホール３２が形成されており、コンタクトホール３
２内には、導体プラグ３４が埋め込まれている。
【００５５】また、層間絶縁膜３０には、トランジスタ
２８ｃのゲート電極２６に達するコンタクトホール３２
ａが形成されており、コンタクトホール３２ａ内には、
導体プラグ３４ａが埋め込まれている。
２８ｃのゲート電極２６に達するコンタクトホール３２
ａが形成されており、コンタクトホール３２ａ内には、
導体プラグ３４ａが埋め込まれている。
【００５６】また、コンタクト領域２０には、第１実施
形態と同様に、ｐ形のコンタクト層２２が形成されてい
る。また、層間絶縁膜３０には、コンタクト層２２に達
するコンタクトホール３６が形成されており、コンタク
トホール３６内には、導体プラグ３８が形成されてい
る。
形態と同様に、ｐ形のコンタクト層２２が形成されてい
る。また、層間絶縁膜３０には、コンタクト層２２に達
するコンタクトホール３６が形成されており、コンタク
トホール３６内には、導体プラグ３８が形成されてい
る。
【００５７】導体プラグ３２、３２ａ、３８が埋め込ま
れた層間絶縁膜３０上には、１層目の配線、即ち配線４
０ａ、４０ｂ及びダミー配線４２が、第１実施形態と同
様に形成されている。配線４０ａと配線４０ｂとの間隔
ｄ1は、第１実施形態と同様に、ダミー配線４２と配線
４０ａとの間隔ｄ2とほぼ等しく設定されている。
れた層間絶縁膜３０上には、１層目の配線、即ち配線４
０ａ、４０ｂ及びダミー配線４２が、第１実施形態と同
様に形成されている。配線４０ａと配線４０ｂとの間隔
ｄ1は、第１実施形態と同様に、ダミー配線４２と配線
４０ａとの間隔ｄ2とほぼ等しく設定されている。
【００５８】従って、第１実施形態で説明したのと同様
に、配線４０ａ、４０ｂを形成する際に、トランジスタ
２８ａのゲート絶縁膜２４に絶縁破壊が生じるのを防止
することができる。
に、配線４０ａ、４０ｂを形成する際に、トランジスタ
２８ａのゲート絶縁膜２４に絶縁破壊が生じるのを防止
することができる。
【００５９】また、層間絶縁膜３０上には、導体プラグ
３２ａに接続された配線４８が形成されている。
３２ａに接続された配線４８が形成されている。
【００６０】配線４０ａ、４０ｂ、４８及びダミー配線
４２が形成された層間絶縁膜３０上には、全面に層間絶
縁膜５０が形成されている。
４２が形成された層間絶縁膜３０上には、全面に層間絶
縁膜５０が形成されている。
【００６１】層間絶縁膜５０には、ダミー配線４２に達
するコンタクトホール５２が形成されており、コンタク
トホール５２内には、導体プラグ５４が埋め込まれてい
る。また、層間絶縁膜５０には、配線４８に達するコン
タクトホール５６が形成されており、コンタクトホール
５６内には、導体プラグ５８が形成されている。
するコンタクトホール５２が形成されており、コンタク
トホール５２内には、導体プラグ５４が埋め込まれてい
る。また、層間絶縁膜５０には、配線４８に達するコン
タクトホール５６が形成されており、コンタクトホール
５６内には、導体プラグ５８が形成されている。
【００６２】導体プラグ５４及び導体プラグ５８が埋め
込まれた層間絶縁膜５０上には、第２層の配線、即ち、
配線６０ａ乃至６０ｃ及びダミー配線６２が形成されて
いる。また、配線６０ａ乃至６０ｃの互いの間隔ｄ
3は、ダミー配線６２と配線６０ａとの間隔ｄ4とほぼ等
しく設定されている。
込まれた層間絶縁膜５０上には、第２層の配線、即ち、
配線６０ａ乃至６０ｃ及びダミー配線６２が形成されて
いる。また、配線６０ａ乃至６０ｃの互いの間隔ｄ
3は、ダミー配線６２と配線６０ａとの間隔ｄ4とほぼ等
しく設定されている。
【００６３】本実施形態では、間隔ｄ3と間隔ｄ4とがほ
ぼ等しいため、配線材料膜をパターニングして配線６０
ａ乃至６０ｃ及びダミー配線６２を形成する際には、ほ
ぼ同じタイミングで配線材料膜が分離されて配線６０ａ
乃至６０ｃ及びダミー配線６２が形成される。しかも、
配線６０ｃは導体プラグ５８等を介してトランジスタ２
８ｃのゲート電極２６に接続されており、ダミー配線６
２は導体プラグ５４、ダミー配線４２等を介して下地基
板に接続されている。
ぼ等しいため、配線材料膜をパターニングして配線６０
ａ乃至６０ｃ及びダミー配線６２を形成する際には、ほ
ぼ同じタイミングで配線材料膜が分離されて配線６０ａ
乃至６０ｃ及びダミー配線６２が形成される。しかも、
配線６０ｃは導体プラグ５８等を介してトランジスタ２
８ｃのゲート電極２６に接続されており、ダミー配線６
２は導体プラグ５４、ダミー配線４２等を介して下地基
板に接続されている。
【００６４】従って、本実施形態によれば、配線４０
ａ、４０ｂを形成する際にトランジスタ２８ａのゲート
絶縁膜の絶縁破壊を防止することができるのと同様に、
配線６０ａ乃至６０ｃを形成する際にも、トランジスタ
２８ｃのゲート絶縁膜２４に絶縁破壊が生じるのを防止
することができる。なお、マイクロローディング効果
は、配線間隔ｄ3が１μｍ以下の場合に生じやすいもの
であるため、配線間隔ｄ3が例えば１μｍ以下の場合に
特に有効である。従って、配線間隔ｄ4も例えば１μｍ
以下に設定されることになる。
ａ、４０ｂを形成する際にトランジスタ２８ａのゲート
絶縁膜の絶縁破壊を防止することができるのと同様に、
配線６０ａ乃至６０ｃを形成する際にも、トランジスタ
２８ｃのゲート絶縁膜２４に絶縁破壊が生じるのを防止
することができる。なお、マイクロローディング効果
は、配線間隔ｄ3が１μｍ以下の場合に生じやすいもの
であるため、配線間隔ｄ3が例えば１μｍ以下の場合に
特に有効である。従って、配線間隔ｄ4も例えば１μｍ
以下に設定されることになる。
【００６５】このように、本実施形態によれば、第１層
の配線を形成する際にトランジスタのゲート絶縁膜の絶
縁破壊を防止することができるのみならず、第２層の配
線を形成する場合にも、ゲート絶縁膜の絶縁破壊を防止
することができる。
の配線を形成する際にトランジスタのゲート絶縁膜の絶
縁破壊を防止することができるのみならず、第２層の配
線を形成する場合にも、ゲート絶縁膜の絶縁破壊を防止
することができる。
【００６６】なお、本実施形態による半導体装置は、第
１実施形態に示した半導体装置の製造方法と同様の方法
により、導体プラグ５２、５６、配線６０ａ乃至６０
ｃ、及びダミー配線６２等を適宜形成することにより製
造することができる。
１実施形態に示した半導体装置の製造方法と同様の方法
により、導体プラグ５２、５６、配線６０ａ乃至６０
ｃ、及びダミー配線６２等を適宜形成することにより製
造することができる。
【００６７】［第３実施形態］本発明の第３実施形態に
よる半導体装置を図７を用いて説明する。図７は、本実
施形態による半導体装置を示す断面図である。図１乃至
図６に示す第１及び第２実施形態による半導体装置と同
一の構成要素には、同一の符号を付して説明を省略また
は簡潔にする。
よる半導体装置を図７を用いて説明する。図７は、本実
施形態による半導体装置を示す断面図である。図１乃至
図６に示す第１及び第２実施形態による半導体装置と同
一の構成要素には、同一の符号を付して説明を省略また
は簡潔にする。
【００６８】まず、導体プラグ３４、３６、３４ａが埋
め込まれた層間絶縁膜３０より下部の構造については、
第２実施形態による半導体装置と同様であるので、説明
を省略する。
め込まれた層間絶縁膜３０より下部の構造については、
第２実施形態による半導体装置と同様であるので、説明
を省略する。
【００６９】導体プラグ３４、３４ａ、３８が埋め込ま
れた層間絶縁膜３０上には、導体プラグ３４に接続され
た配線４０ｂ、導体プラグ３４ａに接続された配線４
８、及び導体プラグ３８に接続されたダミー配線４２
が、第２実施形態と同様に形成されている。配線４０
ｂ、４８及びダミー配線４２が形成された層間絶縁膜３
０上には、第２実施形態と同様に、全面に層間絶縁膜５
０が形成されている。
れた層間絶縁膜３０上には、導体プラグ３４に接続され
た配線４０ｂ、導体プラグ３４ａに接続された配線４
８、及び導体プラグ３８に接続されたダミー配線４２
が、第２実施形態と同様に形成されている。配線４０
ｂ、４８及びダミー配線４２が形成された層間絶縁膜３
０上には、第２実施形態と同様に、全面に層間絶縁膜５
０が形成されている。
【００７０】層間絶縁膜５０には、第２実施形態と同様
に、ダミー配線４２に接続された導体プラグ５４が埋め
込まれており、配線４８に接続された導体プラグ５８が
埋め込まれている。また、層間絶縁膜５０には、配線４
０ｂに達するコンタクトホール６４が形成されており、
コンタクトホール６４内には、導体プラグ６６が埋め込
まれている。
に、ダミー配線４２に接続された導体プラグ５４が埋め
込まれており、配線４８に接続された導体プラグ５８が
埋め込まれている。また、層間絶縁膜５０には、配線４
０ｂに達するコンタクトホール６４が形成されており、
コンタクトホール６４内には、導体プラグ６６が埋め込
まれている。
【００７１】導体プラグ５４、５８、６６が埋め込まれ
た層間絶縁膜５０上には、第２層の配線、即ち配線６０
ａ乃至６０ｃ及びダミー配線６２が、第２実施形態と同
様に形成されている。従って、第２実施形態で説明した
のと同様に、配線６０乃至６０ｃを形成する際に、トラ
ンジスタ２８ｃのゲート絶縁膜２４に絶縁破壊が生じる
のを防止することができる。
た層間絶縁膜５０上には、第２層の配線、即ち配線６０
ａ乃至６０ｃ及びダミー配線６２が、第２実施形態と同
様に形成されている。従って、第２実施形態で説明した
のと同様に、配線６０乃至６０ｃを形成する際に、トラ
ンジスタ２８ｃのゲート絶縁膜２４に絶縁破壊が生じる
のを防止することができる。
【００７２】また、層間絶縁膜４０上には、配線６８が
形成されている。
形成されている。
【００７３】配線６０ａ乃至６０ｃ、６８及びダミー配
線６２が形成された層間絶縁膜５０上には、層間絶縁膜
６９が形成されている。
線６２が形成された層間絶縁膜５０上には、層間絶縁膜
６９が形成されている。
【００７４】層間絶縁膜６９には、配線６８に達するコ
ンタクトホール７０が形成されており、コンタクトホー
ル７０内には、導体プラグ７２が埋め込まれている。ま
た、層間絶縁膜６９には、ダミー配線６２に達するコン
タクトホール７４が形成されており、コンタクトホール
７４内には、導体プラグ７６が埋め込まれている。
ンタクトホール７０が形成されており、コンタクトホー
ル７０内には、導体プラグ７２が埋め込まれている。ま
た、層間絶縁膜６９には、ダミー配線６２に達するコン
タクトホール７４が形成されており、コンタクトホール
７４内には、導体プラグ７６が埋め込まれている。
【００７５】導体プラグ７２、７６が埋め込まれた層間
絶縁膜６９上には、第３層の配線、即ち、配線７８ａ、
７８ｂ及びダミー配線８０が形成されている。また、配
線７８ａ、７８ｂの間隔ｄ5は、ダミー配線８０と配線
７８ａとの間隔ｄ6とほぼ等しく設定されている。
絶縁膜６９上には、第３層の配線、即ち、配線７８ａ、
７８ｂ及びダミー配線８０が形成されている。また、配
線７８ａ、７８ｂの間隔ｄ5は、ダミー配線８０と配線
７８ａとの間隔ｄ6とほぼ等しく設定されている。
【００７６】本実施形態では、間隔ｄ5と間隔ｄ6とがほ
ぼ等しいため、配線材料膜をパターニングして配線７８
ａ、７８ｂ及びダミー配線８０を形成する際には、ほぼ
同じタイミングで配線材料膜が分離されて配線７８ａ、
７８ｂ及びダミー配線８０が形成される。しかも、配線
７８ａは導体プラグ７２等を介してトランジスタ２８ａ
のゲート電極２６に接続されており、ダミー配線８０は
導体プラグ７６、ダミー配線６２等を介して下地基板に
接続されている。
ぼ等しいため、配線材料膜をパターニングして配線７８
ａ、７８ｂ及びダミー配線８０を形成する際には、ほぼ
同じタイミングで配線材料膜が分離されて配線７８ａ、
７８ｂ及びダミー配線８０が形成される。しかも、配線
７８ａは導体プラグ７２等を介してトランジスタ２８ａ
のゲート電極２６に接続されており、ダミー配線８０は
導体プラグ７６、ダミー配線６２等を介して下地基板に
接続されている。
【００７７】従って、本実施形態によれば、第２層の配
線、即ち、配線６０ａ乃至６０ｃを形成する際にトラン
ジスタ２８ｃのゲート絶縁膜の絶縁破壊を防止すること
ができ、第３層の配線、即ち、配線７８ａ乃至７８ｂを
形成する際にも、トランジスタ２８ａのゲート絶縁膜２
４に絶縁破壊が生じるのを防止することができる。な
お、マイクロローディング効果は、配線間隔ｄ4が１μ
ｍ以下の場合に生じやすいものであるため、配線間隔ｄ
4が例えば１μｍ以下の場合に特に有効である。従っ
て、配線間隔ｄ6も例えば１μｍ以下に設定されること
になる。
線、即ち、配線６０ａ乃至６０ｃを形成する際にトラン
ジスタ２８ｃのゲート絶縁膜の絶縁破壊を防止すること
ができ、第３層の配線、即ち、配線７８ａ乃至７８ｂを
形成する際にも、トランジスタ２８ａのゲート絶縁膜２
４に絶縁破壊が生じるのを防止することができる。な
お、マイクロローディング効果は、配線間隔ｄ4が１μ
ｍ以下の場合に生じやすいものであるため、配線間隔ｄ
4が例えば１μｍ以下の場合に特に有効である。従っ
て、配線間隔ｄ6も例えば１μｍ以下に設定されること
になる。
【００７８】このように、本実施形態によれば、第２層
の配線を形成する際にトランジスタのゲート絶縁膜の絶
縁破壊を防止することができるのみならず、第３層の配
線を形成する場合にも、ゲート絶縁膜の絶縁破壊を防止
することができる。
の配線を形成する際にトランジスタのゲート絶縁膜の絶
縁破壊を防止することができるのみならず、第３層の配
線を形成する場合にも、ゲート絶縁膜の絶縁破壊を防止
することができる。
【００７９】なお、本実施形態による半導体装置は、第
１及び第２実施形態に示した半導体装置の製造方法と同
様の方法により、導体プラグ７２、７６、配線７８ａ、
７８ｂ、及びダミー配線８０等を適宜形成することによ
り製造することができる。
１及び第２実施形態に示した半導体装置の製造方法と同
様の方法により、導体プラグ７２、７６、配線７８ａ、
７８ｂ、及びダミー配線８０等を適宜形成することによ
り製造することができる。
【００８０】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００８１】例えば、第１実施形態では、ｐ形のウェル
１２にｐ形のコンタクト層２２を形成したが、ｐ形のウ
ェルにｐ形のコンタクト層を形成するのみならず、ｎ形
ウェルにｎ形のコンタクト層を形成してもよい。この場
合でも、上記と同様の効果を得ることができる。
１２にｐ形のコンタクト層２２を形成したが、ｐ形のウ
ェルにｐ形のコンタクト層を形成するのみならず、ｎ形
ウェルにｎ形のコンタクト層を形成してもよい。この場
合でも、上記と同様の効果を得ることができる。
【００８２】また、第１実施形態では、ｐ形のウェル１
２にｐ形のコンタクト層２２を形成したが、ｐ形のウェ
ルにｎ形の不純物層を形成することにより、ｎ形のダイ
オードを構成してもよい。また、ｎ形のウェルにｐ形の
不純物層を形成することにより、ｐ形のダイオードを構
成してもよい。いずれの場合も、ウェルとゲート電極と
の間の電位差を小さくすることができるので、ゲート絶
縁膜に絶縁破壊が生じるのを防止することができる。
２にｐ形のコンタクト層２２を形成したが、ｐ形のウェ
ルにｎ形の不純物層を形成することにより、ｎ形のダイ
オードを構成してもよい。また、ｎ形のウェルにｐ形の
不純物層を形成することにより、ｐ形のダイオードを構
成してもよい。いずれの場合も、ウェルとゲート電極と
の間の電位差を小さくすることができるので、ゲート絶
縁膜に絶縁破壊が生じるのを防止することができる。
【００８３】また、半導体装置の製造工程中において
は、ダミー配線の一方の側がｐ形のウェルに接続され、
そのダミー配線の他方の側がｎ形のウェルに接続されて
いてもよい。但し、この場合には、最終的に、ダミー配
線を任意の箇所でカットする必要がある。ｎ形のウェル
とｐ形のウェルとが同一のダミー配線で接続されると、
電源の正側と負側とが短絡してしまうからである。
は、ダミー配線の一方の側がｐ形のウェルに接続され、
そのダミー配線の他方の側がｎ形のウェルに接続されて
いてもよい。但し、この場合には、最終的に、ダミー配
線を任意の箇所でカットする必要がある。ｎ形のウェル
とｐ形のウェルとが同一のダミー配線で接続されると、
電源の正側と負側とが短絡してしまうからである。
【００８４】
【発明の効果】以上の通り、本発明によれば、配線間隔
とほぼ等しい間隔で、配線から離間してダミー配線を形
成しているので、配線とダミー配線とを一定のタイミン
グまで互いに接続された状態とすることができる。しか
も、配線材料膜のダミー配線の部分を下地基板に接続
し、配線材料膜の配線の部分をトランジスタのゲート電
極に接続しているので、配線材料膜に正の電荷がチャー
ジアップされた場合であっても、ゲート絶縁膜に加わる
電界を小さくすることができ、ゲート絶縁膜の絶縁破壊
を防止することができる。
とほぼ等しい間隔で、配線から離間してダミー配線を形
成しているので、配線とダミー配線とを一定のタイミン
グまで互いに接続された状態とすることができる。しか
も、配線材料膜のダミー配線の部分を下地基板に接続
し、配線材料膜の配線の部分をトランジスタのゲート電
極に接続しているので、配線材料膜に正の電荷がチャー
ジアップされた場合であっても、ゲート絶縁膜に加わる
電界を小さくすることができ、ゲート絶縁膜の絶縁破壊
を防止することができる。
【００８５】また、本発明によれば、第１層の配線を形
成する際にトランジスタのゲート絶縁膜の絶縁破壊を防
止することができるのみならず、第２層の配線を形成す
る場合にも、ゲート絶縁膜の絶縁破壊を防止することが
できる。
成する際にトランジスタのゲート絶縁膜の絶縁破壊を防
止することができるのみならず、第２層の配線を形成す
る場合にも、ゲート絶縁膜の絶縁破壊を防止することが
できる。
【００８６】また、本発明によれば、第２層の配線を形
成する際にトランジスタのゲート絶縁膜の絶縁破壊を防
止することができるのみならず、第３層の配線を形成す
る場合にも、ゲート絶縁膜の絶縁破壊を防止することが
できる。
成する際にトランジスタのゲート絶縁膜の絶縁破壊を防
止することができるのみならず、第３層の配線を形成す
る場合にも、ゲート絶縁膜の絶縁破壊を防止することが
できる。
【図１】本発明の第１実施形態による半導体装置を示す
断面図及び平面図である。
断面図及び平面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法の工程断面図（その１）である。
方法の工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法の工程断面図（その２）である。
方法の工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造
方法の工程断面図（その３）である。
方法の工程断面図（その３）である。
【図５】配線とダミー配線との間隔を広く設定した半導
体装置の断面図及び平面図である。
体装置の断面図及び平面図である。
【図６】本発明の第２実施形態による半導体装置を示す
断面図である。
断面図である。
【図７】本発明の第３実施形態による半導体装置を示す
断面図である。
断面図である。
【図８】従来の半導体装置の製造方法を示す断面図であ
る。
る。
１０…半導体基板 １２…ウェル １４…素子領域 １６…層間絶縁膜 ２０…コンタクト領域 ２２…コンタクト層 ２４…ゲート絶縁膜 ２６…ゲート電極 ２８ａ…トランジスタ ２８ｂ…トランジスタ ２８ｃ…トランジスタ ３０…層間絶縁膜 ３２…コンタクトホール ３４…導体プラグ ３６…コンタクトホール ３８…導体プラグ ４０ａ、４０ｂ…配線 ４２…ダミー配線 ４４…配線材料膜 ４６…フォトレジストマスク ４８…配線 ５０…層間絶縁膜 ５２…コンタクトホール ５４…導体プラグ ５６…コンタクトホール ５８…導体プラグ ６０ａ、６０ｂ、６０ｃ…配線 ６２…ダミー配線 ６４…コンタクトホール ６６…導体プラグ ６８…配線 ６９…層間絶縁膜 ７０…コンタクトホール ７２…導体プラグ ７４…コンタクトホール ７６…導体プラグ ７８ａ、７８ｂ…配線 ８０…ダミー配線 １１０…半導体基板 １１６…層間絶縁膜 １２４…ゲート絶縁膜 １２６…ゲート電極 １２８…トランジスタ １３０…層間絶縁膜 １３２…コンタクトホール １４４…配線材料膜 １４６…フォトレジストマスク
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 JJ19 KK01 KK04 KK08 PP06 PP15 QQ08 QQ11 QQ37 QQ48 RR15 SS11 VV01 XX00 5F040 EC07 EJ01 EK01
Claims (4)
- 【請求項１】 下地基板上に第１のゲート絶縁膜を介し
て形成された第１のゲート電極を有する第１のトランジ
スタと、 前記第１のトランジスタ上及び前記下地基板上に形成さ
れた第１の絶縁膜と、 前記第１の絶縁膜上に、第１の間隔で互いに離間して形
成された複数の第１の配線と、 前記第１の配線のいずれかから前記第１の間隔とほぼ等
しい第２の間隔で離間して形成された第２の配線とを有
し、 前記第１の配線のいずれかは、前記第１のゲート電極に
電気的に接続されており、 前記第２の配線は、前記下地基板に電気的に接続されて
いることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記下地基板上に第２のゲート絶縁膜を介して形成され
た第２のゲート電極を有する第２のトランジスタと、 前記第１の絶縁膜上、前記第１の配線上、及び前記第２
の配線上に形成された第２の絶縁膜と、 前記第２の絶縁膜上に、第３の間隔で互いに離間して形
成された複数の第３の配線と、 前記第３の配線のいずれかから前記第３の間隔とほぼ等
しい第４の間隔で離間して形成された第４の配線とを更
に有し、 前記第３の配線のいずれかは、前記第２のゲート電極に
電気的に接続されており、 前記第４の配線は、前記下地基板に電気的に接続されて
いることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記第１の間隔、前記第２の間隔、前記第３の間隔、及
び前記第４の間隔は、１μｍ以下であることを特徴とす
る半導体装置。 - 【請求項４】 下地基板上に、ゲート絶縁膜を介して形
成されたゲート電極を有するトランジスタを形成する工
程と、 前記下地基板上及び前記トランジスタ上に、絶縁膜を形
成する工程と、 前記絶縁膜上に、配線材料膜を形成する工程と、 前記配線材料膜をエッチングし、少なくともいずれかが
前記ゲート電極に電気的に接続される第１の配線と、前
記下地基板に電気的に接続される第２の配線とを形成す
る工程とを有し、 前記配線材料膜をエッチングする工程では、前記第１の
配線どうしを離間する第１の間隔とほぼ等しい第２の間
隔で、前記第１の配線のいずれかから離間して前記第２
の配線を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28530399A JP2001110810A (ja) | 1999-10-06 | 1999-10-06 | 半導体装置及びその製造方法 |
| TW089105317A TW466647B (en) | 1999-10-06 | 2000-03-23 | Semiconductor device and method for fabricating the same |
| US09/533,869 US6559485B2 (en) | 1999-10-06 | 2000-03-24 | Semiconductor device having a gate insulation film resistant to dielectric breakdown |
| KR1020000016814A KR20010039557A (ko) | 1999-10-06 | 2000-03-31 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28530399A JP2001110810A (ja) | 1999-10-06 | 1999-10-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110810A true JP2001110810A (ja) | 2001-04-20 |
Family
ID=17689791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28530399A Pending JP2001110810A (ja) | 1999-10-06 | 1999-10-06 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6559485B2 (ja) |
| JP (1) | JP2001110810A (ja) |
| KR (1) | KR20010039557A (ja) |
| TW (1) | TW466647B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363255A (ja) * | 2003-06-03 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004363254A (ja) * | 2003-06-03 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6995410B2 (en) | 2002-08-20 | 2006-02-07 | Kabushiki Kaisha Toshiba | NAND flash memory with unequal spacing between signal lines |
| JP2006294719A (ja) * | 2005-04-07 | 2006-10-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2014127601A (ja) * | 2012-12-26 | 2014-07-07 | Renesas Electronics Corp | 半導体装置 |
| JP2014154818A (ja) * | 2013-02-13 | 2014-08-25 | Lapis Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328598B1 (ko) * | 1999-10-05 | 2002-03-15 | 윤종용 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
| JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002141421A (ja) * | 2000-10-31 | 2002-05-17 | Toshiba Corp | 半導体集積回路装置 |
| JP2004260133A (ja) * | 2003-02-04 | 2004-09-16 | Seiko Epson Corp | 配線基板及び電気光学装置並びにこれらの製造方法並びに電子機器 |
| JP3751598B2 (ja) * | 2003-02-20 | 2006-03-01 | 松下電器産業株式会社 | チャージアップダメージ評価用半導体装置とその評価方法 |
| US20050006707A1 (en) * | 2003-06-03 | 2005-01-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7067886B2 (en) | 2003-11-04 | 2006-06-27 | International Business Machines Corporation | Method of assessing potential for charging damage in SOI designs and structures for eliminating potential for damage |
| JP4257526B2 (ja) * | 2004-06-01 | 2009-04-22 | セイコーエプソン株式会社 | 半導体装置 |
| JP4353861B2 (ja) * | 2004-06-30 | 2009-10-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US7492016B2 (en) * | 2006-03-31 | 2009-02-17 | International Business Machines Corporation | Protection against charging damage in hybrid orientation transistors |
| US9847296B2 (en) * | 2014-02-14 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layer and structure method |
| US10770378B1 (en) * | 2019-05-02 | 2020-09-08 | Texas Instruments Incorporated | Isolated component design |
| WO2021092764A1 (zh) * | 2019-11-12 | 2021-05-20 | 华为技术有限公司 | 一种半导体器件 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014098A (en) * | 1990-02-26 | 1991-05-07 | Delco Electronic Corporation | CMOS integrated circuit with EEPROM and method of manufacture |
| JP2609753B2 (ja) * | 1990-10-17 | 1997-05-14 | 株式会社東芝 | 半導体装置 |
| JPH05299578A (ja) * | 1992-04-17 | 1993-11-12 | Rohm Co Ltd | 半導体装置およびその製法 |
| US5342794A (en) * | 1992-09-10 | 1994-08-30 | Vlsi Technology, Inc. | Method for forming laterally graded deposit-type emitter for bipolar transistor |
| US5783850A (en) * | 1995-04-27 | 1998-07-21 | Taiwan Semiconductor Manufacturing Company | Undoped polysilicon gate process for NMOS ESD protection circuits |
| US5777361A (en) * | 1996-06-03 | 1998-07-07 | Motorola, Inc. | Single gate nonvolatile memory cell and method for accessing the same |
| JP3183326B2 (ja) * | 1996-07-17 | 2001-07-09 | 日本電気株式会社 | 読出専用半導体記憶装置 |
| TW340975B (en) * | 1996-08-30 | 1998-09-21 | Toshiba Co Ltd | Semiconductor memory |
| JPH1079481A (ja) * | 1996-09-05 | 1998-03-24 | Mitsubishi Electric Corp | 導電層接続構造およびその製造方法 |
| JPH1098120A (ja) * | 1996-09-19 | 1998-04-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5872029A (en) * | 1996-11-07 | 1999-02-16 | Advanced Micro Devices, Inc. | Method for forming an ultra high density inverter using a stacked transistor arrangement |
| US5908813A (en) * | 1997-02-14 | 1999-06-01 | Micron Technology, Inc. | Method making integrated circuit metallization with superconductor BEOL wiring |
| IT1292337B1 (it) * | 1997-05-20 | 1999-01-29 | Sgs Thomson Microelectronics | Struttura di un dispositivo di memoria a semiconduttore non volatile |
| JP3149937B2 (ja) * | 1997-12-08 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5982001A (en) * | 1998-03-30 | 1999-11-09 | Texas Instruments - Acer Incorporated | MOSFETS structure with a recessed self-aligned silicide contact and an extended source/drain junction |
| JP2000286263A (ja) * | 1999-03-29 | 2000-10-13 | Nec Corp | 半導体装置及びその製造方法 |
| TW503439B (en) * | 2000-01-21 | 2002-09-21 | United Microelectronics Corp | Combination structure of passive element and logic circuit on silicon on insulator wafer |
-
1999
- 1999-10-06 JP JP28530399A patent/JP2001110810A/ja active Pending
-
2000
- 2000-03-23 TW TW089105317A patent/TW466647B/zh not_active IP Right Cessation
- 2000-03-24 US US09/533,869 patent/US6559485B2/en not_active Expired - Fee Related
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995410B2 (en) | 2002-08-20 | 2006-02-07 | Kabushiki Kaisha Toshiba | NAND flash memory with unequal spacing between signal lines |
| JP2004363255A (ja) * | 2003-06-03 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004363254A (ja) * | 2003-06-03 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2006294719A (ja) * | 2005-04-07 | 2006-10-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2014127601A (ja) * | 2012-12-26 | 2014-07-07 | Renesas Electronics Corp | 半導体装置 |
| JP2014154818A (ja) * | 2013-02-13 | 2014-08-25 | Lapis Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム |
| US9853081B2 (en) | 2013-02-13 | 2017-12-26 | Lapis Semiconductor Co., Ltd. | Semiconductor device, electrical device system, and method of producing semiconductor device |
| US10056424B2 (en) | 2013-02-13 | 2018-08-21 | Lapis Semiconductor Co., Ltd. | Semiconductor device, electrical device system, and method of producing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
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| TW466647B (en) | 2001-12-01 |
| KR20010039557A (ko) | 2001-05-15 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050920 |