JP2001110750A - タングステンシリサイド膜を形成する方法、および金属−絶縁膜−半導体型トランジスタを製造する方法 - Google Patents
タングステンシリサイド膜を形成する方法、および金属−絶縁膜−半導体型トランジスタを製造する方法Info
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- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
(57)【要約】
【課題】 アニール前後における膜厚の差が小さいＷＳ
ｉ膜を形成する方法、および金属−絶縁膜−半導体型ト
ランジスタを製造する方法を提供する。 【解決手段】 ＷＳｉ膜を形成する方法は、(1)ＷＦ6お
よびＳｉ2Ｈ2Ｃｌ2を含む原料ガスを用いる化学的気相
成長法によってＳｉおよびＷを主要構成元素としヘキサ
ゴナル結晶相を有する堆積膜6を形成し、(2)堆積膜6が
形成された基板2をアンモニア雰囲気中においてアニー
ルを行いＷＳｉ膜を形成する、各ステップを備える。ま
た、(2)のステップに代えて、(3)ＷＦ6およびＳｉ2Ｈ2
Ｃｌ2を含む原料ガスを用いて５５０℃を越えるステー
ジ温度においてＣＶＤ法によりＳｉおよびＷを主要構成
元素とする堆積膜6を形成するステップを備えることも
できる。ヘキサゴナル相の形成または高温成膜によっ
て、ＷＳｉx膜におけるｘ値を適切な値にできるので、
アニール前後においてＷＳｉ膜の厚さの変化が小さい。
ｉ膜を形成する方法、および金属−絶縁膜−半導体型ト
ランジスタを製造する方法を提供する。 【解決手段】 ＷＳｉ膜を形成する方法は、(1)ＷＦ6お
よびＳｉ2Ｈ2Ｃｌ2を含む原料ガスを用いる化学的気相
成長法によってＳｉおよびＷを主要構成元素としヘキサ
ゴナル結晶相を有する堆積膜6を形成し、(2)堆積膜6が
形成された基板2をアンモニア雰囲気中においてアニー
ルを行いＷＳｉ膜を形成する、各ステップを備える。ま
た、(2)のステップに代えて、(3)ＷＦ6およびＳｉ2Ｈ2
Ｃｌ2を含む原料ガスを用いて５５０℃を越えるステー
ジ温度においてＣＶＤ法によりＳｉおよびＷを主要構成
元素とする堆積膜6を形成するステップを備えることも
できる。ヘキサゴナル相の形成または高温成膜によっ
て、ＷＳｉx膜におけるｘ値を適切な値にできるので、
アニール前後においてＷＳｉ膜の厚さの変化が小さい。
Description
【０００１】
【発明の属する技術分野】本発明は、タングステンシリ
サイド膜を形成する方法、および金属−絶縁膜−半導体
型トランジスタを製造する方法に関する。
サイド膜を形成する方法、および金属−絶縁膜−半導体
型トランジスタを製造する方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化に伴い、金属−
酸化膜−半導体(ＭＯＳ)型トランジスタのゲート電極を
低抵抗化する要求が高まっている。この低抵抗化のため
に、ゲート電極にポリシリコン層と、タングステンシリ
サイド(ＷＳｉ)層とからなる２層構造を採用している。
ポリシリコン層は、ＭＯＳ型トランジスタのしきい値の
安定化を図るためにゲート酸化膜とＷＳｉ層との間に設
けられている。ＷＳｉ層は、ゲート電極を低抵抗化する
ため採用されている。
酸化膜−半導体(ＭＯＳ)型トランジスタのゲート電極を
低抵抗化する要求が高まっている。この低抵抗化のため
に、ゲート電極にポリシリコン層と、タングステンシリ
サイド(ＷＳｉ)層とからなる２層構造を採用している。
ポリシリコン層は、ＭＯＳ型トランジスタのしきい値の
安定化を図るためにゲート酸化膜とＷＳｉ層との間に設
けられている。ＷＳｉ層は、ゲート電極を低抵抗化する
ため採用されている。
【０００３】このようなポリサイドゲートに関する研究
としては、例えば、文献("Characterization of the Do
pant Effect Dichlorosilane-Based Deposition", Jour
nalof Electrochemical Society, Vol. 144, No. 10, O
ct. 1997)がある。
としては、例えば、文献("Characterization of the Do
pant Effect Dichlorosilane-Based Deposition", Jour
nalof Electrochemical Society, Vol. 144, No. 10, O
ct. 1997)がある。
【０００４】
【発明が解決しようとする課題】発明者は、このような
ＷＳｉ膜に関する研究を進めるなかで、以下のような問
題点を発見した。
ＷＳｉ膜に関する研究を進めるなかで、以下のような問
題点を発見した。
【０００５】上記文献には、ゲート電極に適用されるＷ
Ｓｉ膜を形成する方法が記載されている。この方法によ
り形成されたＷＳｉ膜は低抵抗であるけれども、アニー
ル前後の膜厚保の変化が大きい。
Ｓｉ膜を形成する方法が記載されている。この方法によ
り形成されたＷＳｉ膜は低抵抗であるけれども、アニー
ル前後の膜厚保の変化が大きい。
【０００６】ＷＳｉ膜を形成する工程中のアニールの前
後において膜厚の変化が大きい場合には、この膜厚変化
に伴う内部応力が残留することが考えられる。このた
め、微細化されるＭＯＳ型トランジスタに適用されるＷ
Ｓｉ膜は、低抵抗であるという特性だけでなく、膜厚変
動もまた低減されているという特性を有することが求め
られる。
後において膜厚の変化が大きい場合には、この膜厚変化
に伴う内部応力が残留することが考えられる。このた
め、微細化されるＭＯＳ型トランジスタに適用されるＷ
Ｓｉ膜は、低抵抗であるという特性だけでなく、膜厚変
動もまた低減されているという特性を有することが求め
られる。
【０００７】そこで、本発明の目的は、ＷＳｉ膜のアニ
ール前後においてこの膜の厚さの変化が小さいタングス
テンシリサイド膜を形成する方法、および金属−絶縁膜
−半導体型トランジスタを製造する方法を提供すること
にある。
ール前後においてこの膜の厚さの変化が小さいタングス
テンシリサイド膜を形成する方法、および金属−絶縁膜
−半導体型トランジスタを製造する方法を提供すること
にある。
【０００８】
【課題を解決するための手段】このようなＷＳｉ膜を形
成するために、発明者は検討を行った。この結果、堆積
されるＷＳｉ膜の膜厚変化は、下地のシリコン層からシ
リコン原子を吸収することに起因していると考えた。こ
の吸収によって、ＷＳｉ膜はより厚くなり下地のシリコ
ン層はより薄くなる。故に、この吸収量を小さくするた
めには、成膜されるＷＳｉ膜のタングステン(Ｗ)とシリ
コン(Ｓｉ)との比率を成膜時に適切な値にすることが好
適であることを見出した。しかしながら、堆積されるＷ
Ｓｉ膜の比抵抗を低減するためには、タングステン(Ｗ)
の比率がシリコン(Ｓｉ)に対して高い方が好適であると
も考えられている。したがって、達成されるべき２つの
要求は相反するように見える。
成するために、発明者は検討を行った。この結果、堆積
されるＷＳｉ膜の膜厚変化は、下地のシリコン層からシ
リコン原子を吸収することに起因していると考えた。こ
の吸収によって、ＷＳｉ膜はより厚くなり下地のシリコ
ン層はより薄くなる。故に、この吸収量を小さくするた
めには、成膜されるＷＳｉ膜のタングステン(Ｗ)とシリ
コン(Ｓｉ)との比率を成膜時に適切な値にすることが好
適であることを見出した。しかしながら、堆積されるＷ
Ｓｉ膜の比抵抗を低減するためには、タングステン(Ｗ)
の比率がシリコン(Ｓｉ)に対して高い方が好適であると
も考えられている。したがって、達成されるべき２つの
要求は相反するように見える。
【０００９】このような検討の下に、発明者は様々な試
行錯誤をを行った。その結果、以下の構成を有する発明
をするに至った。
行錯誤をを行った。その結果、以下の構成を有する発明
をするに至った。
【００１０】本発明に係わるタングステンシリサイド膜
を形成する方法によれば、主面上にシリコン半導体領域
を有する基板上にタングステンシリサイド膜を形成する
ことができる。その方法は、(1)ＷＦ6およびＳｉ2Ｈ2Ｃ
ｌ2を含む原料ガスを用いる化学的気相成長法によって
シリコンおよびタングステンを主要構成元素とするヘキ
サゴナル結晶相を含む堆積膜を形成するステップと、
(2)堆積膜が形成された基板をアンモニア雰囲気中にお
いてアニールし、タングステンシリサイド膜を形成する
ステップと、を備える。
を形成する方法によれば、主面上にシリコン半導体領域
を有する基板上にタングステンシリサイド膜を形成する
ことができる。その方法は、(1)ＷＦ6およびＳｉ2Ｈ2Ｃ
ｌ2を含む原料ガスを用いる化学的気相成長法によって
シリコンおよびタングステンを主要構成元素とするヘキ
サゴナル結晶相を含む堆積膜を形成するステップと、
(2)堆積膜が形成された基板をアンモニア雰囲気中にお
いてアニールし、タングステンシリサイド膜を形成する
ステップと、を備える。
【００１１】アモロファス相を介することなくヘキサゴ
ナル相を基板上に形成すれば、このヘキサゴナル相によ
って規定される組成、つまりＷＳｉxにおけるｘ値、が
確保された膜が得られる。このため、アニールにおいて
下地のシリコン半導体領域から供給されるシリコン原子
数が低減されるので、アニール前後において膜厚の変化
が小さい。
ナル相を基板上に形成すれば、このヘキサゴナル相によ
って規定される組成、つまりＷＳｉxにおけるｘ値、が
確保された膜が得られる。このため、アニールにおいて
下地のシリコン半導体領域から供給されるシリコン原子
数が低減されるので、アニール前後において膜厚の変化
が小さい。
【００１２】本発明に係わるタングステンシリサイド膜
を形成する方法によれば、主面上にシリコン半導体領域
を有する基板上にタングステンシリサイド膜を形成する
ことができる。その方法は、(3)ＷＦ6およびＳｉ2Ｈ2Ｃ
ｌ2を含む原料ガスを用い５５０℃を越えるステージ温
度において化学的気相成長法によってシリコンおよびタ
ングステンを主要構成元素とする堆積膜を形成するステ
ップと、(4)堆積膜が形成された基板をアンモニア雰囲
気中においてアニールし、タングステンシリサイド膜を
形成するステップと、を備える。
を形成する方法によれば、主面上にシリコン半導体領域
を有する基板上にタングステンシリサイド膜を形成する
ことができる。その方法は、(3)ＷＦ6およびＳｉ2Ｈ2Ｃ
ｌ2を含む原料ガスを用い５５０℃を越えるステージ温
度において化学的気相成長法によってシリコンおよびタ
ングステンを主要構成元素とする堆積膜を形成するステ
ップと、(4)堆積膜が形成された基板をアンモニア雰囲
気中においてアニールし、タングステンシリサイド膜を
形成するステップと、を備える。
【００１３】ＷＦ6およびＳｉ2Ｈ2Ｃｌ2を含む原料ガス
を用いて化学的気相成長法により堆積膜が形成される。
この成膜は、５５０℃を越えるステージ温度において行
なわれる。この結果、堆積膜は、アモルファス相ではな
くＷＳｉx結晶相を主要に含む。また、このＷＳｉx相に
おいて、ｘは２近傍の値である。このｘ値によって、ア
ンモニア雰囲気中の引き続くアニールにおいても下地の
ポリシリコン層からのＳｉの吸い込みが低減される。つ
まり、アニール前後において膜厚の変化が低減される。
を用いて化学的気相成長法により堆積膜が形成される。
この成膜は、５５０℃を越えるステージ温度において行
なわれる。この結果、堆積膜は、アモルファス相ではな
くＷＳｉx結晶相を主要に含む。また、このＷＳｉx相に
おいて、ｘは２近傍の値である。このｘ値によって、ア
ンモニア雰囲気中の引き続くアニールにおいても下地の
ポリシリコン層からのＳｉの吸い込みが低減される。つ
まり、アニール前後において膜厚の変化が低減される。
【００１４】本発明に係わる方法においては、ステージ
温度は８００℃以下であることができる。これを越える
と、ＣＶＤ法による成膜が困難になる。また、ステージ
温度は６００℃以上であることができる。ステージ温度
が高いことは結晶粒径を大きくするうえで好ましい。ス
テージ温度が高いことおよび粒径の大きさの増大化は、
結晶相の形成に有利である。故に、結晶相の形成によっ
て規定される組成、つまりＷＳｉxにおけるｘ値、が確
保される。
温度は８００℃以下であることができる。これを越える
と、ＣＶＤ法による成膜が困難になる。また、ステージ
温度は６００℃以上であることができる。ステージ温度
が高いことは結晶粒径を大きくするうえで好ましい。ス
テージ温度が高いことおよび粒径の大きさの増大化は、
結晶相の形成に有利である。故に、結晶相の形成によっ
て規定される組成、つまりＷＳｉxにおけるｘ値、が確
保される。
【００１５】本発明に係わる方法においては、堆積膜を
形成するに先立って、基板の主面上にシリコン半導体領
域上をフッ化水素酸を含む溶液で処理することができ
る。
形成するに先立って、基板の主面上にシリコン半導体領
域上をフッ化水素酸を含む溶液で処理することができ
る。
【００１６】本発明に係わる方法におけるシリコン半導
体領域には、ポリシリコン層、アモルファスシリコン
層、および単結晶シリコン領域の少なくともいずれかを
含む。
体領域には、ポリシリコン層、アモルファスシリコン
層、および単結晶シリコン領域の少なくともいずれかを
含む。
【００１７】このようなタングステンシリサイド膜は、
ゲート電極に適用することができる。
ゲート電極に適用することができる。
【００１８】本発明に係わる金属−絶縁膜−半導体型ト
ランジスタを製造する方法は、(5)基板の主面上にゲー
ト絶縁膜を形成するステップと、(6)ゲート絶縁膜上に
ポリシリコン膜を形成するステップと、(7)ポリシリコ
ン膜が形成された基板を処理チャンバ内に導入するステ
ップと、(8)ＷＦ6およびＳｉ2Ｈ2Ｃｌ2を含む原料ガス
を用いて化学的気相成長法によって５５０℃を越えるス
テージ温度において、シリコンおよびタングステンを主
要構成元素とする堆積膜を形成するステップと、(9)
堆積膜が堆積された基板をアニールチャンバ内に導入す
るステップと、(10)導入された基板をアンモニア雰囲気
中においてアニールし、タングステンシリサイド膜を形
成するステップと、(11)ポリシリコン膜およびタングス
テンシリサイド膜からゲート電極を形成するステップ
と、を備える。
ランジスタを製造する方法は、(5)基板の主面上にゲー
ト絶縁膜を形成するステップと、(6)ゲート絶縁膜上に
ポリシリコン膜を形成するステップと、(7)ポリシリコ
ン膜が形成された基板を処理チャンバ内に導入するステ
ップと、(8)ＷＦ6およびＳｉ2Ｈ2Ｃｌ2を含む原料ガス
を用いて化学的気相成長法によって５５０℃を越えるス
テージ温度において、シリコンおよびタングステンを主
要構成元素とする堆積膜を形成するステップと、(9)
堆積膜が堆積された基板をアニールチャンバ内に導入す
るステップと、(10)導入された基板をアンモニア雰囲気
中においてアニールし、タングステンシリサイド膜を形
成するステップと、(11)ポリシリコン膜およびタングス
テンシリサイド膜からゲート電極を形成するステップ
と、を備える。
【００１９】ポリシリコン層の形成には、アモルファス
シリコン層を形成した後に熱処理を介してポリシリコン
層を形成する場合も含まれる。
シリコン層を形成した後に熱処理を介してポリシリコン
層を形成する場合も含まれる。
【００２０】また、本発明を適用可能なシリコン半導体
領域は、ポリシリコン層、アモルファスシリコン層、お
よびゲルマニウムを含むシリコン層の少なくとも何れか
であることができる。
領域は、ポリシリコン層、アモルファスシリコン層、お
よびゲルマニウムを含むシリコン層の少なくとも何れか
であることができる。
【００２１】さらに、アンモニア雰囲気中におけるアニ
ールは、ラピッドサーマルアニーリング装置で行われる
ことができる。これによって、アニール炉によって熱処
理を行うよりもタングステンシリサイド膜を低抵抗化す
ることができる。
ールは、ラピッドサーマルアニーリング装置で行われる
ことができる。これによって、アニール炉によって熱処
理を行うよりもタングステンシリサイド膜を低抵抗化す
ることができる。
【００２２】また、シリコン半導体領域は、燐およびボ
ロンの少なくともいずれかの原子を含むことが好適であ
る。これによって、シリコン半導体領域が低抵抗化され
るだめでなく、タングステンシリサイド膜も低抵抗化す
ることができる。
ロンの少なくともいずれかの原子を含むことが好適であ
る。これによって、シリコン半導体領域が低抵抗化され
るだめでなく、タングステンシリサイド膜も低抵抗化す
ることができる。
【００２３】
【発明の実施の形態】以上、図面を参照しながら本発明
の好適な実施の形態について詳細に説明する。可能な場
合には、同一の部分には同一の符号を付して重複する説
明を省略する。
の好適な実施の形態について詳細に説明する。可能な場
合には、同一の部分には同一の符号を付して重複する説
明を省略する。
【００２４】図１は、本発明に係わるタングステンシリ
サイド膜を形成する方法を実施するために好適な化学的
気相成長(ＣＶＤ)装置を概略的に示している。ＣＶＤ装
置１０は、所望の真空度に減圧可能な処理チャンバ１２
を備える。処理チャンバ１２内には、シリコンウエハ１
４といった被処理基板を支持するペデスタル(例えば、
ステージ)１６といった基板支持手段が設けられてい
る。ペデスタル１６には、シリコンウエハ１４を加熱す
るために、電気抵抗式ヒータ、例えばセラミクスヒータ
といった加熱手段１８が設けられている。加熱手段１８
は、システム全体を制御するマイクロコンピュータ、メ
モリといった制御手段２０によって制御される。したが
って、加熱手段１８が、ペデスタル１６の温度(ステー
ジ温度)を成膜に好適な成膜温度に保たれるように制御
される。つまり、被処理基板の温度は、このステージ温
度によって制御されている。
サイド膜を形成する方法を実施するために好適な化学的
気相成長(ＣＶＤ)装置を概略的に示している。ＣＶＤ装
置１０は、所望の真空度に減圧可能な処理チャンバ１２
を備える。処理チャンバ１２内には、シリコンウエハ１
４といった被処理基板を支持するペデスタル(例えば、
ステージ)１６といった基板支持手段が設けられてい
る。ペデスタル１６には、シリコンウエハ１４を加熱す
るために、電気抵抗式ヒータ、例えばセラミクスヒータ
といった加熱手段１８が設けられている。加熱手段１８
は、システム全体を制御するマイクロコンピュータ、メ
モリといった制御手段２０によって制御される。したが
って、加熱手段１８が、ペデスタル１６の温度(ステー
ジ温度)を成膜に好適な成膜温度に保たれるように制御
される。つまり、被処理基板の温度は、このステージ温
度によって制御されている。
【００２５】処理チャンバ１２内には、ガス分配プレー
ト２２が、ペデスタル１６に対面するように設けられて
いる。ガス分配プレート２２は、基板１４に一様にガス
を供給するようにペデスタル１６と平行に配置されてい
る。ガス分配プレート２２は中空プレートであって、ペ
デスタル１６と対面する面には、複数のガス供給孔２４
が形成されている。このため、ガス分配プレート２２の
内部空間には、配管２６を介して処理チャンバ外部のガ
ス混合室２８から所定に処理ガスが供給される。ガス混
合室２８では、成膜に必要な原料ガスおよびキャリアガ
スが均一に混合される。本実施の形態では、タングステ
ンシリサイド膜の形成を行うため、処理ガス供給手段と
して、ＷＦ6ガス供給手段３０、ＳｉＣｌ2Ｈ2ガス(ＤＣ
Ｓガス)供給手段３２、およびＡｒガス供給手段３４が
それぞれ流量調節バルブ３６、３８、４０を介してガス
混合室２８に接続されている。ガス流量調節バルブ３
６、３８、４０は、制御手段２０によって制御できるの
で、相互に関連するように各ガスの流量を制御すること
ができる。ガス分配プレート２２は、アルミニウムとい
った導電性材料から形成されている。
ト２２が、ペデスタル１６に対面するように設けられて
いる。ガス分配プレート２２は、基板１４に一様にガス
を供給するようにペデスタル１６と平行に配置されてい
る。ガス分配プレート２２は中空プレートであって、ペ
デスタル１６と対面する面には、複数のガス供給孔２４
が形成されている。このため、ガス分配プレート２２の
内部空間には、配管２６を介して処理チャンバ外部のガ
ス混合室２８から所定に処理ガスが供給される。ガス混
合室２８では、成膜に必要な原料ガスおよびキャリアガ
スが均一に混合される。本実施の形態では、タングステ
ンシリサイド膜の形成を行うため、処理ガス供給手段と
して、ＷＦ6ガス供給手段３０、ＳｉＣｌ2Ｈ2ガス(ＤＣ
Ｓガス)供給手段３２、およびＡｒガス供給手段３４が
それぞれ流量調節バルブ３６、３８、４０を介してガス
混合室２８に接続されている。ガス流量調節バルブ３
６、３８、４０は、制御手段２０によって制御できるの
で、相互に関連するように各ガスの流量を制御すること
ができる。ガス分配プレート２２は、アルミニウムとい
った導電性材料から形成されている。
【００２６】処理チャンバ１２には、真空ポンプといっ
た真空排気手段４２が接続されている。真空排気手段４
２を動作させると、処理チャンバ１２内部が所望の真空
度に減圧可能になる。真空排気手段４２もまた、制御手
段２０の制御下に置かれている。
た真空排気手段４２が接続されている。真空排気手段４
２を動作させると、処理チャンバ１２内部が所望の真空
度に減圧可能になる。真空排気手段４２もまた、制御手
段２０の制御下に置かれている。
【００２７】次に、ＣＶＤ装置１０を用いてタングステ
ンシリサイド膜をシリコン半導体領域上に形成する手順
について図１および図２(ａ)〜(ｃ)を参照しながら説明
する。
ンシリサイド膜をシリコン半導体領域上に形成する手順
について図１および図２(ａ)〜(ｃ)を参照しながら説明
する。
【００２８】シリコンウエハといったウエハ２の主面上
に絶縁膜３、例えば熱酸化法によってゲート酸化膜、を
形成する。この絶縁膜３上には、ＣＶＤ装置といった成
膜装置を用いてポリシリコン膜およびアモルファスシリ
コン膜のいずれかを成長することができる。以下の説明
では、ポリシリコン膜４を形成する場合について説明す
る。ポリシリコン膜４には、成膜の際に、または成膜の
後に、隣(Ｐ)といったＮ型不純物がドープされることが
好ましい。なお、このような熱処理を受けるとアモルフ
ァスシリコン膜もポリシリコン膜に変化する。本願にお
いては、シリコン半導体領域という語句には、ポリシリ
コン膜、アモルファスシリコン膜、アモルファスシリコ
ン膜から形成されたポリシリコン膜、および単結晶シリ
コン領域が含まれる。また、シリコン半導体領域の語句
には、ゲルマニウムを含むシリコン領域、つまりＳｉＧ
ｅも含まれる。
に絶縁膜３、例えば熱酸化法によってゲート酸化膜、を
形成する。この絶縁膜３上には、ＣＶＤ装置といった成
膜装置を用いてポリシリコン膜およびアモルファスシリ
コン膜のいずれかを成長することができる。以下の説明
では、ポリシリコン膜４を形成する場合について説明す
る。ポリシリコン膜４には、成膜の際に、または成膜の
後に、隣(Ｐ)といったＮ型不純物がドープされることが
好ましい。なお、このような熱処理を受けるとアモルフ
ァスシリコン膜もポリシリコン膜に変化する。本願にお
いては、シリコン半導体領域という語句には、ポリシリ
コン膜、アモルファスシリコン膜、アモルファスシリコ
ン膜から形成されたポリシリコン膜、および単結晶シリ
コン領域が含まれる。また、シリコン半導体領域の語句
には、ゲルマニウムを含むシリコン領域、つまりＳｉＧ
ｅも含まれる。
【００２９】このようにして形成された絶縁膜３および
ポリシリコン膜４を有する基板１４を準備する。この基
板１４は、処理チャンバ１２内に導入されるに先立っ
て、フッ化水素酸を含む溶液でポリシリコン膜４の表面
を化学的に処理し自然酸化膜等を除去することが好まし
い。この後に、基板１４を適当な搬送ロボットを用いて
処理チャンバ１２内に搬入し、ペデスタル１６上に配置
すると共に、ステージ温度が、例えば６００℃に維持さ
れるように加熱手段１８を調整する(図２(ａ))。
ポリシリコン膜４を有する基板１４を準備する。この基
板１４は、処理チャンバ１２内に導入されるに先立っ
て、フッ化水素酸を含む溶液でポリシリコン膜４の表面
を化学的に処理し自然酸化膜等を除去することが好まし
い。この後に、基板１４を適当な搬送ロボットを用いて
処理チャンバ１２内に搬入し、ペデスタル１６上に配置
すると共に、ステージ温度が、例えば６００℃に維持さ
れるように加熱手段１８を調整する(図２(ａ))。
【００３０】まず、ニュークリエーション膜をポリシリ
コン膜上に形成する。このために、処理チャンバ１２を
所定の真空度、例えば１．２ｔｏｒｒに減圧する。原料
ガスとして、ＳｉＣｌ2Ｈ2(ＤＳＣ)ガスおよびＷＦ6ガ
スを用いる。ＷＦ6ガス供給源３０、ＳｉＣｌ2Ｈ2(ＤＳ
Ｃ)ガス供給源３２、およびＡｒガス供給源３４から、
それぞれのバルブ３６、３８、４９を調整して、Ａｒの
キャリアガスと共に、ＤＳＣガス／ＷＦ6ガスの流量比
２５が維持されるように原料ガスとをガス混合室２８へ
提供する。本実施の形態では、 ＤＳＣ／ＷＦ6＝１７５
(sccm)／７(sccm)という流量を採用した。混合されたガ
スは、ガス分配プレート２２を経て、処理ガス(プロセ
スガス)として処理チャンバ１２内へ導入される。処理
ガスは、成膜されるときまでに、シリコン原子が富む(s
ilicon-rich)ようなＷＳｉｘ膜を堆積するために好適な
ガス組成に調整され、ウエハ１４のポリシリコン膜４の
表面に到達する。このような条件の下で、ポリシリコン
膜４上にニュークリエーション膜５が形成される。本実
施の形態では、１３ｎｍのニュークリエーション膜５を
成長した(図２(ｂ))。ニュークリエーション膜５は、引
き続いて成長される膜の核形成層として役立つ。
コン膜上に形成する。このために、処理チャンバ１２を
所定の真空度、例えば１．２ｔｏｒｒに減圧する。原料
ガスとして、ＳｉＣｌ2Ｈ2(ＤＳＣ)ガスおよびＷＦ6ガ
スを用いる。ＷＦ6ガス供給源３０、ＳｉＣｌ2Ｈ2(ＤＳ
Ｃ)ガス供給源３２、およびＡｒガス供給源３４から、
それぞれのバルブ３６、３８、４９を調整して、Ａｒの
キャリアガスと共に、ＤＳＣガス／ＷＦ6ガスの流量比
２５が維持されるように原料ガスとをガス混合室２８へ
提供する。本実施の形態では、 ＤＳＣ／ＷＦ6＝１７５
(sccm)／７(sccm)という流量を採用した。混合されたガ
スは、ガス分配プレート２２を経て、処理ガス(プロセ
スガス)として処理チャンバ１２内へ導入される。処理
ガスは、成膜されるときまでに、シリコン原子が富む(s
ilicon-rich)ようなＷＳｉｘ膜を堆積するために好適な
ガス組成に調整され、ウエハ１４のポリシリコン膜４の
表面に到達する。このような条件の下で、ポリシリコン
膜４上にニュークリエーション膜５が形成される。本実
施の形態では、１３ｎｍのニュークリエーション膜５を
成長した(図２(ｂ))。ニュークリエーション膜５は、引
き続いて成長される膜の核形成層として役立つ。
【００３１】次いで、タングステンおよびシリコンを主
要な構成成分とする堆積膜を形成する。このために、Ａ
ｒのキャリアガスと共に、ＤＳＣガス／ＷＦ6ガスの流
量比１８．４が維持されるように原料ガスがガス混合室
２８へ提供される。混合されたガスは、ガス分配プレー
ト２２を経て、処理チャンバ１２へ導入される。このよ
うな条件の下で、ニュークリエーション膜５上に堆積膜
６を形成する。本実施の形態では、８７ｎｍの堆積膜６
を成長した(図２(ｃ))。
要な構成成分とする堆積膜を形成する。このために、Ａ
ｒのキャリアガスと共に、ＤＳＣガス／ＷＦ6ガスの流
量比１８．４が維持されるように原料ガスがガス混合室
２８へ提供される。混合されたガスは、ガス分配プレー
ト２２を経て、処理チャンバ１２へ導入される。このよ
うな条件の下で、ニュークリエーション膜５上に堆積膜
６を形成する。本実施の形態では、８７ｎｍの堆積膜６
を成長した(図２(ｃ))。
【００３２】引き続いて、タングステンおよびシリコン
を主要な構成成分として含む膜が成長された基板に対し
て熱処理装置においてアニールを行う。アニールは、堆
積膜をより熱的に安定な相へ変化させるために行われ
る。図３は、本発明に係わるタングステンシリサイド膜
形成に際してアニールを行うために好適なＲＴＰ(Rapid
Thermal Processing)装置を概略的に示している。ＲＴ
Ｐ装置６０は、処理チャンバ６２を備える。処理チャン
バ６２は、ベース部６２ａ、側壁部６２ｂ、および蓋部
６２ｃを有する。
を主要な構成成分として含む膜が成長された基板に対し
て熱処理装置においてアニールを行う。アニールは、堆
積膜をより熱的に安定な相へ変化させるために行われ
る。図３は、本発明に係わるタングステンシリサイド膜
形成に際してアニールを行うために好適なＲＴＰ(Rapid
Thermal Processing)装置を概略的に示している。ＲＴ
Ｐ装置６０は、処理チャンバ６２を備える。処理チャン
バ６２は、ベース部６２ａ、側壁部６２ｂ、および蓋部
６２ｃを有する。
【００３３】処理チャンバ６２内には、ウエハ(Ｗ)６４
を支持するための基板支持部６６が設けられている。基
板支持部６６は、ベース部６２ａにベアリングを介して
取り付けられた円筒フレーム６５と、円筒フレーム６５
の上端に設けられたリングフレーム６５とを含む。リン
グフレーム６５は、その内側の縁部に、ウエハＷのエッ
ジ部を支持する支持用段部６６ａを有する。ウエハＷ
は、支持用段部６６ａに合わせて配置される。
を支持するための基板支持部６６が設けられている。基
板支持部６６は、ベース部６２ａにベアリングを介して
取り付けられた円筒フレーム６５と、円筒フレーム６５
の上端に設けられたリングフレーム６５とを含む。リン
グフレーム６５は、その内側の縁部に、ウエハＷのエッ
ジ部を支持する支持用段部６６ａを有する。ウエハＷ
は、支持用段部６６ａに合わせて配置される。
【００３４】支持チャンバ６２の蓋部６２ｃの上方に
は、加熱用ランプアレイ７２が設けられている。加熱用
ランプアレイ７２は、基板支持部６６に支持されたウエ
ハＷを加熱するための複数の加熱ランプ７２ａを含む。
蓋部６２ｃには、それぞれの加熱用ランプ７２ａに合わ
せて円形のランプ用窓部Ｌｗが設けられている。加熱ラ
ンプ７２ａの発光によって生じた熱は、ランプ用窓Ｌｗ
を介してウエハ表面に到達する。ベース部６２ａの円形
プレート６３上には、また、ウエハＷの温度を光学的に
検出するための温度センサ６８(図面には代表して１つ
のみが描かれている)が設けられている。温度センサ６
８は、システム全体を制御するマイクロコンピュータ、
メモリ等を含む制御回路７０に温度に関する信号を送る
ことができる。加熱ランプ７２ａの各々は、ウエハ表面
の温度を一定のするように制御回路７０からの信号によ
って制御される。これによって、基板６４の堆積膜を加
熱し活性化を均一に行うことが可能ななる。
は、加熱用ランプアレイ７２が設けられている。加熱用
ランプアレイ７２は、基板支持部６６に支持されたウエ
ハＷを加熱するための複数の加熱ランプ７２ａを含む。
蓋部６２ｃには、それぞれの加熱用ランプ７２ａに合わ
せて円形のランプ用窓部Ｌｗが設けられている。加熱ラ
ンプ７２ａの発光によって生じた熱は、ランプ用窓Ｌｗ
を介してウエハ表面に到達する。ベース部６２ａの円形
プレート６３上には、また、ウエハＷの温度を光学的に
検出するための温度センサ６８(図面には代表して１つ
のみが描かれている)が設けられている。温度センサ６
８は、システム全体を制御するマイクロコンピュータ、
メモリ等を含む制御回路７０に温度に関する信号を送る
ことができる。加熱ランプ７２ａの各々は、ウエハ表面
の温度を一定のするように制御回路７０からの信号によ
って制御される。これによって、基板６４の堆積膜を加
熱し活性化を均一に行うことが可能ななる。
【００３５】処理チャンバ６２の側壁部６２ｂには、ガ
ス供給口７４およびガス排気口８８が設けられている。
ガス供給口７４には、ガス供給手段１４が接続されてい
る。ガス供給系７８は、処理チャンバ６２内に配置され
たウエハにアニール処理を行うためのプロセスガスを供
給するアンモニア供給源８０、およびＮ2供給源８２を
有する。処理チャンバ６２に供給されるガスは、流量制
御バルブ８４、８６を介してガス供給口７４に接続され
ている。ガス排気口８８には、ガス排気手段７６が接続
されている。ガス供給手段７８およびガス排気手段７６
は、制御回路７０によって制御されることができる。こ
れによって、ガスの切り替えおよび流量調整といった制
御が所定の手順に従って行われることが可能になる。
ス供給口７４およびガス排気口８８が設けられている。
ガス供給口７４には、ガス供給手段１４が接続されてい
る。ガス供給系７８は、処理チャンバ６２内に配置され
たウエハにアニール処理を行うためのプロセスガスを供
給するアンモニア供給源８０、およびＮ2供給源８２を
有する。処理チャンバ６２に供給されるガスは、流量制
御バルブ８４、８６を介してガス供給口７４に接続され
ている。ガス排気口８８には、ガス排気手段７６が接続
されている。ガス供給手段７８およびガス排気手段７６
は、制御回路７０によって制御されることができる。こ
れによって、ガスの切り替えおよび流量調整といった制
御が所定の手順に従って行われることが可能になる。
【００３６】このような装置を用いて、堆積膜６が成長
された基板６４にアニールを行う。基板６４は、処理チ
ャンバ１２内に導入されるに先立って、フッ酸系溶液と
いった表面処理溶液を用いて基板６４の表面を化学的に
処理し自然酸化膜等を除去する。この後に、基板６４を
適当な搬送ロボットを用いて処理チャンバ６２内に搬入
し、ペデスタル６６上に配置する。
された基板６４にアニールを行う。基板６４は、処理チ
ャンバ１２内に導入されるに先立って、フッ酸系溶液と
いった表面処理溶液を用いて基板６４の表面を化学的に
処理し自然酸化膜等を除去する。この後に、基板６４を
適当な搬送ロボットを用いて処理チャンバ６２内に搬入
し、ペデスタル６６上に配置する。
【００３７】処理チャンバ６２を所定の真空度、例えば
７４０ｔｏｒｒに減圧する。処理ガスとして、まず、バ
ルブ８６を調整して、Ｎ2ガスのみをＮ2ガス供給源８２
から流す。次いで、ＮＨ3ガス供給源８０のバルブ８４
およびパージガス供給手段８２のバルブ８６を調整し
て、パージガスに切り替えて、ＮＨ3ガスのみをガス混
合室７８へ提供する。この処理ガスは、処理チャンバ６
２へ配管７６を経て導かれ処理チャンバ６２のガス出口
７４から噴出される。これによって、処理チャンバ６２
内にはアンモニア雰囲気が形成される。本実施の形態で
は、ＮＨ3ガスの流量を毎分２リットルに設定した。
７４０ｔｏｒｒに減圧する。処理ガスとして、まず、バ
ルブ８６を調整して、Ｎ2ガスのみをＮ2ガス供給源８２
から流す。次いで、ＮＨ3ガス供給源８０のバルブ８４
およびパージガス供給手段８２のバルブ８６を調整し
て、パージガスに切り替えて、ＮＨ3ガスのみをガス混
合室７８へ提供する。この処理ガスは、処理チャンバ６
２へ配管７６を経て導かれ処理チャンバ６２のガス出口
７４から噴出される。これによって、処理チャンバ６２
内にはアンモニア雰囲気が形成される。本実施の形態で
は、ＮＨ3ガスの流量を毎分２リットルに設定した。
【００３８】また、加熱ランプ７２をオンして、基板６
４の温度が１０００℃になるまで速やかに上昇させる。
１０００℃の温度で、３０秒間保ち、加熱ランプ７２の
オフして、速やかに温度を低下させる。これによって、
アニールが終了する。アニール温度については、９００
℃以上１１００℃以下の範囲でも適用することができ
る。
４の温度が１０００℃になるまで速やかに上昇させる。
１０００℃の温度で、３０秒間保ち、加熱ランプ７２の
オフして、速やかに温度を低下させる。これによって、
アニールが終了する。アニール温度については、９００
℃以上１１００℃以下の範囲でも適用することができ
る。
【００３９】アニール中にＮＨ3ガスを供給すると、ア
ニール中にタングステンシリサイド膜の表面にシリコン
窒化膜が形成される。このシリコン窒化膜は、後の工程
に行われる化学的な処理からタングステンシリサイド膜
を保護するために役立つと共に、ポリシリコン層にドー
プされた燐(Ｐ)および／またはボロン(Ｂ)がアニール中
にタングステンシリサイド膜から失われることを防止す
る障壁として役立つ。これによって、タングステンシリ
サイド膜からの不純物の外部拡散を防止することができ
る。これによって、タングステンシリサイド膜の一層の
低抵抗化が図られる。加えて、下地のポリシリコン膜の
ドーパント(不純物)が拡散することも防止できる。これ
によって、下地ポリシリコン膜の低抵抗化も達成され
る。
ニール中にタングステンシリサイド膜の表面にシリコン
窒化膜が形成される。このシリコン窒化膜は、後の工程
に行われる化学的な処理からタングステンシリサイド膜
を保護するために役立つと共に、ポリシリコン層にドー
プされた燐(Ｐ)および／またはボロン(Ｂ)がアニール中
にタングステンシリサイド膜から失われることを防止す
る障壁として役立つ。これによって、タングステンシリ
サイド膜からの不純物の外部拡散を防止することができ
る。これによって、タングステンシリサイド膜の一層の
低抵抗化が図られる。加えて、下地のポリシリコン膜の
ドーパント(不純物)が拡散することも防止できる。これ
によって、下地ポリシリコン膜の低抵抗化も達成され
る。
【００４０】このようにして形成されたタングステンシ
リサイド膜の特徴について分析した結果について説明す
る。
リサイド膜の特徴について分析した結果について説明す
る。
【００４１】図４(ａ)は、ＣＶＤ法によって成膜した直
後に測定されたＸ線回折パターンを示す図面である。横
軸には、回折角θの２倍、つまり２θが示され、縦軸に
は、任意ユニットで回折強度が示されている。
後に測定されたＸ線回折パターンを示す図面である。横
軸には、回折角θの２倍、つまり２θが示され、縦軸に
は、任意ユニットで回折強度が示されている。
【００４２】図４(ａ)によれば、成膜時のステージ温度
が５５０℃を越える場合では、ヘキサゴナル相の(１０
０)に対応するピークが顕著になる。このピークは、ス
テージ温度が高くなるにつれて大きくなっている。これ
は、成膜に際してヘキサゴナル相が成長していることを
示している。一方、ステージ温度５５０℃における成膜
では、このピークは顕著ではない。
が５５０℃を越える場合では、ヘキサゴナル相の(１０
０)に対応するピークが顕著になる。このピークは、ス
テージ温度が高くなるにつれて大きくなっている。これ
は、成膜に際してヘキサゴナル相が成長していることを
示している。一方、ステージ温度５５０℃における成膜
では、このピークは顕著ではない。
【００４３】図４(ｂ)は、タングステンシリサイド膜を
アニールした後に測定されたＸ線回折パターンを示す図
面である。横軸には、回折角θの２倍、つまり２θが示
され、縦軸には、任意ユニットで回折強度が示されてい
る。
アニールした後に測定されたＸ線回折パターンを示す図
面である。横軸には、回折角θの２倍、つまり２θが示
され、縦軸には、任意ユニットで回折強度が示されてい
る。
【００４４】図４(ｂ)によれば、成膜時のステージ温度
が５５０℃を越える成膜では、テトラゴナル相の(００
２)に対応するピークが顕著になる。このピークは、ス
テージ温度が高くなるにつれて大きくなっている。これ
は、アニールによって、テトラゴナル相の多結晶が多数
形成されていることを示している。一方、ステージ温度
５５０℃における成膜では、特定のピークが顕著ではな
い。
が５５０℃を越える成膜では、テトラゴナル相の(００
２)に対応するピークが顕著になる。このピークは、ス
テージ温度が高くなるにつれて大きくなっている。これ
は、アニールによって、テトラゴナル相の多結晶が多数
形成されていることを示している。一方、ステージ温度
５５０℃における成膜では、特定のピークが顕著ではな
い。
【００４５】したがって、Ｘ線回折データから判断する
と、タングステンシリサイド膜をＣＶＤ法によって成膜
する場合には、アニール前における結晶構造は、ヘキサ
ゴナル相を主要に含む多結晶であることが好ましいこと
が理解される。
と、タングステンシリサイド膜をＣＶＤ法によって成膜
する場合には、アニール前における結晶構造は、ヘキサ
ゴナル相を主要に含む多結晶であることが好ましいこと
が理解される。
【００４６】このデータの他に、成膜時のタングステン
シリサイド膜の組成比(図５参照)、アニール後のタング
ステンシリサイド膜の比抵抗(図６参照)、およびアニー
ル前後のタングステンシリサイド膜の膜厚変動(図７参
照)について、比較実験を行った。比較実験は、下記の
条件を採用した。 条件 流量比 成膜温度 アニール法 アニール温度 Ｃ１ 30.0 550℃ アニール炉 850℃ Ｃ２ 30.0 550℃ ＲＴＡ 1000℃ Ｔ１ 18.4 550℃ ＲＴＮ 1000℃ Ｔ２ 18.4 600℃ ＲＴＮ 1000℃ ここで、流量比はＤＳＣガス／ＷＦ6ガスの流量比を意
味ずる。ＲＴＡはRapid Thermal Annealingの略記であ
り、ＲＴＮはRapid Thermal Nitizationの略記である。
条件Ｃ１におけるアニール時間は、約３０分であり、条
件Ｃ２、Ｔ１、Ｔ２におけるアニール時間は、３０秒で
ある。Ｔ２が、本発明に対応する条件である。条件Ｃ１
ではＮ2雰囲気、８５０℃においてアニールを行い、条
件Ｃ２ではＮ2雰囲気、１０００℃においてアニールを
行った。
シリサイド膜の組成比(図５参照)、アニール後のタング
ステンシリサイド膜の比抵抗(図６参照)、およびアニー
ル前後のタングステンシリサイド膜の膜厚変動(図７参
照)について、比較実験を行った。比較実験は、下記の
条件を採用した。 条件 流量比 成膜温度 アニール法 アニール温度 Ｃ１ 30.0 550℃ アニール炉 850℃ Ｃ２ 30.0 550℃ ＲＴＡ 1000℃ Ｔ１ 18.4 550℃ ＲＴＮ 1000℃ Ｔ２ 18.4 600℃ ＲＴＮ 1000℃ ここで、流量比はＤＳＣガス／ＷＦ6ガスの流量比を意
味ずる。ＲＴＡはRapid Thermal Annealingの略記であ
り、ＲＴＮはRapid Thermal Nitizationの略記である。
条件Ｃ１におけるアニール時間は、約３０分であり、条
件Ｃ２、Ｔ１、Ｔ２におけるアニール時間は、３０秒で
ある。Ｔ２が、本発明に対応する条件である。条件Ｃ１
ではＮ2雰囲気、８５０℃においてアニールを行い、条
件Ｃ２ではＮ2雰囲気、１０００℃においてアニールを
行った。
【００４７】図５を参照すると、アニール後の比抵抗を
示している。本測定に使用したサンプルの比抵抗に関し
ては、条件Ｃ１では１３２．５Ω・ｃｍであり、条件Ｃ
２では９３．２Ω・ｃｍであり、条件Ｔ１では６９．３
Ω・ｃｍであり、、Ｔ２では６４．１Ω・ｃｍである。
したがって、本発明に対応する条件Ｔ２が最も低い比抵
抗値を示している。条件Ｔ２において達成された比抵抗
の値であれば、本発明に係わるタングステンシリサイド
膜を半導体集積回路に十分に適用可能である。条件Ｃ１
に比べて、条件Ｃ２、Ｔ１、Ｔ２が優れた特性を示して
いるので、アニール温度としては、１０００℃程度の高
温が好ましい。
示している。本測定に使用したサンプルの比抵抗に関し
ては、条件Ｃ１では１３２．５Ω・ｃｍであり、条件Ｃ
２では９３．２Ω・ｃｍであり、条件Ｔ１では６９．３
Ω・ｃｍであり、、Ｔ２では６４．１Ω・ｃｍである。
したがって、本発明に対応する条件Ｔ２が最も低い比抵
抗値を示している。条件Ｔ２において達成された比抵抗
の値であれば、本発明に係わるタングステンシリサイド
膜を半導体集積回路に十分に適用可能である。条件Ｃ１
に比べて、条件Ｃ２、Ｔ１、Ｔ２が優れた特性を示して
いるので、アニール温度としては、１０００℃程度の高
温が好ましい。
【００４８】図６は、アニール前の組成比を示してい
る。本測定に使用したサンプルの組成比に関しては、成
膜時における原料ガスの流量比が大きい条件Ｃ１、Ｃ２
では、Ｓｉ／Ｗ組成比は２．３を越えている。一方、流
量比が比較的小さく且つステージ温度の低い条件Ｔ１で
は、Ｓｉ／Ｗ組成比は２．０を未満である。本発明に係
わる条件Ｔ２では、Ｓｉ／Ｗ組成比は２．２よりやや小
さいがほぼ２．２を示している。この結果、本願が達成
しようとする課題を解決するためには、流量比について
は、３９．０より小さく１８．４以上であることが好ま
しい。また、ステージ温度については、５５０℃より高
いことが好ましいことが理解される。図６に示された組
成比は、ＲＢＳ(Rutherford Backscattering)法による
測定に基づいて決定された。
る。本測定に使用したサンプルの組成比に関しては、成
膜時における原料ガスの流量比が大きい条件Ｃ１、Ｃ２
では、Ｓｉ／Ｗ組成比は２．３を越えている。一方、流
量比が比較的小さく且つステージ温度の低い条件Ｔ１で
は、Ｓｉ／Ｗ組成比は２．０を未満である。本発明に係
わる条件Ｔ２では、Ｓｉ／Ｗ組成比は２．２よりやや小
さいがほぼ２．２を示している。この結果、本願が達成
しようとする課題を解決するためには、流量比について
は、３９．０より小さく１８．４以上であることが好ま
しい。また、ステージ温度については、５５０℃より高
いことが好ましいことが理解される。図６に示された組
成比は、ＲＢＳ(Rutherford Backscattering)法による
測定に基づいて決定された。
【００４９】図７は、条件Ｔ１およびＴ２に対して、ア
ニール前後におけるタングステンシリサイド(ＷＳｉx)
膜、および下地ポリシリコン(ＤＡＳｉ)膜の膜厚変化を
示している。横軸は、各条件を示し、縦軸は膜厚の変化
分をÅ(オングストローム)単位でも示している。負号
は、膜厚の減少を表している。本測定に使用したサンプ
ルの膜厚変化に関しては、条件Ｔ１ではタングステンシ
リサイド膜が約１５０Åの増加を示しポリシリコン膜が
約１５ｎｍ(１５０Å)の減少を示していることが分か
り、条件Ｔ２ではタングステンシリサイド膜が若干の減
少を示しているがほとんど変化が無く、ポリシリコン膜
が約５ｎｍ(５０Å)の増加を示していることが分かる。
故に、本発明に係わる条件Ｔ２によれば、アニール前後
におけるタングステンシリサイド膜の膜厚変動が低減さ
れていることが理解される。
ニール前後におけるタングステンシリサイド(ＷＳｉx)
膜、および下地ポリシリコン(ＤＡＳｉ)膜の膜厚変化を
示している。横軸は、各条件を示し、縦軸は膜厚の変化
分をÅ(オングストローム)単位でも示している。負号
は、膜厚の減少を表している。本測定に使用したサンプ
ルの膜厚変化に関しては、条件Ｔ１ではタングステンシ
リサイド膜が約１５０Åの増加を示しポリシリコン膜が
約１５ｎｍ(１５０Å)の減少を示していることが分か
り、条件Ｔ２ではタングステンシリサイド膜が若干の減
少を示しているがほとんど変化が無く、ポリシリコン膜
が約５ｎｍ(５０Å)の増加を示していることが分かる。
故に、本発明に係わる条件Ｔ２によれば、アニール前後
におけるタングステンシリサイド膜の膜厚変動が低減さ
れていることが理解される。
【００５０】図８は、本発明に係わる条件Ｔ２における
実施データと、本願において示したＬＧＳ文献のデータ
とを示している。
実施データと、本願において示したＬＧＳ文献のデータ
とを示している。
【００５１】成膜温度(ステージ温度)に関しては、条件
Ｔ２では６００℃であり、文献では５１０℃である。既
に示したデータから、発明者は、タングステンシリサイ
ド膜の形成が本願で示したような高温で行なわれること
が好ましいと考えている。この点において、本願の方法
は、ＬＧＳ文献とその思想を異にする。
Ｔ２では６００℃であり、文献では５１０℃である。既
に示したデータから、発明者は、タングステンシリサイ
ド膜の形成が本願で示したような高温で行なわれること
が好ましいと考えている。この点において、本願の方法
は、ＬＧＳ文献とその思想を異にする。
【００５２】成膜の際の流量比に関しては、条件Ｔ２は
１８．４であり、文献では４３．８である。発明者は、
タングステンシリサイド膜の形成が本願で示したような
相対的に低い流量比で行なわれることが好ましいと考え
ている。
１８．４であり、文献では４３．８である。発明者は、
タングステンシリサイド膜の形成が本願で示したような
相対的に低い流量比で行なわれることが好ましいと考え
ている。
【００５３】アニール前の結晶構造に関しては、条件Ｔ
２ではヘキサゴナル相が主要な結晶相であり、文献では
主要相はアモルファス相である。発明者は、タングステ
ンシリサイド膜の成膜においては、成膜の際に所定の結
晶相が達成されることが好ましいと考えている。
２ではヘキサゴナル相が主要な結晶相であり、文献では
主要相はアモルファス相である。発明者は、タングステ
ンシリサイド膜の成膜においては、成膜の際に所定の結
晶相が達成されることが好ましいと考えている。
【００５４】アニール前のＷＳｉx膜におけるｘ値に関
しては、条件Ｔ２での値はほぼ２．１８であり、文献で
の値は１である。発明者は、タングステンシリサイド膜
を成膜する時に、最終的に形成されるべき膜のｘ値に近
い値(２．２±０．３)で成膜されることが好ましいと考
えている。これによって、アニール前後において膜厚変
動を抑えることができる。アニール後のｘ値は、条件Ｔ
２およびＬＧＳ文献において、共に２．２である。
しては、条件Ｔ２での値はほぼ２．１８であり、文献で
の値は１である。発明者は、タングステンシリサイド膜
を成膜する時に、最終的に形成されるべき膜のｘ値に近
い値(２．２±０．３)で成膜されることが好ましいと考
えている。これによって、アニール前後において膜厚変
動を抑えることができる。アニール後のｘ値は、条件Ｔ
２およびＬＧＳ文献において、共に２．２である。
【００５５】比抵抗に関しては、条件Ｔ２では、アニー
ル前８２５μΩｃｍ、アニール後６８．８μΩｃｍであ
り、約十分の一以下にまで低減される。一方、文献で
は、アニール前２４０μΩｃｍ、アニール後３６μΩｃ
ｍである。比抵抗に関しては、本願のデータが文献のデ
ータに比べて大きい値を示しているが、本願のデータ値
でも十分に使用できる。
ル前８２５μΩｃｍ、アニール後６８．８μΩｃｍであ
り、約十分の一以下にまで低減される。一方、文献で
は、アニール前２４０μΩｃｍ、アニール後３６μΩｃ
ｍである。比抵抗に関しては、本願のデータが文献のデ
ータに比べて大きい値を示しているが、本願のデータ値
でも十分に使用できる。
【００５６】膜厚変動に関しては、条件Ｔ２では、タン
グステンシリサイド膜が約５ｎｍ(５０Å)の増加であり
下地ポリシリコン膜の減少はほぼ０ｎｍ(０Å)である。
一方、文献では、タングステンシリサイド膜が約３５ｎ
ｍ(３５０Å)の増加である。したがって、本願のデータ
が圧倒的に優れている。
グステンシリサイド膜が約５ｎｍ(５０Å)の増加であり
下地ポリシリコン膜の減少はほぼ０ｎｍ(０Å)である。
一方、文献では、タングステンシリサイド膜が約３５ｎ
ｍ(３５０Å)の増加である。したがって、本願のデータ
が圧倒的に優れている。
【００５７】アニール条件に関しては、条件Ｔ２では１
０００℃、３０秒であり、文献では９００℃、３０秒で
ある。アニール温度を高めに設定すると、低抵抗のＷＳ
ｉ膜が得られるという有利な点がある。
０００℃、３０秒であり、文献では９００℃、３０秒で
ある。アニール温度を高めに設定すると、低抵抗のＷＳ
ｉ膜が得られるという有利な点がある。
【００５８】以上、説明したように、本発明に係わる条
件Ｔ２では、膜厚変動が特に優れている。このため、微
細化が進むにも係わらず、ポリサイド膜の剥がれといっ
た問題を回避することができる。また、タングステンシ
リサイド膜の比抵抗も実用的に問題ない程度まで低減さ
れている。
件Ｔ２では、膜厚変動が特に優れている。このため、微
細化が進むにも係わらず、ポリサイド膜の剥がれといっ
た問題を回避することができる。また、タングステンシ
リサイド膜の比抵抗も実用的に問題ない程度まで低減さ
れている。
【００５９】次いで、金属−絶縁膜−半導体(ＭＩＳ)型
トランジスタを製造する方法について説明する。図９
は、金属−酸化膜−半導体(ＭＯＳ)型トランジスタを製
造する方法に係わる実施の形態の示す断面図である。基
板１０２には、Ｎチャネル型ＭＯＳデバイス１１０およ
びＰチャネル型ＭＯＳデバイス１２０が形成されてい
る。基板１０２は、Ｐ型高濃度ウエハ１０４上にＰ型エ
ピタキシャル層１０６を有する。
トランジスタを製造する方法について説明する。図９
は、金属−酸化膜−半導体(ＭＯＳ)型トランジスタを製
造する方法に係わる実施の形態の示す断面図である。基
板１０２には、Ｎチャネル型ＭＯＳデバイス１１０およ
びＰチャネル型ＭＯＳデバイス１２０が形成されてい
る。基板１０２は、Ｐ型高濃度ウエハ１０４上にＰ型エ
ピタキシャル層１０６を有する。
【００６０】Ｎチャネル型デバイス１１０は、Ｐ型エピ
タキシャル層１０６に形成される。Ｐチャネル型デバイ
ス１２０を形成するための基板上の所定の領域を含むよ
うにＮウエル１０８を形成する。Ｎチャネル型デバイス
１１０およびＰチャネル型デバイス１２０のそれぞれを
分離するために素子分離膜１３０ａ、１３０ｂ、１３０
ｃを形成する。これらの素子分離膜１３０ａ〜１３０ｃ
に囲まれた領域は、デバイス形成領域となる。Ｎチャネ
ル型デバイス１１０は、素子分離膜１３０ａ、１３０ｂ
の間に設けられる。Ｐチャネル型デバイス１１０は、素
子分離膜１３０ｂ、１３０ｃの間に設けられる。
タキシャル層１０６に形成される。Ｐチャネル型デバイ
ス１２０を形成するための基板上の所定の領域を含むよ
うにＮウエル１０８を形成する。Ｎチャネル型デバイス
１１０およびＰチャネル型デバイス１２０のそれぞれを
分離するために素子分離膜１３０ａ、１３０ｂ、１３０
ｃを形成する。これらの素子分離膜１３０ａ〜１３０ｃ
に囲まれた領域は、デバイス形成領域となる。Ｎチャネ
ル型デバイス１１０は、素子分離膜１３０ａ、１３０ｂ
の間に設けられる。Ｐチャネル型デバイス１１０は、素
子分離膜１３０ｂ、１３０ｃの間に設けられる。
【００６１】デバイス形成領域にゲート絶縁膜１３２、
例えば熱酸化法によってゲート酸化膜、を形成する。ゲ
ート絶縁膜１３２上にポリサイド構造を有するゲート電
極１３４ａ〜１３４ｅを形成する。このゲート電極１３
４ａ〜１３４ｅは、ゲート絶縁膜１３２上に形成された
燐ドープのポリシリコン層とこの上に形成されたタング
ステンシリサイド層を備える。このタングステンシリサ
イド層の形成は、既に説明したような実施の形態の成膜
方法が適用できる。成膜後にフォトリソグラフィック法
によってマスク層を形成する。このマスク層をマスクに
してドライエッチング法によってタングステンシリサイ
ド膜およびポリシリコン層をエッチングして、ゲート電
極を１３４ａ〜ｅを形成する。
例えば熱酸化法によってゲート酸化膜、を形成する。ゲ
ート絶縁膜１３２上にポリサイド構造を有するゲート電
極１３４ａ〜１３４ｅを形成する。このゲート電極１３
４ａ〜１３４ｅは、ゲート絶縁膜１３２上に形成された
燐ドープのポリシリコン層とこの上に形成されたタング
ステンシリサイド層を備える。このタングステンシリサ
イド層の形成は、既に説明したような実施の形態の成膜
方法が適用できる。成膜後にフォトリソグラフィック法
によってマスク層を形成する。このマスク層をマスクに
してドライエッチング法によってタングステンシリサイ
ド膜およびポリシリコン層をエッチングして、ゲート電
極を１３４ａ〜ｅを形成する。
【００６２】特に、ゲート電極１３４ａ、１３０ｂ直下
の領域１１８、１２８には、しきい値等を制御するため
にイオン注入を行って不純物を導入している。ゲート電
極１３４ａ、１３４ｂを形成した後に、ゲート電極１３
４ａと自己整合的にＮ型ソース拡散層領域１１２および
Ｎ型ドレイン拡散層領域１１４を形成する。ゲート電極
１３４ｂに自己整合的にＰ型ソース拡散層領域１２２お
よびＰ型ドレイン拡散層領域１２４を形成する。Ｎ型拡
散層１１６はＰ型エピタキシャル層１０６に対するコン
タクト拡散層であり、Ｐ型拡散層１２６はＮウエル１０
８に対するコンタクト拡散層である。
の領域１１８、１２８には、しきい値等を制御するため
にイオン注入を行って不純物を導入している。ゲート電
極１３４ａ、１３４ｂを形成した後に、ゲート電極１３
４ａと自己整合的にＮ型ソース拡散層領域１１２および
Ｎ型ドレイン拡散層領域１１４を形成する。ゲート電極
１３４ｂに自己整合的にＰ型ソース拡散層領域１２２お
よびＰ型ドレイン拡散層領域１２４を形成する。Ｎ型拡
散層１１６はＰ型エピタキシャル層１０６に対するコン
タクト拡散層であり、Ｐ型拡散層１２６はＮウエル１０
８に対するコンタクト拡散層である。
【００６３】次いで、ＢＰＳＧ膜といったシリコン酸化
膜(層間絶縁膜)１３８を形成する。シリコン酸化膜１３
８は、例えばＣＶＤ法を用いて、例えば８００ｎｍの厚
さに形成される。この後、シリコン酸化膜１３８を貫通
し基板１０の表面の拡散層およびゲート電極に到達する
ように設けられたコンタクト孔を形成する。これらのコ
ンタクト孔は、例えば、フォトリソグラフィック法およ
びドライエッチング法を用いて形成される。形成された
コンタクト孔には、タングステン(Ｗ)プラグといった埋
め込みプラグ１４０を形成する。タングステンの埋め込
みに先だって、ＴｉＷ膜をコンタクト孔の底面および側
面に形成することができる。ＴｉＷ膜およぶＷプラグ
は、例えば、それぞれ、スパッタリング法およびＣＶＤ
法によって形成されることができる。埋め込みプラグ１
４０を形成した後に、ＣＭＰ法を用いてシリコン酸化膜
１３８および埋め込みプラグ１４０を平坦化する。
膜(層間絶縁膜)１３８を形成する。シリコン酸化膜１３
８は、例えばＣＶＤ法を用いて、例えば８００ｎｍの厚
さに形成される。この後、シリコン酸化膜１３８を貫通
し基板１０の表面の拡散層およびゲート電極に到達する
ように設けられたコンタクト孔を形成する。これらのコ
ンタクト孔は、例えば、フォトリソグラフィック法およ
びドライエッチング法を用いて形成される。形成された
コンタクト孔には、タングステン(Ｗ)プラグといった埋
め込みプラグ１４０を形成する。タングステンの埋め込
みに先だって、ＴｉＷ膜をコンタクト孔の底面および側
面に形成することができる。ＴｉＷ膜およぶＷプラグ
は、例えば、それぞれ、スパッタリング法およびＣＶＤ
法によって形成されることができる。埋め込みプラグ１
４０を形成した後に、ＣＭＰ法を用いてシリコン酸化膜
１３８および埋め込みプラグ１４０を平坦化する。
【００６４】平坦化されたシリコン酸化膜１３８上に配
線層１４２を形成する。配線層１４２は、例えば、Ｔｉ
Ｗ膜、Ｃｕ膜、ＴｉＷ膜の３層を備えることができる。
例えば、ＴｉＷ膜はスパッタリング法を用いて形成さ
れ、Ｃｕ膜は電解メッキ法を用いて形成される。この後
に、フォトリソグラフィック法およびドライエッチング
法によって所定の配線形状を形成する。配線層１４２
は、例えば５００ｎｍの厚さを有する。配線層１４２上
には、プラズマ窒化膜といったパッシベーション膜１４
４を形成する。
線層１４２を形成する。配線層１４２は、例えば、Ｔｉ
Ｗ膜、Ｃｕ膜、ＴｉＷ膜の３層を備えることができる。
例えば、ＴｉＷ膜はスパッタリング法を用いて形成さ
れ、Ｃｕ膜は電解メッキ法を用いて形成される。この後
に、フォトリソグラフィック法およびドライエッチング
法によって所定の配線形状を形成する。配線層１４２
は、例えば５００ｎｍの厚さを有する。配線層１４２上
には、プラズマ窒化膜といったパッシベーション膜１４
４を形成する。
【００６５】なお、本願においてゲート電極とは、ＭＩ
Ｓ型デバイスの制御電極として機能するゲート電極、お
よび、この制御電極と同一工程において形成される配線
として機能する導電層、の両方を含む意味に規定され
る。
Ｓ型デバイスの制御電極として機能するゲート電極、お
よび、この制御電極と同一工程において形成される配線
として機能する導電層、の両方を含む意味に規定され
る。
【００６６】以上説明したような実施の形態によれば、
高集積化による微細化に伴い、より低い抵抗とより小さ
い膜厚変化と共に備えるポリサイドゲートが求められて
いたという要求が達成される。故に、ゲート電極にポリ
メタルゲートを採用することなく、微細化を進めること
ができる。したがって、ポリメタルゲートを実現するた
めに必要な設備上および技術上のコストを負担すること
がない。
高集積化による微細化に伴い、より低い抵抗とより小さ
い膜厚変化と共に備えるポリサイドゲートが求められて
いたという要求が達成される。故に、ゲート電極にポリ
メタルゲートを採用することなく、微細化を進めること
ができる。したがって、ポリメタルゲートを実現するた
めに必要な設備上および技術上のコストを負担すること
がない。
【００６７】また、本実施の形態において説明したよう
なタングステンシリサイド膜では、下地の膜厚減少およ
びＷＳｉx膜の膜厚増加を抑えることができるだけでな
く、剥がれ等もまた防止される。
なタングステンシリサイド膜では、下地の膜厚減少およ
びＷＳｉx膜の膜厚増加を抑えることができるだけでな
く、剥がれ等もまた防止される。
【００６８】
【発明の効果】以上説明したように、本発明に係わるタ
ングステンシリサイド膜を形成する方法によれば、ＷＦ
6およびＳｉ2Ｈ2Ｃｌ2を含む原料ガスを用いてＣＶＤ法
によってシリコンおよびタングステンを主要構成元素と
する膜を形成した。この膜は、ヘキサゴナル結晶相を主
要に含むように成膜されることができ、またステージ温
度５５０℃を越えるような温度で形成されることができ
る。次いで、この膜をアンモニア雰囲気中においてアニ
ールするようにした。
ングステンシリサイド膜を形成する方法によれば、ＷＦ
6およびＳｉ2Ｈ2Ｃｌ2を含む原料ガスを用いてＣＶＤ法
によってシリコンおよびタングステンを主要構成元素と
する膜を形成した。この膜は、ヘキサゴナル結晶相を主
要に含むように成膜されることができ、またステージ温
度５５０℃を越えるような温度で形成されることができ
る。次いで、この膜をアンモニア雰囲気中においてアニ
ールするようにした。
【００６９】このため、ヘキサゴナル結晶相の形成によ
って規定される組成、ＷＳｉxにおけるｘ値、が確保さ
れる。このため、アニール前後においてタングステンシ
リサイド膜の厚さの変化が小さい。
って規定される組成、ＷＳｉxにおけるｘ値、が確保さ
れる。このため、アニール前後においてタングステンシ
リサイド膜の厚さの変化が小さい。
【００７０】このようなタングステンシリサイド膜は、
ＭＩＳ型トランジスタのゲート電極に適用することがで
きる。これによってゲート剥がれといった不具合が低減
され、且つ低抵抗のゲート電極を有するＭＩＳ型トラン
ジスタを製造することができる。
ＭＩＳ型トランジスタのゲート電極に適用することがで
きる。これによってゲート剥がれといった不具合が低減
され、且つ低抵抗のゲート電極を有するＭＩＳ型トラン
ジスタを製造することができる。
【００７１】したがって、アニール前後においてＷＳｉ
膜の厚さの変化が小さいタングステンシリサイド膜を形
成する方法、および金属−絶縁膜−半導体型トランジス
タを製造する方法が提供される。
膜の厚さの変化が小さいタングステンシリサイド膜を形
成する方法、および金属−絶縁膜−半導体型トランジス
タを製造する方法が提供される。
【図１】図１は、タングステンシリサイド膜を形成する
ために好適なＣＶＤ装置を示す図面である。
ために好適なＣＶＤ装置を示す図面である。
【図２】図２(ａ)から(ｃ)は、タングステンシリサイド
膜を形成する際の成膜手順を示す図面である。
膜を形成する際の成膜手順を示す図面である。
【図３】図３は、タングステンシリサイド膜のアニール
を行う方法を実施するために好適なＲＴＰ装置を示す図
面である。
を行う方法を実施するために好適なＲＴＰ装置を示す図
面である。
【図４】図４(ａ)は、ＣＶＤ法によって堆積膜を形成し
た後に測定されたＸ線回折パターンを示す図面である。
図４(ｂ)は、堆積膜をアニールした後に測定されたＸ線
回折パターンを示す図面である。
た後に測定されたＸ線回折パターンを示す図面である。
図４(ｂ)は、堆積膜をアニールした後に測定されたＸ線
回折パターンを示す図面である。
【図５】図５は、アニール後のタングステンシリサイド
膜の比抵抗を示す図面である。
膜の比抵抗を示す図面である。
【図６】図６は、成膜時のタングステンシリサイド膜の
組成比を示す図面である。
組成比を示す図面である。
【図７】図７は、、アニール前後のタングステンシリサ
イド膜の膜厚変動を示す図面である。
イド膜の膜厚変動を示す図面である。
【図８】図８は、条件Ｔ２における実施データと、ＬＧ
Ｓ文献のデータとを示す図面である。
Ｓ文献のデータとを示す図面である。
【図９】図９は、ＭＩＳ型トランジスタを製造する方法
に係わる実施の形態の示す断面図である。
に係わる実施の形態の示す断面図である。
２…ウエハ、３…ゲート絶縁膜、４…ポリシリコン膜、
５…ニュークリエーション膜、６…タングステンシリサ
イド膜、１０…ＣＶＤ装置、１２…処理チャンバ、１４
…シリコンウエハ、１６…ペデスタル、１８…加熱手
段、２０…制御手段、２２…ガス分配プレート、２４…
ガス供給孔、２６…配管、２８…ガス混合室、３０…Ｗ
Ｆ6ガス供給手段、３２…ＳｉＣｌ2Ｈ2ガス(ＤＣＳガ
ス)供給手段、３４…Ａｒガス供給手段、３６、３８、
４０…流量調節バルブ、４２…真空排気手段、６０…Ｒ
ＴＰ装置、６２…処理チャンバ、６４…シリコンウエ
ハ、６６…基板支持部、６８…温度センサ、７０…制御
回路、７２…加熱用ランプアレイ、７４…ガス供給孔、
７６…ガス排気系、７８…ガス供給系、８０…ＮＨ3ガ
ス供給手段、８２…Ｎ2ガス供給手段、８４、８６…流
量調節バルブ、１０２…基板、１１０…ＮチャネルＭＯ
Ｓ型デバイス、１２０…ＰチャネルＭＯＳ型デバイス、
１０４…Ｐ型高濃度ウエハ、１０６…Ｐ型エピタキシャ
ル層、１０８…Ｎウエル、１３０ａ、１３０ｂ、１３０
ｃ…素子分離膜、１３２…ゲート絶縁膜、１３４ａ、１
３４、１３４ｃ…ゲート電極、１１２…Ｎ型ソース拡散
層領域、１１４…Ｎ型ドレイン拡散層領域、１２２…Ｐ
型ソース拡散層領域、１２４…Ｐ型ドレイン拡散層領
域、１３８…第１のシリコン酸化膜、１４０…埋め込み
プラグ、１４２…第１の配線層、
５…ニュークリエーション膜、６…タングステンシリサ
イド膜、１０…ＣＶＤ装置、１２…処理チャンバ、１４
…シリコンウエハ、１６…ペデスタル、１８…加熱手
段、２０…制御手段、２２…ガス分配プレート、２４…
ガス供給孔、２６…配管、２８…ガス混合室、３０…Ｗ
Ｆ6ガス供給手段、３２…ＳｉＣｌ2Ｈ2ガス(ＤＣＳガ
ス)供給手段、３４…Ａｒガス供給手段、３６、３８、
４０…流量調節バルブ、４２…真空排気手段、６０…Ｒ
ＴＰ装置、６２…処理チャンバ、６４…シリコンウエ
ハ、６６…基板支持部、６８…温度センサ、７０…制御
回路、７２…加熱用ランプアレイ、７４…ガス供給孔、
７６…ガス排気系、７８…ガス供給系、８０…ＮＨ3ガ
ス供給手段、８２…Ｎ2ガス供給手段、８４、８６…流
量調節バルブ、１０２…基板、１１０…ＮチャネルＭＯ
Ｓ型デバイス、１２０…ＰチャネルＭＯＳ型デバイス、
１０４…Ｐ型高濃度ウエハ、１０６…Ｐ型エピタキシャ
ル層、１０８…Ｎウエル、１３０ａ、１３０ｂ、１３０
ｃ…素子分離膜、１３２…ゲート絶縁膜、１３４ａ、１
３４、１３４ｃ…ゲート電極、１１２…Ｎ型ソース拡散
層領域、１１４…Ｎ型ドレイン拡散層領域、１２２…Ｐ
型ソース拡散層領域、１２４…Ｐ型ドレイン拡散層領
域、１３８…第１のシリコン酸化膜、１４０…埋め込み
プラグ、１４２…第１の配線層、
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｇ (72)発明者 山崎 学 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 (72)発明者 前田 祐二 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 (72)発明者 金子 康之 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 (72)発明者 川居 一郎 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 Ｆターム(参考） 4M104 BB01 BB28 BB37 BB40 CC05 DD23 DD44 DD45 DD80 DD86 DD89 FF13 FF14 FF22 GG09 GG10 GG14 HH16 HH20 5F033 HH03 HH04 HH05 HH11 HH23 HH28 JJ19 JJ23 KK01 LL04 LL07 MM07 MM08 NN06 PP01 PP04 PP06 PP15 PP27 QQ09 QQ11 QQ19 QQ37 QQ48 QQ73 QQ78 QQ82 QQ94 RR06 RR15 SS11 SS15 VV06 WW03 XX00 XX10 5F040 DC01 EC01 EC07 EC13 FC19
Claims (15)
- 【請求項１】 基板の主面に設けられたシリコン半導体
領域上にタングステンシリサイド膜を形成する方法であ
って、 ＷＦ6およびＳｉ2Ｈ2Ｃｌ2を含む原料ガスを用いる化学
的気相成長法によってシリコンおよびタングステンを主
要構成元素とするヘキサゴナル結晶相を含む堆積膜を形
成するステップと、 前記堆積膜が形成された前記基板をアンモニア雰囲気中
においてアニールし、タングステンシリサイド膜を形成
するステップと、を備える方法。 - 【請求項２】 基板の主面に設けられたシリコン半導体
領域上にタングステンシリサイド膜を形成する方法であ
って、 ＷＦ6およびＳｉ2Ｈ2Ｃｌ2を含む原料ガスを用いる化学
的気相成長法によって５５０℃を越えるステージ温度に
おいて、シリコンおよびタングステンを主要構成元素と
する堆積膜を形成するステップと、 前記堆積膜が堆積された前記基板をアンモニア雰囲気中
においてアニールし、タングステンシリサイド膜を形成
するステップと、を備える方法。 - 【請求項３】 前記ステージ温度は６００℃以上であ
る、請求項２に記載の方法。 - 【請求項４】 前記ステージ温度は８００℃以下であ
る、請求項２または３に記載の方法。 - 【請求項５】 前記堆積膜はヘキサゴナル結晶相を含
む、請求項２〜４のいずれかに記載の方法。 - 【請求項６】 前記堆積膜を形成するに先立って、前記
基板の主面上に設けられたシリコン半導体領域をフッ化
水素酸を含む溶液で処理するステップを更に備える請求
項１〜４のいずれかに記載の方法。 - 【請求項７】 前記シリコン半導体領域は、ポリシリコ
ン層、アモルファスシリコン層、およびゲルマニウムを
含むシリコン層の少なくとも何れかを含む、請求項１〜
６のいずれかに記載の方法。 - 【請求項８】 前記アニールは、ラピッドサーマルアニ
ーリング装置で行われる、請求項１〜７のいずれかに記
載の方法。 - 【請求項９】 前記シリコン半導体領域は、燐およびボ
ロンの少なくともいずれかの原子を含む、請求項１〜８
のいずれかに記載の方法。 - 【請求項１０】 金属−絶縁膜−半導体型トランジスタ
を製造する方法であって、 基板の主面上にゲート絶縁膜を形成するステップと、 前記ゲート絶縁膜上にポリシリコン膜を形成するステッ
プと、 前記ポリシリコン膜が形成された前記基板を処理チャン
バ内に導入するステップと、 ＷＦ6およびＳｉ2Ｈ2Ｃｌ2を含む原料ガスを用いる化学
的気相成長法によって５５０℃を越えるステージ温度に
おいて、シリコンおよびタングステンを主要構成元素と
する堆積膜を形成するステップと、 前記堆積膜が堆積された前記基板をアニールチャンバ内
に導入するステップと、 導入された前記基板をアンモニア雰囲気中においてアニ
ールし、タングステンシリサイド膜を形成するステップ
と、 前記ポリシリコン膜および前記タングステンシリサイド
膜からゲート電極を形成するステップと、を備える金属
−絶縁膜−半導体型トランジスタを製造する方法。 - 【請求項１１】 前記ステージ温度は８００℃以下であ
る、請求項１０に記載の金属−絶縁膜−半導体型トラン
ジスタを製造する方法。 - 【請求項１２】 前記ステージ温度は６００℃以上であ
る、請求項１０または１１に記載の金属−絶縁膜−半導
体型トランジスタを製造する方法。 - 【請求項１３】 前記堆積膜はヘキサゴナル結晶相を含
む、請求項１０〜１２のいずれかに記載の金属−絶縁膜
−半導体型トランジスタを製造する方法。 - 【請求項１４】 前記アニールはラピッドサーマルアニ
ーリング装置で行われる、請求項１０〜１３のいずれか
に記載の方法。 - 【請求項１５】 前記シリコン半導体領域は燐およびボ
ロンの少なくともいずれかの原子を含む、請求項１０〜
１４のいずれかに記載の方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27960999A JP2001110750A (ja) | 1999-09-30 | 1999-09-30 | タングステンシリサイド膜を形成する方法、および金属−絶縁膜−半導体型トランジスタを製造する方法 |
| PCT/JP2000/006791 WO2001024238A1 (fr) | 1999-09-30 | 2000-09-29 | Procede de formation de films de siliciure de tungstene et procede de fabrication de transistors metal-isolant-semi-conducteur |
| TW089120316A TW469517B (en) | 1999-09-30 | 2000-09-29 | Formation method of tungsten silicide film and manufacturing method of metal-insulating film-semiconductor type transistor |
| KR1020017006766A KR20010080635A (ko) | 1999-09-30 | 2000-09-29 | 텅스텐 실리사이드막을 형성하여 금속-절연막-반도체형트랜지스터를 제조하는 방법 |
| EP00962996A EP1156517A1 (en) | 1999-09-30 | 2000-09-29 | Method for forming tungsten silicide film and method for fabricating metal-insulator-semiconductor transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27960999A JP2001110750A (ja) | 1999-09-30 | 1999-09-30 | タングステンシリサイド膜を形成する方法、および金属−絶縁膜−半導体型トランジスタを製造する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2001110750A5 JP2001110750A5 (ja) | 2006-11-16 |
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|---|---|
| EP (1) | EP1156517A1 (ja) |
| JP (1) | JP2001110750A (ja) |
| KR (1) | KR20010080635A (ja) |
| TW (1) | TW469517B (ja) |
| WO (1) | WO2001024238A1 (ja) |
Cited By (2)
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|---|---|---|---|---|
| JP2011258811A (ja) * | 2010-06-10 | 2011-12-22 | Ulvac Japan Ltd | 半導体装置の製造方法 |
| JP2017022377A (ja) * | 2015-07-14 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6827796B2 (en) * | 2000-11-02 | 2004-12-07 | Composite Tool Company, Inc. | High strength alloys and methods for making same |
| KR100669141B1 (ko) * | 2005-01-17 | 2007-01-15 | 삼성전자주식회사 | 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법 |
| KR100680969B1 (ko) * | 2005-08-18 | 2007-02-09 | 주식회사 하이닉스반도체 | 텅스텐실리사이드 박막 형성방법 |
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|---|---|---|---|---|
| JP2657306B2 (ja) * | 1988-07-29 | 1997-09-24 | 東京エレクトロン株式会社 | 金属シリサイド膜の形成方法 |
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| EP0704551B1 (en) * | 1994-09-27 | 2000-09-06 | Applied Materials, Inc. | Method of processing a substrate in a vacuum processing chamber |
| EP0746027A3 (en) * | 1995-05-03 | 1998-04-01 | Applied Materials, Inc. | Polysilicon/tungsten silicide multilayer composite formed on an integrated circuit structure, and improved method of making same |
| JPH0917998A (ja) * | 1995-06-28 | 1997-01-17 | Sony Corp | Ｍｏｓトランジスタの製造方法 |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258811A (ja) * | 2010-06-10 | 2011-12-22 | Ulvac Japan Ltd | 半導体装置の製造方法 |
| JP2017022377A (ja) * | 2015-07-14 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10763373B2 (en) | 2015-07-14 | 2020-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11393930B2 (en) | 2015-07-14 | 2022-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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