JP2001101870A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】パルス信号を内部回路へ供給する時間の短縮を
図ることを目的とする。 【解決手段】入力信号をラッチ（記憶保持）することな
くパルス信号を生成することにより、ラッチ（記憶保
持）のためのセットアップ時間を不要とする。
図ることを目的とする。 【解決手段】入力信号をラッチ（記憶保持）することな
くパルス信号を生成することにより、ラッチ（記憶保
持）のためのセットアップ時間を不要とする。
Description
【０００１】
【発明の属する技術分野】本発明は、内部回路がパルス
信号で動作する半導体集積回路に関する。
信号で動作する半導体集積回路に関する。
【０００２】
【従来の技術】例えば、メモリマクロなどにおいては、
その内部はパルス信号で動作する。そのため、外部から
供給されるクロックに基づいて内部回路に供給するパル
ス信号を生成する必要がある。
その内部はパルス信号で動作する。そのため、外部から
供給されるクロックに基づいて内部回路に供給するパル
ス信号を生成する必要がある。
【０００３】図１に、メモリマクロ内で使用されるパル
ス信号を発生させる従来の回路を示す。
ス信号を発生させる従来の回路を示す。
【０００４】図１に示す回路は、信号入力部１と信号ラ
ッチ部２とパルス信号生成部３とによって構成される。
ッチ部２とパルス信号生成部３とによって構成される。
【０００５】信号入力部１において、アドレス信号入力
端子４からアドレス信号Ａが供給される。アドレス信号
Ａは、インバータ９を介して反転アドレス信号／Ａ（以
後、／ＡはＡバーと同義であって、Ａの反転値を表すも
のとする）として、信号ラッチ部２に供給される。ま
た、アドレス信号Ａは、インバータ９及びインバータ１
０を介して、信号ラッチ部２に供給される。
端子４からアドレス信号Ａが供給される。アドレス信号
Ａは、インバータ９を介して反転アドレス信号／Ａ（以
後、／ＡはＡバーと同義であって、Ａの反転値を表すも
のとする）として、信号ラッチ部２に供給される。ま
た、アドレス信号Ａは、インバータ９及びインバータ１
０を介して、信号ラッチ部２に供給される。
【０００６】信号ラッチ部２において、ラッチ用クロッ
ク信号端子５にはアドレス信号Ａ又は反転アドレス信号
／Ａをラッチするためのラッチ用クロック信号ＬＣＫが
供給される。反転アドレス信号／Ａはトランスミッショ
ントランジスタ１２に供給され、アドレス信号Ａはトラ
ンスミッショントランジスタ１３に供給される。ラッチ
用クロック信号ＬＣＫとインバータ１１によって反転さ
れた反転ラッチ用クロック信号／ＬＣＫとは、トランス
ミッショントランジスタ１２とトランスミッショントラ
ンジスタ１３とに供給される。ラッチ用クロック信号Ｌ
ＣＫに基づき所定のタイミングで、トランスミッション
トランジスタ１２又はトランスミッショントランジスタ
１３の何れか一方が導通し、アドレス信号Ａ又は反転ア
ドレス信号／Ａの何れか一方がインバータ１４とインバ
ータ１５とで構成されるラッチ回路（記憶回路）にラッ
チ（記憶保持）される。
ク信号端子５にはアドレス信号Ａ又は反転アドレス信号
／Ａをラッチするためのラッチ用クロック信号ＬＣＫが
供給される。反転アドレス信号／Ａはトランスミッショ
ントランジスタ１２に供給され、アドレス信号Ａはトラ
ンスミッショントランジスタ１３に供給される。ラッチ
用クロック信号ＬＣＫとインバータ１１によって反転さ
れた反転ラッチ用クロック信号／ＬＣＫとは、トランス
ミッショントランジスタ１２とトランスミッショントラ
ンジスタ１３とに供給される。ラッチ用クロック信号Ｌ
ＣＫに基づき所定のタイミングで、トランスミッション
トランジスタ１２又はトランスミッショントランジスタ
１３の何れか一方が導通し、アドレス信号Ａ又は反転ア
ドレス信号／Ａの何れか一方がインバータ１４とインバ
ータ１５とで構成されるラッチ回路（記憶回路）にラッ
チ（記憶保持）される。
【０００７】パルス信号生成部３は、ＮＡＮＤ回路１６
とＮＡＮＤ回路１７とで構成される。ＮＡＮＤ回路１６
には、トランスミッショントランジスタ１２の導通によ
り記憶保持された反転アドレス信号／Ａと内部用クロッ
ク信号ＩＣＫとが供給される。ＮＡＮＤ回路１７には、
トランスミッショントランジスタ１３の導通により記憶
保持されたアドレス信号Ａと内部用クロック信号ＩＣＫ
とが供給される。
とＮＡＮＤ回路１７とで構成される。ＮＡＮＤ回路１６
には、トランスミッショントランジスタ１２の導通によ
り記憶保持された反転アドレス信号／Ａと内部用クロッ
ク信号ＩＣＫとが供給される。ＮＡＮＤ回路１７には、
トランスミッショントランジスタ１３の導通により記憶
保持されたアドレス信号Ａと内部用クロック信号ＩＣＫ
とが供給される。
【０００８】パルス信号生成部３で生成されるパルス信
号は、出力端子７及び出力端子８から出力され、内部回
路へと供給される。
号は、出力端子７及び出力端子８から出力され、内部回
路へと供給される。
【０００９】図２は、図１で示す回路において、アドレ
ス信号入力端子４に供給されるアドレス信号Ａがロウレ
ベル（ＬＯＷ ＬＥＶＥＬ）に変化する場合のタイミン
グチャートを示す。
ス信号入力端子４に供給されるアドレス信号Ａがロウレ
ベル（ＬＯＷ ＬＥＶＥＬ）に変化する場合のタイミン
グチャートを示す。
【００１０】アドレス信号Ａがロウレベルに変化す
る。
る。
【００１１】ラッチ用クロック信号ＬＣＫがロウレベ
ルに変化する。
ルに変化する。
【００１２】この変化により、トランスミッショントラ
ンジスタ１２が導通して、ハイレベル（ＨＩＧＨ ＬＥ
ＶＥＬ）である反転アドレス信号／Ａがラッチ回路にラ
ッチされる。
ンジスタ１２が導通して、ハイレベル（ＨＩＧＨ ＬＥ
ＶＥＬ）である反転アドレス信号／Ａがラッチ回路にラ
ッチされる。
【００１３】内部用クロック信号ＩＣＫがハイレベル
に変化する。
に変化する。
【００１４】この変化により、ＮＡＮＤ回路１６の一方
の入力端子にはハイレベルである反転アドレス信号／Ａ
が供給され、他方の入力端子にはハイレベルである内部
用クロック信号ＩＣＫが供給され、内部用クロック信号
ＩＣＫがハイレベルである間、ロウレベルのパルス信号
ＡＯが出力端子７から出力される。
の入力端子にはハイレベルである反転アドレス信号／Ａ
が供給され、他方の入力端子にはハイレベルである内部
用クロック信号ＩＣＫが供給され、内部用クロック信号
ＩＣＫがハイレベルである間、ロウレベルのパルス信号
ＡＯが出力端子７から出力される。
【００１５】
【発明が解決しようとする課題】アドレス信号を確実に
ラッチするために、ラッチ用クロック信号ＬＣＫに対し
て、セットアップ時間ＳＴ１とホールド時間ＨＴ１とを
設ける必要がある。
ラッチするために、ラッチ用クロック信号ＬＣＫに対し
て、セットアップ時間ＳＴ１とホールド時間ＨＴ１とを
設ける必要がある。
【００１６】その上更に、アドレス信号がラッチ回路に
確実にラッチされた後にパルス信号を生成する必要があ
るために、内部用クロック信号ＩＣＫに対してもセット
アップ時間ＳＴ２を設ける必要がある。
確実にラッチされた後にパルス信号を生成する必要があ
るために、内部用クロック信号ＩＣＫに対してもセット
アップ時間ＳＴ２を設ける必要がある。
【００１７】このように、アドレス信号が入力されてか
ら内部回路に供給するパルス信号が生成されるまでの間
に、ＳＴ１とＳＴ２という２つのセットアップ時間を必
要とする。従来のパルス信号を生成する回路では、アド
レス信号入力からパルス信号生成までに時間を要し、回
路動作の高速化を図ることができないという問題が生じ
ていた。
ら内部回路に供給するパルス信号が生成されるまでの間
に、ＳＴ１とＳＴ２という２つのセットアップ時間を必
要とする。従来のパルス信号を生成する回路では、アド
レス信号入力からパルス信号生成までに時間を要し、回
路動作の高速化を図ることができないという問題が生じ
ていた。
【００１８】
【課題を解決するための手段及びその作用効果】上記課
題を解決するために、本発明は、入力信号が入力され該
入力信号又は該入力信号の反転信号を記憶保持すること
なく出力する信号入力部と、前記信号入力部から出力さ
れる信号と第１のクロック信号とに基づいて内部回路へ
供給するパルス信号を生成するパルス信号生成部とを有
することを特徴とする半導体集積回路を提供する。
題を解決するために、本発明は、入力信号が入力され該
入力信号又は該入力信号の反転信号を記憶保持すること
なく出力する信号入力部と、前記信号入力部から出力さ
れる信号と第１のクロック信号とに基づいて内部回路へ
供給するパルス信号を生成するパルス信号生成部とを有
することを特徴とする半導体集積回路を提供する。
【００１９】また、入力信号が入力され該入力信号を反
転させ又は反転させないで出力する信号入力部と、前記
信号入力部から出力される信号と第１のクロック信号と
に基づいて内部回路へ供給するパルス信号を生成するパ
ルス信号生成部と、が順次接続された経路上において、
前記経路上に入力信号又は反転入力信号を記憶保持する
回路を有さないことを特徴とする半導体集積回路をも提
供する。
転させ又は反転させないで出力する信号入力部と、前記
信号入力部から出力される信号と第１のクロック信号と
に基づいて内部回路へ供給するパルス信号を生成するパ
ルス信号生成部と、が順次接続された経路上において、
前記経路上に入力信号又は反転入力信号を記憶保持する
回路を有さないことを特徴とする半導体集積回路をも提
供する。
【００２０】更に、入力信号が入力され該入力信号又は
該入力信号の反転信号を記憶保持することなく出力する
信号入力部と、前記信号入力部から出力される信号と第
１のクロック信号と第３のクロック信号とに基づいて内
部回路へ供給するパルス信号を生成するパルス信号生成
部とを有することを特徴とする半導体集積回路をも提供
する。
該入力信号の反転信号を記憶保持することなく出力する
信号入力部と、前記信号入力部から出力される信号と第
１のクロック信号と第３のクロック信号とに基づいて内
部回路へ供給するパルス信号を生成するパルス信号生成
部とを有することを特徴とする半導体集積回路をも提供
する。
【００２１】本発明に係る半導体集積回路は、入力信号
をラッチ（記憶保持）することなくパルス信号を生成す
る。そのため、入力信号をラッチ（記憶保持）するため
のセットアップ時間が不要となり、アドレス信号入力か
らパルス信号生成までに要する時間を短縮し、回路動作
の高速化を図ることができる。また、簡易な回路構成に
てパルス信号を生成することができ、回路規模の縮小化
を図ることができる。
をラッチ（記憶保持）することなくパルス信号を生成す
る。そのため、入力信号をラッチ（記憶保持）するため
のセットアップ時間が不要となり、アドレス信号入力か
らパルス信号生成までに要する時間を短縮し、回路動作
の高速化を図ることができる。また、簡易な回路構成に
てパルス信号を生成することができ、回路規模の縮小化
を図ることができる。
【００２２】
【発明の実施の形態】図３（１）及び図３（２）に、Ｓ
ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）のブロック図を示す。
ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）のブロック図を示す。
【００２３】クロック信号端子１からクロック信号が、
アドレス信号入力端子２からアドレス信号が、それぞれ
入力回路４に供給される。入力回路４は、クロック信号
に基づいてアドレス信号を取り込み、アドレス信号をプ
リデコーダ５に供給する。プリデコーダ５はアドレス信
号をプリデコードして、メインデコーダ６に供給する。
メインデコーダ６はアドレス信号をデコードして、メモ
リセルアレイ７に供給し、アドレス信号に対応するメモ
リセルが選択される。センス回路８は、選択されたメモ
リセル内の情報を増幅して出力回路９に供給し、出力回
路９は増幅された情報を出力端子３に出力する。なお、
図示していないが、図３（１）及び図３（２）に示すＳ
ＲＡＭにおいては、アドレス信号に基づいて外部からの
情報のメモリセルへの書込みも行われる。
アドレス信号入力端子２からアドレス信号が、それぞれ
入力回路４に供給される。入力回路４は、クロック信号
に基づいてアドレス信号を取り込み、アドレス信号をプ
リデコーダ５に供給する。プリデコーダ５はアドレス信
号をプリデコードして、メインデコーダ６に供給する。
メインデコーダ６はアドレス信号をデコードして、メモ
リセルアレイ７に供給し、アドレス信号に対応するメモ
リセルが選択される。センス回路８は、選択されたメモ
リセル内の情報を増幅して出力回路９に供給し、出力回
路９は増幅された情報を出力端子３に出力する。なお、
図示していないが、図３（１）及び図３（２）に示すＳ
ＲＡＭにおいては、アドレス信号に基づいて外部からの
情報のメモリセルへの書込みも行われる。
【００２４】入力回路４に供給されるクロック信号は、
図３（２）に示すように、クロック信号生成回路１０か
ら供給される。
図３（２）に示すように、クロック信号生成回路１０か
ら供給される。
【００２５】本発明であるパルス信号を生成する回路
は、入力回路４内又はその近傍に配置され、クロック信
号生成回路１０からクロック信号が供給される。
は、入力回路４内又はその近傍に配置され、クロック信
号生成回路１０からクロック信号が供給される。
【００２６】［第１実施例］図４は、本発明の第１実施
例を示す。
例を示す。
【００２７】図４に示す回路は、信号入力部１とパルス
信号生成部２とによって構成される。
信号生成部２とによって構成される。
【００２８】信号入力部１において、アドレス信号入力
端子３からアドレス信号Ａが供給される。アドレス信号
Ａは、インバータ７を介して反転アドレス信号／Ａとし
て、パルス信号生成部２に供給される。また、アドレス
信号Ａは、インバータ７及びインバータ８を介して、パ
ルス信号生成部２に供給される。
端子３からアドレス信号Ａが供給される。アドレス信号
Ａは、インバータ７を介して反転アドレス信号／Ａとし
て、パルス信号生成部２に供給される。また、アドレス
信号Ａは、インバータ７及びインバータ８を介して、パ
ルス信号生成部２に供給される。
【００２９】パルス信号生成部２において、反転アドレ
ス信号／Ａは、ＮＡＮＤ回路９の一方の入力端子に供給
され、アドレス信号Ａは、ＮＡＮＤ回路１０の一方の入
力端子に供給される。ＮＡＮＤ回路９の他方の入力端子
とＮＡＮＤ回路１０の他方の入力端子のそれぞれには、
内部用クロック信号端子４から内部用クロック信号ＩＣ
Ｋが供給される。
ス信号／Ａは、ＮＡＮＤ回路９の一方の入力端子に供給
され、アドレス信号Ａは、ＮＡＮＤ回路１０の一方の入
力端子に供給される。ＮＡＮＤ回路９の他方の入力端子
とＮＡＮＤ回路１０の他方の入力端子のそれぞれには、
内部用クロック信号端子４から内部用クロック信号ＩＣ
Ｋが供給される。
【００３０】パルス信号生成部２で生成されるパルス信
号は、出力端子５又は出力端子６から出力され、内部回
路へと供給される。
号は、出力端子５又は出力端子６から出力され、内部回
路へと供給される。
【００３１】図１に示す従来の回路と異なる点は、信号
ラッチ部が無いことである。即ち、第１実施例において
は、ラッチ用クロック信号端子と、２個のトランスミッ
ショントランジスタと、２個のインバータを有する記憶
回路とで構成される信号ラッチ部とがない。
ラッチ部が無いことである。即ち、第１実施例において
は、ラッチ用クロック信号端子と、２個のトランスミッ
ショントランジスタと、２個のインバータを有する記憶
回路とで構成される信号ラッチ部とがない。
【００３２】図５は、図４で示す回路において、アドレ
ス信号入力端子３に供給されるアドレス信号Ａがロウレ
ベルに変化する場合のタイミングチャートを示す。
ス信号入力端子３に供給されるアドレス信号Ａがロウレ
ベルに変化する場合のタイミングチャートを示す。
【００３３】アドレス信号Ａがロウレベルに変化す
る。
る。
【００３４】この変化により、インバータ７の遅延だけ
遅れて、ＮＡＮＤ回路９の一方の入力端子に、ハイレベ
ルである反転アドレス信号／Ａが供給される。
遅れて、ＮＡＮＤ回路９の一方の入力端子に、ハイレベ
ルである反転アドレス信号／Ａが供給される。
【００３５】内部用クロック信号ＩＣＫがハイレベル
に変化する。
に変化する。
【００３６】この変化により、ＮＡＮＤ回路９の他方の
入力端子に、ハイレベルである内部用クロック信号ＩＣ
Ｋが供給される。内部用クロック信号ＩＣＫがハイレベ
ルである間、ロウレベルのパルス信号ＡＯが出力端子５
から出力される。
入力端子に、ハイレベルである内部用クロック信号ＩＣ
Ｋが供給される。内部用クロック信号ＩＣＫがハイレベ
ルである間、ロウレベルのパルス信号ＡＯが出力端子５
から出力される。
【００３７】本発明の第１実施例においては、アドレス
信号をラッチ（記憶保持）しないので、パルス信号を生
成するためだけにアドレス信号を取り込めばばよい。即
ち、内部用クロック信号ＩＣＫに対して、セットアップ
時間ＳＴ１とホールド時間ＨＴ１とを設けるだけでよ
い。そのため、図５に示すように、アドレス信号が入力
されてから内部回路に供給するパルス信号が生成される
までに、１個のセットアップ時間（ＳＴ１）を必要とす
るだけである。２個のセットアップ時間を必要とする図
１に示す従来の回路に比べて、アドレス信号が入力され
てから内部回路に供給するパルス信号が生成されるまで
の時間の短縮を図ることができる。
信号をラッチ（記憶保持）しないので、パルス信号を生
成するためだけにアドレス信号を取り込めばばよい。即
ち、内部用クロック信号ＩＣＫに対して、セットアップ
時間ＳＴ１とホールド時間ＨＴ１とを設けるだけでよ
い。そのため、図５に示すように、アドレス信号が入力
されてから内部回路に供給するパルス信号が生成される
までに、１個のセットアップ時間（ＳＴ１）を必要とす
るだけである。２個のセットアップ時間を必要とする図
１に示す従来の回路に比べて、アドレス信号が入力され
てから内部回路に供給するパルス信号が生成されるまで
の時間の短縮を図ることができる。
【００３８】図６は、図４に示す回路と同じであり、Ｎ
ＡＮＤ回路９とＮＡＮＤ回路１０とをトランジスタ構成
で記述したものである。。
ＡＮＤ回路９とＮＡＮＤ回路１０とをトランジスタ構成
で記述したものである。。
【００３９】図７は、図４に示す回路の信号入力部の構
成を異ならせたものある。
成を異ならせたものある。
【００４０】信号入力部１において、アドレス信号入力
端子３からアドレス信号Ａが供給される。アドレス信号
Ａは、インバータ７を介して反転アドレス信号／Ａとし
て、パルス信号生成部２に供給される。また、アドレス
信号Ａは、インバータ８及びインバータ１１を介して、
パルス信号生成部２に供給される。
端子３からアドレス信号Ａが供給される。アドレス信号
Ａは、インバータ７を介して反転アドレス信号／Ａとし
て、パルス信号生成部２に供給される。また、アドレス
信号Ａは、インバータ８及びインバータ１１を介して、
パルス信号生成部２に供給される。
【００４１】信号入力部１は、アドレス信号Ａと反転ア
ドレス信号／Ａとをパルス信号生成部２に供給する役割
を有する。従って、この役割を果たす回路であれば、図
４及び図７に示す信号入力部に限られず、どのような回
路構成であってもよい。
ドレス信号／Ａとをパルス信号生成部２に供給する役割
を有する。従って、この役割を果たす回路であれば、図
４及び図７に示す信号入力部に限られず、どのような回
路構成であってもよい。
【００４２】［第２実施例］図８（１）及び図８（２）
は、本発明の第２実施例を示す。
は、本発明の第２実施例を示す。
【００４３】本発明の第２の実施例は、内部用クロック
信号を外部用クロック信号から生成する場合を示すもの
である。
信号を外部用クロック信号から生成する場合を示すもの
である。
【００４４】信号入力部１とパルス信号生成部２とは、
図４に示す信号入力部とパルス信号生成部と同じ構成で
ある。そのため、図４に示す本発明の第１実施例と同様
に、アドレス信号が入力されてから内部回路に供給する
パルス信号が生成されるまでの間に、１個のセットアッ
プ時間を必要とするだけであり、アドレス信号入力から
パルス信号生成までに要する時間を短縮することができ
る。
図４に示す信号入力部とパルス信号生成部と同じ構成で
ある。そのため、図４に示す本発明の第１実施例と同様
に、アドレス信号が入力されてから内部回路に供給する
パルス信号が生成されるまでの間に、１個のセットアッ
プ時間を必要とするだけであり、アドレス信号入力から
パルス信号生成までに要する時間を短縮することができ
る。
【００４５】しかしながら、外部用クロック信号のクロ
ックパルス幅が広い場合に、外部用クロック信号をその
まま内部用クロック信号として使用すると、パルス幅が
広いパルス信号によって内部回路が動作することにな
り、アドレス信号のホールド時間が大きくなる。。設計
上、このような状態を欲しない場合が多い。そこで、本
発明の第２実施例は、外部用クロック信号を切断（チョ
ップ）することにより、パルス幅が狭い内部用クロック
信号を生成し、この内部用クロック信号を使用して内部
回路に供給するパルス信号を生成するようにしている。
ックパルス幅が広い場合に、外部用クロック信号をその
まま内部用クロック信号として使用すると、パルス幅が
広いパルス信号によって内部回路が動作することにな
り、アドレス信号のホールド時間が大きくなる。。設計
上、このような状態を欲しない場合が多い。そこで、本
発明の第２実施例は、外部用クロック信号を切断（チョ
ップ）することにより、パルス幅が狭い内部用クロック
信号を生成し、この内部用クロック信号を使用して内部
回路に供給するパルス信号を生成するようにしている。
【００４６】図８（１）においては、外部用クロック信
号端子４から供給される外部用クロック信号ＥＣＫは、
遅延回路１４とＮＡＮＤ回路１５とによって構成される
チョッパ回路１１を介して内部用クロック信号としてパ
ルス信号生成部２に供給される。詳述すると、外部用ク
ロック信号ＥＣＫは、インバータ１２を介して、チョッ
パ回路１１に供給される。チョッパ回路１１では、反転
された外部用クロック信号／ＥＣＫがＮＡＮＤ回路１５
の一方の入力端子にそのまま供給されるとともに、遅延
回路１４を介してＮＡＮＤ回路１５の他方の入力端子に
供給される。チョッパ回路１１の出力は、インバータ１
３によって反転され、内部用クロック信号ＩＣＫとし
て、パルス信号生成部２に供給される。
号端子４から供給される外部用クロック信号ＥＣＫは、
遅延回路１４とＮＡＮＤ回路１５とによって構成される
チョッパ回路１１を介して内部用クロック信号としてパ
ルス信号生成部２に供給される。詳述すると、外部用ク
ロック信号ＥＣＫは、インバータ１２を介して、チョッ
パ回路１１に供給される。チョッパ回路１１では、反転
された外部用クロック信号／ＥＣＫがＮＡＮＤ回路１５
の一方の入力端子にそのまま供給されるとともに、遅延
回路１４を介してＮＡＮＤ回路１５の他方の入力端子に
供給される。チョッパ回路１１の出力は、インバータ１
３によって反転され、内部用クロック信号ＩＣＫとし
て、パルス信号生成部２に供給される。
【００４７】図９にチョッパ回路の原理を示す。
【００４８】図８（１）において、ａは、反転された外
部用クロック信号／ＥＣＫがそのまま供給されるＮＡＮ
Ｄ回路１５の一方の入力ノードであり、ｂは、反転され
た外部用クロック信号／ＥＣＫが遅延されて供給される
ＮＡＮＤ回路１５の他方の入力ノードであり、ｃは、Ｎ
ＡＮＤ回路１５の出力ノードである。ノードａとノード
ｂとがともにハイレベルのときにノードｃはハイレベル
となり、それ以外はノードｃはロウレベルとなる。遅延
時間の間だけノードａとノードｂとがハイレベルとな
り、遅延時間分のパルス幅を有するパルス信号がノード
ｃに生成される。遅延回路を入力信号の論理が反転され
て出力されるように構成すれば、このように、遅延時間
分のパルス幅を有するパルス信号を生成することができ
る。
部用クロック信号／ＥＣＫがそのまま供給されるＮＡＮ
Ｄ回路１５の一方の入力ノードであり、ｂは、反転され
た外部用クロック信号／ＥＣＫが遅延されて供給される
ＮＡＮＤ回路１５の他方の入力ノードであり、ｃは、Ｎ
ＡＮＤ回路１５の出力ノードである。ノードａとノード
ｂとがともにハイレベルのときにノードｃはハイレベル
となり、それ以外はノードｃはロウレベルとなる。遅延
時間の間だけノードａとノードｂとがハイレベルとな
り、遅延時間分のパルス幅を有するパルス信号がノード
ｃに生成される。遅延回路を入力信号の論理が反転され
て出力されるように構成すれば、このように、遅延時間
分のパルス幅を有するパルス信号を生成することができ
る。
【００４９】図８（２）に、遅延回路１４の一例を示
す。図８（２）においては、インバータが３個、縦属接
続されているが、上述したように遅延回路においては入
力信号が反転されて出力されればよいので、図８（２）
に示す回路構成に限られることはない。例えば、インバ
ータが３個ではない奇数個、縦属接続されていてもよ
い。
す。図８（２）においては、インバータが３個、縦属接
続されているが、上述したように遅延回路においては入
力信号が反転されて出力されればよいので、図８（２）
に示す回路構成に限られることはない。例えば、インバ
ータが３個ではない奇数個、縦属接続されていてもよ
い。
【００５０】このように、チョッパ回路を使用すると、
反転された外部用クロックを遅延させた時間のパルス幅
を有するパルス信号を生成することができる。
反転された外部用クロックを遅延させた時間のパルス幅
を有するパルス信号を生成することができる。
【００５１】図１０に、クロックパルス幅が広い外部用
クロック信号をそのまま内部用クロック信号として使用
した場合と、チョッパ回路によって外部用クロック信号
を切断（チョップ）して内部用クロック信号として使用
した場合を示す。
クロック信号をそのまま内部用クロック信号として使用
した場合と、チョッパ回路によって外部用クロック信号
を切断（チョップ）して内部用クロック信号として使用
した場合を示す。
【００５２】ＩＣＫ１は外部用クロック信号をそのまま
使用した内部用クロック信号であり、ＡＯ１は内部用ク
ロック信号ＩＣＫ１により生成されたパルス信号であ
る。ＩＣＫ２は外部用クロック信号を切断（チョップ）
した内部用クロック信号であり、ＡＯ２は内部用クロッ
ク信号ＩＣＫ２により生成されたパルス信号である。ま
た、ＨＴ１は内部用クロック信号ＩＣＫ１に対するホー
ルド時間であり、ＨＴ２は内部用クロック信号ＩＣＫ２
に対するホールド時間である。
使用した内部用クロック信号であり、ＡＯ１は内部用ク
ロック信号ＩＣＫ１により生成されたパルス信号であ
る。ＩＣＫ２は外部用クロック信号を切断（チョップ）
した内部用クロック信号であり、ＡＯ２は内部用クロッ
ク信号ＩＣＫ２により生成されたパルス信号である。ま
た、ＨＴ１は内部用クロック信号ＩＣＫ１に対するホー
ルド時間であり、ＨＴ２は内部用クロック信号ＩＣＫ２
に対するホールド時間である。
【００５３】図１０に示すように、内部用クロック信号
ＩＣＫ２を使用する場合は、内部用クロック信号ＩＣＫ
１を使用する場合に比べて、ホールド時間の終了がＴ
（太矢印）だけ早まる。即ち、内部用クロック信号ＩＣ
Ｋ１においては、内部用クロック信号ＩＣＫ２に比べ
て、時間Ｔだけアドレス信号Ａのホールド時間を短くす
ることができる。。従って、本発明の第２実施例によれ
ば、アドレス信号のホールド時間を短くすることができ
るため、アドレス信号のタイミング設計が容易となる。
ＩＣＫ２を使用する場合は、内部用クロック信号ＩＣＫ
１を使用する場合に比べて、ホールド時間の終了がＴ
（太矢印）だけ早まる。即ち、内部用クロック信号ＩＣ
Ｋ１においては、内部用クロック信号ＩＣＫ２に比べ
て、時間Ｔだけアドレス信号Ａのホールド時間を短くす
ることができる。。従って、本発明の第２実施例によれ
ば、アドレス信号のホールド時間を短くすることができ
るため、アドレス信号のタイミング設計が容易となる。
【００５４】［第３実施例］図１１は、本発明の第３実
施例を示す。
施例を示す。
【００５５】本発明の第３実施例は、アドレス信号を保
持するものである。
持するものである。
【００５６】信号入力部１とパルス信号生成部２とは、
図４に示す信号入力部とパルス信号生成部と同じ構成で
ある。そのため、図４に示す本発明の第１実施例と同様
に、アドレス信号が入力されてから内部回路に供給され
るパルス信号が生成されるまでの間に、１個のセットア
ップ時間を必要とするだけであり、アドレス信号入力か
らパルス信号生成までに要する時間を短縮することがで
きる。
図４に示す信号入力部とパルス信号生成部と同じ構成で
ある。そのため、図４に示す本発明の第１実施例と同様
に、アドレス信号が入力されてから内部回路に供給され
るパルス信号が生成されるまでの間に、１個のセットア
ップ時間を必要とするだけであり、アドレス信号入力か
らパルス信号生成までに要する時間を短縮することがで
きる。
【００５７】しかしながら、図４に示す回路では、アド
レス信号を記憶保持しておくことはできない。設計上、
アドレス信号を記憶保持しておきたい場合もある。その
ため、本発明の第３実施例は、信号入力部１とパルス信
号生成部２とは別に、アドレス信号を記憶する記憶回路
を設けて、アドレス信号を記憶保持している。アドレス
信号が内部回路へ供給されるメインパス上に記憶回路が
ないため、メインパスの動作の高速化を図ることができ
る。
レス信号を記憶保持しておくことはできない。設計上、
アドレス信号を記憶保持しておきたい場合もある。その
ため、本発明の第３実施例は、信号入力部１とパルス信
号生成部２とは別に、アドレス信号を記憶する記憶回路
を設けて、アドレス信号を記憶保持している。アドレス
信号が内部回路へ供給されるメインパス上に記憶回路が
ないため、メインパスの動作の高速化を図ることができ
る。
【００５８】図１１においては、アドレス信号入力端子
３からインバータ１３を介して、インバータ１４とイン
バータ１５とで構成される記憶回路１２が接続される。
なお、インバータ１３は、アドレス信号入力端子３への
負荷が大きくならないようにするために挿入されてい
る。即ち、アドレス信号入力端子３に、トランジスタサ
イズの大きなインバータで構成される記憶回路が直接接
続するよりも、トランジスタサイズの小さいインバータ
を接続する方が、アドレス信号入力端子３への負荷が小
さい。記憶回路１２によって記憶保持されたアドレス信
号は、アドレス信号出力端子１１から出力される。記憶
回路１２は、アドレス信号を記憶保持する機能を有すれ
ばよいので、図１１に示す回路構成に限られない。
３からインバータ１３を介して、インバータ１４とイン
バータ１５とで構成される記憶回路１２が接続される。
なお、インバータ１３は、アドレス信号入力端子３への
負荷が大きくならないようにするために挿入されてい
る。即ち、アドレス信号入力端子３に、トランジスタサ
イズの大きなインバータで構成される記憶回路が直接接
続するよりも、トランジスタサイズの小さいインバータ
を接続する方が、アドレス信号入力端子３への負荷が小
さい。記憶回路１２によって記憶保持されたアドレス信
号は、アドレス信号出力端子１１から出力される。記憶
回路１２は、アドレス信号を記憶保持する機能を有すれ
ばよいので、図１１に示す回路構成に限られない。
【００５９】［第４実施例］図１２（１）及び図１２
（２）は、本発明の第４実施例を示す。
（２）は、本発明の第４実施例を示す。
【００６０】本発明の第４実施例は、内部回路にてパル
ス幅の広いパルス信号を必要とする場合を示すものであ
る。
ス幅の広いパルス信号を必要とする場合を示すものであ
る。
【００６１】信号入力部１とパルス信号生成部２とは、
図４に示す信号入力部とパルス信号生成部と同じ構成で
ある。そのため、図４に示す本発明の第１実施例と同様
に、アドレス信号が入力されてから内部回路に供給され
るパルス信号が生成されるまでの間に、１個のセットア
ップ時間を必要とするだけであり、アドレス信号入力か
らパルス信号生成までに要する時間を短縮することがで
きる。
図４に示す信号入力部とパルス信号生成部と同じ構成で
ある。そのため、図４に示す本発明の第１実施例と同様
に、アドレス信号が入力されてから内部回路に供給され
るパルス信号が生成されるまでの間に、１個のセットア
ップ時間を必要とするだけであり、アドレス信号入力か
らパルス信号生成までに要する時間を短縮することがで
きる。
【００６２】内部回路にてパルス幅の広いパルス信号を
必要とする場合には、本発明の第１実施例においてパル
ス幅の広い内部用クロック信号を使用すればよい。しか
しながら、アドレス信号のホールド時間が短い場合に
は、パルス幅の広い内部用クロック信号を使用すること
ができない。アドレス信号のホールド時間にあわせてク
ロック信号を発生さなければならないからである。そこ
で、本発明の第４実施例は、パルス信号生成部でパルス
信号を発生させた後に、パルス信号のパルス幅を調整し
て、パルス幅の広いパルス信号を生成するようにしてい
る。
必要とする場合には、本発明の第１実施例においてパル
ス幅の広い内部用クロック信号を使用すればよい。しか
しながら、アドレス信号のホールド時間が短い場合に
は、パルス幅の広い内部用クロック信号を使用すること
ができない。アドレス信号のホールド時間にあわせてク
ロック信号を発生さなければならないからである。そこ
で、本発明の第４実施例は、パルス信号生成部でパルス
信号を発生させた後に、パルス信号のパルス幅を調整し
て、パルス幅の広いパルス信号を生成するようにしてい
る。
【００６３】図１２（１）においては、パルス信号生成
部２から出力されるパルス信号は、遅延回路１２とＮＡ
ＮＤ回路１３とによって構成されるストレッチ回路１１
又は遅延回路１５とＮＡＮＤ回路１６とによって構成さ
れるストレッチ回路１４を介して内部回路に供給され
る。ストレッチ回路１１では、パルス信号が、ＮＡＮＤ
回路１３の一方の入力端子にそのまま供給されるととも
に、遅延回路１２を介してＮＡＮＤ回路１３の他方の入
力端子に供給される。ストレッチ回路１４では、パルス
信号が、ＮＡＮＤ回路１６の一方の入力端子にそのまま
供給されるとともに、遅延回路１５を介してＮＡＮＤ回
路１６の他方の入力端子に供給される。ストレッチ回路
１１及びストレッチ回路１４の出力は、それぞれ出力端
子５及び出力端子６から出力され、内部回路に供給され
る。
部２から出力されるパルス信号は、遅延回路１２とＮＡ
ＮＤ回路１３とによって構成されるストレッチ回路１１
又は遅延回路１５とＮＡＮＤ回路１６とによって構成さ
れるストレッチ回路１４を介して内部回路に供給され
る。ストレッチ回路１１では、パルス信号が、ＮＡＮＤ
回路１３の一方の入力端子にそのまま供給されるととも
に、遅延回路１２を介してＮＡＮＤ回路１３の他方の入
力端子に供給される。ストレッチ回路１４では、パルス
信号が、ＮＡＮＤ回路１６の一方の入力端子にそのまま
供給されるとともに、遅延回路１５を介してＮＡＮＤ回
路１６の他方の入力端子に供給される。ストレッチ回路
１１及びストレッチ回路１４の出力は、それぞれ出力端
子５及び出力端子６から出力され、内部回路に供給され
る。
【００６４】図１３にストレッチ回路の原理を示す。
【００６５】図１２（１）において、ａは、パルス信号
がそのまま供給されるＮＡＮＤ回路１３の一方の入力ノ
ードであり、ｂは、パルス信号が遅延されて供給される
ＮＡＮＤ回路１３の他方の入力ノードであり、ｃは、Ｎ
ＡＮＤ回路１３の出力のノードである。ノードａ又はノ
ードｂの少なくとも何れか一方がロウレベルのときにノ
ードｃはハイレベルとなり、それ以外ではノードｃはロ
ウレベルとなる。パルス信号のパルス幅と遅延時間とを
足した分の間だけノードａ又はノードｂの少なくとも何
れか一方がロウレベルとなり、パルス信号のパルス幅と
遅延時間とを足した分のパルス幅を有するパルス信号が
ノードｃに生成される。遅延回路を入力信号の論理がそ
のまま出力されるように構成すれば、このように、パル
ス信号のパルス幅と遅延時間とを足した分のパルス幅を
有するパルス信号を生成することができる。
がそのまま供給されるＮＡＮＤ回路１３の一方の入力ノ
ードであり、ｂは、パルス信号が遅延されて供給される
ＮＡＮＤ回路１３の他方の入力ノードであり、ｃは、Ｎ
ＡＮＤ回路１３の出力のノードである。ノードａ又はノ
ードｂの少なくとも何れか一方がロウレベルのときにノ
ードｃはハイレベルとなり、それ以外ではノードｃはロ
ウレベルとなる。パルス信号のパルス幅と遅延時間とを
足した分の間だけノードａ又はノードｂの少なくとも何
れか一方がロウレベルとなり、パルス信号のパルス幅と
遅延時間とを足した分のパルス幅を有するパルス信号が
ノードｃに生成される。遅延回路を入力信号の論理がそ
のまま出力されるように構成すれば、このように、パル
ス信号のパルス幅と遅延時間とを足した分のパルス幅を
有するパルス信号を生成することができる。
【００６６】図１２（２）に、遅延回路１２及び遅延回
路１５の一例が示す。図１２（２）においては、インバ
ータが４個、縦属接続されているが、上述したように遅
延回路においては入力信号が論理が反転されないでその
まま出力されればよいので、図１２（２）に示す回路構
成に限られることはない。インバータが４個ではない偶
数個、縦属接続されていてもよい。このように、ストレ
ッチ回路を使用すると、パルス信号のパルス幅とパルス
信号を遅延させた時間とを足した分のパルス幅を有する
パルス信号を生成することができる。
路１５の一例が示す。図１２（２）においては、インバ
ータが４個、縦属接続されているが、上述したように遅
延回路においては入力信号が論理が反転されないでその
まま出力されればよいので、図１２（２）に示す回路構
成に限られることはない。インバータが４個ではない偶
数個、縦属接続されていてもよい。このように、ストレ
ッチ回路を使用すると、パルス信号のパルス幅とパルス
信号を遅延させた時間とを足した分のパルス幅を有する
パルス信号を生成することができる。
【００６７】なお、通常、駆動能力を高めるため、パル
ス信号を生成した後にパルス信号に対してバッファリン
グを行う。例えば、パルス信号は、インバータ等の回路
素子をトランジスタサイズを大きくしながら直列に接続
した回路を介して内部回路に供給される。ストレッチ回
路を構成する遅延回路及びＮＡＮＤ回路を、直列接続さ
れた回路素子の一部とし又は直列接続された回路素子の
間に挿入すれば、パルス幅を伸長するためのストレッチ
回路は、信号伝搬の遅延を増加させるものではなくな
る。
ス信号を生成した後にパルス信号に対してバッファリン
グを行う。例えば、パルス信号は、インバータ等の回路
素子をトランジスタサイズを大きくしながら直列に接続
した回路を介して内部回路に供給される。ストレッチ回
路を構成する遅延回路及びＮＡＮＤ回路を、直列接続さ
れた回路素子の一部とし又は直列接続された回路素子の
間に挿入すれば、パルス幅を伸長するためのストレッチ
回路は、信号伝搬の遅延を増加させるものではなくな
る。
【００６８】［第５実施例］図１４は、本発明の第５実
施例を示す。
施例を示す。
【００６９】本発明の第５実施例は、本発明の第４実施
例と同様に、内部回路にてパルス幅の広いパルス信号を
必要とする場合を示すものである。
例と同様に、内部回路にてパルス幅の広いパルス信号を
必要とする場合を示すものである。
【００７０】本発明の第５実施例は、図４に示す本発明
の第１実施例と同様に、アドレス信号を入力してパルス
信号を生成し該パルス信号を内部回路に供給するメイン
パス上において、アドレス信号を記憶保持する記憶回路
を有さない。そのため、アドレス信号が入力されてから
内部回路に供給するパルス信号が生成されるまでの間に
１個のセットアップ時間を必要とするだけであり、アド
レス信号入力からパルス信号生成までに要する時間を短
縮することができる。
の第１実施例と同様に、アドレス信号を入力してパルス
信号を生成し該パルス信号を内部回路に供給するメイン
パス上において、アドレス信号を記憶保持する記憶回路
を有さない。そのため、アドレス信号が入力されてから
内部回路に供給するパルス信号が生成されるまでの間に
１個のセットアップ時間を必要とするだけであり、アド
レス信号入力からパルス信号生成までに要する時間を短
縮することができる。
【００７１】しかしながら、本発明の第４実施例におい
ては、パルス信号生成後にストレッチ回路を使用して、
パルス信号のパルス幅の伸長を行っている。これに対し
て、本発明の第５実施例においては、パルス信号生成部
の構成を本発明の第４実施例のパルス信号生成部とは異
ならせて、パルス信号生成部にてパルス幅の広いパルス
信号を生成するものである。
ては、パルス信号生成後にストレッチ回路を使用して、
パルス信号のパルス幅の伸長を行っている。これに対し
て、本発明の第５実施例においては、パルス信号生成部
の構成を本発明の第４実施例のパルス信号生成部とは異
ならせて、パルス信号生成部にてパルス幅の広いパルス
信号を生成するものである。
【００７２】図１４において、信号入力部１は、図４に
示す信号入力部と同じ構成である。信号入力部１から出
力されるアドレス信号Ａ及び反転アドレス信号／Ａは、
パルス信号生成部２に供給される。
示す信号入力部と同じ構成である。信号入力部１から出
力されるアドレス信号Ａ及び反転アドレス信号／Ａは、
パルス信号生成部２に供給される。
【００７３】パルス信号生成部２は、２つの回路によっ
て構成される。第１の回路１０においては、第１のＰチ
ャネルトランジスタ１２と第１のＮチャネルトランジス
タ１３と第２のＮチャネルトランジスタ１４とが直列に
接続され、第１のＰチャネルトランジスタ１２のソース
が高電位電源（Ｖｄｄ）に接続され、第２のＮチャネル
トランジスタ１４のソースが低電位電源（Ｖｓｓ）に接
続されている。第２の回路１１においては、第２のＰチ
ャネルトランジスタ１５と第３のＮチャネルトランジス
タ１６と第４のＮチャネルトランジスタ１７とが直列に
接続され、第２のＰチャネルトランジスタ１５のソース
が高電位電源（Ｖｄｄ）に接続され、第４のＮチャネル
トランジスタ１７のソースが低電位電源（Ｖｓｓ）に接
続されている。
て構成される。第１の回路１０においては、第１のＰチ
ャネルトランジスタ１２と第１のＮチャネルトランジス
タ１３と第２のＮチャネルトランジスタ１４とが直列に
接続され、第１のＰチャネルトランジスタ１２のソース
が高電位電源（Ｖｄｄ）に接続され、第２のＮチャネル
トランジスタ１４のソースが低電位電源（Ｖｓｓ）に接
続されている。第２の回路１１においては、第２のＰチ
ャネルトランジスタ１５と第３のＮチャネルトランジス
タ１６と第４のＮチャネルトランジスタ１７とが直列に
接続され、第２のＰチャネルトランジスタ１５のソース
が高電位電源（Ｖｄｄ）に接続され、第４のＮチャネル
トランジスタ１７のソースが低電位電源（Ｖｓｓ）に接
続されている。
【００７４】第１の回路１０の第２のＮチャネルトラン
ジスタ１４のゲートには、信号入力部１から反転アドレ
ス信号／Ａが供給され、第２の回路１１の第４のＮチャ
ネルトランジスタ１７のゲートには、信号入力部１から
アドレス信号Ａが供給される。第１の回路１０の第１の
Ｎチャネルトランジスタ１３のゲートと第２の回路１１
の第３のＮチャネルトランジスタ１６のゲートには、第
１の内部用クロック信号端子５から第１の内部用クロッ
ク信号ＩＣＫ１が供給される。第１の回路１０の第１の
Ｐチャネルトランジスタ１２のゲートと第２の回路１１
の第２のＰチャネルトランジスタ１５のゲートには、第
２の内部用クロック信号入力端子４から第２の内部用ク
ロック信号ＩＣＫ２が供給される。第１の回路１０の第
１のＰチャネルトランジスタ１２と第１のＮチャネルト
ランジスタ１３との接続部であるノードａに第１の回路
１０の出力端子６が接続され、第２の回路１１の第２の
Ｐチャネルトランジスタ１５と第３のＮチャネルトラン
ジスタ１６との接続部であるノードｂに第２の回路１１
の出力端子７が接続される。
ジスタ１４のゲートには、信号入力部１から反転アドレ
ス信号／Ａが供給され、第２の回路１１の第４のＮチャ
ネルトランジスタ１７のゲートには、信号入力部１から
アドレス信号Ａが供給される。第１の回路１０の第１の
Ｎチャネルトランジスタ１３のゲートと第２の回路１１
の第３のＮチャネルトランジスタ１６のゲートには、第
１の内部用クロック信号端子５から第１の内部用クロッ
ク信号ＩＣＫ１が供給される。第１の回路１０の第１の
Ｐチャネルトランジスタ１２のゲートと第２の回路１１
の第２のＰチャネルトランジスタ１５のゲートには、第
２の内部用クロック信号入力端子４から第２の内部用ク
ロック信号ＩＣＫ２が供給される。第１の回路１０の第
１のＰチャネルトランジスタ１２と第１のＮチャネルト
ランジスタ１３との接続部であるノードａに第１の回路
１０の出力端子６が接続され、第２の回路１１の第２の
Ｐチャネルトランジスタ１５と第３のＮチャネルトラン
ジスタ１６との接続部であるノードｂに第２の回路１１
の出力端子７が接続される。
【００７５】パルス信号生成部２で生成されるパルス信
号は、第１の回路１０の出力端子６及び第２の回路１１
の出力端子７から出力され、内部回路へと供給される。
号は、第１の回路１０の出力端子６及び第２の回路１１
の出力端子７から出力され、内部回路へと供給される。
【００７６】図１５は、図１４で示す回路において、ア
ドレス信号入力端子３に供給されるアドレス信号Ａがロ
ウレベルに変化する場合のタイミングチャートを示す。
ドレス信号入力端子３に供給されるアドレス信号Ａがロ
ウレベルに変化する場合のタイミングチャートを示す。
【００７７】図１５に示すタイミングチャートの基づい
て、図１４に示す回路の動作を説明する。
て、図１４に示す回路の動作を説明する。
【００７８】時刻ｔ０（アドレス信号Ａが変化する前
の状態） 第１の内部用クロック信号ＩＣＫ１と第２の内部用クロ
ック信号ＩＣＫ２とがロウレベルである。そのため、第
１の回路１０の第１のＰチャネルトランジスタ１２と第
２の回路１１の第２のＰチャネルトランジスタ１５とが
オンしており（導通しており）、第１の回路１０の第１
のＮチャネルトランジスタ１３と第２の回路１１の第３
のＮチャネルトランジスタ１６とがオフしている（導通
していない）。従って、第１の回路１０の出力端子６か
らの出力信号ＡＯと第２の回路１１の出力端子７からの
出力信号／ＡＯとは、ともにハイレベルとなる。
の状態） 第１の内部用クロック信号ＩＣＫ１と第２の内部用クロ
ック信号ＩＣＫ２とがロウレベルである。そのため、第
１の回路１０の第１のＰチャネルトランジスタ１２と第
２の回路１１の第２のＰチャネルトランジスタ１５とが
オンしており（導通しており）、第１の回路１０の第１
のＮチャネルトランジスタ１３と第２の回路１１の第３
のＮチャネルトランジスタ１６とがオフしている（導通
していない）。従って、第１の回路１０の出力端子６か
らの出力信号ＡＯと第２の回路１１の出力端子７からの
出力信号／ＡＯとは、ともにハイレベルとなる。
【００７９】時刻ｔ１（アドレス信号Ａがロウレベル
に変化した状態） アドレス信号Ａがハイレベルからロウレベルに変化す
る。第１の回路１０の第２のＮチャネルトランジスタ１
４のゲートにはハイレベルである反転アドレス信号／Ａ
が供給され、第１の回路１０の第２のＮチャネルトラン
ジスタ１４はオンする。第２の回路１１の第４のＮチャ
ネルトランジスタ１７のゲートにはロウレベルであるア
ドレス信号Ａが供給され、第２の回路１１の第４のＮチ
ャネルトランジスタ１７はオフする。しかしながら、第
１の内部用クロック信号ＩＣＫ１と第２の内部用クロッ
ク信号ＩＣＫ２とに変化がないため、第１の回路１０の
出力端子６からの出力信号ＡＯと第２の回路１１の出力
端子７からの出力信号／ＡＯとはともにハイレベルを維
持する。
に変化した状態） アドレス信号Ａがハイレベルからロウレベルに変化す
る。第１の回路１０の第２のＮチャネルトランジスタ１
４のゲートにはハイレベルである反転アドレス信号／Ａ
が供給され、第１の回路１０の第２のＮチャネルトラン
ジスタ１４はオンする。第２の回路１１の第４のＮチャ
ネルトランジスタ１７のゲートにはロウレベルであるア
ドレス信号Ａが供給され、第２の回路１１の第４のＮチ
ャネルトランジスタ１７はオフする。しかしながら、第
１の内部用クロック信号ＩＣＫ１と第２の内部用クロッ
ク信号ＩＣＫ２とに変化がないため、第１の回路１０の
出力端子６からの出力信号ＡＯと第２の回路１１の出力
端子７からの出力信号／ＡＯとはともにハイレベルを維
持する。
【００８０】時刻ｔ２（第１の内部用クロック信号Ｉ
ＣＫ１と第１の内部用クロック信号ＩＣＫ２とがともに
ハイレベルに変化した状態） 第１の内部用クロック信号ＩＣＫ１と第２の内部用クロ
ック信号ＩＣＫ２とがハイレベルである。そのため、第
１の回路１０の第１のＰチャネルトランジスタ１２と第
２の回路１１の第２のＰチャネルトランジスタ１５とが
ともにオフし、第１の回路１０の第１のＮチャネルトラ
ンジスタ１３と第２の回路１１の第３のＮチャネルトラ
ンジスタ１６とがオンする。このとき、第１の回路１０
の第２のＮチャネルトランジスタ１４はオンしており、
第２の回路１１の第４のＮチャネルトランジスタ１７オ
フしている。従って、第１の回路１０の出力端子６から
の出力信号ＡＯはロウレベルに引き下げられるが、
第２の回路１１の出力端子７からの出力信号／ＡＯはハ
イレベルを維持する。
ＣＫ１と第１の内部用クロック信号ＩＣＫ２とがともに
ハイレベルに変化した状態） 第１の内部用クロック信号ＩＣＫ１と第２の内部用クロ
ック信号ＩＣＫ２とがハイレベルである。そのため、第
１の回路１０の第１のＰチャネルトランジスタ１２と第
２の回路１１の第２のＰチャネルトランジスタ１５とが
ともにオフし、第１の回路１０の第１のＮチャネルトラ
ンジスタ１３と第２の回路１１の第３のＮチャネルトラ
ンジスタ１６とがオンする。このとき、第１の回路１０
の第２のＮチャネルトランジスタ１４はオンしており、
第２の回路１１の第４のＮチャネルトランジスタ１７オ
フしている。従って、第１の回路１０の出力端子６から
の出力信号ＡＯはロウレベルに引き下げられるが、
第２の回路１１の出力端子７からの出力信号／ＡＯはハ
イレベルを維持する。
【００８１】時刻ｔ３（第１の内部用クロック信号Ｉ
ＣＫ１のみがロウレベルに変化した状態） 第１の内部用クロック信号ＩＣＫ１がロウレベルであ
り、第２の内部用クロック信号ＩＣＫ２がハイレベルで
ある。第１の回路１０の第１のＮチャネルトランジスタ
１３と第２の回路１１の第３のＮチャネルトランジスタ
１６とがともにオフする。このため、第１の回路１０の
出力端子６からの出力信号ＡＯと第２の回路１１の出力
端子７からの出力信号／ＡＯとは時刻ｔ２における信号
レベル、即ち、出力信号ＡＯはロウレベルを出力信号／
ＡＯはハイレベルをそれぞれ維持する。このとき、第１
の回路１０のノードａと第２の回路１１のノードｂとは
ともに、高電位電源（Ｖｄｄ）と低電位電源（Ｖｓｓ）
とから切り離された状態（フローティング状態）となる
が、フローティング状態である時間は短いので問題とは
ならない（例えば、内部パルス幅が１ｎｓ程度であるな
らば問題は生じない）。しかしながら、より広いパルス
幅を必要とする場合には、フローティング状態とならな
いようにするために、 第１の回路１０の出力端子６
と第２の回路１１の出力端子７とのそれぞれに、 図
１６に示す回路を接続すればよい。図１６（１）から図
１６（８）に示す 回路は、ラッチ回路（記憶回路）
である。これらの回路は、パルス信号生成 部から出
力されるフローティング状態にある信号をフローティン
グ状態にな い信号に修正する働きをする。本発明の
第４実施例で述べたように、パルス 信号にはバッフ
ァリングがなされる（例えば、パルス信号は、インバー
タ等 の回路素子をトランジスタサイズを大きくしな
がら直列に接続した回路を介 して内部回路に供給さ
れる）。挿入する回路をバッファリング内に挿入すれ
ば（例えば、直列接続された回路素子の間に挿入すれ
ば）、挿入する回路は 信号伝搬の遅延を増加させる
ものではなくなる。なお、図１６に示す回路を 挿入
しなくても、第１の回路１０の出力端子６と第２の回路
１１の出力端子 ７とのそれぞれに、駆動能力の弱い
常時オンするトランジスタや容量などを 付加するこ
とによっても、フローティング状態を回避することがで
きる。
ＣＫ１のみがロウレベルに変化した状態） 第１の内部用クロック信号ＩＣＫ１がロウレベルであ
り、第２の内部用クロック信号ＩＣＫ２がハイレベルで
ある。第１の回路１０の第１のＮチャネルトランジスタ
１３と第２の回路１１の第３のＮチャネルトランジスタ
１６とがともにオフする。このため、第１の回路１０の
出力端子６からの出力信号ＡＯと第２の回路１１の出力
端子７からの出力信号／ＡＯとは時刻ｔ２における信号
レベル、即ち、出力信号ＡＯはロウレベルを出力信号／
ＡＯはハイレベルをそれぞれ維持する。このとき、第１
の回路１０のノードａと第２の回路１１のノードｂとは
ともに、高電位電源（Ｖｄｄ）と低電位電源（Ｖｓｓ）
とから切り離された状態（フローティング状態）となる
が、フローティング状態である時間は短いので問題とは
ならない（例えば、内部パルス幅が１ｎｓ程度であるな
らば問題は生じない）。しかしながら、より広いパルス
幅を必要とする場合には、フローティング状態とならな
いようにするために、 第１の回路１０の出力端子６
と第２の回路１１の出力端子７とのそれぞれに、 図
１６に示す回路を接続すればよい。図１６（１）から図
１６（８）に示す 回路は、ラッチ回路（記憶回路）
である。これらの回路は、パルス信号生成 部から出
力されるフローティング状態にある信号をフローティン
グ状態にな い信号に修正する働きをする。本発明の
第４実施例で述べたように、パルス 信号にはバッフ
ァリングがなされる（例えば、パルス信号は、インバー
タ等 の回路素子をトランジスタサイズを大きくしな
がら直列に接続した回路を介 して内部回路に供給さ
れる）。挿入する回路をバッファリング内に挿入すれ
ば（例えば、直列接続された回路素子の間に挿入すれ
ば）、挿入する回路は 信号伝搬の遅延を増加させる
ものではなくなる。なお、図１６に示す回路を 挿入
しなくても、第１の回路１０の出力端子６と第２の回路
１１の出力端子 ７とのそれぞれに、駆動能力の弱い
常時オンするトランジスタや容量などを 付加するこ
とによっても、フローティング状態を回避することがで
きる。
【００８２】時刻ｔ４（第２の内部用クロック信号Ｉ
ＣＫ２がロウレベルに変化した状態） 第２の内部用クロック信号ＩＣＫ２がロウレベルであ
る。そのため、第１の回路１０の第１のＰチャネルトラ
ンジスタ１２と第２の回路１１の第２のＰチャネルトラ
ンジスタ１５とがオンして、第１の回路１０の出力端子
６からの出力信号ＡＯと第２の回路１１の出力端子７か
らの出力信号／ＡＯとは、ともにハイレベルとなる。即
ち、に示す時刻ｔ０状態と同じ状態となる。
ＣＫ２がロウレベルに変化した状態） 第２の内部用クロック信号ＩＣＫ２がロウレベルであ
る。そのため、第１の回路１０の第１のＰチャネルトラ
ンジスタ１２と第２の回路１１の第２のＰチャネルトラ
ンジスタ１５とがオンして、第１の回路１０の出力端子
６からの出力信号ＡＯと第２の回路１１の出力端子７か
らの出力信号／ＡＯとは、ともにハイレベルとなる。即
ち、に示す時刻ｔ０状態と同じ状態となる。
【００８３】以上の回路動作を簡単に述べると以下のよ
うになる。
うになる。
【００８４】パルス信号生成部はリセット状態にある
（時刻ｔ０）。
（時刻ｔ０）。
【００８５】アドレス信号の変化がパルス信号生成部
に入力される（時刻ｔ１）。
に入力される（時刻ｔ１）。
【００８６】第１の内部用クロック信号ＩＣＫ１と第
２の内部用クロック信号ＩＣＫ２とをハイレベルにする
ことにより、パルス信号生成部においてアドレス信号の
変化に基づくパルス信号の生成を開始する。（時刻ｔ
２）。
２の内部用クロック信号ＩＣＫ２とをハイレベルにする
ことにより、パルス信号生成部においてアドレス信号の
変化に基づくパルス信号の生成を開始する。（時刻ｔ
２）。
【００８７】第１の内部用クロック信号ＩＣＫ１をロ
ウレベルにすることにより、フローティング状態を利用
して、アドレス信号の変化をパルス信号生成部内に保持
する（時刻ｔ３）。
ウレベルにすることにより、フローティング状態を利用
して、アドレス信号の変化をパルス信号生成部内に保持
する（時刻ｔ３）。
【００８８】第２の内部用クロック信号ＩＣＫ２をロ
ウレベルにすることにより、パルス信号生成部における
パルス信号の生成を終了し、リセット状態に戻る（時刻
ｔ４）。
ウレベルにすることにより、パルス信号生成部における
パルス信号の生成を終了し、リセット状態に戻る（時刻
ｔ４）。
【００８９】第１の内部用クロック信号ＩＣＫ１は、ア
ドレス信号の変化に基づいてパルス信号の生成を開始す
る役割を果たし、第２の内部用クロック信号ＩＣＫ２
は、パルス信号を出力する期間を調整する役割（パルス
信号のパルス幅を調整する役割）を果たす。従って、第
１の内部用クロック信号ＩＣＫ１においては、アドレス
信号の周期にあわせてパルス幅を設定し、第２の内部用
クロック信号ＩＣＫ２においては、内部回路に供給する
パルス信号のパルス幅にあわせてパルス幅を設定すれば
よい。
ドレス信号の変化に基づいてパルス信号の生成を開始す
る役割を果たし、第２の内部用クロック信号ＩＣＫ２
は、パルス信号を出力する期間を調整する役割（パルス
信号のパルス幅を調整する役割）を果たす。従って、第
１の内部用クロック信号ＩＣＫ１においては、アドレス
信号の周期にあわせてパルス幅を設定し、第２の内部用
クロック信号ＩＣＫ２においては、内部回路に供給する
パルス信号のパルス幅にあわせてパルス幅を設定すれば
よい。
【００９０】このように、本発明の第５実施例は、２個
の内部用クロック信号を利用して、内部回路に供給する
パルス幅の広いパルス信号を生成している。
の内部用クロック信号を利用して、内部回路に供給する
パルス幅の広いパルス信号を生成している。
【００９１】
【発明の効果】本発明によれば、入力信号をラッチ（記
憶保持）することなくパルス信号を生成する。そのた
め、入力信号をラッチ（記憶保持）するためのセットア
ップ時間が不要となり、アドレス信号入力からパルス信
号生成までに要する時間を短縮し、回路動作の高速化を
図ることができる。また、簡易な回路構成にてパルス信
号を生成することができ、回路規模の縮小化を図ること
ができる。
憶保持）することなくパルス信号を生成する。そのた
め、入力信号をラッチ（記憶保持）するためのセットア
ップ時間が不要となり、アドレス信号入力からパルス信
号生成までに要する時間を短縮し、回路動作の高速化を
図ることができる。また、簡易な回路構成にてパルス信
号を生成することができ、回路規模の縮小化を図ること
ができる。
【００９２】［付記］以上の説明に関して更に以下の項
を開示する。 （１）入力信号が入力され該入力信号又は該入力信号の
反転信号を記憶保持することなく出力する信号入力部
と、前記信号入力部から出力される信号と第１のクロッ
ク信号とに基づいて内部回路へ供給するパルス信号を生
成するパルス信号生成部とを有することを特徴とする半
導体集積回路。 （２）入力信号が入力され該入力信号を反転させ又は反
転させないで出力する信号入力部と、前記信号入力部か
ら出力される信号と第１のクロック信号とに基づいて内
部回路へ供給するパルス信号を生成するパルス信号生成
部と、が順次接続された経路上において、前記経路上に
入力信号又は反転入力信号を記憶保持する回路を有さな
いことを特徴とする半導体集積回路。 （３）（１）又は（２）に記載の半導体集積回路におい
ては、入力信号又は該入力信号の反転信号をパルス信号
生成部に取り込むための１つのセットアップ時間を要す
ることを特徴とする。 （４）（１）又は（２）に記載の半導体集積回路におい
ては、前記パルス信号生成部は前記信号入力部から出力
される信号と前記第１のクロック信号とが供給されるゲ
ート回路から構成されていることを特徴とする。 （５）（１）、（２）、（３）又は（４）に記載の半導
体集積回路においては、第２のクロック信号のパルス幅
を狭くして前記第１のクロック信号として前記パルス信
号生成部に供給するチョッパ回路を有することを特徴と
する。 （６）（５）に記載の半導体集積回路においては、前記
チョッパ回路は、前記第２のクロック信号と該第２のク
ロック信号を遅延させた信号とが供給されるゲート回路
から構成されていることを特徴とする。 （７）（６）に記載の半導体集積回路においては、前記
チョッパ回路は、前記第２のクロック信号を遅延させる
遅延回路を有し、前記遅延回路は前記第２のクロック信
号を反転させて出力することを特徴とする。 （８）（１）、（２）、（３）又は（４）に記載の半導
体集積回路においては、前記パルス信号生成部から出力
されるパルス信号のパルス幅を広くして出力するストレ
ッチ回路を有することを特徴とする。 （９）（８）に記載の半導体集積回路においては、前記
ストレッチ回路は、前記パルス信号と該パルス信号を遅
延させた信号とが供給されるゲート回路から構成されて
いることを特徴とする。 （１０）（８）に記載の半導体集積回路においては、前
記ストレッチ回路は、前記パルス信号を遅延させる遅延
回路を有し、前記遅延回路は前記パルス信号を反転させ
ずに出力することを特徴とする。 （１１）入力信号が入力され該入力信号又は該入力信号
の反転信号を記憶保持することなく出力する信号入力部
と、前記信号入力部から出力される信号と第１のクロッ
ク信号と第３のクロック信号とに基づいて内部回路へ供
給するパルス信号を生成するパルス信号生成部とを有す
ることを特徴とする半導体集積回路。 （１２）（１１）に記載の半導体集積回路においては、
前記パルス信号生成部は、前記第１のクロック信号に基
づいて前記パルス信号の生成を開始し、前記第３のクロ
ック信号に基づいて前記パルス信号のパルス幅を調整す
ることを特徴とする。 （１３）（１１）又は（１２）に記載の半導体集積回路
においては、前記パルス信号生成部は、前記入力信号、
前記第１のクロック信号又は前記第３のクロック信号の
少なくとも何れか一つが供給されるゲート回路で構成さ
れていることを特徴とする （１４）（１３）に記載の半導体集積回路においては、
前記ゲート回路は、前記入力信号がゲートに供給される
第１のトランジスタと、前記第１のクロック信号がゲー
トに供給される第２のトランジスタと、前記第３のクロ
ック信号がゲートに供給される第３のトランジスタと、
が直列に接続されていることを特徴とする。 （１５）（１３）又は（１４）に記載の半導体集積回路
においては、前記ゲート回路のフローティング状態を利
用してパルス信号のパルス幅を調整することを特徴とす
る。 （１６）（１１）、（１２）、（１３）、（１４）又は
（１５）に記載の半導体集積回路においては、前記パル
ス信号生成部の出力部にフローティング状態の伝搬を防
止する回路又は容量が付加されていることを特徴とす
る。 （１７）（１）、（２）、（３）、（４）、（５）、
（６）、（７）、（８）、（９）、（１０）、（１
１）、（１２）、（１３）、（１４）、（１５）又は
（１６）に記載の半導体集積回路においては、前記入力
信号を記憶保持する記憶回路が、前記入力信号が入力さ
れ該入力信号に基づいて内部回路に供給されるパルス信
号が生成される経路上以外の位置に配置されていること
を特徴とする。 （１８）（１）、（２）又は（１１）に記載の半導体集
積回路が搭載されたメモリであることを特徴とする。 （１９）入力信号が入力され該入力信号又は該入力信号
の反転信号を記憶保持することなく出力する信号入力工
程と、前記出力される信号を第１のクロック信号に基づ
いて内部回路へ供給するパルス信号を生成するパルス信
号生成工程とを有することを特徴とするパルス信号生成
方法。。 （２０）入力信号が入力され該入力信号又は該入力信号
の反転信号を記憶保持することなく出力する信号入力工
程と、前記出力される信号を第１のクロック信号と第３
のクロック信号とに基づいて内部回路へ供給するパルス
信号を生成するパルス信号生成工程とを有することを特
徴とする半導体集積回路。
を開示する。 （１）入力信号が入力され該入力信号又は該入力信号の
反転信号を記憶保持することなく出力する信号入力部
と、前記信号入力部から出力される信号と第１のクロッ
ク信号とに基づいて内部回路へ供給するパルス信号を生
成するパルス信号生成部とを有することを特徴とする半
導体集積回路。 （２）入力信号が入力され該入力信号を反転させ又は反
転させないで出力する信号入力部と、前記信号入力部か
ら出力される信号と第１のクロック信号とに基づいて内
部回路へ供給するパルス信号を生成するパルス信号生成
部と、が順次接続された経路上において、前記経路上に
入力信号又は反転入力信号を記憶保持する回路を有さな
いことを特徴とする半導体集積回路。 （３）（１）又は（２）に記載の半導体集積回路におい
ては、入力信号又は該入力信号の反転信号をパルス信号
生成部に取り込むための１つのセットアップ時間を要す
ることを特徴とする。 （４）（１）又は（２）に記載の半導体集積回路におい
ては、前記パルス信号生成部は前記信号入力部から出力
される信号と前記第１のクロック信号とが供給されるゲ
ート回路から構成されていることを特徴とする。 （５）（１）、（２）、（３）又は（４）に記載の半導
体集積回路においては、第２のクロック信号のパルス幅
を狭くして前記第１のクロック信号として前記パルス信
号生成部に供給するチョッパ回路を有することを特徴と
する。 （６）（５）に記載の半導体集積回路においては、前記
チョッパ回路は、前記第２のクロック信号と該第２のク
ロック信号を遅延させた信号とが供給されるゲート回路
から構成されていることを特徴とする。 （７）（６）に記載の半導体集積回路においては、前記
チョッパ回路は、前記第２のクロック信号を遅延させる
遅延回路を有し、前記遅延回路は前記第２のクロック信
号を反転させて出力することを特徴とする。 （８）（１）、（２）、（３）又は（４）に記載の半導
体集積回路においては、前記パルス信号生成部から出力
されるパルス信号のパルス幅を広くして出力するストレ
ッチ回路を有することを特徴とする。 （９）（８）に記載の半導体集積回路においては、前記
ストレッチ回路は、前記パルス信号と該パルス信号を遅
延させた信号とが供給されるゲート回路から構成されて
いることを特徴とする。 （１０）（８）に記載の半導体集積回路においては、前
記ストレッチ回路は、前記パルス信号を遅延させる遅延
回路を有し、前記遅延回路は前記パルス信号を反転させ
ずに出力することを特徴とする。 （１１）入力信号が入力され該入力信号又は該入力信号
の反転信号を記憶保持することなく出力する信号入力部
と、前記信号入力部から出力される信号と第１のクロッ
ク信号と第３のクロック信号とに基づいて内部回路へ供
給するパルス信号を生成するパルス信号生成部とを有す
ることを特徴とする半導体集積回路。 （１２）（１１）に記載の半導体集積回路においては、
前記パルス信号生成部は、前記第１のクロック信号に基
づいて前記パルス信号の生成を開始し、前記第３のクロ
ック信号に基づいて前記パルス信号のパルス幅を調整す
ることを特徴とする。 （１３）（１１）又は（１２）に記載の半導体集積回路
においては、前記パルス信号生成部は、前記入力信号、
前記第１のクロック信号又は前記第３のクロック信号の
少なくとも何れか一つが供給されるゲート回路で構成さ
れていることを特徴とする （１４）（１３）に記載の半導体集積回路においては、
前記ゲート回路は、前記入力信号がゲートに供給される
第１のトランジスタと、前記第１のクロック信号がゲー
トに供給される第２のトランジスタと、前記第３のクロ
ック信号がゲートに供給される第３のトランジスタと、
が直列に接続されていることを特徴とする。 （１５）（１３）又は（１４）に記載の半導体集積回路
においては、前記ゲート回路のフローティング状態を利
用してパルス信号のパルス幅を調整することを特徴とす
る。 （１６）（１１）、（１２）、（１３）、（１４）又は
（１５）に記載の半導体集積回路においては、前記パル
ス信号生成部の出力部にフローティング状態の伝搬を防
止する回路又は容量が付加されていることを特徴とす
る。 （１７）（１）、（２）、（３）、（４）、（５）、
（６）、（７）、（８）、（９）、（１０）、（１
１）、（１２）、（１３）、（１４）、（１５）又は
（１６）に記載の半導体集積回路においては、前記入力
信号を記憶保持する記憶回路が、前記入力信号が入力さ
れ該入力信号に基づいて内部回路に供給されるパルス信
号が生成される経路上以外の位置に配置されていること
を特徴とする。 （１８）（１）、（２）又は（１１）に記載の半導体集
積回路が搭載されたメモリであることを特徴とする。 （１９）入力信号が入力され該入力信号又は該入力信号
の反転信号を記憶保持することなく出力する信号入力工
程と、前記出力される信号を第１のクロック信号に基づ
いて内部回路へ供給するパルス信号を生成するパルス信
号生成工程とを有することを特徴とするパルス信号生成
方法。。 （２０）入力信号が入力され該入力信号又は該入力信号
の反転信号を記憶保持することなく出力する信号入力工
程と、前記出力される信号を第１のクロック信号と第３
のクロック信号とに基づいて内部回路へ供給するパルス
信号を生成するパルス信号生成工程とを有することを特
徴とする半導体集積回路。
【図１】従来の半導体集積回路を示す図である。
【図２】従来の半導体集積回路の動作のタイミングチャ
ートを示す図である。
ートを示す図である。
【図３】ＳＲＡＭのブロック図を示す図である。
【図４】本発明の第１実施例（１）を示す図である。
【図５】本発明の第１実施例（２）を示す図である。
【図６】本発明の第１実施例（３）を示す図である。
【図７】本発明の第１実施例（４）を示す図である。
【図８】本発明の第２実施例（１）を示す図である。
【図９】本発明の第２実施例（２）を示す図である。
【図１０】本発明の第２実施例（３）を示す図である。
【図１１】本発明の第３実施例を示す図である。
【図１２】本発明の第４実施例（１）を示す図である。
【図１３】本発明の第４実施例（２）を示す図である。
【図１４】本発明の第５実施例（１）を示す図である。
【図１５】本発明の第５実施例（２）を示す図である。
【図１６】本発明の第５実施例（３）を示す図である。
１ 信号入力部 ２ パルス信号生成部 ３ アドレス信号入力端子 ４ 内部用クロック信号端子
Claims (4)
- 【請求項１】入力信号が入力され該入力信号又は該入力
信号の反転信号を記憶保持することなく出力する信号入
力部と、 前記信号入力部から出力される信号と第１のクロック信
号とに基づいて内部回路へ供給するパルス信号を生成す
るパルス信号生成部とを有することを特徴とする半導体
集積回路。 - 【請求項２】入力信号が入力され該入力信号を反転させ
又は反転させないで出力する信号入力部と、 前記信号入力部から出力される信号と第１のクロック信
号とに基づいて内部回路へ供給するパルス信号を生成す
るパルス信号生成部と、 が順次接続された経路上において、 前記経路上に入力信号又は反転入力信号を記憶保持する
回路を有さないことを特徴とする半導体集積回路。 - 【請求項３】入力信号が入力され該入力信号又は該入力
信号の反転信号を記憶保持することなく出力する信号入
力部と、 前記信号入力部から出力される信号と第１のクロック信
号と第３のクロック信号とに基づいて内部回路へ供給す
るパルス信号を生成するパルス信号生成部とを有するこ
とを特徴とする半導体集積回路。 - 【請求項４】入力信号又は該入力信号の反転信号をパル
ス信号生成部に取り込むための１つのセットアップ時間
を要することを特徴とする請求項１、請求項２又は請求
項３に記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28062099A JP2001101870A (ja) | 1999-09-30 | 1999-09-30 | 半導体集積回路 |
| US09/644,549 US6369615B1 (en) | 1999-09-30 | 2000-08-24 | Semiconductor integrated circuit and pulse signal generating method |
| KR1020000053478A KR100692985B1 (ko) | 1999-09-30 | 2000-09-08 | 반도체 집적 회로 및 펄스 신호 생성 방법 |
| DE10046413A DE10046413A1 (de) | 1999-09-30 | 2000-09-18 | Integrierte Halbleiterschaltung und Impulssignalerzeugungsverfahren |
| US10/067,237 US6653865B2 (en) | 1999-09-30 | 2002-02-07 | Semiconductor integrated circuit and pulse signal generating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28062099A JP2001101870A (ja) | 1999-09-30 | 1999-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001101870A true JP2001101870A (ja) | 2001-04-13 |
Family
ID=17627596
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28062099A Pending JP2001101870A (ja) | 1999-09-30 | 1999-09-30 | 半導体集積回路 |
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|---|---|
| US (2) | US6369615B1 (ja) |
| JP (1) | JP2001101870A (ja) |
| KR (1) | KR100692985B1 (ja) |
| DE (1) | DE10046413A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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