JP2001101861A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を縮小しつつ、使い勝手のよい多ポ
ート機能を実現した半導体記憶装置を提供する。 【解決手段】 １ポートのＲＡＭに対して、第１入力ポ
ートに供給されるクロック信号に対応した第１のクロッ
ク信号と、それより遅れたタイミングで第２のクロック
信号を形成し、第２入力ポートから供給されるクロック
信号により第３のクロック信号を形成し、上記第３のク
ロック信号に対応して上記第２の入力ポートのアドレス
端子とデータ入力端子から入力されたアドレス信号デー
タをそれぞれ第１と第２のラッチ回路に保持させるポー
ト拡張回路を設け、上記第１のクロック信号に対応して
上記第１入力ポートのアドレス端子を通して入力された
アドレス信号を上記ＲＡＭのアドレス端子に供給し、選
択されたメモリセルからの読み出し信号を上記データ出
力端子から送出させ、上記第２のクロック信号に対応し
て上記第１のラッチ回路に保持されたアドレス信号と、
上記第２のラッチ回路に保持された書き込みデータを上
記ＲＡＭのアドレス端子とデータ入力端子に供給して書
き込み動作を行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する利用分野】本発明は半導体記憶装置に関
し、例えば２ポートＲＡＭ（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】スタティック型メモリセルに２系統のワ
ード線及びビット線を設けて、２つのポートから上記メ
モリセルに対してアクセスするようにした２ポートＲＡ
Ｍがある。

【０００３】

【発明が解決しようとする課題】上記のような２ポート
ＲＡＭでは、メモリセルに対して２系統のアドレス選択
回路及びデータ入出力経路が必要になるため、回路規模
が大きくなるという問題を有する。そこで、本願発明者
等において、１ポートのＲＡＭを用い、２つの入力回路
をクロック信号に対応して時分割的に動作させて、等価
的に２ポートメモリとして動作させることを検討した。
しかし、このようにすると、２つのポートでのリードサ
イクルとライトサイクルの周期が異なる場合や、位相が
異なる場合には対応できなく使い勝手が悪いという問題
が生じる。

【０００４】この発明の目的は、回路規模を縮小しつ
つ、使い勝手のよい多ポート機能を実現した半導体記憶
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。１ポートのＲＡＭ（メモリ回路）に対
して、第１入力ポートに供給されるクロック信号に対応
して第１のクロック信号と、それより遅れたタイミング
で第２のクロック信号を形成し、第２入力ポートから供
給されるクロック信号により、第３のクロック信号を形
成し、上記第３のクロック信号に対応して上記第２の入
力ポートのアドレス端子から入力されたアドレス信号と
データ入力端子から入力された書き込みデータをそれぞ
れ取り込んで第１と第２のラッチ回路に保持させるポー
ト拡張回路を設け、上記第１のクロック信号に対応して
上記第１入力ポートのアドレス端子を通して入力された
アドレス信号を上記ＲＡＭのアドレス端子に供給し、選
択されたメモリセルからの読み出し信号を上記データ出
力端子から送出させ、上記第２のクロック信号に対応し
て上記第１のラッチ回路に保持されたアドレス信号と、
上記第２のラッチ回路に保持された書き込みデータを上
記ＲＡＭのアドレス端子とデータ入力端子に供給して書
き込み動作を行わせる。

【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。１ポートのＲＡＭ（メモリ回路）に対して、第１入
力ポートに供給されるクロック信号に対応して第１と第
２のクロック信号を発生させ、上記第２のクロック信号
に対応して上記第１入力ポートの第１アドレス端子から
供給されたアドレス信号を取り込んで第１のラッチ回路
に保持させ、第２入力ポートから供給されるクロック信
号により、第３のクロック信号とそれより遅れて発生さ
れる第４のクロック信号を形成し、上記第３のクロック
信号に対応して上記第２の入力ポートのアドレス端子の
アドレス信号とデータ入力端子の書き込みデータを第３
と第４のラッチ回路にそれぞれ保持させるポート拡張回
路を設け、上記第１のクロック信号に対応し、上記第４
のクロック信号が発生されないことを条件に上記第１の
ラッチ回路のアドレス信号を上記メモリ回路のアドレス
端子に供給して読み出し信号を出力させ、上記第４のク
ロック信号に対応して上記第２入力ポートの第３のラッ
チ回路に保持されたアドレス信号と、上記第４のラッチ
回路に保持された書き込みデータを上記メモリ回路のア
ドレス端子とデータ入力端子に供給して書き込み動作を
行わせる。

【０００７】

【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例のブロック図が示されている。図１
に示した半導体記憶装置は、ポート拡張回路と１ポート
ＲＡＭ（ランダム・アクセス・メモリ）とから構成され
る。特に制限されないが、上記ポート拡張回路と 1ポー
トＲＡＭとは、公知の半導体製造技術によって、単結晶
シリコンのような１個の半導体基板上において形成され
る。

【０００８】１ポートＲＡＭは、特に制限されないが、
１ないし複数からなるクロック信号端子と、複数のアド
レス信号端子及び複数のデータ入力端子Ｄｉｎ及び複数
のデータ出力端子Ｄｏｕｔを持つスタティック型ＲＡＭ
から構成される。つまり、上記クロック端子とアドレス
端子から供給される入力信号によりアクセスして複数の
メモリセルを選択して書き込み動作ならデータ入力端子
Ｄｉｎから書き込みデータを入力して選択されたメモリ
セルに書き込み、読み出し動作なら上記メモリセルに記
憶された記憶情報を上記データ出力端子から出力させ
る。

【０００９】上記１ポートＲＡＭを用いつつ、２つのポ
ートから同時にアクセスできるようにするためにポート
拡張回路が設けられる。この実施例では、ポート拡張回
路において、第１のポートに対応してクロック信号ＣＫ
Ａと、アドレス信号Ａ０とが割り当てられる。上記第１
のポートは読み出し用ポートとされる。第２のポートに
対応してクロック信号ＣＫＢとアドレス信号Ｂ０及びデ
ータ入力信号Ｄｉ０が割り当てられる。上記第２のポー
トは書き込み用ポートとされる。

【００１０】上記第１のポートのクロック信号ＣＫＡ
は、タイミング発生回路ＴＧ１に供給されて、タイミン
グ発生回路ＴＧ１では上記クロック信号ＣＫＡに対応し
て発生される第１のタイミング信号φＡ１と、それより
も少なくとも１メモリサイクル時間だけ遅れてた第２の
タイミング信号φＡ２を発生させる。上記第２のポート
のクロック信号ＣＫＢは、タイミング発生回路ＴＧ２に
供給される。タイミング発生回路ＴＧ２では、上記クロ
ック信号ＣＫＢに対応した第３のタイミング信号φＢ１
を発生させる。このタイミング信号φＢ１は、ラッチ回
路Ｌ１とＬ２に供給されて、上記アドレス信号Ｂ０と書
き込みデータＤｉｏの取り込みに利用される。

【００１１】上記第１と第２のタイミング信号φＡ１と
φＡ２は、オアゲート回路Ｇ１を通してタイミング信号
φＡ３として上記１ポートＲＡＭのクロック信号端子に
供給される。また、上記第１のポートに対応したアドレ
ス信号Ａ０は、上記タイミング信号φＡ１によりゲート
が制御されるアンドゲート回路Ｇ２により選択されてオ
アゲート回路Ｇ３を通して上記１ポートＲＡＭのアドレ
ス信号端子に供給される。これに対して、上記ラッチ回
路Ｌ１とＬ２に保持されたアドレス信号Ｂ０と書き込み
データＤｉｏとは、上記第２のタイミング信号φＡ２に
よりゲートが制御されるアンドゲート回路Ｇ４とＧ５を
通し、アドレス信号Ｂ０は更にオアゲート回路Ｇ３を通
して上記１ポートＲＡＭのアドレス信号端子及びデータ
入力端子Ｄｉｎにそれぞれ供給される。

【００１２】図２には、図１に示した半導体記憶装置の
動作の一例を説明するためのタイミング図が示されてい
る。上記２つのポートにおいて、同時にクロック信号Ｃ
ＫＡとＣＫＢとそれに対応してアドレス信号Ａ０，Ｂ０
と書き込みデータＤｉｏが入力された場合でも、上記第
１のタイミング信号φＡ１は、上記クロック信号ＣＫＡ
に対応して発生されるものであるため、それと同期して
入力されるアドレス信号Ａ０がアンドゲート回路Ｇ２を
通して優先的に取り込まれ、上記１ポートＲＡＭのアド
レス信号端子に供給される。それ故、１ポートＲＡＭで
は、タイミング信号φＡ１に対応して上記アドレス信号
Ａ０により選択されたメモリセルの記憶情報の読み出し
動作が実行され、データ出力端子Ｄｏｕｔからかかかる
読み出し信号Ｄｏａが出力される。

【００１３】上記タイミング発生回路ＴＧ１では、上記
タイミング信号φＡ１によるメモリサイクルの終了の後
に、タイミング信号φＡ２を発生させる。これにより、
かかるタイミング信号φＡ２に対応したメモリサイクル
では、タイミング信号φＡ３が発生されて上記１ポート
ＲＡＭのクロック信号端子に供給されるとともに、アン
ドゲート回路Ｇ４とＧ５がゲートを開くので、ラッチ回
路Ｌ１に保持されたアドレス信号Ｂ０と書き込み信号Ｄ
ｉｏも上記１ポートＲＡＭのアドレス信号端子及びデー
タ入力端子に供給される。したがって、上記タイミング
信号φＡ２に対応したメモリサイクルでは、上記アドレ
ス信号Ｂ０により選択されたメモリセルに上記書き込み
信号Ｄｉｏが書き込まれるものとなる。

【００１４】なお、引き続いてクロック信号ＣＫＡが供
給されて、それに同期して別のアドレス信号Ａ０が供給
されると、それに対応して選択されたメモリセルから読
み出し信号が出力される。このとき、クロック信号ＣＫ
Ｂが供給されない場合には、ラッチ回路Ｌ１とＬ２は、
前のサイクルで入力されたアドレス信号Ｂ０と書き込み
信号Ｄｉｏを保持している。したがって、上記タイミン
グ信号φＡ１に遅れて発生されるタイミング信号φＡ２
では、同じメモリセルが選択されて同じ書き込み信号が
入力される。つまり、実質的に無効な書き込み動作が行
われる。上記のような無駄な書き込み動作を停止させる
ために、タイミング発生回路ＴＧ１に、クロック信号Ｃ
ＫＢを入力し、書き込み動作を行わない場合は、タイミ
ング信号信号φＡ２の発生を停止させるようにするもの
であってもよい。

【００１５】図３には、この発明に係る半導体記憶装置
の他の一実施例のブロック図が示されている。前記同様
に半導体記憶装置は、ポート拡張回路と１ポートＲＡＭ
（ランダム・アクセス・メモリ）とから構成される。か
かるポート拡張回路と１ポートＲＡＭとは、公知の半導
体製造技術によって、単結晶シリコンのような１個の半
導体基板上において形成される。

【００１６】１ポートＲＡＭは、前記同様にクロック信
号端子と、アドレス信号端子及びデータ入力端子Ｄｉｎ
及びデータ出力端子Ｄｏｕｔを持つスタティック型ＲＡ
Ｍから構成される。上記１ポートＲＡＭを用いつつ、２
つのポートから同時にアクセスできるようにするために
ポート拡張回路が設けられる。第１のポートに対応して
クロック信号ＣＫＡと、アドレス信号Ａ０とが割り当て
られ、タイミング発生回路ＴＧ１とアドレス信号Ａ０を
保持するラッチ回路ＬＡが設けられる。

【００１７】この実施例のタイミング発生回路ＴＧ１
は、クロック信号ＣＫＡに対応した２つのタイミング信
号φＡ１とφＡ２を発生させる。これらのタイミング信
号φＡ１とφＡ２は、前記図１の実施例とは異なり、上
記クロック信号ＣＫＡに同期して発生されるものであ
り、タイミング信号φＡ１は１ポートＲＡＭのクロック
信号用とされ、タイミング信号φＡ２は、上記ラッチ回
路ＬＡのラッチ動作に用いられる。上記第１のポートは
前記同様に読み出し用ポートとされる。

【００１８】第２のポートに対応してクロック信号ＣＫ
Ｂとアドレス信号Ｂ０及びデータ入力信号Ｄｉ０が割り
当てられ、前記同様にラッチ回路Ｌ１とＬ２及びタイミ
ング発生回路ＴＧ２が設けられる。タイミング発生回路
ＴＧ２は、クロック信号ＣＫＢに対応した２つのタイミ
ング信号φＢ１とφＢ２を発生させる。これらのタイミ
ング信号φＢ１とφＢ２は、前記図１の実施例のタイミ
ング信号φＡ１とφＡ２と類似した関係とされ、タイミ
ング信号φＢ１がタイミング信号φＢ２に対して遅れて
発生される。タイミング信号φＢ１は１ポートＲＡＭの
クロック信号用及び２つのポートのアドレス切り換え信
号とされ、タイミング信号φＢ２は、上記ラッチ回路Ｌ
１とＬ２のラッチ動作に用いられる。上記第２のポート
は書き込み用ポートとされる。

【００１９】上記タイミング信号φＡ１とφＢ１は、オ
アゲート回路Ｇ１を通してタイミング信号φＡＢ１とし
て上記１ポートＲＡＭのクロック信号端子に供給され
る。また、上記第１のポートに対応したアドレス信号Ａ
０は、上記タイミング信号φＡ２によりラッチ回路ＬＡ
に取り込まれる。このラッチ回路ＬＡのアドレス信号Ａ
０は、タイミング信号φＡ１によりゲートが制御される
アンドゲート回路Ｇ２により選択され、かつ並列形態の
Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型Ｑ２
及びＰチャンネル型ＭＯＳＦＥＴＱ３とＮチャンネル型
ＭＯＳＦＥＴＱ４からなるＣＭＯＳ構成の切り換えスイ
ッチを介して上記１ポートＲＡＭのアドレス信号端子に
供給される。

【００２０】これに対して、上記タイミング信号φＢ２
によりラッチ回路Ｌ１とＬ２に保持されたアドレス信号
Ｂ０と書き込みデータＤｉｏとは、上記第タイミング信
号φＢ１によりゲートが制御されるアンドゲート回路Ｇ
４とＧ５を通し、アドレス信号Ｂ０は更に上記ＭＯＳＦ
ＥＴＱ１とＱ２及びＱ３とＱ４からなる切り換えスイッ
チを介して上記１ポートＲＡＭのアドレス信号端子及び
データ入力端子Ｄｉｎにそれぞれ供給される。

【００２１】図４には、図３に示した半導体記憶装置の
動作の一例を説明するためのタイミング図が示されてい
る。上記２つのポートにおいて、同時にクロック信号Ｃ
ＫＡとＣＫＢとそれに対応してアドレス信号Ａ０，Ｂ０
と書き込みデータＤｉｏが入力された場合、上記タイミ
ング信号φＢ１が相対的に遅れて発生されるために、切
り換えスイッチ回路はＭＯＳＦＥＴＱ１とＱ２がオン状
態とされているため、上記タイミング信号φＡ２に同期
してラッチ回路ＬＡに保持されたアドレス信号Ａ０がア
ンドゲート回路Ｇ２を通して上記オン状態のＭＯＳＦＥ
ＴＱ１とＱ２を介して上記１ポートＲＡＭのアドレス信
号端子に供給される。それ故、１ポートＲＡＭでは、タ
イミング信号φＡ１に対応して上記アドレス信号Ａ０に
より選択されたメモリセルの記憶情報の読み出し動作が
実行され、データ出力端子Ｄｏｕｔからかかかる読み出
し信号Ｄｏａが出力される。

【００２２】上記タイミング発生回路ＴＧ２では、上記
タイミング信号φＡ１によるメモリサイクルの終了の後
に、タイミング信号φＢ１を発生させる。これにより、
かかるタイミング信号φＢ１に対応したメモリサイクル
では、上記切り換えスイッチのＭＯＳＦＥＴＱ１とＱ２
がオフ状態にＱ３とＱ４がオン状態となる。したがっ
て、上記タイミング信号φＢ１に対応してタイミング信
号φＡＢ１が発生されて上記１ポートＲＡＭのクロック
信号端子に供給されるとともに、アンドゲート回路Ｇ４
とＧ５がゲートを開くので、上記ラッチ回路Ｌ１に保持
されたアドレス信号Ｂ０と書き込み信号Ｄｉｏも上記オ
ン状態のＭＯＳＦＥＴＱ３とＱ４を通して上記１ポート
ＲＡＭのアドレス信号端子及びデータ入力端子に供給さ
れる。かかるタイミング信号φＢ１に対応したメモリサ
イクルでは、上記アドレス信号Ｂ０により選択されたメ
モリセルに上記書き込み信号Ｄｉｏが書き込まれるもの
となる。

【００２３】クロック信号ＣＫＡとＣＫＢの位相がずれ
て、タイミング信号φＡ１とφＢ１とが時間的に一致し
た場合、タイミング信号φＢ１のハイレベルによりＭＯ
ＳＦＥＴＱ１とＱ２がオフ状態に、ＭＯＳＦＥＴＱ３と
Ｑ４とがオン状態になるので、この場合には書き込み動
作が優先される。この実施例では、２つのポートに対応
してアドレスラッチ回路が設けられているので、上記の
ように書き込み動作と読み出し動作が重なったときに
は、書き込み動作を優先させるが、ラッチ回路ＬＡに
は、アドレス信号Ａ０が保持されているでクロック信号
ＣＫＡを発生させるだせで、それに対応した読み出し信
号を得ることができる。

【００２４】図５に本発明の２ポートメモリを適用した
仮想画像システムの機能ブロック図を示す。汎用マイク
ロプロセツサＭＰＵ、主記憶メモリｍａｉｎ Ｍのアク
セスタイムにより中央処理装置ＣＰＵの性能が律則され
ないように上記主記憶メモリｍａｉｎ Ｍとの間にキャ
ツシュメモリＣａｓｈ Ｍが配置される。そして、上記
マイクロプロセッサ用バスＭＰＵバスと独立にシステム
バス毎設け、そこに画像処理部および入出力部Ｉ／Ｏ部
が接続される。

【００２５】上記画像処理部には、上記汎用マイクロプ
ロセツサＭＰＵの処理部と独立に画像処理が行えるよう
に、画像プロセッサが配置される。上記マイクロプロセ
ッサＭＰＵより描画の為のコマンドが画像プロセッサに
送られると、バス制御部が上記マイクロプロセッサＭＰ
Ｕとシステムバスが切離される。そして、上記画像処理
部だけで本発明の２ポートメモリによって構成されるフ
レームバッファへの描画が行えるようになっている。上
記フレームバッファへの描画は、上記書き込み用の入力
ポートから行われる。これと同時並行的に読み出し用の
ポートからはディスプレイへの表示動作のための読み出
し動作が、その表示タイミングに同期して行われる。

【００２６】上記２ポートＲＡＭを本システムに適用す
ることにより、描画と表示を独立に行うことができる。
この画像処理部は、表示系全体の制御を行う画像プロセ
ツサ、画像情報を記憶しておく本発明に係る２ポートＲ
ＡＭより構成されるフレームバツファ、制御信号および
アドレスを発生するタイミングジェネレータＴＧから構
成されている。

【００２７】上記２ポートＲＡＭは、ＭＰＵバスとシス
テムバスとの間のように異なる２つのバス間でのデータ
の授受に用いられるスイッチメモリとしても機能するこ
とがきる。つまり、非同期のクロックによりそれぞれが
動作する２つのバス間におけるデータの授受に上記２ポ
ートメモリを用いることができる。この実施例の２ポー
トメモリは、書き込み用と読み出し用の２つのポートに
分かれているために、、例えばＭＰＵバスからシステム
バスへデータを送りときには、ＭＰＵバスを書き込み用
ポートに接続し、システムバスに読み出し用ポートを接
続する。逆に、例えばシステムバスからＭＰＵバスへデ
ータを送りときには、システムを書き込み用ポートに接
続し、ＭＰＵバスに読み出し用ポートを接続する。この
ような接続の変更は、データの転送方向に対応した切り
換え回路により実現できる。

【００２８】上記の実施例から得られる作用効果は、次
の通りである。 （１） １ポートのＲＡＭに対して、第１入力ポートに
供給されるクロック信号に対応して第１のクロック信号
と、それより遅れたタイミングで第２のクロック信号を
形成し、第２入力ポートから供給されるクロック信号に
より、第３のクロック信号を形成し、上記第３のクロッ
ク信号に対応して上記第２の入力ポートのアドレス端子
から入力されたアドレス信号とデータ入力端子から入力
された書き込みデータをそれぞれ取り込んで第１と第２
のラッチ回路に保持させるポート拡張回路を設け、上記
第１のクロック信号に対応して上記第１入力ポートのア
ドレス端子を通して入力されたアドレス信号を上記ＲＡ
Ｍのアドレス端子に供給し、選択されたメモリセルから
の読み出し信号を上記データ出力端子から送出させ、上
記第２のクロック信号に対応して上記第１のラッチ回路
に保持されたアドレス信号と、上記第２のラッチ回路に
保持された書き込みデータを上記ＲＡＭのアドレス端子
とデータ入力端子に供給して書き込み動作を行わせるこ
とにより、回路規模を縮小しつつ、任意のタイミングで
の書き込みと読み出しが行えるから使い勝手のよい多ポ
ート機能を実現することができるという効果が得られ
る。

【００２９】（２） １ポートのＲＡＭ（メモリ回路）
に対して、第１入力ポートに供給されるクロック信号に
対応して第１と第２のクロック信号を発生させ、上記第
２のクロック信号に対応して上記第１入力ポートの第１
アドレス端子から供給されたアドレス信号を取り込んで
第１のラッチ回路に保持させ、第２入力ポートから供給
されるクロック信号により、第３のクロック信号とそれ
より遅れて発生される第４のクロック信号を形成し、上
記第３のクロック信号に対応して上記第２の入力ポート
のアドレス端子のアドレス信号とデータ入力端子の書き
込みデータを第３と第４のラッチ回路にそれぞれ保持さ
せるポート拡張回路を設け、上記第１のクロック信号に
対応し、上記第４のクロック信号が発生されないことを
条件に上記第１のラッチ回路のアドレス信号を上記メモ
リ回路のアドレス端子に供給して読み出し信号を出力さ
せ、上記第４のクロック信号に対応して上記第２入力ポ
ートの第３のラッチ回路に保持されたアドレス信号と、
上記第４のラッチ回路に保持された書き込みデータを上
記メモリ回路のアドレス端子とデータ入力端子に供給し
て書き込み動作を行わせることにより、回路規模を縮小
しつつ、任意のタイミングでの書き込みと読み出しが行
えるから使い勝手のよい多ポート機能を実現することが
できるという効果が得られる。

【００３０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアクセスのタイミングが重ならないようにして更に書
き込みや読み出し等のポートを追加するものであっても
よい。上記タイミングの調整を行うための具体的構成
や、アドレス信号やクロック信号の切り換えを行う回路
は、種々の実施形態を採ることができる。１ポートのメ
モリ回路は、スタティック型ＲＡＭを用いるもの他、ダ
イナミック型ＲＡＭを用いるものであってもよい。この
場合、前記図５のようなフレームバッファ等において
は、表示動作のために常に一定の周期で読み出し動作が
行われるものであるので、ダイナミック型ＲＡＭのリフ
レッシュ動作を上記表示動作により兼ねるようにするこ
ともできる。１ポートＲＡＭとポート拡張回路とは、１
の半導体基板上において形成されるものの他に、実装基
板上において組み合わされるものであってもよい。

【００３１】この発明は、１ポートのメモリ回路を用い
て構成れるマルチポートメモリとした半導体記憶装置に
広く利用でき、それは大規模デジタル集積回路に搭載さ
れるものであってもよい。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。１ポートのＲＡＭに対して、第１入力
ポートに供給されるクロック信号に対応して第１のクロ
ック信号と、それより遅れたタイミングで第２のクロッ
ク信号を形成し、第２入力ポートから供給されるクロッ
ク信号により、第３のクロック信号を形成し、上記第３
のクロック信号に対応して上記第２の入力ポートのアド
レス端子から入力されたアドレス信号とデータ入力端子
から入力された書き込みデータをそれぞれ取り込んで第
１と第２のラッチ回路に保持させるポート拡張回路を設
け、上記第１のクロック信号に対応して上記第１入力ポ
ートのアドレス端子を通して入力されたアドレス信号を
上記ＲＡＭのアドレス端子に供給し、選択されたメモリ
セルからの読み出し信号を上記データ出力端子から送出
させ、上記第２のクロック信号に対応して上記第１のラ
ッチ回路に保持されたアドレス信号と、上記第２のラッ
チ回路に保持された書き込みデータを上記ＲＡＭのアド
レス端子とデータ入力端子に供給して書き込み動作を行
わせることにより、回路規模を縮小しつつ、任意のタイ
ミングでの書き込みと読み出しが行えるから使い勝手の
よい多ポート機能を実現することができる。

【００３３】１ポートのＲＡＭ（メモリ回路）に対し
て、第１入力ポートに供給されるクロック信号に対応し
て第１と第２のクロック信号を発生させ、上記第２のク
ロック信号に対応して上記第１入力ポートの第１アドレ
ス端子から供給されたアドレス信号を取り込んで第１の
ラッチ回路に保持させ、第２入力ポートから供給される
クロック信号により、第３のクロック信号とそれより遅
れて発生される第４のクロック信号を形成し、上記第３
のクロック信号に対応して上記第２の入力ポートのアド
レス端子のアドレス信号とデータ入力端子の書き込みデ
ータを第３と第４のラッチ回路にそれぞれ保持させるポ
ート拡張回路を設け、上記第１のクロック信号に対応
し、上記第４のクロック信号が発生されないことを条件
に上記第１のラッチ回路のアドレス信号を上記メモリ回
路のアドレス端子に供給して読み出し信号を出力させ、
上記第４のクロック信号に対応して上記第２入力ポート
の第３のラッチ回路に保持されたアドレス信号と、上記
第４のラッチ回路に保持された書き込みデータを上記メ
モリ回路のアドレス端子とデータ入力端子に供給して書
き込み動作を行わせることにより、回路規模を縮小しつ
つ、任意のタイミングでの書き込みと読み出しが行える
から使い勝手のよい多ポート機能を実現することができ
る。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。

【図２】図１の半導体記憶装置の動作の一例を説明する
ためのタイミング図である。

【図３】この発明に係る半導体記憶装置の他の一実施例
を示すブロック図である。

【図４】図３の半導体記憶装置の動作の一例を説明する
ためのタイミング図である。

【図５】本発明の２ポートメモリが適用された仮想画像
システムの機能ブロック図である。

【符号の説明】

ＴＧ１，ＴＧ２…タイミング発生回路、ＬＡ，Ｌ１，Ｌ
２…ラッチ回路、Ｇ１〜Ｇ５…ゲート回路、ＩＶ…イン
バータ回路、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ。

フロントページの続き (72)発明者 下野 完 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 佐藤 陽一 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 佐藤 和善 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 2G032 AA07 AG07 AK11 5B024 AA11 BA21 CA07 CA18 5B047 EA06 EB03 EB11

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１入力ポートに供給されるクロック信
   号に対応して第１のクロック信号とそれより遅れたタイ
   ミングで第２のクロック信号を形成する第１のタイミン
   グ発生回路と、 上記第１入力ポートに対応された第１アドレス端子と、 第２入力ポートから供給されるクロック信号により、第
   ３のクロック信号を形成する第２のタイミング発生回路
   と、 上記第２入力ポートに対応された第２アドレス端子及び
   データ入力端子と、 上記第３のクロック信号に対応して上記第２アドレス端
   子のアドレス信号と上記データ入力端子の書き込みデー
   タをそれぞれ取り込んで保持する第１と第２のラッチ回
   路とを含むポート拡張回路と、 上記ポート拡張回路を通したクロック信号とアドレス信
   号を受けてランダム・アクセス制御され、上記書き込み
   信号が入力されるデータ入力端子と読み出しデータを出
   力させるデータ出力端子を有するメモリ回路とを備えて
   なり、 上記第１のクロック信号に対応して上記第１入力ポート
   のアドレス端子を通して入力されたアドレス信号を上記
   メモリ回路のアドレス端子に供給し、選択されたメモリ
   セルからの読み出し信号を上記データ出力端子から送出
   させ、 上記第２のクロック信号に対応して上記第２入力ポート
   の第１のラッチ回路に保持されたアドレス信号と、上記
   第２のラッチ回路に保持された書き込みデータを上記メ
   モリ回路のアドレス端子とデータ入力端子に供給して書
   き込み動作を行わせることを特徴とする半導体記憶装
   置。
2. 【請求項２】 請求項１において、 上記ポート拡張回路とメモリ回路とは、１つの半導体基
   板上に形成されてなることを特徴とする半導体記憶装
   置。
3. 【請求項３】 第１入力ポートに供給されるクロック信
   号に対応して第１と第２のクロック信号を発生させる第
   １のタイミング発生回路と、 上記第１入力ポートに対応された第１アドレス端子と、 上記第２のクロック信号に対応して上記第１アドレス端
   子のアドレス信号を取り込んで保持する第１のラッチ回
   路と、 第２入力ポートから供給されるクロック信号により、第
   ３のクロック信号とそれより遅れて発生される第４のク
   ロック信号を形成する第２のタイミング発生回路と、 上記第２入力ポートに対応された第２アドレス端子及び
   データ入力端子と、 上記第３のクロック信号に対応して上記第２アドレス端
   子のアドレス信号と上記データ入力端子の書き込みデー
   タをそれぞれ取り込んで保持する第３と第４のラッチ回
   路とを含むポート拡張回路と、 上記ポート拡張回路を通したクロック信号とアドレス信
   号を受けてランダム・アクセス制御され、上記書き込み
   信号が入力されるデータ入力端子と読み出しデータを出
   力させるデータ出力端子を有するメモリ回路とを備えて
   なり、 上記第１のクロック信号に対応し、上記第４のクロック
   信号が発生されないことを条件に上記第１のラッチ回路
   のアドレス信号を上記メモリ回路のアドレス端子に供給
   し、選択されたメモリセルからの読み出し信号を上記デ
   ータ出力端子から送出させ、 上記第４のクロック信号に対応して上記第２入力ポート
   の第３のラッチ回路に保持されたアドレス信号と、上記
   第４のラッチ回路に保持された書き込みデータを上記メ
   モリ回路のアドレス端子とデータ入力端子に供給して書
   き込み動作を行わせることを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項３におてい、 上記ポート拡張回路は、更に、 上記第４のクロック信号が発生されたこときに上記第２
   のラッチ回路のアドレス信号を選択し、それ以外のとき
   には上記第１のラッチ回路のアドレス信号を選択して出
   力させるアドレス切り換え回路を備えてなることを特徴
   とする半導体記憶装置。
5. 【請求項５】 請求項３又は４において、 上記ポート拡張回路とメモリ回路とは、１つの半導体基
   板上に形成されてなることを特徴とする半導体記憶装
   置。