JP2001185700A - 半導体記憶装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【課題】 多層配線構造を効率的にメモリアレイ部にお
いて利用することのできるロジック混載に適した半導体
記憶装置を提供する。 【解決手段】 メモリアレイ部（ＭＡ）において行方向
に延在して配置されるセンスアンプ帯内を走る信号線を
上層配線層と下層配線層の階層構造とする。
いて利用することのできるロジック混載に適した半導体
記憶装置を提供する。 【解決手段】 メモリアレイ部（ＭＡ）において行方向
に延在して配置されるセンスアンプ帯内を走る信号線を
上層配線層と下層配線層の階層構造とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、多層配線構造を有する半導体記憶装置に
関する。より特定的には、この発明は、ロジックとの混
載に適した半導体記憶装置の配線構造に関する。
に関し、特に、多層配線構造を有する半導体記憶装置に
関する。より特定的には、この発明は、ロジックとの混
載に適した半導体記憶装置の配線構造に関する。
【０００２】
【従来の技術】図２７は、ロジック混載メモリの構成を
概略的に示す図である。図２７において、ロジック混載
メモリ９００は、所定の処理を行なうロジック９０２
と、ロジック９０２の必要なデータを記憶するメモリ９
０４と、これらのロジック９０２とメモリ９０４を相互
接続する内部バス９０６を含む。メモリ９０４は、通
常、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）で構成される。ロジック９０２およびメモリ９０
４は、同一半導体チップ上に形成されており、両者を接
続する内部バス９０６は、そのバス幅を十分広く取るこ
とができる。すなわち、メモリ９０４のピン端子の制約
を受けないため、内部バス９０６も、配線ピッチを十分
狭くすることができ、また、内部配線でありその寄生イ
ンピーダンスも小さく、ロジック９０２とメモリ９０４
の間で高速でデータ転送を行なうことができる。また、
内部バス９０６の内部配線の寄生容量は小さく、ボード
上配線に比べて信号線の充放電流を低減でき、低消費電
力を実現することができる。
概略的に示す図である。図２７において、ロジック混載
メモリ９００は、所定の処理を行なうロジック９０２
と、ロジック９０２の必要なデータを記憶するメモリ９
０４と、これらのロジック９０２とメモリ９０４を相互
接続する内部バス９０６を含む。メモリ９０４は、通
常、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）で構成される。ロジック９０２およびメモリ９０
４は、同一半導体チップ上に形成されており、両者を接
続する内部バス９０６は、そのバス幅を十分広く取るこ
とができる。すなわち、メモリ９０４のピン端子の制約
を受けないため、内部バス９０６も、配線ピッチを十分
狭くすることができ、また、内部配線でありその寄生イ
ンピーダンスも小さく、ロジック９０２とメモリ９０４
の間で高速でデータ転送を行なうことができる。また、
内部バス９０６の内部配線の寄生容量は小さく、ボード
上配線に比べて信号線の充放電流を低減でき、低消費電
力を実現することができる。
【０００３】一般的に、汎用ＤＲＡＭにおいては、内部
配線のために用いられる金属配線層構成は、１層の金属
配線のみを用いる１メタル構成または２層の金属配線層
を用いる２メタル構成というように、使用される金属配
線層の数は比較的少ない。高さを低くして、内部配線の
段差を少なくするとともに、高さ方向の層間絶縁膜等の
ストレスにより微細加工された配線／素子が破壊される
のを防止するためである。
配線のために用いられる金属配線層構成は、１層の金属
配線のみを用いる１メタル構成または２層の金属配線層
を用いる２メタル構成というように、使用される金属配
線層の数は比較的少ない。高さを低くして、内部配線の
段差を少なくするとともに、高さ方向の層間絶縁膜等の
ストレスにより微細加工された配線／素子が破壊される
のを防止するためである。
【０００４】一方、ロジック回路の場合には、高速化に
対応するために、用いられる金属配線層の数が４層また
は５層のような４メタル構成または５メタル構成が用い
られて、金属配線層の数が増加する傾向にある。
対応するために、用いられる金属配線層の数が４層また
は５層のような４メタル構成または５メタル構成が用い
られて、金属配線層の数が増加する傾向にある。
【０００５】この傾向を受けて、ロジック混載ＤＲＡＭ
においても、ロジック回路の高速性を重視し、ロジック
回路に対しては、多層メタル配線が用いられることが多
い。しかしながら、ＤＲＡＭ領域、特にＤＲＡＭのメモ
リセルアレイにおいては、従来の汎用ＤＲＡＭの設計資
産をそのまま流用することが多く、制御信号線および内
部データ線などは１メタル構成または２メタルで構成さ
れることが多い。
においても、ロジック回路の高速性を重視し、ロジック
回路に対しては、多層メタル配線が用いられることが多
い。しかしながら、ＤＲＡＭ領域、特にＤＲＡＭのメモ
リセルアレイにおいては、従来の汎用ＤＲＡＭの設計資
産をそのまま流用することが多く、制御信号線および内
部データ線などは１メタル構成または２メタルで構成さ
れることが多い。
【０００６】図２８は、従来のＤＲＡＭの配線構造を概
略的に示す図である。図２８において、メモリアレイは
複数のメモリブロックＭＢａ、ＭＢｂ、…に分割され
る。メモリブロックＭＢａおよびＭＢｂには、図示しな
いメモリセルが行列状に配列される。これらのメモリブ
ロックＭＢａおよびＭＢｂ上に、行方向に延在してメイ
ンワード線ＭＷＬが配設される。メインワード線ＭＷＬ
を含むメインワード線群ＭＷＬＳは、第１層アルミニウ
ム配線（１Ａｌ）で構成される。メインワード線ＭＷＬ
は、それぞれサブワードドライバＳＷＤを介して図示し
ない下層のサブワード線に結合される。
略的に示す図である。図２８において、メモリアレイは
複数のメモリブロックＭＢａ、ＭＢｂ、…に分割され
る。メモリブロックＭＢａおよびＭＢｂには、図示しな
いメモリセルが行列状に配列される。これらのメモリブ
ロックＭＢａおよびＭＢｂ上に、行方向に延在してメイ
ンワード線ＭＷＬが配設される。メインワード線ＭＷＬ
を含むメインワード線群ＭＷＬＳは、第１層アルミニウ
ム配線（１Ａｌ）で構成される。メインワード線ＭＷＬ
は、それぞれサブワードドライバＳＷＤを介して図示し
ない下層のサブワード線に結合される。
【０００７】メモリブロックＭＢａおよびＭＢｂに列方
向において隣接する領域には、センスアンプ回路および
列選択回路が配置される。センスアンプ回路および列選
択回路が配置されるセンスアンプ帯には、センスアンプ
回路を制御するためのセンスアンプ制御信号線ＳＣＴ
Ｌ、センスアンプ回路に電源電圧を伝達するためのセン
ス電源線ＳＰＳＬ、およびサブワード線を選択するため
のサブデコード信号を伝達するサブデコード信号ＳＤＬ
が行方向に延在して配置される。センスアンプ帯内部配
線群ＳＡＩＧは、第１層アルミニウム配線層に形成され
る。
向において隣接する領域には、センスアンプ回路および
列選択回路が配置される。センスアンプ回路および列選
択回路が配置されるセンスアンプ帯には、センスアンプ
回路を制御するためのセンスアンプ制御信号線ＳＣＴ
Ｌ、センスアンプ回路に電源電圧を伝達するためのセン
ス電源線ＳＰＳＬ、およびサブワード線を選択するため
のサブデコード信号を伝達するサブデコード信号ＳＤＬ
が行方向に延在して配置される。センスアンプ帯内部配
線群ＳＡＩＧは、第１層アルミニウム配線層に形成され
る。
【０００８】メモリブロックＭＢａおよびＭＢｂ上に
は、第２層アルミニウム配線（２Ａｌ）により形成され
るアレイ上内部配線群ＡＲＩＧａおよびＡＲＩＧｂがそ
れぞれ配置される。アレイ上内部配線群ＡＲＩＧａおよ
びＡＲＩＧｂは、電源電圧ＶＣＣまたは接地電圧を伝達
する電源線ＰＳＬを含む。電源線ＰＳＬは、センス電源
線ＳＰＳＬに結合されセンスアンプ回路に対する電源を
強化する（センスアンプ回路に対する電源電圧の変動お
よび電圧分布を抑制する）。
は、第２層アルミニウム配線（２Ａｌ）により形成され
るアレイ上内部配線群ＡＲＩＧａおよびＡＲＩＧｂがそ
れぞれ配置される。アレイ上内部配線群ＡＲＩＧａおよ
びＡＲＩＧｂは、電源電圧ＶＣＣまたは接地電圧を伝達
する電源線ＰＳＬを含む。電源線ＰＳＬは、センス電源
線ＳＰＳＬに結合されセンスアンプ回路に対する電源を
強化する（センスアンプ回路に対する電源電圧の変動お
よび電圧分布を抑制する）。
【０００９】メモリブロックＭＢａおよびＭＢｂの間の
サブワードドライバ帯においては、列方向に延在して、
ドライバ帯内部配線群ＳＷＩＧが配置される。ドライバ
帯内部配線群ＳＷＩＧは、サブデコード線ＳＤＬに結合
されるローカルサブデコード信号線ＬＳＤＬ、および電
源電圧を伝達する電源線ＰＳＬを含む。アレイ上内部配
線群ＡＲＩＧａ、ＡＲＩＧｂおよびドライバ帯内部配線
群ＳＷＩＧは、すべて第２層アルミニウム配線層に形成
される。図２８に示す配線構造は、第１層アルミニウム
配線（１Ａｌ）および第２層アルミニウム配線（２Ａ
ｌ）が用いられており、２メタル構成である。第３層メ
タル配線が用いられる場合、これらの上層のメタル配線
は、すべて電源線の強化に用いられるのが一般的であ
る。
サブワードドライバ帯においては、列方向に延在して、
ドライバ帯内部配線群ＳＷＩＧが配置される。ドライバ
帯内部配線群ＳＷＩＧは、サブデコード線ＳＤＬに結合
されるローカルサブデコード信号線ＬＳＤＬ、および電
源電圧を伝達する電源線ＰＳＬを含む。アレイ上内部配
線群ＡＲＩＧａ、ＡＲＩＧｂおよびドライバ帯内部配線
群ＳＷＩＧは、すべて第２層アルミニウム配線層に形成
される。図２８に示す配線構造は、第１層アルミニウム
配線（１Ａｌ）および第２層アルミニウム配線（２Ａ
ｌ）が用いられており、２メタル構成である。第３層メ
タル配線が用いられる場合、これらの上層のメタル配線
は、すべて電源線の強化に用いられるのが一般的であ
る。
【００１０】
【発明が解決しようとする課題】図２７に示すロジック
混載メモリ９００において、ロジック９０２を、３層以
上の多層配線構造として、高速化することができる。ロ
ジック９０２およびメモリ（ＤＲＡＭ）９０４は、同一
半導体チップ上に形成されるため、同一の配線構造をメ
モリ（ＤＲＡＭ）９０４に対しても適用することができ
る。したがってメモリ（ＤＲＡＭ）９０４において、制
御回路およびバッファ回路およびデータ入出力回路等の
回路については、ロジック９０２と同様の多層配線構造
を利用して、高速動作する周辺回路を実現することがで
きる。
混載メモリ９００において、ロジック９０２を、３層以
上の多層配線構造として、高速化することができる。ロ
ジック９０２およびメモリ（ＤＲＡＭ）９０４は、同一
半導体チップ上に形成されるため、同一の配線構造をメ
モリ（ＤＲＡＭ）９０４に対しても適用することができ
る。したがってメモリ（ＤＲＡＭ）９０４において、制
御回路およびバッファ回路およびデータ入出力回路等の
回路については、ロジック９０２と同様の多層配線構造
を利用して、高速動作する周辺回路を実現することがで
きる。
【００１１】しかしながら、メモリアレイ部において
は、従来のＤＲＡＭの資産を利用しており、これらの多
層配線構造は、効率的に利用されていない。メモリセル
がますます微細化されるにつれて、メモリセル行および
メモリセル列のピッチが小さくなる。このような微細化
に対応するためには、サブワードドライバおよびセンス
アンプ回路といったメモリアレイ内に配置される直接周
辺回路のレイアウト構成は複雑化する。このような複雑
なレイアウトを有する回路が配置された場合、ワード線
のような比較的単純なパターンが繰返される構成と異な
り、露光工程時におけるエネルギ線の乱反射および相互
干渉等により、正確な写真製版を行なうことができなく
なり、製造歩留まりが低下するという問題が生じる。
は、従来のＤＲＡＭの資産を利用しており、これらの多
層配線構造は、効率的に利用されていない。メモリセル
がますます微細化されるにつれて、メモリセル行および
メモリセル列のピッチが小さくなる。このような微細化
に対応するためには、サブワードドライバおよびセンス
アンプ回路といったメモリアレイ内に配置される直接周
辺回路のレイアウト構成は複雑化する。このような複雑
なレイアウトを有する回路が配置された場合、ワード線
のような比較的単純なパターンが繰返される構成と異な
り、露光工程時におけるエネルギ線の乱反射および相互
干渉等により、正確な写真製版を行なうことができなく
なり、製造歩留まりが低下するという問題が生じる。
【００１２】また、図２８に示すような、センスアンプ
制御信号などを伝達するセンスアンプ制御信号線ＳＣＴ
Ｌは、第１層アルミニウム配線で構成されており、第１
層アルミニウム配線は、第２層アルミニウム配線よりも
強度などを強くするために不純物が添加されており、そ
の電気的特性は第２層アルミニウム配線に比べて劣化し
ており、また、第１層アルミニウム配線は、素子の微細
化に従ってその線幅は非常に狭くされており、このよう
な非常に細い線幅のセンス制御信号線ＳＣＴＬを用いた
場合、メモリアレイの他方端にまでわたって、センスア
ンプ制御信号を高速で伝達することができない。メイン
ワード線ＭＷＬについても、メモリセルの微細化に伴っ
てそのピッチ条件に合わせて線幅を細くした場合、同様
の問題が生じる。
制御信号などを伝達するセンスアンプ制御信号線ＳＣＴ
Ｌは、第１層アルミニウム配線で構成されており、第１
層アルミニウム配線は、第２層アルミニウム配線よりも
強度などを強くするために不純物が添加されており、そ
の電気的特性は第２層アルミニウム配線に比べて劣化し
ており、また、第１層アルミニウム配線は、素子の微細
化に従ってその線幅は非常に狭くされており、このよう
な非常に細い線幅のセンス制御信号線ＳＣＴＬを用いた
場合、メモリアレイの他方端にまでわたって、センスア
ンプ制御信号を高速で伝達することができない。メイン
ワード線ＭＷＬについても、メモリセルの微細化に伴っ
てそのピッチ条件に合わせて線幅を細くした場合、同様
の問題が生じる。
【００１３】それゆえ、この発明の目的は、多層メタル
配線構造を効率的に利用することのできる半導体記憶装
置を提供することである。
配線構造を効率的に利用することのできる半導体記憶装
置を提供することである。
【００１４】この発明の他の目的は、多層メタル配線構
造を利用して高速動作することのできる半導体記憶装置
を提供することである。
造を利用して高速動作することのできる半導体記憶装置
を提供することである。
【００１５】この発明のさらに他の目的は、多層メタル
配線構造によりレイアウトが簡略化された内部回路を有
する半導体記憶装置を提供することである。
配線構造によりレイアウトが簡略化された内部回路を有
する半導体記憶装置を提供することである。
【００１６】この発明のさらに他の目的は、ロジック部
の多層メタル配線構造と同様の多層メタル配線構造を効
率的に利用することのできるメモリアレイ構造を有す
る、ロジック混載に適した半導体記憶装置を提供するこ
とである。
の多層メタル配線構造と同様の多層メタル配線構造を効
率的に利用することのできるメモリアレイ構造を有す
る、ロジック混載に適した半導体記憶装置を提供するこ
とである。
【００１７】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、メ
モリセル列に対応して配置され、活性化時対応の列のメ
モリセルのデータを検知し増幅するための複数のセンス
アンプ回路およびセンス関連回路を少なくとも含むセン
スアンプ帯と、センスアンプ帯内の回路に制御信号を伝
達するためのセンス系制御信号線を備える。このセンス
系制御信号線は、第１の配線層に形成され、対応の回路
に結合される第１の信号線と、第１の配線層上の第２の
配線層に形成されかつ第１の信号線に結合されて制御信
号を伝達する第２の信号線とを備える。
憶装置は、行列状に配列される複数のメモリセルと、メ
モリセル列に対応して配置され、活性化時対応の列のメ
モリセルのデータを検知し増幅するための複数のセンス
アンプ回路およびセンス関連回路を少なくとも含むセン
スアンプ帯と、センスアンプ帯内の回路に制御信号を伝
達するためのセンス系制御信号線を備える。このセンス
系制御信号線は、第１の配線層に形成され、対応の回路
に結合される第１の信号線と、第１の配線層上の第２の
配線層に形成されかつ第１の信号線に結合されて制御信
号を伝達する第２の信号線とを備える。
【００１８】請求項２に係る半導体記憶装置は、請求項
１の装置において、複数のメモリセルは行方向に沿って
複数のメモリブロックに分割され、第１の信号線は各メ
モリブロックに対応して配置されかつ隣接メモリブロッ
ク間では物理的に分離される複数の分割配線を備える。
第２の信号線は、複数のメモリブロックに共通に配設さ
れかつ複数の分割配線に結合される共通配線を備える。
１の装置において、複数のメモリセルは行方向に沿って
複数のメモリブロックに分割され、第１の信号線は各メ
モリブロックに対応して配置されかつ隣接メモリブロッ
ク間では物理的に分離される複数の分割配線を備える。
第２の信号線は、複数のメモリブロックに共通に配設さ
れかつ複数の分割配線に結合される共通配線を備える。
【００１９】請求項３に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有しかつ行方向
に沿って整列して配置される複数のメモリブロックと、
各メモリブロックにおいて各行に対応して配設され、各
々が対応のメモリブロックの対応の行のメモリセルに接
続される複数のサブワード線と、複数のメモリブロック
に共通に行方向に延在して配置されかつ各々が各メモリ
ブロックの所定数の行に対応して配置される複数のメイ
ンワード線と、各サブワード線に対応して配置され、各
々が少なくとも対応のメインワード線上の信号に従って
対応のサブワード線を選択状態へ駆動するための複数の
サブワード線ドライブ回路を備える。複数のメインワー
ド線はサブワード線ドライブ回路を構成するトランジス
タおよび配線よりも上層に形成される導電配線を備え
る。
行列状に配列される複数のメモリセルを有しかつ行方向
に沿って整列して配置される複数のメモリブロックと、
各メモリブロックにおいて各行に対応して配設され、各
々が対応のメモリブロックの対応の行のメモリセルに接
続される複数のサブワード線と、複数のメモリブロック
に共通に行方向に延在して配置されかつ各々が各メモリ
ブロックの所定数の行に対応して配置される複数のメイ
ンワード線と、各サブワード線に対応して配置され、各
々が少なくとも対応のメインワード線上の信号に従って
対応のサブワード線を選択状態へ駆動するための複数の
サブワード線ドライブ回路を備える。複数のメインワー
ド線はサブワード線ドライブ回路を構成するトランジス
タおよび配線よりも上層に形成される導電配線を備え
る。
【００２０】請求項４に係る半導体記憶装置は、請求項
３の装置において、各メインワード線が複数のメモリセ
ル行の組に対応して設けられ、さらに、このメインワー
ド線の下層の配線層に形成されかつ複数の行の組から１
行を選択するためのサブデコード信号を選択する複数の
サブデコード信号線を備える。
３の装置において、各メインワード線が複数のメモリセ
ル行の組に対応して設けられ、さらに、このメインワー
ド線の下層の配線層に形成されかつ複数の行の組から１
行を選択するためのサブデコード信号を選択する複数の
サブデコード信号線を備える。
【００２１】請求項５に係る半導体記憶装置は、予め定
められた電圧を受ける導電層を備える。
められた電圧を受ける導電層を備える。
【００２２】請求項６に係る半導体記憶装置は、請求項
５の装置において、複数のメモリセルが行列状に配列さ
れ、導電層は、各々が一方方向に沿って延在する複数の
導電配線を有するスリット構造に形成される。
５の装置において、複数のメモリセルが行列状に配列さ
れ、導電層は、各々が一方方向に沿って延在する複数の
導電配線を有するスリット構造に形成される。
【００２３】請求項７に係る半導体記憶装置は、行列状
に配列される複数のメモリセルと、行の方向に沿って配
設され、複数のメモリセルの列を選択するための列選択
信号を伝達するメイン列選択信号伝達線と、メイン列選
択信号伝達線よりも下層の配線層に形成されかつメイン
列選択信号線伝達線上の列選択信号を受けるローカル列
選択信号伝達線を備える。
に配列される複数のメモリセルと、行の方向に沿って配
設され、複数のメモリセルの列を選択するための列選択
信号を伝達するメイン列選択信号伝達線と、メイン列選
択信号伝達線よりも下層の配線層に形成されかつメイン
列選択信号線伝達線上の列選択信号を受けるローカル列
選択信号伝達線を備える。
【００２４】請求項８に係る半導体記憶装置は、請求項
７の装置において、複数のメモリセルは行方向に沿って
複数のメモリブロックに分割され、メイン列選択信号伝
達線は、複数のメモリブロックに共通に配設され、また
ローカル列選択信号伝達線は、各々が所定数のメモリブ
ロックに共通に設けられる複数の分割ローカル列選択線
を含む。
７の装置において、複数のメモリセルは行方向に沿って
複数のメモリブロックに分割され、メイン列選択信号伝
達線は、複数のメモリブロックに共通に配設され、また
ローカル列選択信号伝達線は、各々が所定数のメモリブ
ロックに共通に設けられる複数の分割ローカル列選択線
を含む。
【００２５】請求項９に係る半導体記憶装置、請求項７
の装置において、複数のメモリセルが行方向に沿って複
数のメモリブロックに分割され、メイン列選択信号伝達
線が、それぞれのメモリブロックに共通に設けられる複
数の分割ローカル列選択線を含み、またセンスアンプ帯
の十字領域に配置され、かつメイン列選択線上の信号に
従って対応の分割ローカル列選択線を駆動するドライブ
回路を含む。行方向において隣接する十字領域には、異
なる分割ローカル列選択線の組を駆動するドライブ回路
が配置される。
の装置において、複数のメモリセルが行方向に沿って複
数のメモリブロックに分割され、メイン列選択信号伝達
線が、それぞれのメモリブロックに共通に設けられる複
数の分割ローカル列選択線を含み、またセンスアンプ帯
の十字領域に配置され、かつメイン列選択線上の信号に
従って対応の分割ローカル列選択線を駆動するドライブ
回路を含む。行方向において隣接する十字領域には、異
なる分割ローカル列選択線の組を駆動するドライブ回路
が配置される。
【００２６】請求項１０に係る半導体記憶装置は、行列
状に配列される複数のメモリセルと、メモリセル列に対
応して配置され、活性化時対応の列のメモリセルのデー
タの検知および増幅を行なう複数のセンスアンプ回路
と、行の方向に延在して配設され、かつ複数のセンスア
ンプ回路へ動作電源電圧を供給するセンス電源線と、行
の方向に延在して配設され、メモリセルの列からアドレ
ス指定された列を選択するための列選択信号を伝達する
ための複数の列選択線と、列選択線の下層に、この複数
の列選択線を配置する領域と平面図的に見て少なくとも
一部が重なり合うように配置され、かつセンス電源線に
結合する容量を備える。
状に配列される複数のメモリセルと、メモリセル列に対
応して配置され、活性化時対応の列のメモリセルのデー
タの検知および増幅を行なう複数のセンスアンプ回路
と、行の方向に延在して配設され、かつ複数のセンスア
ンプ回路へ動作電源電圧を供給するセンス電源線と、行
の方向に延在して配設され、メモリセルの列からアドレ
ス指定された列を選択するための列選択信号を伝達する
ための複数の列選択線と、列選択線の下層に、この複数
の列選択線を配置する領域と平面図的に見て少なくとも
一部が重なり合うように配置され、かつセンス電源線に
結合する容量を備える。
【００２７】請求項１１に係る半導体記憶装置は、行列
状に配列される複数のメモリセルと、メモリセル列に対
応して配置され、活性化時対応の列のメモリセルのデー
タの検知および増幅を行なう複数のセンスアンプと、行
の方向に延在して配置されかつ複数のセンスアンプへ動
作電源電圧を伝達するためのセンス電源線と、行の方向
に延在して配設されかつメモリセルの列からアドレス指
定された列を選択するための列選択信号を伝達するため
の複数の列選択線と、行方向に延在して配置され、セン
スアンプ回路を活性化するためのセンス制御信号を伝達
するセンス制御線と、複数の列選択線の配置領域に配置
され、センス制御信号の活性化に応答して活性化され、
活性化時複数のセンスアンプをセンス電源線に結合する
センスアンプ活性化素子を含む。このセンスアンプ活性
化素子は、所定数のセンスアンプあたり１つ設けられ
る。
状に配列される複数のメモリセルと、メモリセル列に対
応して配置され、活性化時対応の列のメモリセルのデー
タの検知および増幅を行なう複数のセンスアンプと、行
の方向に延在して配置されかつ複数のセンスアンプへ動
作電源電圧を伝達するためのセンス電源線と、行の方向
に延在して配設されかつメモリセルの列からアドレス指
定された列を選択するための列選択信号を伝達するため
の複数の列選択線と、行方向に延在して配置され、セン
スアンプ回路を活性化するためのセンス制御信号を伝達
するセンス制御線と、複数の列選択線の配置領域に配置
され、センス制御信号の活性化に応答して活性化され、
活性化時複数のセンスアンプをセンス電源線に結合する
センスアンプ活性化素子を含む。このセンスアンプ活性
化素子は、所定数のセンスアンプあたり１つ設けられ
る。
【００２８】請求項１２に係る半導体記憶装置は、行列
状に配列される複数のメモリセルと、行方向に延在して
配置され、データ書込動作時、メモリセル列からアドレ
ス指定された列を選択するための書込列選択信号を伝達
するための複数の列選択線と、データ書込動作モード
時、選択メモリセル列へ書込まれるデータを伝達するた
めの書込データ線対と、メモリセル列に対応して配置さ
れるビット線対と、各列に対応して配置され、書込列選
択信号に応答して選択列のビット線対を書込データ線対
に結合する複数の書込ゲート回路を備える。各書込ゲー
ト回路は、対応の列のビット線対の位置を交替させるた
めの交差配線対を含む。
状に配列される複数のメモリセルと、行方向に延在して
配置され、データ書込動作時、メモリセル列からアドレ
ス指定された列を選択するための書込列選択信号を伝達
するための複数の列選択線と、データ書込動作モード
時、選択メモリセル列へ書込まれるデータを伝達するた
めの書込データ線対と、メモリセル列に対応して配置さ
れるビット線対と、各列に対応して配置され、書込列選
択信号に応答して選択列のビット線対を書込データ線対
に結合する複数の書込ゲート回路を備える。各書込ゲー
ト回路は、対応の列のビット線対の位置を交替させるた
めの交差配線対を含む。
【００２９】請求項１３に係る半導体記憶装置は、第１
のビット線と、この第１のビット線と対をなす第２のビ
ット線と、第１のビット線と整列しかつ第２のビット線
に結合する第１の内部配線と、第２のビット線と整列し
かつ第１のビット線と結合する第２の内部配線と、第１
の内部配線と整列しかつ第２の内部配線に結合する第３
の内部配線と、第２の内部配線と整列しかつ第１の内部
配線と結合する第４の内部配線と、第１および第２の内
部配線上にこれら第１および第２の内部配線と交差する
方向に延在して配置される第１の書込データ線と、第３
および第４の内部配線上にこれら第３および第４の内部
配線と交差する方向に配設される第２の書込データ線
と、書込列選択信号と書込指示信号とに応答して第２の
内部配線を第１の書込データ線へ結合する第１の書込ゲ
ートと、書込列選択信号および書込指示信号に応答して
第４の内部配線を第２の書込データ線に結合する第２の
書込ゲートとを備える。
のビット線と、この第１のビット線と対をなす第２のビ
ット線と、第１のビット線と整列しかつ第２のビット線
に結合する第１の内部配線と、第２のビット線と整列し
かつ第１のビット線と結合する第２の内部配線と、第１
の内部配線と整列しかつ第２の内部配線に結合する第３
の内部配線と、第２の内部配線と整列しかつ第１の内部
配線と結合する第４の内部配線と、第１および第２の内
部配線上にこれら第１および第２の内部配線と交差する
方向に延在して配置される第１の書込データ線と、第３
および第４の内部配線上にこれら第３および第４の内部
配線と交差する方向に配設される第２の書込データ線
と、書込列選択信号と書込指示信号とに応答して第２の
内部配線を第１の書込データ線へ結合する第１の書込ゲ
ートと、書込列選択信号および書込指示信号に応答して
第４の内部配線を第２の書込データ線に結合する第２の
書込ゲートとを備える。
【００３０】請求項１４に係る半導体装置は、請求項１
３のコンタクト領域が整列して配置される。
３のコンタクト領域が整列して配置される。
【００３１】請求項１５に係る半導体記憶装置は、請求
項１４のコンタクト領域は、隣接ビット線対に対して設
けられる書込ゲートにより共有される。
項１４のコンタクト領域は、隣接ビット線対に対して設
けられる書込ゲートにより共有される。
【００３２】請求項１６に係る半導体記憶装置は、請求
項１４の装置において、隣接するビット線対において互
いに隣接するビット線は、その属性が同じである。
項１４の装置において、隣接するビット線対において互
いに隣接するビット線は、その属性が同じである。
【００３３】請求項１７に係る半導体記憶装置は、行列
状に配列される複数のメモリセルを有するメモリアレイ
と、このメモリアレイ上にわたって列方向に延在して配
設され、選択メモリセルへ書込データを伝達するための
書込データ線と、メモリアレイ上にわたって書込データ
と平行に配設され、メモリアレイの選択メモリセルから
読出されたデータを伝達するための読出データ線と、読
出データ線と書込データ線との間に配設されて所定の電
圧を伝達する導電線とを備える。
状に配列される複数のメモリセルを有するメモリアレイ
と、このメモリアレイ上にわたって列方向に延在して配
設され、選択メモリセルへ書込データを伝達するための
書込データ線と、メモリアレイ上にわたって書込データ
と平行に配設され、メモリアレイの選択メモリセルから
読出されたデータを伝達するための読出データ線と、読
出データ線と書込データ線との間に配設されて所定の電
圧を伝達する導電線とを備える。
【００３４】請求項１８に係る半導体記憶装置は、請求
項１７の装置において、読出データ線および書込データ
線は複数本設けられ、導電線は、複数の書込データ線の
組と複数の読出データ線の組の間に配設される。
項１７の装置において、読出データ線および書込データ
線は複数本設けられ、導電線は、複数の書込データ線の
組と複数の読出データ線の組の間に配設される。
【００３５】センス系制御線および列選択線を階層構造
とすることにより、センス系制御信号および列選択信号
を高速で伝達することができ、高速アクセスが可能とな
る。
とすることにより、センス系制御信号および列選択信号
を高速で伝達することができ、高速アクセスが可能とな
る。
【００３６】また、セルプレート電極層上の導電層をこ
のセルプレート電極層と同一電圧に固定することによ
り、メモリセルキャパシタがスタック構造を有し、セル
プレート電極層とその上層のたとえば第１層アルミニウ
ム配線層の距離が短い場合に短絡が生じても、電流は流
れず、消費電流が低減され、またセルプレート電極層の
短絡が発生してもこの短絡を等価的に救済することがで
き、製品歩留まりが改善される。
のセルプレート電極層と同一電圧に固定することによ
り、メモリセルキャパシタがスタック構造を有し、セル
プレート電極層とその上層のたとえば第１層アルミニウ
ム配線層の距離が短い場合に短絡が生じても、電流は流
れず、消費電流が低減され、またセルプレート電極層の
短絡が発生してもこの短絡を等価的に救済することがで
き、製品歩留まりが改善される。
【００３７】また、ＩＯ分離構造において、書込を行な
うための書込ゲート内においてビット線と書込データ線
対との接続に交差構造を設けることにより、書込ゲート
の直列トランジスタを狭いピッチ内に配置することが可
能となり、また書込ゲートのレイアウトが簡略化され
る。
うための書込ゲート内においてビット線と書込データ線
対との接続に交差構造を設けることにより、書込ゲート
の直列トランジスタを狭いピッチ内に配置することが可
能となり、また書込ゲートのレイアウトが簡略化され
る。
【００３８】また、列選択線が行方向に延在して配置さ
れる場合、その下の領域にセンスアンプ活性化トランジ
スタまたはデカップリングキャパシタを、面積増加を伴
うことなく配置することができる。
れる場合、その下の領域にセンスアンプ活性化トランジ
スタまたはデカップリングキャパシタを、面積増加を伴
うことなく配置することができる。
【００３９】また、ＩＯ分離構成において書込データ線
と読出データ線の間に、所定電圧を伝達する導電線を配
置することにより、フルスイングする書込データ線が読
出データ線の小振幅のデータ信号に影響を及ぼすことを
防止することができる。
と読出データ線の間に、所定電圧を伝達する導電線を配
置することにより、フルスイングする書込データ線が読
出データ線の小振幅のデータ信号に影響を及ぼすことを
防止することができる。
【００４０】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図１において、メモリセル
アレイＭＡは、列方向に沿って複数の行ブロックＲＢ０
−ＲＢｍに分割される。行ブロックＲＢ０−ＲＢｍの各
々は、行方向に沿って複数のメモリブロックに分割され
る。行ブロックＲＢ０がメモリブロックＭＢ００−ＭＢ
０ｎを含み、行ブロックＲＢｍが、メモリブロックＭＢ
ｍ０−ＭＢｍｎを含む。メモリブロックＭＢ００−ＭＢ
ｍｎ各々においては、メモリセルが行列状に配列され
る。隣接行ブロックの間にセンスアンプ帯ＳＡＢ１、…
が配置され、行ブロックＲＢ０およびＲＢｍの外側に、
センスアンプ帯ＳＡＢ０およびＳＡＢ（ｍ＋１）が配置
される。これらのセンスアンプ帯ＳＡＢ０−ＳＡＢ（ｍ
＋１）においては、メモリセル列を選択するための列選
択ゲート、センスアンプ帯と行ブロックとを分離するた
めのビット線分離ゲートおよびメモリセルデータを検知
し、増幅するためのセンスアンプ回路等が配置される。
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図１において、メモリセル
アレイＭＡは、列方向に沿って複数の行ブロックＲＢ０
−ＲＢｍに分割される。行ブロックＲＢ０−ＲＢｍの各
々は、行方向に沿って複数のメモリブロックに分割され
る。行ブロックＲＢ０がメモリブロックＭＢ００−ＭＢ
０ｎを含み、行ブロックＲＢｍが、メモリブロックＭＢ
ｍ０−ＭＢｍｎを含む。メモリブロックＭＢ００−ＭＢ
ｍｎ各々においては、メモリセルが行列状に配列され
る。隣接行ブロックの間にセンスアンプ帯ＳＡＢ１、…
が配置され、行ブロックＲＢ０およびＲＢｍの外側に、
センスアンプ帯ＳＡＢ０およびＳＡＢ（ｍ＋１）が配置
される。これらのセンスアンプ帯ＳＡＢ０−ＳＡＢ（ｍ
＋１）においては、メモリセル列を選択するための列選
択ゲート、センスアンプ帯と行ブロックとを分離するた
めのビット線分離ゲートおよびメモリセルデータを検知
し、増幅するためのセンスアンプ回路等が配置される。
【００４１】行ブロックＲＢ０−ＲＢｍに対応して、ア
ドレス指定された行を選択状態へ駆動するためのＸデコ
ーダＸＤ０−ＸＤｍが配置され、またセンスアンプ帯Ｓ
ＡＢ０−ＳＡＢ（ｍ＋１）に対応して、アドレス指定さ
れた列を選択するための列選択信号を生成するＹデコー
ダＹＤ０−ＹＤ（ｍ＋１）が配置される。列選択線はセ
ンスアンプ帯ＳＡＢ０−ＳＡＢ（ｍ＋１）において行方
向に延在して配置される。後に説明するように、内部デ
ータ線がメモリアレイ上にわたって列方向に延在して配
置され、たとえば１２８ビットのデータが１度に転送さ
れる。したがって、１度に１２８列を選択する必要があ
り、列選択線の数が低減されるため、ＹデコーダＹＤ０
−ＹＤ（ｍ＋１）を、ＸデコーダＸＤ０−ＸＤ（ｍ）に
整列して配置する。センスアンプ帯ＳＡＢ０−ＳＡＢ
（ｍ＋１）に対しては、対応のセンスアンプ帯に含まれ
る回路／ゲートを制御するためのセンス系制御回路ＳＡ
Ｃ０−ＳＡＣ（ｍ＋１）が配置される。
ドレス指定された行を選択状態へ駆動するためのＸデコ
ーダＸＤ０−ＸＤｍが配置され、またセンスアンプ帯Ｓ
ＡＢ０−ＳＡＢ（ｍ＋１）に対応して、アドレス指定さ
れた列を選択するための列選択信号を生成するＹデコー
ダＹＤ０−ＹＤ（ｍ＋１）が配置される。列選択線はセ
ンスアンプ帯ＳＡＢ０−ＳＡＢ（ｍ＋１）において行方
向に延在して配置される。後に説明するように、内部デ
ータ線がメモリアレイ上にわたって列方向に延在して配
置され、たとえば１２８ビットのデータが１度に転送さ
れる。したがって、１度に１２８列を選択する必要があ
り、列選択線の数が低減されるため、ＹデコーダＹＤ０
−ＹＤ（ｍ＋１）を、ＸデコーダＸＤ０−ＸＤ（ｍ）に
整列して配置する。センスアンプ帯ＳＡＢ０−ＳＡＢ
（ｍ＋１）に対しては、対応のセンスアンプ帯に含まれ
る回路／ゲートを制御するためのセンス系制御回路ＳＡ
Ｃ０−ＳＡＣ（ｍ＋１）が配置される。
【００４２】発明の実施の形態１においては、センスア
ンプ帯ＳＡＢ０−ＳＡＢ（ｍ＋１）に含まれる信号線を
階層構造にする。すなわち、第３層アルミニウム配線を
用いて信号を伝達し、実際にトランジスタに接続される
信号線を第１層アルミニウム配線（１Ａｌ）で形成す
る。したがって、センスアンプ帯ＳＡＢ（ＳＡＢ０−Ｓ
ＡＢ（ｍ＋１））において、メモリアレイＭＡの行方向
において一方側から他方端まで、この低抵抗の電気的特
性の優れた第３層アルミニウム配線（３Ａｌ）を用いて
信号を伝達する。各トランジスタへ、第３層アルミニウ
ム配線から下層の第１層アルミニウム配線を介して信号
を伝達することにより、信号波形をなまらせることなく
高速で、信号を伝達し、高速動作を実現する。
ンプ帯ＳＡＢ０−ＳＡＢ（ｍ＋１）に含まれる信号線を
階層構造にする。すなわち、第３層アルミニウム配線を
用いて信号を伝達し、実際にトランジスタに接続される
信号線を第１層アルミニウム配線（１Ａｌ）で形成す
る。したがって、センスアンプ帯ＳＡＢ（ＳＡＢ０−Ｓ
ＡＢ（ｍ＋１））において、メモリアレイＭＡの行方向
において一方側から他方端まで、この低抵抗の電気的特
性の優れた第３層アルミニウム配線（３Ａｌ）を用いて
信号を伝達する。各トランジスタへ、第３層アルミニウ
ム配線から下層の第１層アルミニウム配線を介して信号
を伝達することにより、信号波形をなまらせることなく
高速で、信号を伝達し、高速動作を実現する。
【００４３】図２は、１つのセンスアンプ帯ＳＡＢｉに
おける１つのセンスアンプ回路ＳＡに関連する部分の構
成を概略的に示す図である。図２において、センスアン
プ回路ＳＡは、隣接行ブロックの対応のメモリブロック
に含まれるビット線対ＢＬＬおよび／ＢＬＬとビット線
対ＢＬＲおよび／ＢＬＲに対して設けられる。このセン
スアンプ回路ＳＡは、したがって２つのメモリブロック
により共有される。
おける１つのセンスアンプ回路ＳＡに関連する部分の構
成を概略的に示す図である。図２において、センスアン
プ回路ＳＡは、隣接行ブロックの対応のメモリブロック
に含まれるビット線対ＢＬＬおよび／ＢＬＬとビット線
対ＢＬＲおよび／ＢＬＲに対して設けられる。このセン
スアンプ回路ＳＡは、したがって２つのメモリブロック
により共有される。
【００４４】ビット線対ＢＬＬおよび／ＢＬＬは、セン
スアンプ回路ＳＡとビット線分離指示信号φＢＬＩＲに
応答して導通するビット線分離ゲートＢＬＩＧＬを介し
て接続される。ビット線対ＢＬＲおよび／ＢＬＲは、ビ
ット線分離指示信号φＢＬＩＲに応答して導通するビッ
ト線分離ゲートＢＬＩＧＲを介してセンスアンプ回路Ｓ
Ａに接続される。このセンスアンプ回路ＳＡに隣接し
て、ビット線イコライズ指示信号φＢＬＥＱに応答して
これらのビット線対ＢＬＬ，／ＢＬＬおよびＢＬＲ，／
ＢＬＲを所定の電圧（中間電圧）レベルにプリチャージ
するビット線イコライズ回路ＢＬＥＱが設けられる。ま
た、センスアンプ回路ＳＡは、列選択信号φＣＳＬに応
答して選択的に導通する列選択ゲートＣＳＧを介して内
部データ線対ＩＯＰに結合される。これらのセンスアン
プ帯に配置される信号線（センス系信号線と称す）を、
すべて階層構造とする。
スアンプ回路ＳＡとビット線分離指示信号φＢＬＩＲに
応答して導通するビット線分離ゲートＢＬＩＧＬを介し
て接続される。ビット線対ＢＬＲおよび／ＢＬＲは、ビ
ット線分離指示信号φＢＬＩＲに応答して導通するビッ
ト線分離ゲートＢＬＩＧＲを介してセンスアンプ回路Ｓ
Ａに接続される。このセンスアンプ回路ＳＡに隣接し
て、ビット線イコライズ指示信号φＢＬＥＱに応答して
これらのビット線対ＢＬＬ，／ＢＬＬおよびＢＬＲ，／
ＢＬＲを所定の電圧（中間電圧）レベルにプリチャージ
するビット線イコライズ回路ＢＬＥＱが設けられる。ま
た、センスアンプ回路ＳＡは、列選択信号φＣＳＬに応
答して選択的に導通する列選択ゲートＣＳＧを介して内
部データ線対ＩＯＰに結合される。これらのセンスアン
プ帯に配置される信号線（センス系信号線と称す）を、
すべて階層構造とする。
【００４５】図３は、１つのセンスアンプ帯ＳＡＢにお
ける１つの信号に対する配線の構成を概略的に示す図で
ある。図３においてセンスアンプ帯ＳＡＢにおいて、セ
ンスアンプ帯ＳＡＢの両側の行ブロックに含まれるメモ
リブロックＭＢに共通に、第３層アルミニウム配線で形
成されるメインセンス系信号線１が配設される。メモリ
ブロックＭＢそれぞれに対応して、サブセンス系信号線
２が配設される。これらのサブセンス系信号線２は、セ
ンスアンプ帯ＳＡＢの両側のメモリブロックＭＢに対し
てのみ設けられる。
ける１つの信号に対する配線の構成を概略的に示す図で
ある。図３においてセンスアンプ帯ＳＡＢにおいて、セ
ンスアンプ帯ＳＡＢの両側の行ブロックに含まれるメモ
リブロックＭＢに共通に、第３層アルミニウム配線で形
成されるメインセンス系信号線１が配設される。メモリ
ブロックＭＢそれぞれに対応して、サブセンス系信号線
２が配設される。これらのサブセンス系信号線２は、セ
ンスアンプ帯ＳＡＢの両側のメモリブロックＭＢに対し
てのみ設けられる。
【００４６】行方向において隣接するメモリブロックＭ
Ｂの間には、サブワード線を選択状態へ駆動するための
サブワードドライバを配置するためのサブワードドライ
バ帯ＳＷＢが配置される。サブワードドライバ帯ＳＷＢ
においては、第１層アルミニウム配線（１Ａｌ）は配置
されない。サブワードドライバ帯ＳＷＢとセンスアンプ
帯ＳＡＢが交差する領域（十字帯）において他の回路を
配置するために、サブセンス系信号線２は配置されな
い。サブセンス系信号線２は、コンタクト３を介してメ
インセンス系信号線１に結合される。
Ｂの間には、サブワード線を選択状態へ駆動するための
サブワードドライバを配置するためのサブワードドライ
バ帯ＳＷＢが配置される。サブワードドライバ帯ＳＷＢ
においては、第１層アルミニウム配線（１Ａｌ）は配置
されない。サブワードドライバ帯ＳＷＢとセンスアンプ
帯ＳＡＢが交差する領域（十字帯）において他の回路を
配置するために、サブセンス系信号線２は配置されな
い。サブセンス系信号線２は、コンタクト３を介してメ
インセンス系信号線１に結合される。
【００４７】第３層アルミニウム配線は、上層のメタル
配線であり、第１層メタル（アルミニウム）配線に比べ
て純度が高く、電気的特性に優れており、高速でメモリ
アレイの一方端から他方端まで信号を伝達することがで
きる。したがって各サブセンス系信号線２は、メインセ
ンス系信号線１上の信号に従って高速で信号を伝達する
ことができる。センス系信号は、図２に示す信号φＢＬ
ＩＲ、φＢＬＥＱ、／φＳＰ、φＳＮ、φＣＳＬおよび
φＢＬＩＲである。したがって、センス系信号は、セン
スアンプ帯ＳＡＢにおいてメモリブロックＭＢに対向す
る領域におけるゲートまたは回路に接続される。したが
って、この十字帯において、サブセンス系信号線を用い
なくても、特に問題は生じず、他のたとえばセンスアン
プ活性化トランジスタなどをこの十字帯領域に容易に配
設することができ、また、他回路のトランジスタサイズ
を大きくすることができる。
配線であり、第１層メタル（アルミニウム）配線に比べ
て純度が高く、電気的特性に優れており、高速でメモリ
アレイの一方端から他方端まで信号を伝達することがで
きる。したがって各サブセンス系信号線２は、メインセ
ンス系信号線１上の信号に従って高速で信号を伝達する
ことができる。センス系信号は、図２に示す信号φＢＬ
ＩＲ、φＢＬＥＱ、／φＳＰ、φＳＮ、φＣＳＬおよび
φＢＬＩＲである。したがって、センス系信号は、セン
スアンプ帯ＳＡＢにおいてメモリブロックＭＢに対向す
る領域におけるゲートまたは回路に接続される。したが
って、この十字帯において、サブセンス系信号線を用い
なくても、特に問題は生じず、他のたとえばセンスアン
プ活性化トランジスタなどをこの十字帯領域に容易に配
設することができ、また、他回路のトランジスタサイズ
を大きくすることができる。
【００４８】図４は、センス系信号線の構造を概略的に
示す図である。図４において、センス系信号の代表とし
て、ビット線分離指示信号φＢＬＩを示す。
示す図である。図４において、センス系信号の代表とし
て、ビット線分離指示信号φＢＬＩを示す。
【００４９】図４において、センス系信号線は、第３層
アルミニウム配線で形成され、センスアンプ帯において
一方方向に沿って延在して配置されるメインセンス系信
号線１と、メインセンス系信号線１と平行に配設されか
つセンスアンプ群領域ＳＧＲ内においてのみ延在して配
置されるサブセンス系信号線２を含む。センスアンプ群
領域ＳＧＲは、センスアンプ回路ＳＡが配置される領域
であり、メモリブロックＭＢと対向する領域である。十
字帯ＣＲとセンスアンプ群領域ＳＧＲとの境界領域近傍
において、サブセンス系信号線２が第１のスルーホール
３ａを介して第２層アルミニウム配線（２Ａｌ）で形成
される中間配線４に接続される。この中間配線４は、第
２のスルーホール３ｂを介してメインセンス系信号線１
に接続される。中間配線４を用いるのは、第３層アルミ
ニウム配線と第１層アルミニウム配線の距離が長く、ス
ルーホール３ａおよび３ｂのアスペクト比を小さくし
て、確実にコンタクトを形成するためである。
アルミニウム配線で形成され、センスアンプ帯において
一方方向に沿って延在して配置されるメインセンス系信
号線１と、メインセンス系信号線１と平行に配設されか
つセンスアンプ群領域ＳＧＲ内においてのみ延在して配
置されるサブセンス系信号線２を含む。センスアンプ群
領域ＳＧＲは、センスアンプ回路ＳＡが配置される領域
であり、メモリブロックＭＢと対向する領域である。十
字帯ＣＲとセンスアンプ群領域ＳＧＲとの境界領域近傍
において、サブセンス系信号線２が第１のスルーホール
３ａを介して第２層アルミニウム配線（２Ａｌ）で形成
される中間配線４に接続される。この中間配線４は、第
２のスルーホール３ｂを介してメインセンス系信号線１
に接続される。中間配線４を用いるのは、第３層アルミ
ニウム配線と第１層アルミニウム配線の距離が長く、ス
ルーホール３ａおよび３ｂのアスペクト比を小さくし
て、確実にコンタクトを形成するためである。
【００５０】メインセンス系信号線１には、配線抵抗ｒ
が分布し、またサブセンス系信号線２においても、配線
抵抗Ｒが存在する。メインセンス系信号線１の配線抵抗
ｒは十分小さい。したがって、ビット線分離指示信号Ｂ
ＬＩは高速で、メモリアレイの一方端から他方端へ伝達
される。サブセンス系信号線２は、スルーホール３ａお
よび３ｂを介して、両端がメインセンス系制御信号線１
に接続されている。したがって、サブセンス系信号線２
においては両側からビット線分離指示信号φＢＬＩが伝
達され、配線抵抗Ｒが比較的大きい場合でも、高速でセ
ンスアンプ群領域ＳＧＲ内においてビット線分離指示信
号φＢＬＩが確定状態へ駆動される。
が分布し、またサブセンス系信号線２においても、配線
抵抗Ｒが存在する。メインセンス系信号線１の配線抵抗
ｒは十分小さい。したがって、ビット線分離指示信号Ｂ
ＬＩは高速で、メモリアレイの一方端から他方端へ伝達
される。サブセンス系信号線２は、スルーホール３ａお
よび３ｂを介して、両端がメインセンス系制御信号線１
に接続されている。したがって、サブセンス系信号線２
においては両側からビット線分離指示信号φＢＬＩが伝
達され、配線抵抗Ｒが比較的大きい場合でも、高速でセ
ンスアンプ群領域ＳＧＲ内においてビット線分離指示信
号φＢＬＩが確定状態へ駆動される。
【００５１】なお、サブセンス系信号線２は、第１層ア
ルミニウム配線で構成されており、フィールド領域に形
成されるＭＯＳトランジスタ（図２における、または回
路構成要素であるＭＯＳトランジスタ）はそのゲート電
極が第１層ポリシリコン層で形成される。サブセンス系
信号線２は、図示しない領域において、これらのＭＯＳ
トランジスタのゲートと電気的に接続される。この場
合、いわゆるワード線シャント構造と同様、サブセンス
系信号とビット線分離ゲートのＭＯＳトランジスタのゲ
ートが、階層構造（杭打構造）で形成されてもよい。こ
れは、ビット線プリチャージ／イコライズ回路ＢＬＥＱ
に含まれるトランジスタについても同様である。
ルミニウム配線で構成されており、フィールド領域に形
成されるＭＯＳトランジスタ（図２における、または回
路構成要素であるＭＯＳトランジスタ）はそのゲート電
極が第１層ポリシリコン層で形成される。サブセンス系
信号線２は、図示しない領域において、これらのＭＯＳ
トランジスタのゲートと電気的に接続される。この場
合、いわゆるワード線シャント構造と同様、サブセンス
系信号とビット線分離ゲートのＭＯＳトランジスタのゲ
ートが、階層構造（杭打構造）で形成されてもよい。こ
れは、ビット線プリチャージ／イコライズ回路ＢＬＥＱ
に含まれるトランジスタについても同様である。
【００５２】なお、上述の構成において、サブセンス系
信号線２は、メモリブロック単位で分割されている。し
かしながら、サブセンス系信号線２は、メインセンス系
信号線１と同様、センスアンプ帯において、メモリアレ
イの一方端から他方端まで連続的に延在するように配置
されてもよい。すなわち、十字帯ＣＲにおいて、サブセ
ンス系制御信号線２が配設されてもよい。
信号線２は、メモリブロック単位で分割されている。し
かしながら、サブセンス系信号線２は、メインセンス系
信号線１と同様、センスアンプ帯において、メモリアレ
イの一方端から他方端まで連続的に延在するように配置
されてもよい。すなわち、十字帯ＣＲにおいて、サブセ
ンス系制御信号線２が配設されてもよい。
【００５３】以上のように、この発明の実施の形態１に
従えば、センスアンプ帯に配置される信号線を階層構造
としており、高速でメモリアレイの一方端から他方端ま
で信号を伝達することができる。また、たとえば第３層
アルミニウム配線を用いた場合、下層の配線に影響を及
ぼすことなくセンス系信号線を階層構造にすることがで
きる。
従えば、センスアンプ帯に配置される信号線を階層構造
としており、高速でメモリアレイの一方端から他方端ま
で信号を伝達することができる。また、たとえば第３層
アルミニウム配線を用いた場合、下層の配線に影響を及
ぼすことなくセンス系信号線を階層構造にすることがで
きる。
【００５４】また、センスアンプ群領域内においてのみ
サブセンス系信号線が延在するように配置しており、十
字帯において他の回路（たとえばサブワード線ドライ
バ）の構成要素を容易に配置することができまたそのサ
イズを大きくすることができる。
サブセンス系信号線が延在するように配置しており、十
字帯において他の回路（たとえばサブワード線ドライ
バ）の構成要素を容易に配置することができまたそのサ
イズを大きくすることができる。
【００５５】［実施の形態２］図５は、サブワードドラ
イバの配置を概略的に示す図である。メモリブロックＭ
Ｂにおいてはサブワード線ＳＷＬが配置されて、メモリ
ブロックＭＢａ−ＭＢｃそれぞれにおいて４つの隣接す
るサブワード線に対し１つのメインワード線ＺＭＷＬが
配置される。サブワードドライバ帯ＳＷＢ（ＳＷＢａ，
ＳＷＢｂ）においては、１つのサブワードドライバＳＷ
Ｄが、２つの行方向に隣接するメモリブロックのサブワ
ード線を駆動する。４つのサブワード線ＳＷＬ０−ＳＷ
Ｌ３の組の１つのサブワード線を選択するため、サブデ
コード信号ＳＤ０−ＳＤ３が、行方向に延在するサブデ
コード信号線群ＳＤＬＧにより伝達される。サブデコー
ド信号ＳＤ０−ＳＤ３は、サブワードドライバ帯におい
て、図示しないバッファ回路により、対応のメモリブロ
ックに沿って列方向に伝達される。サブワード線ＳＷＬ
のピッチが小さくなるため、２つのサブワード線に対し
１つのサブワードドライバＳＷＤを配置する。１つのサ
ブワードドライバＳＷＤにより２つのメモリブロックの
サブワード線を同時に駆動する。すなわち、図５におい
て、サブワードドライバ帯ＳＷＢａにおいては、サブデ
コード信号ＳＤ０およびＳＤ２が伝達されて、メモリブ
ロックＭＢａおよびＭＢｂに含まれるサブワード線ＳＷ
Ｌ０およびＳＷＬ２をそれぞれ指定する。一方、サブワ
ードドライバ帯ＳＷＢｂにおいてはサブデコード信号Ｓ
Ｄ１およびＳＤ３が図示しないバッファ回路により伝達
され、メモリブロックＭＢｂおよびＭＢｃに含まれるサ
ブワード線ＳＷＬ１およびＳＷＬ３をそれぞれ指定す
る。サブワードドライバＳＷＤを、サブワードドライバ
帯ＳＷＢに交互に配置することにより、サブワードドラ
イバＳＷＤのピッチ条件を緩和することができる。
イバの配置を概略的に示す図である。メモリブロックＭ
Ｂにおいてはサブワード線ＳＷＬが配置されて、メモリ
ブロックＭＢａ−ＭＢｃそれぞれにおいて４つの隣接す
るサブワード線に対し１つのメインワード線ＺＭＷＬが
配置される。サブワードドライバ帯ＳＷＢ（ＳＷＢａ，
ＳＷＢｂ）においては、１つのサブワードドライバＳＷ
Ｄが、２つの行方向に隣接するメモリブロックのサブワ
ード線を駆動する。４つのサブワード線ＳＷＬ０−ＳＷ
Ｌ３の組の１つのサブワード線を選択するため、サブデ
コード信号ＳＤ０−ＳＤ３が、行方向に延在するサブデ
コード信号線群ＳＤＬＧにより伝達される。サブデコー
ド信号ＳＤ０−ＳＤ３は、サブワードドライバ帯におい
て、図示しないバッファ回路により、対応のメモリブロ
ックに沿って列方向に伝達される。サブワード線ＳＷＬ
のピッチが小さくなるため、２つのサブワード線に対し
１つのサブワードドライバＳＷＤを配置する。１つのサ
ブワードドライバＳＷＤにより２つのメモリブロックの
サブワード線を同時に駆動する。すなわち、図５におい
て、サブワードドライバ帯ＳＷＢａにおいては、サブデ
コード信号ＳＤ０およびＳＤ２が伝達されて、メモリブ
ロックＭＢａおよびＭＢｂに含まれるサブワード線ＳＷ
Ｌ０およびＳＷＬ２をそれぞれ指定する。一方、サブワ
ードドライバ帯ＳＷＢｂにおいてはサブデコード信号Ｓ
Ｄ１およびＳＤ３が図示しないバッファ回路により伝達
され、メモリブロックＭＢｂおよびＭＢｃに含まれるサ
ブワード線ＳＷＬ１およびＳＷＬ３をそれぞれ指定す
る。サブワードドライバＳＷＤを、サブワードドライバ
帯ＳＷＢに交互に配置することにより、サブワードドラ
イバＳＷＤのピッチ条件を緩和することができる。
【００５６】図６は、サブワードドライバＳＷＤの構成
を示す図である。図６において、サブワードドライバＳ
ＷＤは、メインワード線ＺＭＷＬ上の信号に応答して導
通し、導通時サブデコード信号ＳＤをサブワード線ＳＷ
Ｌに伝達するＰチャネルＭＯＳトランジスタＱ１と、メ
インワード線ＺＭＷＬ上の信号に応答して導通し、導通
時サブワード線ＳＷＬを接地電圧レベルに放電するＮチ
ャネルＭＯＳトランジスタＱ２と、補のサブデコード信
号ＺＳＤに応答して導通し、導通時サブワード線ＳＷＬ
を、接地電圧レベルに放電するＮチャネルＭＯＳトラン
ジスタＱ３を含む。
を示す図である。図６において、サブワードドライバＳ
ＷＤは、メインワード線ＺＭＷＬ上の信号に応答して導
通し、導通時サブデコード信号ＳＤをサブワード線ＳＷ
Ｌに伝達するＰチャネルＭＯＳトランジスタＱ１と、メ
インワード線ＺＭＷＬ上の信号に応答して導通し、導通
時サブワード線ＳＷＬを接地電圧レベルに放電するＮチ
ャネルＭＯＳトランジスタＱ２と、補のサブデコード信
号ＺＳＤに応答して導通し、導通時サブワード線ＳＷＬ
を、接地電圧レベルに放電するＮチャネルＭＯＳトラン
ジスタＱ３を含む。
【００５７】サブデコード信号ＳＤは、高電圧ＶＰＰと
接地電圧ＧＮＤの間で変化する。メインワード線ＺＭＷ
Ｌも同様、高電圧ＶＰＰと接地電圧ＧＮＤまたは負電圧
の間で変化する。メインワード線ＺＭＷＬが選択状態の
ときには、Ｌレベルとなり、サブデコード信号ＳＤがＨ
レベルであれば、ＰチャネルＭＯＳトランジスタＱ１が
導通し、サブワード線ＳＷＬがサブデコード信号ＳＤに
従って高電圧ＶＰＰレベルに駆動される。このときには
補のサブデコード信号ＺＳＤはＬレベルであり、ＭＯＳ
トランジスタＱ２およびＱ３はオフ状態である。一方メ
インワード線ＺＷＭＬが選択状態のＬレベルでありかつ
サブデコード信号ＳＤがＬレベルのとき、ＰチャネルＭ
ＯＳトランジスタＱ１はオフ状態となる。このときに
は、ＭＯＳトランジスタＱ２もオフ状態である。サブワ
ード線ＳＷＬがフローティング状態となるのを防止する
ため、補のサブデコード信号ＺＳＤによりＭＯＳトラン
ジスタＱ３をオン状態として、サブワード線ＳＷＬを接
地電圧レベルに保持する。
接地電圧ＧＮＤの間で変化する。メインワード線ＺＭＷ
Ｌも同様、高電圧ＶＰＰと接地電圧ＧＮＤまたは負電圧
の間で変化する。メインワード線ＺＭＷＬが選択状態の
ときには、Ｌレベルとなり、サブデコード信号ＳＤがＨ
レベルであれば、ＰチャネルＭＯＳトランジスタＱ１が
導通し、サブワード線ＳＷＬがサブデコード信号ＳＤに
従って高電圧ＶＰＰレベルに駆動される。このときには
補のサブデコード信号ＺＳＤはＬレベルであり、ＭＯＳ
トランジスタＱ２およびＱ３はオフ状態である。一方メ
インワード線ＺＷＭＬが選択状態のＬレベルでありかつ
サブデコード信号ＳＤがＬレベルのとき、ＰチャネルＭ
ＯＳトランジスタＱ１はオフ状態となる。このときに
は、ＭＯＳトランジスタＱ２もオフ状態である。サブワ
ード線ＳＷＬがフローティング状態となるのを防止する
ため、補のサブデコード信号ＺＳＤによりＭＯＳトラン
ジスタＱ３をオン状態として、サブワード線ＳＷＬを接
地電圧レベルに保持する。
【００５８】メインワード線ＺＭＷＬが、非選択状態の
高電圧ＶＰＰレベルのときには、サブデコード信号ＳＤ
の論理レベルにかかわらずＰチャネルＭＯＳトランジス
タＱ１がオフ状態であり、サブワード線ＳＷＬは、少な
くともＮチャネルＭＯＳトランジスタＱ２を介して接地
電圧レベルに放電される。
高電圧ＶＰＰレベルのときには、サブデコード信号ＳＤ
の論理レベルにかかわらずＰチャネルＭＯＳトランジス
タＱ１がオフ状態であり、サブワード線ＳＷＬは、少な
くともＮチャネルＭＯＳトランジスタＱ２を介して接地
電圧レベルに放電される。
【００５９】今、比較のために、２メタル構成でサブワ
ードドライバを形成することを考える。２メタル構成に
おいては、メインワード線ＺＭＷＬは、第１層アルミニ
ウム配線で形成される。
ードドライバを形成することを考える。２メタル構成に
おいては、メインワード線ＺＭＷＬは、第１層アルミニ
ウム配線で形成される。
【００６０】図７に示すように、説明の簡単化のため
に、サブワードドライバ帯ＳＷＢにおいて、１対のサブ
デコード信号ＳＤ＜ａ＞およびＳＤ＜ｂ＞を受けるサブ
ワードドライバＳＷＤＡおよびＳＷＤＢのＰチャネルＭ
ＯＳトランジスタＱ１の配置を考える。フィールド領域
８に、サブワードドライバＳＷＤＡのＰチャネルＭＯＳ
トランジスタＱ１が形成され、フィールド領域９にＰチ
ャネルＭＯＳトランジスタＱ１が形成される。サブワー
ドドライバ帯ＳＷＢにおいては、１つのメインワード線
ＺＭＷＬに対して、２つのサブワード線ＳＷＬを駆動す
るドライバが配置される。したがって、このフィールド
領域８および９における、ＰチャネルＭＯＳトランジス
タＱ１のゲートをそれぞれ形成する第１層ポリシリコン
配線１０ａ−１０ｊが、それぞれ２つを組として第１層
ポリシリコン配線１１ａ−１１ｅにより相互接続され
る。配線１１ａ−１１ｅは、それぞれメインワード線Ｚ
ＭＷＬ＜Ｘ＞−ＺＭＷＬ＜Ｘ＋４＞に対応する。
に、サブワードドライバ帯ＳＷＢにおいて、１対のサブ
デコード信号ＳＤ＜ａ＞およびＳＤ＜ｂ＞を受けるサブ
ワードドライバＳＷＤＡおよびＳＷＤＢのＰチャネルＭ
ＯＳトランジスタＱ１の配置を考える。フィールド領域
８に、サブワードドライバＳＷＤＡのＰチャネルＭＯＳ
トランジスタＱ１が形成され、フィールド領域９にＰチ
ャネルＭＯＳトランジスタＱ１が形成される。サブワー
ドドライバ帯ＳＷＢにおいては、１つのメインワード線
ＺＭＷＬに対して、２つのサブワード線ＳＷＬを駆動す
るドライバが配置される。したがって、このフィールド
領域８および９における、ＰチャネルＭＯＳトランジス
タＱ１のゲートをそれぞれ形成する第１層ポリシリコン
配線１０ａ−１０ｊが、それぞれ２つを組として第１層
ポリシリコン配線１１ａ−１１ｅにより相互接続され
る。配線１１ａ−１１ｅは、それぞれメインワード線Ｚ
ＭＷＬ＜Ｘ＞−ＺＭＷＬ＜Ｘ＋４＞に対応する。
【００６１】フィールド領域８には、サブデコード信号
ＳＤ＜ａ＞を受けるためのビットコンタクト１２が配置
され、またフィールド領域９には、サブデコード信号Ｓ
Ｄ＜ｂ＞を受けるためのビットコンタクト１３が配置さ
れる。このビットコンタクト１２および１３は、その配
置パターンが、ＰチャネルＭＯＳトランジスタの２つの
ゲート分互いにずれている。フィールド領域８および９
それぞれにおいて、その両側にビットコンタクトが配置
されるのは、２つのビットコンタクトを介して対応のサ
ブワード線に対しサブデコード信号を伝達するためであ
る（トランジスタのゲート幅が等価的に２倍となる）。
このサブワードドライバのＰチャネルＭＯＳトランジス
タＱのドレインノードを対応のサブワード線ＳＷＬに配
置する必要がある。
ＳＤ＜ａ＞を受けるためのビットコンタクト１２が配置
され、またフィールド領域９には、サブデコード信号Ｓ
Ｄ＜ｂ＞を受けるためのビットコンタクト１３が配置さ
れる。このビットコンタクト１２および１３は、その配
置パターンが、ＰチャネルＭＯＳトランジスタの２つの
ゲート分互いにずれている。フィールド領域８および９
それぞれにおいて、その両側にビットコンタクトが配置
されるのは、２つのビットコンタクトを介して対応のサ
ブワード線に対しサブデコード信号を伝達するためであ
る（トランジスタのゲート幅が等価的に２倍となる）。
このサブワードドライバのＰチャネルＭＯＳトランジス
タＱのドレインノードを対応のサブワード線ＳＷＬに配
置する必要がある。
【００６２】図８（Ａ）は、このサブワード線を配置し
た状態を示す図である。図８（Ａ）において、これらの
ＰチャネルＭＯＳトランジスタのゲート電極層上に平行
にビット線と同層の第２層ポリシリコン配線１４ａ−１
４ｈが配置される。これらのビット線同層配線１４ａ−
１４ｈは、サブワード線ＳＷＬ＜ｙ＞−ＳＷＬ＜ｙ＋７
＞に対応する。隣接する２つのビット線同層配線は、そ
れぞれにおいてコンタクト１２および１３を介してフィ
ールド領域８および９に接続される。このビット線同層
配線に接続されるコンタクトの隣接コンタクトの間のコ
ンタクトは、サブデコード信号を受けるためまた中間の
ビット線同層配線に接続される。このビット線同層配線
１４ａ−１４ｈに接続されないコンタクト１２および１
３は、それぞれサブデコード信号ノード１５および１６
をそれぞれ形成する。
た状態を示す図である。図８（Ａ）において、これらの
ＰチャネルＭＯＳトランジスタのゲート電極層上に平行
にビット線と同層の第２層ポリシリコン配線１４ａ−１
４ｈが配置される。これらのビット線同層配線１４ａ−
１４ｈは、サブワード線ＳＷＬ＜ｙ＞−ＳＷＬ＜ｙ＋７
＞に対応する。隣接する２つのビット線同層配線は、そ
れぞれにおいてコンタクト１２および１３を介してフィ
ールド領域８および９に接続される。このビット線同層
配線に接続されるコンタクトの隣接コンタクトの間のコ
ンタクトは、サブデコード信号を受けるためまた中間の
ビット線同層配線に接続される。このビット線同層配線
１４ａ−１４ｈに接続されないコンタクト１２および１
３は、それぞれサブデコード信号ノード１５および１６
をそれぞれ形成する。
【００６３】サブデコード信号を受けるためのコンタク
ト（ノード１５，１６の領域）を形成する必要があるた
め、サブワード線となるビット線同層配線は、直線状に
配置することができず、このコンタクト領域を確保する
ためにコンタクト近傍でＬ字形状に配置される。
ト（ノード１５，１６の領域）を形成する必要があるた
め、サブワード線となるビット線同層配線は、直線状に
配置することができず、このコンタクト領域を確保する
ためにコンタクト近傍でＬ字形状に配置される。
【００６４】図８（Ａ）に示すサブワード線のレイアウ
トにおいて、メインワード線ＺＭＷＬ＜Ｘ＋１＞が選択
されたとき、サブワード線ＳＷＬ＜ｙ＋１＞およびＳＷ
Ｌ＜ｙ＋２＞が、ノード１５および１６に与えられる信
号の電圧レベルに従って選択状態に駆動される。たとえ
ばサブワード線ＳＷＬ＜ｙ＋１＞が選択されるとき、サ
ブワード線ＳＷＬ＜ｙ＋１＞に接続されるコンタクト１
２の両側のサブデコード信号ノード１５からサブデコー
ド信号（高電圧）がサブワード線ＳＷＬ＜ｙ＋１＞へ与
えられる。サブワード線ＳＷＬ＜ｙ＞−ＳＷＬ＜ｙ＋７
＞は、それぞれ両側のメモリブロックの対応の行のメモ
リセルのトランジスタのゲートに接続される。
トにおいて、メインワード線ＺＭＷＬ＜Ｘ＋１＞が選択
されたとき、サブワード線ＳＷＬ＜ｙ＋１＞およびＳＷ
Ｌ＜ｙ＋２＞が、ノード１５および１６に与えられる信
号の電圧レベルに従って選択状態に駆動される。たとえ
ばサブワード線ＳＷＬ＜ｙ＋１＞が選択されるとき、サ
ブワード線ＳＷＬ＜ｙ＋１＞に接続されるコンタクト１
２の両側のサブデコード信号ノード１５からサブデコー
ド信号（高電圧）がサブワード線ＳＷＬ＜ｙ＋１＞へ与
えられる。サブワード線ＳＷＬ＜ｙ＞−ＳＷＬ＜ｙ＋７
＞は、それぞれ両側のメモリブロックの対応の行のメモ
リセルのトランジスタのゲートに接続される。
【００６５】次いで、図８（Ｂ）に示すように、第１層
アルミニウム配線を用いてメインワード線を配置する。
この第１層アルミニウム配線１７ａ−１７ｅにより、メ
インワード線ＺＭＷＬ＜Ｘ＞−ＺＭＷＬ＜Ｘ＋４＞が配
設される。メインワード線となる第１層アルミニウム配
線１７ａ−１７ｅは、スルーホール２０を介して下層の
接続配線１１ａ−１１ｅに接続される。
アルミニウム配線を用いてメインワード線を配置する。
この第１層アルミニウム配線１７ａ−１７ｅにより、メ
インワード線ＺＭＷＬ＜Ｘ＞−ＺＭＷＬ＜Ｘ＋４＞が配
設される。メインワード線となる第１層アルミニウム配
線１７ａ−１７ｅは、スルーホール２０を介して下層の
接続配線１１ａ−１１ｅに接続される。
【００６６】また、メインワード線配設時、図８（Ａ）
に示すサブデコード信号ノード１５および１６をサブデ
コード信号伝達線に接続するために、中間層の第１層ア
ルミニウム配線２２がこれらのサブデコード信号ノード
１５および１６上に形成される。メインワード線と交差
する方向にサブデコード信号ＳＤ＜ａ＞およびＳＤ＜ｂ
＞を伝達する第２層アルミニウム配線１８および１９が
配設される。第２層アルミニウム配線１８は、スルーホ
ール２１を介してサブデコード信号ノード１５に接続さ
れ、また第２層アルミニウム配線１９が、スルーホール
２３を介してサブデコード信号ノード１６に結合され
る。
に示すサブデコード信号ノード１５および１６をサブデ
コード信号伝達線に接続するために、中間層の第１層ア
ルミニウム配線２２がこれらのサブデコード信号ノード
１５および１６上に形成される。メインワード線と交差
する方向にサブデコード信号ＳＤ＜ａ＞およびＳＤ＜ｂ
＞を伝達する第２層アルミニウム配線１８および１９が
配設される。第２層アルミニウム配線１８は、スルーホ
ール２１を介してサブデコード信号ノード１５に接続さ
れ、また第２層アルミニウム配線１９が、スルーホール
２３を介してサブデコード信号ノード１６に結合され
る。
【００６７】サブデコード信号ノード１５および１６を
サブデコード信号線となる第２層アルミニウム１８およ
び１９に接続するために、中間層となる第１層アルミニ
ウム配線２２を形成する必要があり、メインワード線と
なる第１層アルミニウム配線１７ａ−１７ｅは、このサ
ブデコード信号線コンタクト近傍で、コの字形状に配設
される。
サブデコード信号線となる第２層アルミニウム１８およ
び１９に接続するために、中間層となる第１層アルミニ
ウム配線２２を形成する必要があり、メインワード線と
なる第１層アルミニウム配線１７ａ−１７ｅは、このサ
ブデコード信号線コンタクト近傍で、コの字形状に配設
される。
【００６８】したがって、このようなコの字形状を有す
るようなレイアウトの場合、メモリセルが微細化され、
サブワード線のピッチが小さくなった場合、正確に写真
製版工程でパターニングするのが困難となり（マスクの
位置ずれ、および露光光の乱反射等の影響）、したがっ
て２メタル構造で、サブワードドライバを構成した場
合、メインワード線の構成が複雑となり、歩留まりが低
下する。そこで、メインワード線をサブデコード信号線
よりも上層のメタル配線（たとえば第３層アルミニウム
配線）で形成する。
るようなレイアウトの場合、メモリセルが微細化され、
サブワード線のピッチが小さくなった場合、正確に写真
製版工程でパターニングするのが困難となり（マスクの
位置ずれ、および露光光の乱反射等の影響）、したがっ
て２メタル構造で、サブワードドライバを構成した場
合、メインワード線の構成が複雑となり、歩留まりが低
下する。そこで、メインワード線をサブデコード信号線
よりも上層のメタル配線（たとえば第３層アルミニウム
配線）で形成する。
【００６９】図９は、この発明の実施の形態２に従うサ
ブワードドライバの構成を示す図である。図９において
は、サブワードドライバのＰチャネルＭＯＳトランジス
タＱ１の部分のレイアウトを示す。図９において、Ｐチ
ャネルＭＯＳトランジスタのゲート電極層となる第１層
ポリシリコン配線１０ａ−１０ｊが、図７と同様のレイ
アウトで配置される。ゲート電極層１０ａ−１０ｊと交
差する方向に、サブデコード信号ＳＤ＜ａ＞およびＳＤ
＜ｂ＞をそれぞれ伝達する第１層アルミニウム配線２６
および２７を配設する。第１層アルミニウム配線２６
は、コンタクト孔３２を介して、下層の第１層ポリシリ
コン配線を介して、ＰチャネルＭＯＳトランジスタＱ１
のソースノード（フィールド領域）に接続される。ま
た、第１層ポリシリコン配線２７も、コンタクト孔３３
を介して、下層のフィールド領域に電気的に接続され
る。コンタクト孔３２は、第１層ポリシリコン配線２６
の両端に交互に２つのトランジスタのゲートを単位とし
て配置される。コンタクト孔３３も同様である。２つの
ＭＯＳトランジスタのゲート電極層が、接続配線（第１
層ポリシリコン配線）１１ａ−１１ｅを介してそれぞれ
接続される。トランジスタゲート電極層１０ａ−１０ｊ
と平行に、直線状に行方向に延在して、メインワード線
ＺＭＷＬ＜Ｘ＞−ＺＭＷＬ＜Ｘ＋４＞をそれぞれ構成す
る第３層アルミニウム配線２５ａ−２５ｅが配設され
る。これらの第３層アルミニウム配線２５ａ−２５ｅの
各々は、スルーホール３１を介して下層の中間層となる
第２層アルミニウム配線層３０に接続される。第２層ア
ルミニウム配線層３０は、さらに、図示しない中間層を
介して接続配線１１ａ−１１ｅにそれぞれ接続される。
ブワードドライバの構成を示す図である。図９において
は、サブワードドライバのＰチャネルＭＯＳトランジス
タＱ１の部分のレイアウトを示す。図９において、Ｐチ
ャネルＭＯＳトランジスタのゲート電極層となる第１層
ポリシリコン配線１０ａ−１０ｊが、図７と同様のレイ
アウトで配置される。ゲート電極層１０ａ−１０ｊと交
差する方向に、サブデコード信号ＳＤ＜ａ＞およびＳＤ
＜ｂ＞をそれぞれ伝達する第１層アルミニウム配線２６
および２７を配設する。第１層アルミニウム配線２６
は、コンタクト孔３２を介して、下層の第１層ポリシリ
コン配線を介して、ＰチャネルＭＯＳトランジスタＱ１
のソースノード（フィールド領域）に接続される。ま
た、第１層ポリシリコン配線２７も、コンタクト孔３３
を介して、下層のフィールド領域に電気的に接続され
る。コンタクト孔３２は、第１層ポリシリコン配線２６
の両端に交互に２つのトランジスタのゲートを単位とし
て配置される。コンタクト孔３３も同様である。２つの
ＭＯＳトランジスタのゲート電極層が、接続配線（第１
層ポリシリコン配線）１１ａ−１１ｅを介してそれぞれ
接続される。トランジスタゲート電極層１０ａ−１０ｊ
と平行に、直線状に行方向に延在して、メインワード線
ＺＭＷＬ＜Ｘ＞−ＺＭＷＬ＜Ｘ＋４＞をそれぞれ構成す
る第３層アルミニウム配線２５ａ−２５ｅが配設され
る。これらの第３層アルミニウム配線２５ａ−２５ｅの
各々は、スルーホール３１を介して下層の中間層となる
第２層アルミニウム配線層３０に接続される。第２層ア
ルミニウム配線層３０は、さらに、図示しない中間層を
介して接続配線１１ａ−１１ｅにそれぞれ接続される。
【００７０】図９に示すように、サブデコード信号ＳＤ
＜ａ＞およびＳＤ＜ｂ＞を伝達する信号線を第１層アル
ミニウム配線２６および２７で構成し、メインワード線
ＺＭＷＬ＜Ｘ＞−ＺＭＷＬ＜Ｘ＋４＞をそれぞれ第３層
アルミニウム配線２５ａ−２５ｅで構成する。サブデコ
ード信号をサブワード線ドライブ用ＭＯＳトランジスタ
Ｑのソースに伝達するためのサブデコード信号ノード
を、メインワード線よりも下層に形成することができ
る。したがって、メインワード線をサブデコード信号ノ
ードをよけて配設する必要がなく、メモリアレイの一方
端から終端にまで、メインワード線を直線状に配設する
ことができ、レイアウトが簡略化され、またその配線パ
ターンも単純であり、写真製版工程時においても正確に
パターニングすることができ、製品歩留まりが改善され
る。また直線状にメインワード線を配設し、また第３層
アルミニウム配線をメインワード線として利用してお
り、高速でワード線選択信号をメモリアレイ終端まで伝
達することができる。
＜ａ＞およびＳＤ＜ｂ＞を伝達する信号線を第１層アル
ミニウム配線２６および２７で構成し、メインワード線
ＺＭＷＬ＜Ｘ＞−ＺＭＷＬ＜Ｘ＋４＞をそれぞれ第３層
アルミニウム配線２５ａ−２５ｅで構成する。サブデコ
ード信号をサブワード線ドライブ用ＭＯＳトランジスタ
Ｑのソースに伝達するためのサブデコード信号ノード
を、メインワード線よりも下層に形成することができ
る。したがって、メインワード線をサブデコード信号ノ
ードをよけて配設する必要がなく、メモリアレイの一方
端から終端にまで、メインワード線を直線状に配設する
ことができ、レイアウトが簡略化され、またその配線パ
ターンも単純であり、写真製版工程時においても正確に
パターニングすることができ、製品歩留まりが改善され
る。また直線状にメインワード線を配設し、また第３層
アルミニウム配線をメインワード線として利用してお
り、高速でワード線選択信号をメモリアレイ終端まで伝
達することができる。
【００７１】図１０は、サブワードドライバ（ＳＷＤ）
のＰチャネルＭＯＳトランジスタの部分の断面構造を示
す図である。図１０において、トランジスタ領域内に、
サブワードドライバ（ＳＷＤ）のＰチャネルＭＯＳトラ
ンジスタＱ１が配置される。このＭＯＳトランジスタＱ
は、第１層ポリシリコン配線で形成されるゲート電極配
線１０を有する。またメモリセル領域内においては、サ
ブワード線ＳＷＬとなる第１層ポリシリコン配線３５ａ
および３５ｂがそれぞれ形成される。これらのメモリセ
ル領域は、サブワードドライバ帯の両側のメモリブロッ
クの領域に対応する。
のＰチャネルＭＯＳトランジスタの部分の断面構造を示
す図である。図１０において、トランジスタ領域内に、
サブワードドライバ（ＳＷＤ）のＰチャネルＭＯＳトラ
ンジスタＱ１が配置される。このＭＯＳトランジスタＱ
は、第１層ポリシリコン配線で形成されるゲート電極配
線１０を有する。またメモリセル領域内においては、サ
ブワード線ＳＷＬとなる第１層ポリシリコン配線３５ａ
および３５ｂがそれぞれ形成される。これらのメモリセ
ル領域は、サブワードドライバ帯の両側のメモリブロッ
クの領域に対応する。
【００７２】第１層ポリシリコン配線の上層に、サブワ
ード線とサブワードドライバトランジスタとを接続する
ためのサブワード線ノードとなるビット線同層配線３５
が形成される。ビット線層相配線３５は、それぞれビッ
トコンタクト３７ｂおよび３７ｄを介してＭＯＳトラン
ジスタＱ１のドレインとなる領域に電気的に接続され
る。一方、サブワード線ノードとなる配線３５の間に、
サブデコード信号をＭＯＳトランジスタのソースへ供給
するための中間層となるビット線同層配線３６が配設さ
れる。ビット線同層配線３６がビットコンタクト３７ｃ
を介してトランジスタ領域内のビットコンタクト３７ｂ
および３７ｄが接続する領域とゲート電極層１０に関し
て対向する領域に電気的に接続される。ビット線同層配
線３６は、コンタクト３２を介してサブデコード信号Ｓ
Ｄ（ＳＤ＜ａ＞）を伝達する第１層アルミニウム配線２
６に接続される。第１層アルミニウム配線２６と平行
に、他方のサブデコード信号を伝達するための第１層ア
ルミニウム配線２７が配設される。これは、通過配線と
なり、このＭＯＳトランジスタには接続されない。
ード線とサブワードドライバトランジスタとを接続する
ためのサブワード線ノードとなるビット線同層配線３５
が形成される。ビット線層相配線３５は、それぞれビッ
トコンタクト３７ｂおよび３７ｄを介してＭＯＳトラン
ジスタＱ１のドレインとなる領域に電気的に接続され
る。一方、サブワード線ノードとなる配線３５の間に、
サブデコード信号をＭＯＳトランジスタのソースへ供給
するための中間層となるビット線同層配線３６が配設さ
れる。ビット線同層配線３６がビットコンタクト３７ｃ
を介してトランジスタ領域内のビットコンタクト３７ｂ
および３７ｄが接続する領域とゲート電極層１０に関し
て対向する領域に電気的に接続される。ビット線同層配
線３６は、コンタクト３２を介してサブデコード信号Ｓ
Ｄ（ＳＤ＜ａ＞）を伝達する第１層アルミニウム配線２
６に接続される。第１層アルミニウム配線２６と平行
に、他方のサブデコード信号を伝達するための第１層ア
ルミニウム配線２７が配設される。これは、通過配線と
なり、このＭＯＳトランジスタには接続されない。
【００７３】サブワード線ノード３５は、それぞれ、ッ
トコンタクト３７ａおよび３７ｆを介してサブワード線
ＳＷＬとなる第１層ポリシリコン配線３５ａおよび３５
ｂに接続される。ゲート電極配線１０は、ビットコンタ
クトを介して中間層となるビット線同層配線４１に接続
される。ビット線同層配線４１は、コンタクト４０を介
して第１層アルミニウム配線３９に接続される。第１層
アルミニウム配線３９がスルーホール３８を介して第２
層アルミニウム配線３０に接続され、第２層アルミニウ
ム配線３０がまたスルーホール３１を介してメインワー
ド線となる第３層アルミニウム配線２５に接続される。
トコンタクト３７ａおよび３７ｆを介してサブワード線
ＳＷＬとなる第１層ポリシリコン配線３５ａおよび３５
ｂに接続される。ゲート電極配線１０は、ビットコンタ
クトを介して中間層となるビット線同層配線４１に接続
される。ビット線同層配線４１は、コンタクト４０を介
して第１層アルミニウム配線３９に接続される。第１層
アルミニウム配線３９がスルーホール３８を介して第２
層アルミニウム配線３０に接続され、第２層アルミニウ
ム配線３０がまたスルーホール３１を介してメインワー
ド線となる第３層アルミニウム配線２５に接続される。
【００７４】図１０において、第２層アルミニウム配線
が通過配線として配設される。サブワード線ノードの配
線３５は、コンタクトの中間層となるビット線同層配線
３６および４１をよけるように配設する必要があるもの
の、サブデコード信号ＳＤが第１層アルミニウム配線を
介して伝達されており、図８の第２層アルミニウム配線
を介して伝達する構成に比べて、そのコンタクト領域の
占有面積は小さくすることができ（アスペクト比が小さ
くなるため）、したがって、このサブデコード信号ノー
ドを形成するために、サブワード線ノードを構成するビ
ット線同層配線のベンディング（曲がり）の度合いを小
さくすることができ、そのレイアウトは簡略化される。
が通過配線として配設される。サブワード線ノードの配
線３５は、コンタクトの中間層となるビット線同層配線
３６および４１をよけるように配設する必要があるもの
の、サブデコード信号ＳＤが第１層アルミニウム配線を
介して伝達されており、図８の第２層アルミニウム配線
を介して伝達する構成に比べて、そのコンタクト領域の
占有面積は小さくすることができ（アスペクト比が小さ
くなるため）、したがって、このサブデコード信号ノー
ドを形成するために、サブワード線ノードを構成するビ
ット線同層配線のベンディング（曲がり）の度合いを小
さくすることができ、そのレイアウトは簡略化される。
【００７５】なお、サブワードドライバにおいて、その
ゲートがメインワード線に接続されるＮチャネルＭＯＳ
トランジスタのレイアウトも、ほぼＰチャネルＭＯＳト
ランジスタのそれと同様となる。サブデコード信号に代
えて接地電圧を受ける。補のサブデコード信号をゲート
に受けるＮチャネルＭＯＳトランジスタのレイアウト
は、別の第１層アルミニウム配線を用いて補のサブデコ
ード信号ＺＳＤをＭＯＳトランジスタのゲート電極層に
結合する（サブデコード信号ＳＤおよびＺＳＤは振幅が
異なる）。第２層アルミニウム配線を用いて接地電圧を
伝達して、これらのサブワードドライバのＮチャネルＭ
ＯＳトランジスタのソースに接続する。
ゲートがメインワード線に接続されるＮチャネルＭＯＳ
トランジスタのレイアウトも、ほぼＰチャネルＭＯＳト
ランジスタのそれと同様となる。サブデコード信号に代
えて接地電圧を受ける。補のサブデコード信号をゲート
に受けるＮチャネルＭＯＳトランジスタのレイアウト
は、別の第１層アルミニウム配線を用いて補のサブデコ
ード信号ＺＳＤをＭＯＳトランジスタのゲート電極層に
結合する（サブデコード信号ＳＤおよびＺＳＤは振幅が
異なる）。第２層アルミニウム配線を用いて接地電圧を
伝達して、これらのサブワードドライバのＮチャネルＭ
ＯＳトランジスタのソースに接続する。
【００７６】以上のように、実施の形態２に従えば、メ
インワード線をサブデコード信号を伝達する信号線より
も上層の配線で構成しており、メインワード線をアレイ
端部まで直接的に延在させることができ、高速でワード
線選択信号を伝達することができるとともに、メインワ
ード線のレイアウトパターンが単純化され、微細加工時
においても正確にメインワード線をパターニングするこ
とができる。また、サブワードドライバのレイアウトも
簡略化されるため、同様、パターニングを正確に行なう
ことができ、歩留まりが改善される。
インワード線をサブデコード信号を伝達する信号線より
も上層の配線で構成しており、メインワード線をアレイ
端部まで直接的に延在させることができ、高速でワード
線選択信号を伝達することができるとともに、メインワ
ード線のレイアウトパターンが単純化され、微細加工時
においても正確にメインワード線をパターニングするこ
とができる。また、サブワードドライバのレイアウトも
簡略化されるため、同様、パターニングを正確に行なう
ことができ、歩留まりが改善される。
【００７７】［実施の形態３］図１１は、この発明の実
施の形態３の要部の構成を概略的に示す図である。図１
１において、半導体基板領域５０に、第１層ポリシリコ
ン配線（ＴＧ）５１が配設される。この第１層ポリシリ
コン配線５１が、サブワード線ＳＷＬとなり、メモリセ
ルに含まれるアクセストランジスタのゲートを構成す
る。第１層ポリシリコン配線５１上に、第１層ポリシリ
コン配線５１と交差する方向にビット線ＢＬとなる第２
層ポリシリコン配線５２ａおよび５２ｂが配設される。
ビット線ＢＬとなる配線５２ａおよび５２ｂ上に、メモ
リセルのストレージノードに接続される第３層ポリシリ
コン配線５３ａおよび５３ｂが形成される。第３層ポリ
シリコン配線５３ａおよび５３ｂは、メモリセルのキャ
パシタのストレージノードとなる。
施の形態３の要部の構成を概略的に示す図である。図１
１において、半導体基板領域５０に、第１層ポリシリコ
ン配線（ＴＧ）５１が配設される。この第１層ポリシリ
コン配線５１が、サブワード線ＳＷＬとなり、メモリセ
ルに含まれるアクセストランジスタのゲートを構成す
る。第１層ポリシリコン配線５１上に、第１層ポリシリ
コン配線５１と交差する方向にビット線ＢＬとなる第２
層ポリシリコン配線５２ａおよび５２ｂが配設される。
ビット線ＢＬとなる配線５２ａおよび５２ｂ上に、メモ
リセルのストレージノードに接続される第３層ポリシリ
コン配線５３ａおよび５３ｂが形成される。第３層ポリ
シリコン配線５３ａおよび５３ｂは、メモリセルのキャ
パシタのストレージノードとなる。
【００７８】第３層ポリシリコン配線５３ａおよび５３
ｂ上に、キャパシタ絶縁膜を介してセルプレート電極層
となる第４層ポリシリコン配線５４が配設される。セル
プレート電極層となる第４層ポリシリコン配線５４に
は、所定のセルプレート電圧（中間電圧ＶＣＣＳ／２）
が与えられる。第４層ポリシリコン配線５４上に、図示
しない層間絶縁膜を介して第１層アルミニウム配線５５
が配設され、第１層アルミニウム配線５５上に第２層ア
ルミニウム配線５６が配置される。
ｂ上に、キャパシタ絶縁膜を介してセルプレート電極層
となる第４層ポリシリコン配線５４が配設される。セル
プレート電極層となる第４層ポリシリコン配線５４に
は、所定のセルプレート電圧（中間電圧ＶＣＣＳ／２）
が与えられる。第４層ポリシリコン配線５４上に、図示
しない層間絶縁膜を介して第１層アルミニウム配線５５
が配設され、第１層アルミニウム配線５５上に第２層ア
ルミニウム配線５６が配置される。
【００７９】メモリセルにおいては、その面積が微細化
されるにつれて、キャパシタの容量を確保するため、ス
トレージノードとセルプレート電極の対向面積が十分大
きくなるように、ストレージノードの配線５３ａおよび
５３ｂは通常、サブワード線ＳＷＬ上にまで延在して配
置される。したがって、ストレージノードの高さが高く
なり、応じてセルプレートとなる第４層ポリシリコン配
線５４も高くなり、第１層アルミニウム配線５５との間
隔が極めて狭くなる。
されるにつれて、キャパシタの容量を確保するため、ス
トレージノードとセルプレート電極の対向面積が十分大
きくなるように、ストレージノードの配線５３ａおよび
５３ｂは通常、サブワード線ＳＷＬ上にまで延在して配
置される。したがって、ストレージノードの高さが高く
なり、応じてセルプレートとなる第４層ポリシリコン配
線５４も高くなり、第１層アルミニウム配線５５との間
隔が極めて狭くなる。
【００８０】セルプレート電極層は、第４層ポリシリコ
ン配線で形成されており、その表面には凹凸があり、こ
の凹凸が原因となって上層の第１層アルミニウム配線５
５とセルプレート電極となる第４層ポリシリコン配線５
４とが短絡することが多い。そこで、この第１層アルミ
ニウム配線５５をセルプレート電極となる第４層ポリシ
リコン配線５４と同一電位に固定してダミー導電層とし
て用い、これらの配線５５および５４の短絡が生じても
電流が流れないようにする。
ン配線で形成されており、その表面には凹凸があり、こ
の凹凸が原因となって上層の第１層アルミニウム配線５
５とセルプレート電極となる第４層ポリシリコン配線５
４とが短絡することが多い。そこで、この第１層アルミ
ニウム配線５５をセルプレート電極となる第４層ポリシ
リコン配線５４と同一電位に固定してダミー導電層とし
て用い、これらの配線５５および５４の短絡が生じても
電流が流れないようにする。
【００８１】汎用ＤＲＡＭにおいては、この第１層アル
ミニウム配線５５は、メインワード線として利用される
ことが多いが、本発明においては先の実施の形態２にお
いて説明したように、メインワード線ＺＭＷＬは第３層
アルミニウム配線５７で形成する。これにより、第１層
アルミニウム配線５５と第４層ポリシリコン配線５４と
が短絡しても何ら故障は発生せず、ＤＲＡＭは、安定に
動作する。
ミニウム配線５５は、メインワード線として利用される
ことが多いが、本発明においては先の実施の形態２にお
いて説明したように、メインワード線ＺＭＷＬは第３層
アルミニウム配線５７で形成する。これにより、第１層
アルミニウム配線５５と第４層ポリシリコン配線５４と
が短絡しても何ら故障は発生せず、ＤＲＡＭは、安定に
動作する。
【００８２】図１２は、セルプレート電極層上の第１層
アルミニウム配線の配置を概略的に示す図である。図１
２において、セルプレート電極５４は、メモリブロック
上にわたって延在して配置される。セルプレート電極５
４上に、線幅の比較的細い導電配線６１を所定のピッチ
で配置する。導電配線６１を、セルプレート端部におい
て短絡するように、終端配線６０を配置する。これらの
終端配線６０および導電配線６１は第１層アルミニウム
配線である。セルプレート電極５４の外部に、また第１
層アルミニウム配線で、導電配線６１と同じパターンの
ダミー配線６２が配置される。ダミー配線６２を設ける
ことにより、導電配線６１のセルプレート電極５４上で
のパターニングを正確に行なう。ライン／スペースを規
則正しく配置することにより、写真製版時に正確にパタ
ーニングが行なわれる。また、ライン／スペースを一定
のピッチで配置することにより、エッチング時に行なわ
れるケミカルメカニカルポリシリング（ＣＭＰ）時にお
ける中心部の盛り上がりを防止でき、他層の配線に何ら
悪影響を及ぼすことなくセルプレート電極５４の短絡防
止用のダミーアルミニウム配線を配置することができ
る。導電配線６１をメインワード線と同一ピッチで行方
向に延在するようにレイアウトすれば、汎用ＤＲＡＭの
メインワード線パターニング用マスクを利用して、導電
配線をパターニングすることができる。
アルミニウム配線の配置を概略的に示す図である。図１
２において、セルプレート電極５４は、メモリブロック
上にわたって延在して配置される。セルプレート電極５
４上に、線幅の比較的細い導電配線６１を所定のピッチ
で配置する。導電配線６１を、セルプレート端部におい
て短絡するように、終端配線６０を配置する。これらの
終端配線６０および導電配線６１は第１層アルミニウム
配線である。セルプレート電極５４の外部に、また第１
層アルミニウム配線で、導電配線６１と同じパターンの
ダミー配線６２が配置される。ダミー配線６２を設ける
ことにより、導電配線６１のセルプレート電極５４上で
のパターニングを正確に行なう。ライン／スペースを規
則正しく配置することにより、写真製版時に正確にパタ
ーニングが行なわれる。また、ライン／スペースを一定
のピッチで配置することにより、エッチング時に行なわ
れるケミカルメカニカルポリシリング（ＣＭＰ）時にお
ける中心部の盛り上がりを防止でき、他層の配線に何ら
悪影響を及ぼすことなくセルプレート電極５４の短絡防
止用のダミーアルミニウム配線を配置することができ
る。導電配線６１をメインワード線と同一ピッチで行方
向に延在するようにレイアウトすれば、汎用ＤＲＡＭの
メインワード線パターニング用マスクを利用して、導電
配線をパターニングすることができる。
【００８３】図１３は、セルプレート電極５４とダミー
アルミニウム配線５５へのセルプレート電圧ＶＣＰを印
加する態様の一例を示す図である。図１３において、セ
ルプレート電圧発生回路６５から発生されたセルプレー
ト電圧ＶＣＰは、メモリアレイの列方向に沿って延在す
るメインセルプレート電圧線６６上に伝達される。メイ
ンセルプレート電圧伝達線６６は、センスアンプ帯ＳＡ
Ｂにおいてローカルセルプレート電圧線６７に分岐され
る。ローカルセルプレート電圧線６７は、センスアンプ
帯ＳＡＢに対して設けられるメモリブロックに対応して
それぞれ配置されるセルプレート電極５４に、セルプレ
ート電圧ＶＣＰを印加する。ローカルセルプレート電圧
伝達線６７は、また、ダミーアルミニウム配線５５にも
セルプレート電圧ＶＣＰを伝達する。ローカルセルプレ
ート電圧伝達線６７は、たとえばビット線プリチャージ
電圧ＶＢＬを伝達する伝達線と同層の配線層に形成され
る。これにより、セルプレート電極５４およびダミーア
ルミニウム配線５５を容易に同一の電圧レベルに固定す
ることができる。
アルミニウム配線５５へのセルプレート電圧ＶＣＰを印
加する態様の一例を示す図である。図１３において、セ
ルプレート電圧発生回路６５から発生されたセルプレー
ト電圧ＶＣＰは、メモリアレイの列方向に沿って延在す
るメインセルプレート電圧線６６上に伝達される。メイ
ンセルプレート電圧伝達線６６は、センスアンプ帯ＳＡ
Ｂにおいてローカルセルプレート電圧線６７に分岐され
る。ローカルセルプレート電圧線６７は、センスアンプ
帯ＳＡＢに対して設けられるメモリブロックに対応して
それぞれ配置されるセルプレート電極５４に、セルプレ
ート電圧ＶＣＰを印加する。ローカルセルプレート電圧
伝達線６７は、また、ダミーアルミニウム配線５５にも
セルプレート電圧ＶＣＰを伝達する。ローカルセルプレ
ート電圧伝達線６７は、たとえばビット線プリチャージ
電圧ＶＢＬを伝達する伝達線と同層の配線層に形成され
る。これにより、セルプレート電極５４およびダミーア
ルミニウム配線５５を容易に同一の電圧レベルに固定す
ることができる。
【００８４】なお、ローカルセルプレート電圧伝達線６
７は、センスアンプ帯ＳＡＢに代えてサブワードドライ
バ帯ＳＷＢに配設されてもよい。この場合、ダミーアル
ミニウム配線５５のスリットが、メインワード線と同一
方向となり、メインワード線と同じピッチで配設するこ
とができる。
７は、センスアンプ帯ＳＡＢに代えてサブワードドライ
バ帯ＳＷＢに配設されてもよい。この場合、ダミーアル
ミニウム配線５５のスリットが、メインワード線と同一
方向となり、メインワード線と同じピッチで配設するこ
とができる。
【００８５】図１４は、セルプレート電極とダミーアル
ミニウム配線を同一電圧に固定するための他の構成を概
略的に示す図である。図１４において、ダミー配線終端
配線６０に結合し、ダミー配線６２にセルプレート電圧
配線回路６５からのセルプレート電圧ＶＣＰを伝達す
る。ダミー配線６２をダミーアルミニウム配線５５の終
端アルミニウム配線６０と接続する。ダミー配線６２と
終端アルミニウム配線６０を接続する部分において、ま
た、コンタクト孔（またはスルーホール）ＣＴを介して
ダミー配線６２をセルプレート電極５２に接続する。し
たがって、セルプレート電極５４に対するセルプレート
電圧を伝達するセルプレート電圧線として、ダミー配線
６２を利用する。ダミー配線６２が配置される領域はサ
ブワードドライバ帯であってよく、またセンスアンプ帯
であってもよい。
ミニウム配線を同一電圧に固定するための他の構成を概
略的に示す図である。図１４において、ダミー配線終端
配線６０に結合し、ダミー配線６２にセルプレート電圧
配線回路６５からのセルプレート電圧ＶＣＰを伝達す
る。ダミー配線６２をダミーアルミニウム配線５５の終
端アルミニウム配線６０と接続する。ダミー配線６２と
終端アルミニウム配線６０を接続する部分において、ま
た、コンタクト孔（またはスルーホール）ＣＴを介して
ダミー配線６２をセルプレート電極５２に接続する。し
たがって、セルプレート電極５４に対するセルプレート
電圧を伝達するセルプレート電圧線として、ダミー配線
６２を利用する。ダミー配線６２が配置される領域はサ
ブワードドライバ帯であってよく、またセンスアンプ帯
であってもよい。
【００８６】また、これらの方法に代えて、以下の方法
も可能である。メモリブロックにそれぞれ対応して設け
られるセルプレート電極５４に対して、セルプレート電
圧発生回路６５からセルプレート電圧が伝達される。こ
のメモリブロック単位で、ダミーアルミニウム配線５５
をスリット状に個々に形成し、メモリブロック単位で、
ダミーアルミニウム配線５５と対応のセルプレート電極
５４とをコンタクトまたはスルーホールにより直接接続
する。
も可能である。メモリブロックにそれぞれ対応して設け
られるセルプレート電極５４に対して、セルプレート電
圧発生回路６５からセルプレート電圧が伝達される。こ
のメモリブロック単位で、ダミーアルミニウム配線５５
をスリット状に個々に形成し、メモリブロック単位で、
ダミーアルミニウム配線５５と対応のセルプレート電極
５４とをコンタクトまたはスルーホールにより直接接続
する。
【００８７】第１層アルミニウム配線はメモリアレイ内
においてすべてダミーアルミニウム配線として利用し、
通常は第１層アルミニウム配線を用いて形成される配線
は、上層の第２または第３層のアルミニウム配線で形成
される。
においてすべてダミーアルミニウム配線として利用し、
通常は第１層アルミニウム配線を用いて形成される配線
は、上層の第２または第３層のアルミニウム配線で形成
される。
【００８８】以上のように、この発明の実施の形態３に
従えば、セルプレート電極層とその上層の第１のアルミ
ニウム配線層と同一電位に固定しているため、セルプレ
ート電極層とその上層の導電層とが電気的に短絡しても
何ら誤動作を生じず安定に動作せることができ、歩留ま
りが改善される。
従えば、セルプレート電極層とその上層の第１のアルミ
ニウム配線層と同一電位に固定しているため、セルプレ
ート電極層とその上層の導電層とが電気的に短絡しても
何ら誤動作を生じず安定に動作せることができ、歩留ま
りが改善される。
【００８９】［実施の形態４］図１５は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図４において、センスアンプ帯ＳＡＢ
において、ＹデコーダＹＤからの列選択信号は、センス
アンプ帯ＳＡＢに関連する行ブロックの全メモリブロッ
クにわたって共通に設けられるメイン列選択線群ＺＭＳ
ＣＳＬＧ上に伝達される。メイン列選択線群ＺＭＳＣＳ
ＬＧに含まれる列選択線ＺＭＣＳ０−ＺＭＣＳ７は、そ
れぞれ第３層アルミニウム配線（３Ａｌ）で形成され
る。
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図４において、センスアンプ帯ＳＡＢ
において、ＹデコーダＹＤからの列選択信号は、センス
アンプ帯ＳＡＢに関連する行ブロックの全メモリブロッ
クにわたって共通に設けられるメイン列選択線群ＺＭＳ
ＣＳＬＧ上に伝達される。メイン列選択線群ＺＭＳＣＳ
ＬＧに含まれる列選択線ＺＭＣＳ０−ＺＭＣＳ７は、そ
れぞれ第３層アルミニウム配線（３Ａｌ）で形成され
る。
【００９０】各メモリブロックに対応するセンスアンプ
群領域ＳＧＲａ、ＳＧＲｂおよびＳＧＲｃにおいては、
列選択信号に応答して導通する列選択ゲートが配置され
る。２つのメモリブロックすなわち２つのセンスアンプ
群領域にわたってローカル列選択線ＬＣＳＬ０−ＬＣＳ
Ｌ７が配置される。サブワードドライバ帯ＳＷＢとセン
スアンプ帯ＳＡＢとの交差領域である十字帯ＣＲａおよ
びＣＲｂそれぞれにおいて、メイン列選択線群ＺＭＣＳ
ＬＧ上の列選択信号に従ってローカル列選択線ＬＣＳＬ
０−ＬＣＳＬ７を駆動するドライバＤＶ０−ＤＶ７が配
置される。
群領域ＳＧＲａ、ＳＧＲｂおよびＳＧＲｃにおいては、
列選択信号に応答して導通する列選択ゲートが配置され
る。２つのメモリブロックすなわち２つのセンスアンプ
群領域にわたってローカル列選択線ＬＣＳＬ０−ＬＣＳ
Ｌ７が配置される。サブワードドライバ帯ＳＷＢとセン
スアンプ帯ＳＡＢとの交差領域である十字帯ＣＲａおよ
びＣＲｂそれぞれにおいて、メイン列選択線群ＺＭＣＳ
ＬＧ上の列選択信号に従ってローカル列選択線ＬＣＳＬ
０−ＬＣＳＬ７を駆動するドライバＤＶ０−ＤＶ７が配
置される。
【００９１】ドライバを余裕をもって配置するために、
サブワードドライバと同様、ドライバＤＶ０−ＤＶ７は
交互配置される。すなわち、１つのセンスアンプ群領域
に配設されるローカル列選択線ＬＣＳＬ０−ＬＣＳＬ７
においては、隣接するローカル列選択線は、異なる十字
帯に配置されたドライバにより駆動される。すなわち、
ローカル列選択線ＬＣＳＬ０、ＬＣＳＬ２、ＬＣＳＬ４
およびＬＣＳＬ６は、十字帯ＣＲｂに配置されたドライ
バＤＶ０、ＤＶ２、ＤＶ４およびＤＶ６によりそれぞれ
駆動され、一方、ローカル列選択線ＬＣＳＬ１、ＬＣＳ
Ｌ３、ＬＣＳＬ５およびＬＣＳＬ７は、十字帯ＣＲａに
配置されたドライバＤＶ１、ＤＶ３、ＤＶ５、およびＤ
Ｖ７により駆動される。このセンスアンプ群領域ＳＧＲ
ａおよびＳＧＲｃそれぞれにおいても、明確に示さない
が、ローカル列選択線はすべてＬＣＳＬ０−ＬＣＳＬ７
が配置されており、それぞれ隣接する十字帯に配置され
たドライバにより、メイン列選択線群上の信号に従って
駆動される。
サブワードドライバと同様、ドライバＤＶ０−ＤＶ７は
交互配置される。すなわち、１つのセンスアンプ群領域
に配設されるローカル列選択線ＬＣＳＬ０−ＬＣＳＬ７
においては、隣接するローカル列選択線は、異なる十字
帯に配置されたドライバにより駆動される。すなわち、
ローカル列選択線ＬＣＳＬ０、ＬＣＳＬ２、ＬＣＳＬ４
およびＬＣＳＬ６は、十字帯ＣＲｂに配置されたドライ
バＤＶ０、ＤＶ２、ＤＶ４およびＤＶ６によりそれぞれ
駆動され、一方、ローカル列選択線ＬＣＳＬ１、ＬＣＳ
Ｌ３、ＬＣＳＬ５およびＬＣＳＬ７は、十字帯ＣＲａに
配置されたドライバＤＶ１、ＤＶ３、ＤＶ５、およびＤ
Ｖ７により駆動される。このセンスアンプ群領域ＳＧＲ
ａおよびＳＧＲｃそれぞれにおいても、明確に示さない
が、ローカル列選択線はすべてＬＣＳＬ０−ＬＣＳＬ７
が配置されており、それぞれ隣接する十字帯に配置され
たドライバにより、メイン列選択線群上の信号に従って
駆動される。
【００９２】図１５に示すように、列選択線を階層構造
とするとともに、ローカル列選択線を駆動するドライバ
を十字帯に交互配置することにより、ローカル列選択線
のピッチが小さくなっても余裕をもってドライバを配置
することができ、また高速で列選択信号を確定状態へ駆
動することができる。
とするとともに、ローカル列選択線を駆動するドライバ
を十字帯に交互配置することにより、ローカル列選択線
のピッチが小さくなっても余裕をもってドライバを配置
することができ、また高速で列選択信号を確定状態へ駆
動することができる。
【００９３】なお、ローカル列選択線ＬＣＳＬ０−ＬＣ
ＳＬ７は、第１層アルミニウム配線で形成され、それぞ
れ列選択ゲートの第１層ポリシリコンゲート電極に接続
される。メイン列選択線群ＺＭＣＳＬＧには列選択ゲー
トは接続されないため、その寄生容量は小さく、Ｙデコ
ーダＹＤからの列選択信号をセンスアンプ帯ＳＡＢの一
方端から終端まで高速で伝達することができる。実際に
数多くの列選択ゲートが接続するローカル列選択線は、
十字帯に配置されたドライバＤＶ０−ＤＶ７により高速
で駆動する。これにより、列選択動作を早くすることが
でき、コラムアクセス時間（リード／ライト動作が指定
されてから有効データが出力されるまでに要する時間）
を短縮することができる。
ＳＬ７は、第１層アルミニウム配線で形成され、それぞ
れ列選択ゲートの第１層ポリシリコンゲート電極に接続
される。メイン列選択線群ＺＭＣＳＬＧには列選択ゲー
トは接続されないため、その寄生容量は小さく、Ｙデコ
ーダＹＤからの列選択信号をセンスアンプ帯ＳＡＢの一
方端から終端まで高速で伝達することができる。実際に
数多くの列選択ゲートが接続するローカル列選択線は、
十字帯に配置されたドライバＤＶ０−ＤＶ７により高速
で駆動する。これにより、列選択動作を早くすることが
でき、コラムアクセス時間（リード／ライト動作が指定
されてから有効データが出力されるまでに要する時間）
を短縮することができる。
【００９４】また、十字帯に列選択線を駆動するための
ドライバを交互配置することにより、各十字帯に配置さ
れるドライバの数を低減することができ、十字帯の面積
増加、すなわちメモリアレイの面積増加をもたらすこと
なく階層構造の列選択線を実現することができる。
ドライバを交互配置することにより、各十字帯に配置さ
れるドライバの数を低減することができ、十字帯の面積
増加、すなわちメモリアレイの面積増加をもたらすこと
なく階層構造の列選択線を実現することができる。
【００９５】［実施の形態５］図１６は、この発明に従
う半導体記憶装置のセンスアンプ群領域ＳＧＲの１つの
センスアンプに対応する部分の構成を示す図である。図
１６において、ビット線ＢＬＬおよび／ＢＬＬに対し、
ビット線イコライズ指示信号φＢＬＥＱＬに応答して、
ビット線ＢＬＬおよび／ＢＬＬを所定の電圧ＶＢＢＬに
プリチャージしかつイコライズするためのビット線プリ
チャージ／イコライズ回路ＢＥＱＬと、ビット線分離指
示信号φＢＬＩＬに応答して導通し、ビット線ＢＬＬお
よび／ＢＬＬをセンスアンプＳＡＭに結合するビット線
分離ゲートＢＩＧＬが設けられる。
う半導体記憶装置のセンスアンプ群領域ＳＧＲの１つの
センスアンプに対応する部分の構成を示す図である。図
１６において、ビット線ＢＬＬおよび／ＢＬＬに対し、
ビット線イコライズ指示信号φＢＬＥＱＬに応答して、
ビット線ＢＬＬおよび／ＢＬＬを所定の電圧ＶＢＢＬに
プリチャージしかつイコライズするためのビット線プリ
チャージ／イコライズ回路ＢＥＱＬと、ビット線分離指
示信号φＢＬＩＬに応答して導通し、ビット線ＢＬＬお
よび／ＢＬＬをセンスアンプＳＡＭに結合するビット線
分離ゲートＢＩＧＬが設けられる。
【００９６】ビット線ＢＬＲおよび／ＢＬＲに対して
も、ビット線イコライズ指示信号φＢＬＥＱＲに応答し
て活性化され、ビット線ＢＬＲおよび／ＢＬＲをビット
線プリチャージ電圧ＶＢＬにプリチャージしかつイコラ
イズするビット線プリチャージ／イコライズ回路ＢＥＱ
Ｒと、ビット線分離指示信号φＢＬＩＲに応答して導通
し、ビット線ＢＬＲおよび／ＢＬＲをセンスアンプＳＡ
Ｍに結合するビット線分離ゲートＢＩＲＧが設けられ
る。
も、ビット線イコライズ指示信号φＢＬＥＱＲに応答し
て活性化され、ビット線ＢＬＲおよび／ＢＬＲをビット
線プリチャージ電圧ＶＢＬにプリチャージしかつイコラ
イズするビット線プリチャージ／イコライズ回路ＢＥＱ
Ｒと、ビット線分離指示信号φＢＬＩＲに応答して導通
し、ビット線ＢＬＲおよび／ＢＬＲをセンスアンプＳＡ
Ｍに結合するビット線分離ゲートＢＩＲＧが設けられ
る。
【００９７】センスアンプＳＡＭは、交差結合されたＰ
チャネルＭＯＳトランジスタおよび交差結合されたＮチ
ャネルＭＯＳトランジスタを含む。センスアンプＳＡＭ
の電源ノードＳ２Ｐは、センスアンプ活性化指示信号φ
ＺＳＯＰに応答して活性化されるセンスアンプ活性化ト
ランジスタＳＡＰＴを介してセンス電源電圧ＶＣＣＳを
受けるセンス電源ノードに結合される。またセンスアン
プＳＡＭの他方電源ノードＳ２Ｎが、センスアンプ活性
化信号φＳＯＮに応答して導通するセンスアンプ活性化
トランジスタＳＡＮＴを介して接地ノードに結合され
る。
チャネルＭＯＳトランジスタおよび交差結合されたＮチ
ャネルＭＯＳトランジスタを含む。センスアンプＳＡＭ
の電源ノードＳ２Ｐは、センスアンプ活性化指示信号φ
ＺＳＯＰに応答して活性化されるセンスアンプ活性化ト
ランジスタＳＡＰＴを介してセンス電源電圧ＶＣＣＳを
受けるセンス電源ノードに結合される。またセンスアン
プＳＡＭの他方電源ノードＳ２Ｎが、センスアンプ活性
化信号φＳＯＮに応答して導通するセンスアンプ活性化
トランジスタＳＡＮＴを介して接地ノードに結合され
る。
【００９８】センスアンプＳＡＭに対し、読出列選択信
号φＣＳＬＲに応答して導通し、共通ビット線ＢＬおよ
び／ＢＬに現れた電位を差動増幅して、読出データ線対
ＲＰおよび／ＲＰに伝達する読出列選択ゲートＲＳＧ
と、書込列選択信号φＣＳＬＷと書込マスク指示信号φ
ＷＥとに応答して共通ビット線ＢＬおよび／ＢＬを書込
データ線対ＷＰおよび／ＷＰに結合する書込列選択ゲー
トＷＳＧが設けられる。ここで、共通ビット線ＢＬおよ
び／ＢＬは、センスアンプＳＡＭが結合されるビット線
であり、スタンバイ状態時、また非選択状態時、共通ビ
ット線ＢＬおよび／ＢＬは、それぞれビット線ＢＬＲ、
ＢＬＬおよび／ＢＬＲおよび／ＢＬＬに結合される。
号φＣＳＬＲに応答して導通し、共通ビット線ＢＬおよ
び／ＢＬに現れた電位を差動増幅して、読出データ線対
ＲＰおよび／ＲＰに伝達する読出列選択ゲートＲＳＧ
と、書込列選択信号φＣＳＬＷと書込マスク指示信号φ
ＷＥとに応答して共通ビット線ＢＬおよび／ＢＬを書込
データ線対ＷＰおよび／ＷＰに結合する書込列選択ゲー
トＷＳＧが設けられる。ここで、共通ビット線ＢＬおよ
び／ＢＬは、センスアンプＳＡＭが結合されるビット線
であり、スタンバイ状態時、また非選択状態時、共通ビ
ット線ＢＬおよび／ＢＬは、それぞれビット線ＢＬＲ、
ＢＬＬおよび／ＢＬＲおよび／ＢＬＬに結合される。
【００９９】この図１６に示す構成においては、読出デ
ータ線ＲＰおよび／ＲＰと書込データ線ＷＰおよび／Ｗ
Ｐが別々に設けられる。すなわち、いわゆるＩＯ分離構
成である。このＩＯ分離構成の場合、データ読出時にお
いては、読出列選択信号φＣＳＬＲがアドレス信号に従
って活性状態へ駆動される。データ書込時においては、
書込列選択信号φＣＳＬＷに従って列選択動作が行なわ
れる。書込マスク指示信号φＷＥは、選択メモリセルへ
のデータ書込をマスクするか否かを示す。外部からのデ
ータマスク指示信号ＤＱＭにより、データ書込時、選択
的にこの書込マスク指示信号φＷＥが活性化される。
ータ線ＲＰおよび／ＲＰと書込データ線ＷＰおよび／Ｗ
Ｐが別々に設けられる。すなわち、いわゆるＩＯ分離構
成である。このＩＯ分離構成の場合、データ読出時にお
いては、読出列選択信号φＣＳＬＲがアドレス信号に従
って活性状態へ駆動される。データ書込時においては、
書込列選択信号φＣＳＬＷに従って列選択動作が行なわ
れる。書込マスク指示信号φＷＥは、選択メモリセルへ
のデータ書込をマスクするか否かを示す。外部からのデ
ータマスク指示信号ＤＱＭにより、データ書込時、選択
的にこの書込マスク指示信号φＷＥが活性化される。
【０１００】図１６に示すようなＩＯ分離構成の場合、
読出列選択線および書込列選択線を別々に発生して伝達
する必要がある。したがって、列選択信号を生成するＹ
デコーダも、書込時に活性化される書込列デコーダおよ
び読出時に活性化される読出デコーダが設けられる。し
たがって、この場合、列選択信号の数が、先の図２等に
おいて示した場合に比べて、２倍となり、配線占有面積
が増加する。
読出列選択線および書込列選択線を別々に発生して伝達
する必要がある。したがって、列選択信号を生成するＹ
デコーダも、書込時に活性化される書込列デコーダおよ
び読出時に活性化される読出デコーダが設けられる。し
たがって、この場合、列選択信号の数が、先の図２等に
おいて示した場合に比べて、２倍となり、配線占有面積
が増加する。
【０１０１】図１７は、この発明の実施の形態５に従う
半導体記憶装置のセンスアンプ群領域ＳＧＲの構成を概
略的に示す図である。図１７において、このセンスアン
プ群領域ＳＧＲにおいては、プリチャージ／イコライズ
回路群ＢＥＱＬＧ、およびビット線分離ゲート群ＢＩＧ
ＬＧが一方のメモリブロックに対して設けられる。ビッ
ト線分離ゲート群ＢＩＧＬＧに隣接して書込列選択ゲー
ト群ＷＳＧＧが配置される。書込列選択ゲート群ＷＳＧ
Ｇは、書込列選択線ＣＳＬＷ０−ＣＳＬＷ７からの書込
列選択信号をそれぞれ受ける書込列選択ゲートを含む。
この場合、書込列選択ゲート群ＷＳＧＧには、８ビット
の書込列選択ゲートが配置される。通常、データ書込の
マスクは８ビット単位で行なわれるため、この書込マス
クの単位となる部分の構成が図１７には示される。
半導体記憶装置のセンスアンプ群領域ＳＧＲの構成を概
略的に示す図である。図１７において、このセンスアン
プ群領域ＳＧＲにおいては、プリチャージ／イコライズ
回路群ＢＥＱＬＧ、およびビット線分離ゲート群ＢＩＧ
ＬＧが一方のメモリブロックに対して設けられる。ビッ
ト線分離ゲート群ＢＩＧＬＧに隣接して書込列選択ゲー
ト群ＷＳＧＧが配置される。書込列選択ゲート群ＷＳＧ
Ｇは、書込列選択線ＣＳＬＷ０−ＣＳＬＷ７からの書込
列選択信号をそれぞれ受ける書込列選択ゲートを含む。
この場合、書込列選択ゲート群ＷＳＧＧには、８ビット
の書込列選択ゲートが配置される。通常、データ書込の
マスクは８ビット単位で行なわれるため、この書込マス
クの単位となる部分の構成が図１７には示される。
【０１０２】この書込列選択線ＣＳＬＷ０−ＣＳＬＷ７
の配置領域に隣接して、センスアンプ群ＳＡＭＧが配置
される。センスアンプ群ＳＡＭＧにおいても、８個のセ
ンスアンプが配置される。
の配置領域に隣接して、センスアンプ群ＳＡＭＧが配置
される。センスアンプ群ＳＡＭＧにおいても、８個のセ
ンスアンプが配置される。
【０１０３】センスアンプ群ＳＡＭＧに隣接して、読出
列選択線ＣＳＬＲ０、ＣＳＬＲ２、ＣＳＬＲ４、および
ＣＳＬＲ６が配置され、また、読出列選択線ＣＳＬＲ
１、ＣＳＬＲ３、ＣＳＬＲ５、およびＣＳＬＲ７が別の
領域に配置される。これらの読出列選択線ＣＳＬＲ０、
ＣＳＬＲ２、ＣＳＬＲ４、およびＣＳＬＲ６と読出列選
択線ＣＳＬＲ１、ＣＳＬＲ３、ＣＳＬＲ５、およびＣＳ
ＬＲ７の間に、読出列選択ゲート群ＲＳＧＧが配置され
る。他方のメモリブロックにおいては、ビット線分離ゲ
ート群ＢＩＧＲおよびプリチャージ／イコライズ回路群
ＢＥＱＲＧが配置される。
列選択線ＣＳＬＲ０、ＣＳＬＲ２、ＣＳＬＲ４、および
ＣＳＬＲ６が配置され、また、読出列選択線ＣＳＬＲ
１、ＣＳＬＲ３、ＣＳＬＲ５、およびＣＳＬＲ７が別の
領域に配置される。これらの読出列選択線ＣＳＬＲ０、
ＣＳＬＲ２、ＣＳＬＲ４、およびＣＳＬＲ６と読出列選
択線ＣＳＬＲ１、ＣＳＬＲ３、ＣＳＬＲ５、およびＣＳ
ＬＲ７の間に、読出列選択ゲート群ＲＳＧＧが配置され
る。他方のメモリブロックにおいては、ビット線分離ゲ
ート群ＢＩＧＲおよびプリチャージ／イコライズ回路群
ＢＥＱＲＧが配置される。
【０１０４】この図１７に示す構成において、８本の書
込列選択線ＣＳＬＷ０−ＣＳＬＷ７が配置される領域９
０は、書込列選択線を配置するために必要とされる領域
であり、この領域においてトランジスタは配置されない
（書込列選択線ＣＳＬＷ０−ＣＳＬＷ７は第１層または
１層／３層アルミニウム配線で構成される）。読出列選
択線ＣＳＲ０、ＣＳＲ２、ＣＳＲ４およびＳＣＲ６も、
読出列選択線が配設されるだけであり、これらの領域に
はトランジスタは配置されない。したがって、これらの
列選択線配置領域９０および９２は、空き領域となる。
センスアンプ群ＳＡＭＧには、たとえば第１層アルミニ
ウム配線でセンス電源電圧ＶＣＣＳおよび接地電圧ＶＳ
Ｓを伝達するセンス電源線が配設される。この領域９０
および９２に、センス電源電圧ＶＣＣＳおよび接地電圧
ＶＳＳを安定化させるためのデカップリング容量を配置
する。
込列選択線ＣＳＬＷ０−ＣＳＬＷ７が配置される領域９
０は、書込列選択線を配置するために必要とされる領域
であり、この領域においてトランジスタは配置されない
（書込列選択線ＣＳＬＷ０−ＣＳＬＷ７は第１層または
１層／３層アルミニウム配線で構成される）。読出列選
択線ＣＳＲ０、ＣＳＲ２、ＣＳＲ４およびＳＣＲ６も、
読出列選択線が配設されるだけであり、これらの領域に
はトランジスタは配置されない。したがって、これらの
列選択線配置領域９０および９２は、空き領域となる。
センスアンプ群ＳＡＭＧには、たとえば第１層アルミニ
ウム配線でセンス電源電圧ＶＣＣＳおよび接地電圧ＶＳ
Ｓを伝達するセンス電源線が配設される。この領域９０
および９２に、センス電源電圧ＶＣＣＳおよび接地電圧
ＶＳＳを安定化させるためのデカップリング容量を配置
する。
【０１０５】すなわち、図１７に示すように、センスア
ンプ群においては、センス電源電圧ＶＣＣＳを伝達する
センス電源線９５と接地電圧ＶＳＳを伝達するセンス接
地線９６が行方向に沿って延在して配置される。これら
のセンス電源線９５およびセンス接地線９６の間にデカ
ップリング容量ＤＥＣを図１８に示すように配置する。
これにより、センスアンプＳＡＮがセンスアンプ活性化
トランジスタＳＡＰＴおよびＳＡＮＴにより活性化され
てセンス動作を行なう場合においても、センス電源線９
５上のセンス電源電圧ＶＣＣＳが急激に低下するのを防
止することができ、またセンス接地線９６上の接地電圧
ＶＳＳが、急激にその電圧レベルが上昇するのを抑制す
ることができ、安定にセンス動作を行なうことができ
る。
ンプ群においては、センス電源電圧ＶＣＣＳを伝達する
センス電源線９５と接地電圧ＶＳＳを伝達するセンス接
地線９６が行方向に沿って延在して配置される。これら
のセンス電源線９５およびセンス接地線９６の間にデカ
ップリング容量ＤＥＣを図１８に示すように配置する。
これにより、センスアンプＳＡＮがセンスアンプ活性化
トランジスタＳＡＰＴおよびＳＡＮＴにより活性化され
てセンス動作を行なう場合においても、センス電源線９
５上のセンス電源電圧ＶＣＣＳが急激に低下するのを防
止することができ、またセンス接地線９６上の接地電圧
ＶＳＳが、急激にその電圧レベルが上昇するのを抑制す
ることができ、安定にセンス動作を行なうことができ
る。
【０１０６】図１９（Ａ）は、このデカップリング容量
ＤＥＣの構造の一例を示す図である。図１９（Ａ）にお
いて、デカップリング容量ＤＥＣは、Ｐ型半導体基板領
域１００上に形成されるＮ型ウェル１０１と、Ｎ型ウェ
ル１０１表面に間をおいて形成されるＰ型不純物領域１
０２ａおよび１０２ｂと、Ｎ型ウェル１０１表面に形成
される高濃度Ｎ型不純物領域１０３と、不純物領域１０
２ａおよび１０２ｂの間の領域上に図示しないゲート絶
縁膜を介して形成されるゲート電極層１０４を含む。ゲ
ート電極層１０４に、接地電圧ＶＳＳが与えられる。不
純物領域１０２ａ、１０２ｂおよび１０３が、センス電
源線９５からのセンス電源電圧ＶＣＣＳを受ける。この
場合、デカップリング容量ＤＥＣは、ＰチャネルＭＯＳ
トランジスタを用いたＭＯＳ型キャパシタである。この
ようなＭＯＳキャパシタを利用することにより他のトラ
ンジスタ構成時同一製造工程でデカップリング容量ＤＥ
Ｃを形成することができる。図１９（Ａ）に示すデカッ
プリング容量ＤＥＣが、領域９０または９２に配置され
る。このデカップリング容量は、配線領域９０および９
２において、その近傍の基板領域の導電型に応じて適当
に形成され、またその容量値もセンス電源線およびセン
ス接地線の寄生容量およびセンス電流の大きさに応じて
適当に定められる。
ＤＥＣの構造の一例を示す図である。図１９（Ａ）にお
いて、デカップリング容量ＤＥＣは、Ｐ型半導体基板領
域１００上に形成されるＮ型ウェル１０１と、Ｎ型ウェ
ル１０１表面に間をおいて形成されるＰ型不純物領域１
０２ａおよび１０２ｂと、Ｎ型ウェル１０１表面に形成
される高濃度Ｎ型不純物領域１０３と、不純物領域１０
２ａおよび１０２ｂの間の領域上に図示しないゲート絶
縁膜を介して形成されるゲート電極層１０４を含む。ゲ
ート電極層１０４に、接地電圧ＶＳＳが与えられる。不
純物領域１０２ａ、１０２ｂおよび１０３が、センス電
源線９５からのセンス電源電圧ＶＣＣＳを受ける。この
場合、デカップリング容量ＤＥＣは、ＰチャネルＭＯＳ
トランジスタを用いたＭＯＳ型キャパシタである。この
ようなＭＯＳキャパシタを利用することにより他のトラ
ンジスタ構成時同一製造工程でデカップリング容量ＤＥ
Ｃを形成することができる。図１９（Ａ）に示すデカッ
プリング容量ＤＥＣが、領域９０または９２に配置され
る。このデカップリング容量は、配線領域９０および９
２において、その近傍の基板領域の導電型に応じて適当
に形成され、またその容量値もセンス電源線およびセン
ス接地線の寄生容量およびセンス電流の大きさに応じて
適当に定められる。
【０１０７】図１９（Ｂ）は、デカップリング容量ＤＥ
Ｃの他の構成を示す図である。図１９（Ｂ）において、
デカップリング容量ＤＥＣは、Ｎ型半導体基板領域１１
０表面に形成されるＰ型ウェル１１１と、Ｐ型ウェル１
１１表面に形成されるＮ型不純物領域１１２ａおよび１
１２ｂと、Ｐ型ウェル１１１表面に形成される高濃度Ｐ
型不純物領域１１３と、不純物領域１１２ａおよび１１
２ｂの間の領域上に図示しないゲート絶縁膜を介して形
成されるゲート電極層１１４を含む。ゲート電極層１１
４にセンス電源電圧ＶＣＣＳが与えられ、不純物領域１
１２ａ、１１２ｂおよび１１３にセンス接地電圧ＶＳＳ
が与えられる。この場合、デカップリング容量は、Ｎチ
ャネルＭＯＳトランジスタを用いたＭＯＳキャパシタで
あり、比較的小さな面積で大きな容量値を有するデカッ
プリング容量を形成することができる。
Ｃの他の構成を示す図である。図１９（Ｂ）において、
デカップリング容量ＤＥＣは、Ｎ型半導体基板領域１１
０表面に形成されるＰ型ウェル１１１と、Ｐ型ウェル１
１１表面に形成されるＮ型不純物領域１１２ａおよび１
１２ｂと、Ｐ型ウェル１１１表面に形成される高濃度Ｐ
型不純物領域１１３と、不純物領域１１２ａおよび１１
２ｂの間の領域上に図示しないゲート絶縁膜を介して形
成されるゲート電極層１１４を含む。ゲート電極層１１
４にセンス電源電圧ＶＣＣＳが与えられ、不純物領域１
１２ａ、１１２ｂおよび１１３にセンス接地電圧ＶＳＳ
が与えられる。この場合、デカップリング容量は、Ｎチ
ャネルＭＯＳトランジスタを用いたＭＯＳキャパシタで
あり、比較的小さな面積で大きな容量値を有するデカッ
プリング容量を形成することができる。
【０１０８】図１９（Ａ）および（Ｂ）に示すデカップ
リング容量が、図１７に示す配線領域９０および９２近
傍の基板領域の導電型に応じて適当に形成される。
リング容量が、図１７に示す配線領域９０および９２近
傍の基板領域の導電型に応じて適当に形成される。
【０１０９】なお、このデカップリング容量ＤＥＣとし
ては、単にゲート電極層とこのゲート電極層と対向して
半導体基板領域表面に形成される高濃度不純物領域とで
形成される通常の平行電極型キャパシタが用いられても
よい。
ては、単にゲート電極層とこのゲート電極層と対向して
半導体基板領域表面に形成される高濃度不純物領域とで
形成される通常の平行電極型キャパシタが用いられても
よい。
【０１１０】［変更例］図２０は、この発明の実施の形
態５の変更例の構成を示す図である。図２０において
は、１つのセンスアンプ群領域ＳＧＲの構成を示す。図
２０において、所定数のセンスアンプＳＡＭに対し共通
に、センスアンプ活性化トランジスタＳＡＰＴおよびＳ
ＡＮＴが設けられる。センスアンプＳＡＭの電源ノード
Ｓ２ＰおよびＳ２Ｎが所定数単位で共通に接続され、そ
れぞれセンス活性化トランジスタＳＡＰＴおよびＳＡＮ
Ｔを介してセンス電源線９５およびセンス接地線９６に
結合される。センス活性化トランジスタＳＡＰＴが配線
領域９０内に配設され、センスアンプ活性化トランジス
タＳＡＮＴが配線領域９２に配置される。
態５の変更例の構成を示す図である。図２０において
は、１つのセンスアンプ群領域ＳＧＲの構成を示す。図
２０において、所定数のセンスアンプＳＡＭに対し共通
に、センスアンプ活性化トランジスタＳＡＰＴおよびＳ
ＡＮＴが設けられる。センスアンプＳＡＭの電源ノード
Ｓ２ＰおよびＳ２Ｎが所定数単位で共通に接続され、そ
れぞれセンス活性化トランジスタＳＡＰＴおよびＳＡＮ
Ｔを介してセンス電源線９５およびセンス接地線９６に
結合される。センス活性化トランジスタＳＡＰＴが配線
領域９０内に配設され、センスアンプ活性化トランジス
タＳＡＮＴが配線領域９２に配置される。
【０１１１】センスアンプ活性化トランジスタを十字帯
に配置する必要がなく、この十字帯において、他の回路
のトランジスタのサイズを大きくするまたはトランジス
タ数を増加させることができる。また、１つのセンスア
ンプ群領域ＳＧＲ内において、複数のセンスアンプ活性
化トランジスタＳＡＰＴを設けることにより、センスア
ンプＳＡＭの電源ノードＳ２ＰおよびＳ２Ｎの電圧分布
を小さくすることができ、より安定にセンス動作を行な
うことができる。単位となるセンスアンプの数は適当に
定められればよい。
に配置する必要がなく、この十字帯において、他の回路
のトランジスタのサイズを大きくするまたはトランジス
タ数を増加させることができる。また、１つのセンスア
ンプ群領域ＳＧＲ内において、複数のセンスアンプ活性
化トランジスタＳＡＰＴを設けることにより、センスア
ンプＳＡＭの電源ノードＳ２ＰおよびＳ２Ｎの電圧分布
を小さくすることができ、より安定にセンス動作を行な
うことができる。単位となるセンスアンプの数は適当に
定められればよい。
【０１１２】なお、図２０においては、センスアンプ活
性化トランジスタＳＡＰＴは配線領域９０に配置され、
センスアンプ活性化トランジスタＳＡＮＴが配線領域９
２に配置されている。しかしながら、実際のセンス電源
線９５およびセンス接地線９６の配置およびセンスアン
プＳＡＭのトランジスタの配置に応じて、これらのセン
スアンプ活性化トランジスタＳＡＰＴおよびＳＡＮＴ
は、逆の領域、すなわちセンスアンプ活性化トランジス
タＳＡＮＴが領域９０に配置され、センスアンプ活性化
トランジスタＳＡＰＴが配線領域９２に配置されてもよ
い。
性化トランジスタＳＡＰＴは配線領域９０に配置され、
センスアンプ活性化トランジスタＳＡＮＴが配線領域９
２に配置されている。しかしながら、実際のセンス電源
線９５およびセンス接地線９６の配置およびセンスアン
プＳＡＭのトランジスタの配置に応じて、これらのセン
スアンプ活性化トランジスタＳＡＰＴおよびＳＡＮＴ
は、逆の領域、すなわちセンスアンプ活性化トランジス
タＳＡＮＴが領域９０に配置され、センスアンプ活性化
トランジスタＳＡＰＴが配線領域９２に配置されてもよ
い。
【０１１３】以上のように、この発明の実施の形態５に
従えば、書込データ線対および読出データ線対は別々に
設けられる構成の場合、列選択線下の領域をデカップリ
ング容量またはセンスアンプ活性化トランジスタ配置領
域として利用するため、メモリアレイ領域を効率的に利
用することができ、行方向に沿って列選択線を配設する
場合においても、メモリアレイの面積増加を抑制してセ
ンス動作を安定化させることができる。
従えば、書込データ線対および読出データ線対は別々に
設けられる構成の場合、列選択線下の領域をデカップリ
ング容量またはセンスアンプ活性化トランジスタ配置領
域として利用するため、メモリアレイ領域を効率的に利
用することができ、行方向に沿って列選択線を配設する
場合においても、メモリアレイの面積増加を抑制してセ
ンス動作を安定化させることができる。
【０１１４】［実施の形態６］図２１は、交差結合型セ
ンスアンプＳＡＮの１対の交差結合トランジスタのレイ
アウトを概略的に示す図である。図２１において、交差
結合されるＭＯＳトランジスタＱａおよびＱｂは、各ゲ
ートがリング状に形成される。ＭＯＳトランジスタＱａ
のゲートは、コンタクト孔ＣＴａを介してビット線ＢＬ
に結合される。ＭＯＳトランジスタＱａは、ゲート電極
層により取囲まれる領域（ソース）が、コンタクト孔Ｃ
Ｔｂを介してビット線／ＢＬに接続される。ＭＯＳトラ
ンジスタＱｂにおいては、コンタクト孔ＣＴａを介し
て、ビット線／ＢＬがリング状のゲート電極層に結合さ
れ、ゲート電極層内部の領域がコンタクト孔ＣＴｂを介
してビット線ＢＬが結合される。フィールド領域ＦＲ
は、センスアンプＳＡＮの共通ノード（ノードＳ２Ｐま
たはＳ２Ｎ）であり、複数のセンスアンプにより共有さ
れる。このリング状にゲート電極が形成されるリングゲ
ートトランジスタを利用することにより、ビット線ＢＬ
および／ＢＬのピッチに合せて交差結合されたＭＯＳト
ランジスタを配置することができる。このようなリング
ゲートトランジスタを利用することができるのは、セン
スアンプＳＡＮが共通ノードを有するためである。
ンスアンプＳＡＮの１対の交差結合トランジスタのレイ
アウトを概略的に示す図である。図２１において、交差
結合されるＭＯＳトランジスタＱａおよびＱｂは、各ゲ
ートがリング状に形成される。ＭＯＳトランジスタＱａ
のゲートは、コンタクト孔ＣＴａを介してビット線ＢＬ
に結合される。ＭＯＳトランジスタＱａは、ゲート電極
層により取囲まれる領域（ソース）が、コンタクト孔Ｃ
Ｔｂを介してビット線／ＢＬに接続される。ＭＯＳトラ
ンジスタＱｂにおいては、コンタクト孔ＣＴａを介し
て、ビット線／ＢＬがリング状のゲート電極層に結合さ
れ、ゲート電極層内部の領域がコンタクト孔ＣＴｂを介
してビット線ＢＬが結合される。フィールド領域ＦＲ
は、センスアンプＳＡＮの共通ノード（ノードＳ２Ｐま
たはＳ２Ｎ）であり、複数のセンスアンプにより共有さ
れる。このリング状にゲート電極が形成されるリングゲ
ートトランジスタを利用することにより、ビット線ＢＬ
および／ＢＬのピッチに合せて交差結合されたＭＯＳト
ランジスタを配置することができる。このようなリング
ゲートトランジスタを利用することができるのは、セン
スアンプＳＡＮが共通ノードを有するためである。
【０１１５】一方、書込列選択ゲートにおいては、書込
列選択信号を受けるＭＯＳトランジスタと、書込マスク
指示信号φＷＥを受けるＭＯＳトランジスタが、直列に
接続される。書込列選択信号は、すべて書込列選択ゲー
ト個々に導通を制御する必要があり、センスアンプＳＡ
Ｍと異なり、共通ノードは存在しない。したがってこの
ような直列に接続されるＭＯＳトランジスタの対を、ビ
ット線ＢＬおよび／ＢＬのピッチに合せて配置するため
に、レイアウト上での工夫が必要となる。
列選択信号を受けるＭＯＳトランジスタと、書込マスク
指示信号φＷＥを受けるＭＯＳトランジスタが、直列に
接続される。書込列選択信号は、すべて書込列選択ゲー
ト個々に導通を制御する必要があり、センスアンプＳＡ
Ｍと異なり、共通ノードは存在しない。したがってこの
ような直列に接続されるＭＯＳトランジスタの対を、ビ
ット線ＢＬおよび／ＢＬのピッチに合せて配置するため
に、レイアウト上での工夫が必要となる。
【０１１６】図２２（Ａ）は、この発明の実施の形態６
に従う書込列選択ゲートのトランジスタのレイアウトを
概略的に示す図である。図２２（Ａ）において、２つの
フィールド領域１００および１０２が設けられる。フィ
ールド領域１００に形成されるトランジスタは、書込デ
ータパス／ＷＰに結合され、他方のフィールド領域１０
２には、書込データパスＷＰに結合されるトランジスタ
対が形成される。このフィールド領域１００および１０
２と交差するように、書込マスク指示信号φＷＥを受け
る第１層ポリシリコン層１０３および１０６が配置され
る。第１層ポリシリコン配線１０３および１０６は、接
続配線１０７により相互接続される。書込マスク指示信
号φＷＥは、上層の第２層アルミニウム配線または第３
層アルミニウム配線を介して伝達される。
に従う書込列選択ゲートのトランジスタのレイアウトを
概略的に示す図である。図２２（Ａ）において、２つの
フィールド領域１００および１０２が設けられる。フィ
ールド領域１００に形成されるトランジスタは、書込デ
ータパス／ＷＰに結合され、他方のフィールド領域１０
２には、書込データパスＷＰに結合されるトランジスタ
対が形成される。このフィールド領域１００および１０
２と交差するように、書込マスク指示信号φＷＥを受け
る第１層ポリシリコン層１０３および１０６が配置され
る。第１層ポリシリコン配線１０３および１０６は、接
続配線１０７により相互接続される。書込マスク指示信
号φＷＥは、上層の第２層アルミニウム配線または第３
層アルミニウム配線を介して伝達される。
【０１１７】第１層ポリシリコン配線１０３および１０
６に隣接して、列選択信号ＣＳＬＷ０およびＣＳＬＷ１
をそれぞれ伝達する第１層ポリシリコン配線１０４およ
び１０５が配設される。書込列選択信号ＣＳＬＷ０およ
びＣＳＬＷ１も、先の実施の形態１において説明した場
合と同様、上層の第３層アルミニウム配線を介して伝達
され、次いで、下層の第１層アルミニウム配線のローカ
ル列選択線を介して伝達される。
６に隣接して、列選択信号ＣＳＬＷ０およびＣＳＬＷ１
をそれぞれ伝達する第１層ポリシリコン配線１０４およ
び１０５が配設される。書込列選択信号ＣＳＬＷ０およ
びＣＳＬＷ１も、先の実施の形態１において説明した場
合と同様、上層の第３層アルミニウム配線を介して伝達
され、次いで、下層の第１層アルミニウム配線のローカ
ル列選択線を介して伝達される。
【０１１８】フィールド領域１００、１０２それぞれに
おいて、第１層ポリシリコン配線１０３の外側にコンタ
クト１１０が形成され、第１層ポリシリコン配線１０４
および１０５の間にコンタクト１１１が形成され、また
第１層ポリシリコン配線１０６の外部に、ビットコンタ
クト１１２が形成される。ビットコンタクト１１０のフ
ィールド領域と、第１層ポリシリコン配線１０３および
１０４の間のフィールド領域により１対のトランジスタ
ＴＲ１およびＴＲ３が形成され、また第１層ポリシリコ
ン配線１０３および１０４の間のフィールド領域とビッ
トコンタクト１１１が形成されるフィールド領域によ
り、トランジスタＴＲ１およびＴＲ３各々と直列に接続
されるトランジスタＴＲ２およびＴＲ４がそれぞれ形成
される。
おいて、第１層ポリシリコン配線１０３の外側にコンタ
クト１１０が形成され、第１層ポリシリコン配線１０４
および１０５の間にコンタクト１１１が形成され、また
第１層ポリシリコン配線１０６の外部に、ビットコンタ
クト１１２が形成される。ビットコンタクト１１０のフ
ィールド領域と、第１層ポリシリコン配線１０３および
１０４の間のフィールド領域により１対のトランジスタ
ＴＲ１およびＴＲ３が形成され、また第１層ポリシリコ
ン配線１０３および１０４の間のフィールド領域とビッ
トコンタクト１１１が形成されるフィールド領域によ
り、トランジスタＴＲ１およびＴＲ３各々と直列に接続
されるトランジスタＴＲ２およびＴＲ４がそれぞれ形成
される。
【０１１９】書込列選択信号ＣＳＬＷ０を受ける書込ゲ
ートについても同様である。ビットコンタクト１１１
は、隣接する２つの書込列選択ゲートにより共有され、
これにより、書込列選択ゲートの占有面積を低減し、書
込列選択ゲートのピッチを小さくする。
ートについても同様である。ビットコンタクト１１１
は、隣接する２つの書込列選択ゲートにより共有され、
これにより、書込列選択ゲートの占有面積を低減し、書
込列選択ゲートのピッチを小さくする。
【０１２０】図２２（Ｂ）は、書込列選択ゲートとビッ
ト線との接続を示す配線レイアウト図である。ビット線
対ＢＬ１およびＺＢＬ１は、共通ビット線である。ビッ
ト線ＢＬ１は、第２層ポリシリコン配線１２０で形成さ
れ、第１層ポリシリコン配線１２１により、ビット線Ｚ
ＢＬ１と整列して配置される第２層ポリシリコン配線１
２２に結合される。一方、ビット線ＺＢＬ１を構成する
第２層ポリシリコン配線１２３は、コンタクト孔１２４
を介して第１層メタル配線１２５によりこのビット線Ｂ
Ｌ１と整列して延在する第２層ポリシリコン配線１２６
に結合される。これらの交差配線１２１および１２５を
用いてビット線ＢＬ１およびＺＢＬ１の位置を交換す
る。
ト線との接続を示す配線レイアウト図である。ビット線
対ＢＬ１およびＺＢＬ１は、共通ビット線である。ビッ
ト線ＢＬ１は、第２層ポリシリコン配線１２０で形成さ
れ、第１層ポリシリコン配線１２１により、ビット線Ｚ
ＢＬ１と整列して配置される第２層ポリシリコン配線１
２２に結合される。一方、ビット線ＺＢＬ１を構成する
第２層ポリシリコン配線１２３は、コンタクト孔１２４
を介して第１層メタル配線１２５によりこのビット線Ｂ
Ｌ１と整列して延在する第２層ポリシリコン配線１２６
に結合される。これらの交差配線１２１および１２５を
用いてビット線ＢＬ１およびＺＢＬ１の位置を交換す
る。
【０１２１】第２層ポリシリコン配線１２６は、ビット
コンタクト１１０を介してフィールド領域１００に接続
される。第２層ポリシリコン配線１２６は、次いで第１
層ポリシリコン配線１２７を介して再び、ビット線ＺＢ
Ｌ１と整列して延在する第２層ポリシリコン配線１２８
に接続される。第２層ポリシリコン配線１２２は、コン
タクト孔１２４を介して第１メタル配線１２９に接続さ
れる。第１メタル配線１２９は、再び、コンタクト孔１
２４を介してビット線ＢＬ１と整列して延在する第２層
ポリシリコン配線１３０に接続される。この第２層ポリ
シリコン配線１３０は、ビットコンタクト１１０を介し
てフィールド領域１０２に接続される。したがって、フ
ィールド領域１００において、ビット線ＢＬ１およびＺ
ＢＬ１の位置が交換されて、再び、フィールド領域１０
２においてビット線ＢＬ１およびＺＢＬ１の位置が交換
される。この２つの交差領域において、それぞれ異なる
配線層すなわち第２ポリシリコン配線１２１および１２
７と第１メタル配線１２５および１２９をそれぞれ交互
に接続することにより、ビット線ＢＬ１およびＺＢＬ１
の電気的特性が同じとなる。
コンタクト１１０を介してフィールド領域１００に接続
される。第２層ポリシリコン配線１２６は、次いで第１
層ポリシリコン配線１２７を介して再び、ビット線ＺＢ
Ｌ１と整列して延在する第２層ポリシリコン配線１２８
に接続される。第２層ポリシリコン配線１２２は、コン
タクト孔１２４を介して第１メタル配線１２９に接続さ
れる。第１メタル配線１２９は、再び、コンタクト孔１
２４を介してビット線ＢＬ１と整列して延在する第２層
ポリシリコン配線１３０に接続される。この第２層ポリ
シリコン配線１３０は、ビットコンタクト１１０を介し
てフィールド領域１０２に接続される。したがって、フ
ィールド領域１００において、ビット線ＢＬ１およびＺ
ＢＬ１の位置が交換されて、再び、フィールド領域１０
２においてビット線ＢＬ１およびＺＢＬ１の位置が交換
される。この２つの交差領域において、それぞれ異なる
配線層すなわち第２ポリシリコン配線１２１および１２
７と第１メタル配線１２５および１２９をそれぞれ交互
に接続することにより、ビット線ＢＬ１およびＺＢＬ１
の電気的特性が同じとなる。
【０１２２】第１メタル配線１２５および１２９の形成
時、同時に、ライトパス／ＷＰを形成するグローバル書
込データ線ＺＧＷとなる第１メタル配線１３１および１
３２が、それぞれビットコンタクト１１１近傍において
フィールド領域１００および１０２に対して形成され
る。第１メタル配線１３１は、コンタクト孔１２４およ
び中間層の第２ポリシリコン配線１３３およびビットコ
ンタクト１１１を介してフィールド領域１００に接続さ
れる。第１メタル配線１３２は、コンタクト孔１２４、
中間層となる第２層ポリシリコン配線１３４およびビッ
トコンタクト１１１を介してフィールド領域１０２に接
続される。
時、同時に、ライトパス／ＷＰを形成するグローバル書
込データ線ＺＧＷとなる第１メタル配線１３１および１
３２が、それぞれビットコンタクト１１１近傍において
フィールド領域１００および１０２に対して形成され
る。第１メタル配線１３１は、コンタクト孔１２４およ
び中間層の第２ポリシリコン配線１３３およびビットコ
ンタクト１１１を介してフィールド領域１００に接続さ
れる。第１メタル配線１３２は、コンタクト孔１２４、
中間層となる第２層ポリシリコン配線１３４およびビッ
トコンタクト１１１を介してフィールド領域１０２に接
続される。
【０１２３】ビット線ＺＢＬ０およびＢＬ０についても
同様に、フィールド領域１００および１０２においてそ
れぞれ、交差配線によりその位置が交換される。図２２
（Ｂ）に示す構成において、ビット線ＢＬ１は、フィー
ルド領域１０２に形成されたビットコンタクト１１０お
よび１１１ならびにコンタクト１２４を介してグローバ
ル書込データ線ＧＷに接続される（列選択信号ＣＳＬＷ
１および書込バス指示信号φＷＥがともに活性状態のと
き）。一方、ビット線ＺＢＬ１は、フィールド領域１０
０に形成されたビットコンタクト１１０、１１１、第２
層ポリシリコン配線１３３およびコンタクト孔１２４を
介してライトパス／ＷＰを形成するグローバル書込デー
タ線ＺＧＷに接続される。
同様に、フィールド領域１００および１０２においてそ
れぞれ、交差配線によりその位置が交換される。図２２
（Ｂ）に示す構成において、ビット線ＢＬ１は、フィー
ルド領域１０２に形成されたビットコンタクト１１０お
よび１１１ならびにコンタクト１２４を介してグローバ
ル書込データ線ＧＷに接続される（列選択信号ＣＳＬＷ
１および書込バス指示信号φＷＥがともに活性状態のと
き）。一方、ビット線ＺＢＬ１は、フィールド領域１０
０に形成されたビットコンタクト１１０、１１１、第２
層ポリシリコン配線１３３およびコンタクト孔１２４を
介してライトパス／ＷＰを形成するグローバル書込デー
タ線ＺＧＷに接続される。
【０１２４】コンタクト孔１２４およびビットコンタク
ト１１１が、ビット線ＢＬ１、ＺＢＬ１およびＺＢＬ０
およびＢＬ０に対して設けられる書込列選択ゲートによ
り共有されるため、補のビット線ＺＢＬ１およびＺＢＬ
０がメモリセルアレイ上において隣接して配置される。
したがって、正のビット線ＢＬと補のビット線ＺＢＬ
は、常にフィールド領域１００および１０２においても
同じ性質のビット線（すなわち正のビット線または補の
ビット線）が隣接して配置される。
ト１１１が、ビット線ＢＬ１、ＺＢＬ１およびＺＢＬ０
およびＢＬ０に対して設けられる書込列選択ゲートによ
り共有されるため、補のビット線ＺＢＬ１およびＺＢＬ
０がメモリセルアレイ上において隣接して配置される。
したがって、正のビット線ＢＬと補のビット線ＺＢＬ
は、常にフィールド領域１００および１０２においても
同じ性質のビット線（すなわち正のビット線または補の
ビット線）が隣接して配置される。
【０１２５】図２２（Ｂ）に示すように、書込選択ゲー
トのトランジスタは、列方向に延在するＭＯＳトランジ
スタで形成することができる。また、ビットコンタクト
を列方向について整列して配置させることができ、書込
列選択ゲートをビット線ピッチに合せて配置することが
できる。また、ビットコンタクトを、列選択線ＣＳＬＷ
および書込マスク指示信号φＷＥを伝達する第１層ポリ
シリコン配線と離れた領域において形成することができ
る。このため、書込マスク指示信号φＷＥを伝達する第
１層ポリシリコン配線と書込列選択信号を伝達する第１
層ポリシリコン配線を極めて小さなピッチで隣接して配
置することができる（ビットコンタクトをよける必要が
なくなるため）。また、書込列選択ゲートのＭＯＳトラ
ンジスタのゲート電極を列方向に延在させており、十分
小さなビット線ピッチに合せて書込列選択ゲートのトラ
ンジスタを配置しても、そのゲート幅を十分大きくする
ことができ、電流駆動能力の大きな書込列選択ゲートト
ランジスタを形成することができる。
トのトランジスタは、列方向に延在するＭＯＳトランジ
スタで形成することができる。また、ビットコンタクト
を列方向について整列して配置させることができ、書込
列選択ゲートをビット線ピッチに合せて配置することが
できる。また、ビットコンタクトを、列選択線ＣＳＬＷ
および書込マスク指示信号φＷＥを伝達する第１層ポリ
シリコン配線と離れた領域において形成することができ
る。このため、書込マスク指示信号φＷＥを伝達する第
１層ポリシリコン配線と書込列選択信号を伝達する第１
層ポリシリコン配線を極めて小さなピッチで隣接して配
置することができる（ビットコンタクトをよける必要が
なくなるため）。また、書込列選択ゲートのＭＯＳトラ
ンジスタのゲート電極を列方向に延在させており、十分
小さなビット線ピッチに合せて書込列選択ゲートのトラ
ンジスタを配置しても、そのゲート幅を十分大きくする
ことができ、電流駆動能力の大きな書込列選択ゲートト
ランジスタを形成することができる。
【０１２６】また、この書込列選択ゲートにおいて第１
メタル配線１２５、１２９、１３１および１３２を利用
することができるのは、この領域において、センス系信
号は第２層アルミニウム配線または第３層アルミニウム
配線を用いて伝達しており、書込列選択ゲート領域にお
いては、この第１メタル（アルミニウム）配線に空き領
域が存在するためである。したがって多層配線構造を有
効に利用して、ビット線ピッチに応じて極めて小さなピ
ッチを有する書込列選択ゲートを形成することができ
る。
メタル配線１２５、１２９、１３１および１３２を利用
することができるのは、この領域において、センス系信
号は第２層アルミニウム配線または第３層アルミニウム
配線を用いて伝達しており、書込列選択ゲート領域にお
いては、この第１メタル（アルミニウム）配線に空き領
域が存在するためである。したがって多層配線構造を有
効に利用して、ビット線ピッチに応じて極めて小さなピ
ッチを有する書込列選択ゲートを形成することができ
る。
【０１２７】また、ビット線の書込列選択ゲート内にお
ける交差構造により、同じ性質を有するビットコンタク
トを列方向に沿って整列して配置させることができ、ビ
ットコンタクトのピッチを十分大きくとることができる
ため、書込列選択ゲートのピッチを小さくすることがで
きる（たとえばビットコンタクト１１１に近接して、ビ
ット線に対するビットコンタクト１１０を配置した場
合、これらのコンタクトをとるために、行方向について
のピッチを広くする必要が生じる）。
ける交差構造により、同じ性質を有するビットコンタク
トを列方向に沿って整列して配置させることができ、ビ
ットコンタクトのピッチを十分大きくとることができる
ため、書込列選択ゲートのピッチを小さくすることがで
きる（たとえばビットコンタクト１１１に近接して、ビ
ット線に対するビットコンタクト１１０を配置した場
合、これらのコンタクトをとるために、行方向について
のピッチを広くする必要が生じる）。
【０１２８】図２３は、８個のセンスアンプに対応する
書込列選択ゲートのレイアウトを示す図である。フィー
ルド領域１００に形成されるトランジスタは、書込デー
タパス／ＷＰに相当するグローバル書込データ線ＺＧＷ
を形成する第１層アルミニウム（メタル）配線１３１に
結合される。一方、フィールド領域１０２に形成される
トランジスタは、書込データパスＷＰに結合されるグロ
ーバル書込データ線ＧＷを形成する第１層メタル配線１
３２に形成される。これらのフィールド領域１００およ
び１０２において、それぞれ、ビット線の位置が交替さ
れている。このビット線ＢＬ０−ＢＬ７およびＺＢＬ０
−ＺＢＬ７は、それぞれ書込列選択ゲートが隣接ビット
線対においてコンタクト孔を共有する必要があるため、
その隣接ビット線対において隣接するビット線は同じ性
質（正のビット線または補のビット線）となる。たとえ
ば、ビット線ＺＢＬ７に隣接してビット線ＺＢＬ６が配
置され、ビット線ＢＬ６に隣接してビット線ＢＬ５が配
置される。したがって、正のビット線および補のビット
線の配置が、各ビット線対ごとにその位置が交替され
る。
書込列選択ゲートのレイアウトを示す図である。フィー
ルド領域１００に形成されるトランジスタは、書込デー
タパス／ＷＰに相当するグローバル書込データ線ＺＧＷ
を形成する第１層アルミニウム（メタル）配線１３１に
結合される。一方、フィールド領域１０２に形成される
トランジスタは、書込データパスＷＰに結合されるグロ
ーバル書込データ線ＧＷを形成する第１層メタル配線１
３２に形成される。これらのフィールド領域１００およ
び１０２において、それぞれ、ビット線の位置が交替さ
れている。このビット線ＢＬ０−ＢＬ７およびＺＢＬ０
−ＺＢＬ７は、それぞれ書込列選択ゲートが隣接ビット
線対においてコンタクト孔を共有する必要があるため、
その隣接ビット線対において隣接するビット線は同じ性
質（正のビット線または補のビット線）となる。たとえ
ば、ビット線ＺＢＬ７に隣接してビット線ＺＢＬ６が配
置され、ビット線ＢＬ６に隣接してビット線ＢＬ５が配
置される。したがって、正のビット線および補のビット
線の配置が、各ビット線対ごとにその位置が交替され
る。
【０１２９】書込列選択信号は、上層の第３層アルミニ
ウム配線に形成されるメイン列選択線から第１メタル配
線に形成されるローカル書込選択線を介して伝達され
る。これらは、図示しない位置で適当にコンタクトがと
られる（たとえば、コンタクト１２４と整列する位置
で、これらの列選択信号を伝達する第１ポリシリコン配
線と上層のローカル書込列選択線となる第１メタル配線
とが接続されてよい）。
ウム配線に形成されるメイン列選択線から第１メタル配
線に形成されるローカル書込選択線を介して伝達され
る。これらは、図示しない位置で適当にコンタクトがと
られる（たとえば、コンタクト１２４と整列する位置
で、これらの列選択信号を伝達する第１ポリシリコン配
線と上層のローカル書込列選択線となる第１メタル配線
とが接続されてよい）。
【０１３０】また書込マスク指示信号は、第３層または
第２層の配線層を介して伝達された後、書込列選択ゲー
トトランジスタのゲートに伝達される。書込マスク指示
信号についても、またコンタクト孔１２４と整列する位
置で、その書込列選択ゲートのトランジスタと上層の書
込列マスク指示信号伝達線とのコンタクトがとられても
よい。
第２層の配線層を介して伝達された後、書込列選択ゲー
トトランジスタのゲートに伝達される。書込マスク指示
信号についても、またコンタクト孔１２４と整列する位
置で、その書込列選択ゲートのトランジスタと上層の書
込列マスク指示信号伝達線とのコンタクトがとられても
よい。
【０１３１】読出列選択ゲートについても、同様のレイ
アウトを利用することができる（但しマスク指示信号φ
ＷＥを伝達する電極層は不要あり、この書込指示信号を
受けるゲート電極となる第１層ポリシリコン配線は、ビ
ット線に接続する第２層ポリシリコン配線に接続す
る）。この場合も、ビットコンタクトを列方向について
位置を整列させて配置することができ、読出列選択ゲー
トのピッチ条件を緩和することができ、余裕をもって読
出列選択ゲートを配置することができる。
アウトを利用することができる（但しマスク指示信号φ
ＷＥを伝達する電極層は不要あり、この書込指示信号を
受けるゲート電極となる第１層ポリシリコン配線は、ビ
ット線に接続する第２層ポリシリコン配線に接続す
る）。この場合も、ビットコンタクトを列方向について
位置を整列させて配置することができ、読出列選択ゲー
トのピッチ条件を緩和することができ、余裕をもって読
出列選択ゲートを配置することができる。
【０１３２】なお、書込データパスＷＰ，／ＷＰとなる
配線１３１および１３２は、適当な位置で列方向に延在
する上層のメイン書込データ線に供給される。
配線１３１および１３２は、適当な位置で列方向に延在
する上層のメイン書込データ線に供給される。
【０１３３】以上のように、この発明の実施の形態６に
従えば、書込データ線と読出データ線とが別々に設けら
れるＩＯ分離構成において、書込列選択ゲートにおいて
は、ビット線をツイスト構造に形成しているため、ビッ
トコンタクト位置を列方向に沿って整列して配置させる
ことができ、書込列選択ゲートの行方向のピッチを小さ
くすることができ、ビット線ピッチに応じて書込列選択
ゲートを配置することができる。
従えば、書込データ線と読出データ線とが別々に設けら
れるＩＯ分離構成において、書込列選択ゲートにおいて
は、ビット線をツイスト構造に形成しているため、ビッ
トコンタクト位置を列方向に沿って整列して配置させる
ことができ、書込列選択ゲートの行方向のピッチを小さ
くすることができ、ビット線ピッチに応じて書込列選択
ゲートを配置することができる。
【０１３４】なお、図２３において明確に示していない
が、書込データ線ＧＷおよびＺＧＷとなる第１メタル配
線１３１および１３２は、このメモリアレイ上にわたっ
て列方向に延在して配置される第３層メタル配線に接続
される。
が、書込データ線ＧＷおよびＺＧＷとなる第１メタル配
線１３１および１３２は、このメモリアレイ上にわたっ
て列方向に延在して配置される第３層メタル配線に接続
される。
【０１３５】［実施の形態７］図２４は、この発明の実
施の形態７の内部データ線の配置を概略的に示す図であ
る。図２４において、メモリアレイＭＡ上に、書込デー
タ線対ＷＰＰおよび読出データ線対ＲＰＰが列方向に延
在して配置される。これらの書込データ線対ＷＰＰおよ
び読出データ線対ＲＰＰは、たとえば第３層アルミニウ
ム配線で構成される。これらの書込データ線対ＷＰＰお
よび読出データ線対ＲＰＰは、ライトドライバおよびプ
リアンプを含む書込／読出回路ＲＷＣに結合される。
施の形態７の内部データ線の配置を概略的に示す図であ
る。図２４において、メモリアレイＭＡ上に、書込デー
タ線対ＷＰＰおよび読出データ線対ＲＰＰが列方向に延
在して配置される。これらの書込データ線対ＷＰＰおよ
び読出データ線対ＲＰＰは、たとえば第３層アルミニウ
ム配線で構成される。これらの書込データ線対ＷＰＰお
よび読出データ線対ＲＰＰは、ライトドライバおよびプ
リアンプを含む書込／読出回路ＲＷＣに結合される。
【０１３６】読出データ線対には、センスアンプにより
増幅されたメモリセルデータが伝達される。一方書込デ
ータ線対ＷＰＰには、書込／読出回路ＲＷＣに含まれる
大きな電流駆動力を有するライトドライバにより生成さ
れた内部書込データが伝達される。したがってこの場
合、図２５に示すように、その信号振幅が異なる。すな
わち図２５に示すように、書込データ線対ＷＰおよび／
ＷＰの信号振幅は、電源電圧レベルであり、フルスウィ
ングし、一方、読出データ線対ＲＰおよび／ＲＰにおい
てはセンスアンプ回路による駆動だけであり、小振幅信
号となる。したがって、このような書込データ線対ＷＰ
Ｐと読出データ線対ＲＰＰが隣接して配置された場合、
同時にデータ転送が行なわれたとき、容量結合による相
互干渉が生じ、振幅信号の読出データが変動し、読出デ
ータのマージンが小さくなり、正確なデータの読出を行
なうことができなくなる可能性がある。そこで、この書
込データ線対ＷＰＰからの読出データ線対ＲＰＰへのカ
ップリングノイズの影響を抑制するために、図２６に示
すように、シールド線を配置する。
増幅されたメモリセルデータが伝達される。一方書込デ
ータ線対ＷＰＰには、書込／読出回路ＲＷＣに含まれる
大きな電流駆動力を有するライトドライバにより生成さ
れた内部書込データが伝達される。したがってこの場
合、図２５に示すように、その信号振幅が異なる。すな
わち図２５に示すように、書込データ線対ＷＰおよび／
ＷＰの信号振幅は、電源電圧レベルであり、フルスウィ
ングし、一方、読出データ線対ＲＰおよび／ＲＰにおい
てはセンスアンプ回路による駆動だけであり、小振幅信
号となる。したがって、このような書込データ線対ＷＰ
Ｐと読出データ線対ＲＰＰが隣接して配置された場合、
同時にデータ転送が行なわれたとき、容量結合による相
互干渉が生じ、振幅信号の読出データが変動し、読出デ
ータのマージンが小さくなり、正確なデータの読出を行
なうことができなくなる可能性がある。そこで、この書
込データ線対ＷＰＰからの読出データ線対ＲＰＰへのカ
ップリングノイズの影響を抑制するために、図２６に示
すように、シールド線を配置する。
【０１３７】図２６において、読出データ線ＲＰ＜Ｘ
＞、／ＲＰ＜Ｘ＞〜ＲＰ＜Ｘ＋２＞、／ＲＰ＜Ｘ＋２＞
が配置される。また書込データ線ＷＰ＜Ｙ＞、／ＷＰ＜
Ｙ＞〜ＷＰ＜Ｙ＋２＞、／ＷＰ＜Ｙ＋２＞が配置され
る。これらは、上層メタル配線で形成される。第２層ア
ルミニウム配線であってもよく、第３層アルミニウム配
線であってもよい。
＞、／ＲＰ＜Ｘ＞〜ＲＰ＜Ｘ＋２＞、／ＲＰ＜Ｘ＋２＞
が配置される。また書込データ線ＷＰ＜Ｙ＞、／ＷＰ＜
Ｙ＞〜ＷＰ＜Ｙ＋２＞、／ＷＰ＜Ｙ＋２＞が配置され
る。これらは、上層メタル配線で形成される。第２層ア
ルミニウム配線であってもよく、第３層アルミニウム配
線であってもよい。
【０１３８】これらの書込データ線および読出データ線
をそれぞれ複数本を組として、読出データ線と書込デー
タ線の間に、シールド線となる電源線または接地線が同
層に配置される。すなわち、書込データ線／ＷＰ＜Ｙ＞
と読出データ線ＲＰ＜Ｘ＞の間に接地電圧ＧＮＤを伝達
する接地線１５４が配置され、読出データ線／ＲＰ＜Ｘ
＋１＞と書込データ線ＷＰ＜Ｙ＋１＞の間にアレイ電源
電圧ＶＣＣＳを伝達するアレイ電源線１５２が配置され
る。また、書込データ線／ＷＰ＜Ｙ＋２＞と読出データ
線ＲＰ＜Ｘ＋２＞の間に接地電圧ＧＮＤを伝達する接地
線１５０が配置される。これらの配置線１５０および１
５４とアレイ電源線１５２が伝達する電圧は固定されて
おり、これらはシールド層として機能する。したがっ
て、書込データ線上の書込データによりこれらの書込デ
ータ線ＷＰ＜Ｙ＞−／ＷＰ＜Ｙ＋２＞の信号がフルスウ
ィングする場合においても、隣接する読出データ線にカ
ップリングノイズは生じず、小振幅の読出データ信号を
安定に伝達することができる。
をそれぞれ複数本を組として、読出データ線と書込デー
タ線の間に、シールド線となる電源線または接地線が同
層に配置される。すなわち、書込データ線／ＷＰ＜Ｙ＞
と読出データ線ＲＰ＜Ｘ＞の間に接地電圧ＧＮＤを伝達
する接地線１５４が配置され、読出データ線／ＲＰ＜Ｘ
＋１＞と書込データ線ＷＰ＜Ｙ＋１＞の間にアレイ電源
電圧ＶＣＣＳを伝達するアレイ電源線１５２が配置され
る。また、書込データ線／ＷＰ＜Ｙ＋２＞と読出データ
線ＲＰ＜Ｘ＋２＞の間に接地電圧ＧＮＤを伝達する接地
線１５０が配置される。これらの配置線１５０および１
５４とアレイ電源線１５２が伝達する電圧は固定されて
おり、これらはシールド層として機能する。したがっ
て、書込データ線上の書込データによりこれらの書込デ
ータ線ＷＰ＜Ｙ＞−／ＷＰ＜Ｙ＋２＞の信号がフルスウ
ィングする場合においても、隣接する読出データ線にカ
ップリングノイズは生じず、小振幅の読出データ信号を
安定に伝達することができる。
【０１３９】このような書込データと読出データが同時
に転送されるような動作モードとしては、データが正確
に書込まれたかを検出するライトベリファイリードモー
ド、読出したデータを外部で書換えて再び書込むリード
モディファイライトモード、およびマルチバンク構成に
おける異なるバンクへのライト動作と読出動作を続いて
行なう場合などがある。
に転送されるような動作モードとしては、データが正確
に書込まれたかを検出するライトベリファイリードモー
ド、読出したデータを外部で書換えて再び書込むリード
モディファイライトモード、およびマルチバンク構成に
おける異なるバンクへのライト動作と読出動作を続いて
行なう場合などがある。
【０１４０】なお、この書込データ線および読出データ
線をそれぞれ組として配置する場合、各組に含まれる読
出データ線または書込データ線の数は任意である。シー
ルド用導電線の数を必要最小限の数に低減する。また、
このシールド層として機能する電源線／接地線は、一定
の電圧レベルに固定されるかつデータ線と同層の配線で
あればよい。
線をそれぞれ組として配置する場合、各組に含まれる読
出データ線または書込データ線の数は任意である。シー
ルド用導電線の数を必要最小限の数に低減する。また、
このシールド層として機能する電源線／接地線は、一定
の電圧レベルに固定されるかつデータ線と同層の配線で
あればよい。
【０１４１】以上のように、この発明の実施の形態７に
従えば、書込データ線と読出データ線がアレイ上にわた
って列方向に延在して配置される場合、書込データ線と
読出データ線の間に固定電圧を受ける配線を同層に形成
しているため、必要最小限のシールド用導電線で書込デ
ータ線のデータ信号がカップリングノイズとなって読出
データ線のデータに悪影響を及ぼすのを防止することが
でき、安定にデータを読出すことのできる半導体記憶装
置を実現することができる。
従えば、書込データ線と読出データ線がアレイ上にわた
って列方向に延在して配置される場合、書込データ線と
読出データ線の間に固定電圧を受ける配線を同層に形成
しているため、必要最小限のシールド用導電線で書込デ
ータ線のデータ信号がカップリングノイズとなって読出
データ線のデータに悪影響を及ぼすのを防止することが
でき、安定にデータを読出すことのできる半導体記憶装
置を実現することができる。
【０１４２】［他の適用例］メタル配線としては、アル
ミニウム配線ではなく銅（Ｃｕ）配線であってもよい。
ミニウム配線ではなく銅（Ｃｕ）配線であってもよい。
【０１４３】
【発明の効果】以上のように、この発明に従えば、多層
配線構造の半導体記憶装置において、メモリアレイ領域
において上層のメタル配線を信号線として利用するよう
に構成したため、高速化、レイアウト面積の低減および
歩留まりの向上を実現することのできる半導体記憶装置
が得られる。
配線構造の半導体記憶装置において、メモリアレイ領域
において上層のメタル配線を信号線として利用するよう
に構成したため、高速化、レイアウト面積の低減および
歩留まりの向上を実現することのできる半導体記憶装置
が得られる。
【０１４４】すなわち、請求項１に係る発明に従えば、
センス系信号線を第１および第２の配線層に形成される
信号線で構成しており、高速で、センス系信号を所定の
回路へ高速で伝達することができ、高速動作をする半導
体記憶装置を実現することができる。
センス系信号線を第１および第２の配線層に形成される
信号線で構成しており、高速で、センス系信号を所定の
回路へ高速で伝達することができ、高速動作をする半導
体記憶装置を実現することができる。
【０１４５】請求項２に係る発明に従えば、メモリブロ
ックに対応して第１の信号線を配置し、メモリブロック
間領域には、第２の信号線のみ配置するように構成して
おり、このメモリブロック間の領域において、第２の信
号線を利用する回路のトランジスタを配置することがで
き、このメモリブロック間領域を有効に利用することが
できる。
ックに対応して第１の信号線を配置し、メモリブロック
間領域には、第２の信号線のみ配置するように構成して
おり、このメモリブロック間の領域において、第２の信
号線を利用する回路のトランジスタを配置することがで
き、このメモリブロック間領域を有効に利用することが
できる。
【０１４６】請求項３に係る発明に従えば、メインワー
ド線は、サブワードドライブ回路を構成するトランジス
タおよび配線よりも上層の導電配線で形成しており、こ
のサブワード線ドライブ回路のレイアウトの影響を受け
ることなく、メインワード線をアレイ一方端から終端ま
で直線的に延在させることができ、かつ高速でワード線
選択信号を伝達することができる。
ド線は、サブワードドライブ回路を構成するトランジス
タおよび配線よりも上層の導電配線で形成しており、こ
のサブワード線ドライブ回路のレイアウトの影響を受け
ることなく、メインワード線をアレイ一方端から終端ま
で直線的に延在させることができ、かつ高速でワード線
選択信号を伝達することができる。
【０１４７】請求項４に係る発明に従えば、メインワー
ド線は、複数のサブワード線の組から１つのサブワード
線を特定するサブデコード信号を伝達するサブデコード
線よりも上層に形成しており、このサブデコード信号を
受けるトランジスタとサブデコード信号線との距離が短
くなり、サブワードドライバのレイアウトが、そのコン
タクト領域が小さくなり簡略化されるとともに、メイン
ワード線をサブデコード信号の影響を受けることなく直
線的に延在して配設することができる。
ド線は、複数のサブワード線の組から１つのサブワード
線を特定するサブデコード信号を伝達するサブデコード
線よりも上層に形成しており、このサブデコード信号を
受けるトランジスタとサブデコード信号線との距離が短
くなり、サブワードドライバのレイアウトが、そのコン
タクト領域が小さくなり簡略化されるとともに、メイン
ワード線をサブデコード信号の影響を受けることなく直
線的に延在して配設することができる。
【０１４８】請求項５に係る発明に従えば、セルプレー
ト電極層直上層のメタル配線を、このセルプレート電極
層と同一電圧ベルに固定しており、セルプレート電極層
と直上層のメタル配線が短絡しても何ら影響を受けるこ
となく安定に動作させることができ、製品歩留まりを改
善することができる。
ト電極層直上層のメタル配線を、このセルプレート電極
層と同一電圧ベルに固定しており、セルプレート電極層
と直上層のメタル配線が短絡しても何ら影響を受けるこ
となく安定に動作させることができ、製品歩留まりを改
善することができる。
【０１４９】請求項６に係る発明に従えば、セルプレー
ト電極層直上層の導電層をスリット構造としており、パ
ターニングが容易となるとともに（ラインアンドスペー
スの繰返しのため）、また平面状に連続的に延在させる
場合に比べて、エッチング時の加工精度が改善され、正
確なパターンを有するダミー導電層を形成することがで
きる。
ト電極層直上層の導電層をスリット構造としており、パ
ターニングが容易となるとともに（ラインアンドスペー
スの繰返しのため）、また平面状に連続的に延在させる
場合に比べて、エッチング時の加工精度が改善され、正
確なパターンを有するダミー導電層を形成することがで
きる。
【０１５０】請求項７に係る発明に従えば、列選択線を
メイン／ローカルの階層構造としており、１つの列選択
線に数多くの列選択ゲートが接続される場合において
も、高速で列選択信号に従って列選択動作を行なうこと
ができ、列アクセスが高速化される。
メイン／ローカルの階層構造としており、１つの列選択
線に数多くの列選択ゲートが接続される場合において
も、高速で列選択信号に従って列選択動作を行なうこと
ができ、列アクセスが高速化される。
【０１５１】請求項８に係る発明に従えば、列選択線の
ローカル列選択線を所定数のメモリブロックに対しての
み共通に設けるように構成しており、このローカル列選
択線における信号伝搬遅延を低減することができる。
ローカル列選択線を所定数のメモリブロックに対しての
み共通に設けるように構成しており、このローカル列選
択線における信号伝搬遅延を低減することができる。
【０１５２】請求項９に係る発明に従えば、メモリブロ
ック間の領域に、ローカル列選択線を２つのドライブ回
路を交互配置の構成で配置しており、ローカル列選択線
のピッチ条件の影響を受ける確実に列選択線ドライバを
配置することができる。また、このようなドライバ配置
においても、ドライバ配置面積が増大するのを抑制する
ことができ、応じてアレイ面積が増大するのを抑制でき
る。
ック間の領域に、ローカル列選択線を２つのドライブ回
路を交互配置の構成で配置しており、ローカル列選択線
のピッチ条件の影響を受ける確実に列選択線ドライバを
配置することができる。また、このようなドライバ配置
においても、ドライバ配置面積が増大するのを抑制する
ことができ、応じてアレイ面積が増大するのを抑制でき
る。
【０１５３】請求項１０に係る発明に従えば、行方向に
延在して配設される列選択線の配置領域に平面的に見て
重なり合うように、センスアンプ電源を安定化するため
の容量を配置しており、アレイ面積を増大させることな
く、面積を効率的に利用して、センス電源電圧を安定化
させることができる。
延在して配設される列選択線の配置領域に平面的に見て
重なり合うように、センスアンプ電源を安定化するため
の容量を配置しており、アレイ面積を増大させることな
く、面積を効率的に利用して、センス電源電圧を安定化
させることができる。
【０１５４】請求項１１に係る発明に従えば、行方向に
延在して配置される複数の列選択線の配置領域と平面的
に見て重なる領域にセンスアンプ活性化トランジスタを
配置しおり、センスアンプ電源電圧の分布を抑制でき、
またメモリブロック間の領域に、大きなサイズのセンス
アンプ活性化トランジスタを配置する必要がなく、この
領域は、他回路が効率的に利用することができ、メモリ
アレイ領域を有効に利用することができる。
延在して配置される複数の列選択線の配置領域と平面的
に見て重なる領域にセンスアンプ活性化トランジスタを
配置しおり、センスアンプ電源電圧の分布を抑制でき、
またメモリブロック間の領域に、大きなサイズのセンス
アンプ活性化トランジスタを配置する必要がなく、この
領域は、他回路が効率的に利用することができ、メモリ
アレイ領域を有効に利用することができる。
【０１５５】請求項１２に係る発明に従えば、ビット線
対を書込データ線対に接続する書込列選択ゲートにおい
て、ビット線対を交差させて、書込データ線対に接続す
るように構成しており、書込ゲートトランジスタのコン
タクト孔を整列して配置することができ、応じてビット
線ピッチに応じて書込列選択ゲートを配置することがで
きる。
対を書込データ線対に接続する書込列選択ゲートにおい
て、ビット線対を交差させて、書込データ線対に接続す
るように構成しており、書込ゲートトランジスタのコン
タクト孔を整列して配置することができ、応じてビット
線ピッチに応じて書込列選択ゲートを配置することがで
きる。
【０１５６】請求項１３に係る発明に従えば、書込列選
択ゲートを構成するトランジスタの配置領域においてビ
ット線を交差構造としており、この書込ゲートトランジ
スタのコンタクト孔を整列して配置させることができ、
応じてコンタクト領域の行方向のピッチを緩和すること
ができ、応じて書込列選択ゲートのサイズを低減でき、
ビット線サイズに応じて書込列選択ゲートを配置するこ
とができる。
択ゲートを構成するトランジスタの配置領域においてビ
ット線を交差構造としており、この書込ゲートトランジ
スタのコンタクト孔を整列して配置させることができ、
応じてコンタクト領域の行方向のピッチを緩和すること
ができ、応じて書込列選択ゲートのサイズを低減でき、
ビット線サイズに応じて書込列選択ゲートを配置するこ
とができる。
【０１５７】請求項１４に係る発明に従えば、書込デー
タ線と書込ゲートトランジスタの結合のためのコンタク
ト領域が整列して配置されており、これにより、書込列
選択ゲートは、コンタクト領域を共有することができ、
コンタクト面積を低減でき、応じて書込列選択ゲートの
面積を低減することができる。
タ線と書込ゲートトランジスタの結合のためのコンタク
ト領域が整列して配置されており、これにより、書込列
選択ゲートは、コンタクト領域を共有することができ、
コンタクト面積を低減でき、応じて書込列選択ゲートの
面積を低減することができる。
【０１５８】請求項１５に係る発明に従えば、隣接書込
ゲートトランジスタ対によりコンタクト領域を共有して
おり、書込列選択ゲートのコンタクト領域の面積を低減
することができる。
ゲートトランジスタ対によりコンタクト領域を共有して
おり、書込列選択ゲートのコンタクト領域の面積を低減
することができる。
【０１５９】請求項１６に係る発明に従えば、隣接ビッ
ト線対において隣接するビット線として同じ性質のビッ
ト線を配置しており、交差結合させた場合においても、
共通のコンタクトを介して対応の書込データ線対に結合
することができる。
ト線対において隣接するビット線として同じ性質のビッ
ト線を配置しており、交差結合させた場合においても、
共通のコンタクトを介して対応の書込データ線対に結合
することができる。
【０１６０】請求項１７に係る発明に従えば、書込デー
タ線と読出データ線の間に所定電圧を伝達する導電線を
配置しており、メモリアレイ上にわたって書込データ線
と読出データ線とが並行に列方向に延在して配置される
場合においても、書込データ線のカップリングノイズが
読出データ線に悪影響を及ぼすのを防止することがで
き、安定に高速でデータを読出すことのできる半導体記
憶装置を実現することができる。
タ線と読出データ線の間に所定電圧を伝達する導電線を
配置しており、メモリアレイ上にわたって書込データ線
と読出データ線とが並行に列方向に延在して配置される
場合においても、書込データ線のカップリングノイズが
読出データ線に悪影響を及ぼすのを防止することがで
き、安定に高速でデータを読出すことのできる半導体記
憶装置を実現することができる。
【０１６１】請求項１８に係る発明に従えば、書込デー
タ線対および読出データ線対をそれぞれ所定の組とし
て、組単位で所定の電圧を伝達する導電層を配置してお
り、必要最小限の数の導電線を配置するだけでよく、メ
モリアレイ上の領域を効率的に利用することができる。
タ線対および読出データ線対をそれぞれ所定の組とし
て、組単位で所定の電圧を伝達する導電層を配置してお
り、必要最小限の数の導電線を配置するだけでよく、メ
モリアレイ上の領域を効率的に利用することができる。
【図１】 この発明に従う半導体記憶装置のアレイ部の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図２】 この発明の実施の形態１における半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図３】 この発明の実施の形態１における階層信号線
構造を概略的に示す図である。
構造を概略的に示す図である。
【図４】 図３に示す階層信号線の断面構造を概略的に
示す図である。
示す図である。
【図５】 この発明に従う半導体記憶装置のワード線構
成を概略的に示す図である。
成を概略的に示す図である。
【図６】 図５に示すサブワードドライバの構成を示す
図である。
図である。
【図７】 図６に示すサブワードドライバのＭＯＳトラ
ンジスタのレイアウトを概略的に示す図である。
ンジスタのレイアウトを概略的に示す図である。
【図８】 （Ａ）および（Ｂ）は、図６に示すサブワー
ドドライバのＰチャネルＭＯＳトランジスタの配線レイ
アウトを概略的に示す図である。
ドドライバのＰチャネルＭＯＳトランジスタの配線レイ
アウトを概略的に示す図である。
【図９】 この発明の実施の形態２に従うサブワードド
ライバの配線レイアウトを概略的に示す図である。
ライバの配線レイアウトを概略的に示す図である。
【図１０】 図９に示すサブワードドライバの断面構造
を概略的に示す図である。
を概略的に示す図である。
【図１１】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１２】 図１１に示すセルプレート電極層および直
上層メタル配線の構造を概略的に示す図である。
上層メタル配線の構造を概略的に示す図である。
【図１３】 この発明の実施の形態３の電圧印加のため
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図１４】 この発明の実施の形態３の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図１５】 この発明の実施の形態４に従う階層列選択
線の構成を概略的に示す図である。
線の構成を概略的に示す図である。
【図１６】 この発明に従う半導体記憶装置のセンスア
ンプに関連する部分の構成を示す図である。
ンプに関連する部分の構成を示す図である。
【図１７】 この発明の実施の形態５におけるセンスア
ンプ群領域の構成を概略的に示す図である。
ンプ群領域の構成を概略的に示す図である。
【図１８】 この発明の実施の形態５のデカップリング
容量の接続を示す図である。
容量の接続を示す図である。
【図１９】 （Ａ）および（Ｂ）は、図１８に示すデカ
ップリング容量の断面構造を概略的に示す図である。
ップリング容量の断面構造を概略的に示す図である。
【図２０】 この発明の実施の形態５の変更例を示す図
である。
である。
【図２１】 図１６に示すセンスアンプ回路の交差結合
されたトランジスタのレイアウトを概略的に示す図であ
る。
されたトランジスタのレイアウトを概略的に示す図であ
る。
【図２２】 （Ａ）および（Ｂ）は、この発明の実施の
形態６に従う書込列選択ゲートの配線レイアウトを概略
的に示す図である。
形態６に従う書込列選択ゲートの配線レイアウトを概略
的に示す図である。
【図２３】 この発明の実施の形態６に従う書込列選択
ゲートのレイアウトを示す図である。
ゲートのレイアウトを示す図である。
【図２４】 この発明の実施の形態７に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。
装置のアレイ部の構成を概略的に示す図である。
【図２５】 図２４に示すアレイ構造の書込データ線お
よび読出データ線の伝達される信号振幅を概略的に示す
図である。
よび読出データ線の伝達される信号振幅を概略的に示す
図である。
【図２６】 この発明の実施の形態７に従う書込／読出
データ線の配置を概略的に示す図である。
データ線の配置を概略的に示す図である。
【図２７】 従来のロジック混載メモリの構成を概略的
に示す図である。
に示す図である。
【図２８】 従来のロジック混載メモリのアレイ部の配
線構造を概略的に示す図である。
線構造を概略的に示す図である。
ＳＡＢ０−ＳＡＢ（ｍ＋１），ＳＡＢ センスアンプ
帯、ＭＡ メモリアレイ、ＢＬＬ，／ＢＬＬ，ＢＬＲ，
／ＢＬＲ ビット線、ＳＡ センスアンプ回路、ＢＬ１
ビット線イコライズ回路、ＣＳＧ 列選択ゲート、Ｂ
ＩＧＬ，ＢＩＧＲビット線分離ゲート、１ 第２メタル
配線、２ 第１メタル配線、３ コンタクト孔、ＭＢ
メモリブロック、ａ，３ｂ スルーホール、ＣＲ 十字
帯、ＳＧＲ センスアンプ分離領域、ＳＷＢａ，ＳＷＢ
ｂ，ＳＷＢ サブワードドライバ帯、１０ａ−１０ｊ
第１層ポリシリコン配線、１１ａ−１１ｅ 第１層ポリ
シリコン配線、２５ａ−２５ｅ 第３層アルミニウム配
線、５４ セルプレート電極層、５５ 第１メタル配
線、５３ａ，５３ｂ ストレージノード電極層、６０，
６１，６２ 第１層アルミニウム配線、６５ セルプレ
ート電圧発生回路、６６，６７ セルプレート電圧伝達
線、ＺＭＣＳＬＧ メイン列選択線群、ＺＭＣＳ０−Ｚ
ＭＣＳ７ メイン列選択線、ＬＣＳＬ０−ＬＣＳＬ７
ローカル列選択線、ＤＶ０−ＤＶ７ ドライバ、ＷＳＧ
書込列選択ゲート、ＲＳＧ 読出列選択ゲート、Ｗ
Ｐ，／ＷＰ 書込データ線、ＲＰ，／ＲＰ 読出データ
線、ＳＡＭセンスアンプ、９０，９２ 列選択線配置領
域、ＤＣ デカップリング容量、ＳＡＰＴ，ＳＡＮＴ
センスアンプ活性化トランジスタ、１００，１０２ フ
ィールド領域、１０３−１０７ 第１層ポリシリコン配
線（ＰＧ）、１１０−１１２ ビットコンタクト、１２
０，１２１，１２２，１２３，１２６，１２７，１２
８，１３０， 第２層ポリシリコン配線、１２５，１３
１，１３２，１２９第１メタル配線（第１層アルミニウ
ム配線）、ＲＰＰ 読出データ線対、ＷＰＰ書込データ
線対、１５０，１５４ 接地線、１５２ 電源線。
帯、ＭＡ メモリアレイ、ＢＬＬ，／ＢＬＬ，ＢＬＲ，
／ＢＬＲ ビット線、ＳＡ センスアンプ回路、ＢＬ１
ビット線イコライズ回路、ＣＳＧ 列選択ゲート、Ｂ
ＩＧＬ，ＢＩＧＲビット線分離ゲート、１ 第２メタル
配線、２ 第１メタル配線、３ コンタクト孔、ＭＢ
メモリブロック、ａ，３ｂ スルーホール、ＣＲ 十字
帯、ＳＧＲ センスアンプ分離領域、ＳＷＢａ，ＳＷＢ
ｂ，ＳＷＢ サブワードドライバ帯、１０ａ−１０ｊ
第１層ポリシリコン配線、１１ａ−１１ｅ 第１層ポリ
シリコン配線、２５ａ−２５ｅ 第３層アルミニウム配
線、５４ セルプレート電極層、５５ 第１メタル配
線、５３ａ，５３ｂ ストレージノード電極層、６０，
６１，６２ 第１層アルミニウム配線、６５ セルプレ
ート電圧発生回路、６６，６７ セルプレート電圧伝達
線、ＺＭＣＳＬＧ メイン列選択線群、ＺＭＣＳ０−Ｚ
ＭＣＳ７ メイン列選択線、ＬＣＳＬ０−ＬＣＳＬ７
ローカル列選択線、ＤＶ０−ＤＶ７ ドライバ、ＷＳＧ
書込列選択ゲート、ＲＳＧ 読出列選択ゲート、Ｗ
Ｐ，／ＷＰ 書込データ線、ＲＰ，／ＲＰ 読出データ
線、ＳＡＭセンスアンプ、９０，９２ 列選択線配置領
域、ＤＣ デカップリング容量、ＳＡＰＴ，ＳＡＮＴ
センスアンプ活性化トランジスタ、１００，１０２ フ
ィールド領域、１０３−１０７ 第１層ポリシリコン配
線（ＰＧ）、１１０−１１２ ビットコンタクト、１２
０，１２１，１２２，１２３，１２６，１２７，１２
８，１３０， 第２層ポリシリコン配線、１２５，１３
１，１３２，１２９第１メタル配線（第１層アルミニウ
ム配線）、ＲＰＰ 読出データ線対、ＷＰＰ書込データ
線対、１５０，１５４ 接地線、１５２ 電源線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA03 AA15 BA02 BA09 BA10 BA13 BA15 BA29 CA16 CA21 5F083 AD00 GA01 GA09 GA14 KA01 KA05 KA20 LA02 LA03 LA10 LA12 LA17 MA01 MA19 ZA28
Claims (18)
- 【請求項１】 行列状に配列される複数のメモリセル、 前記列に対応して配置され、活性化時対応の列のメモリ
セルのデータを検知し増幅するための複数のセンスアン
プ回路およびセンス関連回路を少なくとも含むセンスア
ンプ帯、および前記センスアンプ帯内の回路に信号を伝
達するためのセンス系信号線を備え、前記センス系信号
線は、第１の配線層に形成され、前記センスアンプ帯の
対応の回路に結合される第１の信号線と、前記第１の配
線層よりも上層の第２の配線層に形成されかつ前記第１
の信号線に結合され前記信号を伝達する第２の信号線と
を備える、半導体記憶装置。 - 【請求項２】 前記複数のメモリセルは行方向に沿って
複数のメモリブロックに分割され、 前記第１の信号線は各メモリブロックに対応して配置さ
れかつ隣接ブロック間では物理的に分離される複数の分
割配線を備え、 前記第２の信号線は前記複数のメモリブロックに共通に
配設されかつ前記複数の分割配線に結合される共通配線
を備える、請求項１記載の半導体記憶装置。 - 【請求項３】 各々が行列状に配列される複数のメモリ
セルを有しかつ行方向に沿って整列して配置される複数
のメモリブロック、 各前記メモリブロックにおいて各行に対応して配設さ
れ、各々が対応のメモリブロックの対応の行のメモリセ
ルに接続される複数のサブワード線、 前記複数のメモリブロックに共通に行方向に延在して配
置されかつ各々が各前記メモリブロックの所定数の行に
対応して配置される複数のメインワード線、 各前記サブワード線に対応して配置され、各々が少なく
とも対応のメインワード線上の信号に従って対応のサブ
ワード線を選択状態へ駆動するための複数のサブワード
線ドライブ回路を備え、 前記複数のメインワード線は各前記サブワード線ドライ
ブ回路を構成するトランジスタおよび配線よりも上層に
形成される導電配線を備える、半導体記憶装置。 - 【請求項４】 各前記メインワード線は各前記メモリブ
ロックの複数の行の組に対応して設けられ、 前記半導体記憶装置は、さらに、前記メインワード線の
下層の配線層に形成されかつ前記複数の行の組から１行
を選択するためのサブデコード信号を前記サブワード線
ドライブ回路へ伝達するための複数のサブデコード信号
線を備える、請求項３記載の半導体記憶装置。 - 【請求項５】 各々が情報を記憶するためのキャパシタ
を有する複数のメモリセル、 前記キャパシタの一方電極となりかつ予め定められた電
圧を受けるセルプレート電極層、および前記セルプレー
ト電極層上に層間絶縁膜を介して形成されかつ前記予め
定められた電圧を受ける導電層を備える、半導体記憶装
置。 - 【請求項６】 前記導電層は各々が一方方向に沿って延
在する複数の導電配線を有するスリット構造に形成され
る、請求項５記載の半導体記憶装置。 - 【請求項７】 行列状に配列される複数のメモリセル、 前記行の方向に沿って配設され、前記複数のメモリセル
の列を選択するための列選択信号を伝達するメイン列選
択信号伝達線、および前記メイン列選択信号線よりも下
層の配線層に形成されかつ前記メイン列選択信号伝達線
上の列選択信号を受けるローカル列選択信号伝達線を備
える、半導体記憶装置。 - 【請求項８】 前記複数のメモリセルは前記行方向に沿
って複数のメモリブロックに分割され、前記メイン列選
択信号伝達線は、前記複数のメモリブロックに共通に配
設され、 前記ローカル列選択信号伝達線は、各々が所定数のメモ
リブロックに共通に設けられる複数の分割ローカル列選
択線を含む、請求項７記載の半導体記憶装置。 - 【請求項９】 前記列に対応して設けられ、各々が対応
の列のメモリセルのデータを検知し増幅するための複数
のセンスアンプ回路を含むセンスアンプ帯をさらに備
え、前記メインおよびローカル列選択信号伝達線は前記
センスアンプ帯に配置され、さらに前記メイン列選択信
号伝達線は、互いに異なる列選択信号を伝達する複数の
メイン列選択線を含み、 前記ローカル列選択信号伝達線は、前記メイン列選択線
に対応して配置される複数のローカル列選択線を含み、 各前記ローカル列選択線は、前記複数のメモリブロック
の所定数にそれぞれ対応して配置される複数の分割ロー
カル列選択線を含み、さらに前記半導体記憶装置は、さ
らに、行方向において隣接するメモリブロックに対する
センスアンプ回路群間の十字領域に配置され、前記メイ
ン列選択線上の信号に従って対応の分割ローカル列選択
線を駆動するための複数のドライブ回路を含み、行方向
において隣接する十字領域には、異なるローカル列選択
線の組を駆動するドライブ回路が配置される、請求項７
記載の半導体記憶装置。 - 【請求項１０】 行列状に配列される複数のメモリセ
ル、 前記列に対応して配置され、活性化時対応の列のメモリ
セルのデータの検知および増幅を行なう複数のセンスア
ンプ回路、 前記行の方向に延在して配設され、かつ前記複数のセン
スアンプ回路へ動作電源電圧を供給するセンス電源線、 前記行の方向に延在して配設され、前記メモリセルの列
からアドレス指定された列を選択するための列選択信号
を伝達するための複数の列選択線、 前記複数の列選択線の下層に、前記複数の列選択線の配
置領域と平面図的に見て少なくとも一部が重なり合うよ
うに配置され、前記センス電源線に結合する容量を備え
る、半導体記憶装置。 - 【請求項１１】 行列状に配列される複数のメモリセ
ル、 前記列に対応して配置され、活性化時対応の列のメモリ
セルのデータの検知および増幅を行なう複数のセンスア
ンプ、 前記行の方向に延在して配置され、前記メモリセルの列
からアドレス指定された列を選択するための列選択信号
を伝達するための複数の列選択線、 前記行の方向に延在して配置され、前記センスアンプを
活性化するためのセンス制御信号を伝達するセンス制御
線、 前記行の方向に延在して配設され、前記センスアンプへ
動作電源電圧を供給するためのセンス電源線、および平
面的に見て前記列選択線の配線領域に配置され、前記セ
ンス制御信号の活性化に応答して活性化され、前記複数
のセンスアンプを前記センス電源線に結合するセンスア
ンプ活性化素子を備え、前記センスアンプ活性化素子
は、所定数のセンスアンプあたり１つ設けられる、半導
体記憶装置。 - 【請求項１２】 行列状に配列される複数のメモリセ
ル、 前記列に対応して配置され、活性化時対応の列のメモリ
セルのデータの検知および増幅を行なうための複数のセ
ンスアンプ、 前記複数のメモリセルの選択列と結合され、該選択列に
書込データを伝達するための書込データ線対、メモリセ
ルの列に対応して配置されるビット線対、 メモリセルの各列に対応して設けられ、書込動作時アド
レス信号に従って活性化される書込列選択信号に応答し
て選択列のビット線対を前記書込データ線対へ結合する
複数の書込ゲート回路を備え、各前記書込ゲート回路
は、対応の列のビット線対の位置を交替させるための交
差配線対を含む、半導体記憶装置。 - 【請求項１３】 第１のビット線、 前記第１のビット線と対をなす第２のビット線、 前記第１のビット線と整列しかつ前記第２のビット線に
結合する第１の内部配線、 前記第２のビット線と整列しかつ前記第１のビット線と
結合する第２の内部配線、 前記第１の内部配線と整列しかつ前記第２の内部配線に
結合する第３の内部配線、 前記第２の内部配線と整列しかつ前記第１の内部配線と
結合する第４の内部配線、 前記第１および第２の内部配線上に前記第１および第２
の内部配線と交差する方向に延在して配置される第１の
書込データ線、 前記第３および第４の内部配線上に前記第３および第４
の内部配線と交差する方向に配設される第２の書込デー
タ線、 書込動作時アドレス信号に従って活性化される書込列選
択信号と書込指示信号とに応答して前記第１の内部配線
を前記第１の書込データ線へ結合する第１の書込ゲー
ト、および前記書込列選択信号と前記書込指示信号とに
応答して前記第４の内部配線を前記第２の書込データ線
に結合する第２の書込ゲートを備える、半導体記憶装
置。 - 【請求項１４】 前記第１および第２の書込データ線と
前記第１および第２の書込ゲートの結合のためのコンタ
クト領域は整列して配置される、請求項１３記載の半導
体記憶装置。 - 【請求項１５】 前記コンタクト領域は、隣接ビット線
対に対して設けられる書込ゲートによりそれぞれ共有さ
れる、請求項１４記載の半導体記憶装置。 - 【請求項１６】 隣接するビット線対において互いに隣
接するビット線は同じ属性を有する、請求項１４記載の
半導体記憶装置。 - 【請求項１７】 行列状に配列される複数のメモリセル
を有するメモリアレイ、 前記メモリアレイ上にわたって列方向に延在して配設さ
れ、書込データを伝達するための書込データ線、 前記メモリアレイ上にわたって前記書込データと平行に
配設され、前記メモリアレイの選択メモリセルから読出
されたデータを伝達するための読出データ線、 前記メモリセルアレイ上にわたって前記読出データ線と
前記書込データ線との間に配設されて所定の電圧を伝達
する導電線とを備える、半導体記憶装置。 - 【請求項１８】 前記読出データ線および前記書込デー
タ線はそれぞれ複数個設けられ、かつそれぞれが複数の
書込データ線を含む書込データ線の組および複数の読出
データ線を含む読出データ線の組に分割され、前記導電
線は、前記書込データ線の組と前記読出データ線の組の
間に配設される、請求項１７記載の半導体記憶装置。
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|---|---|---|---|
| JP36898599A JP2001185700A (ja) | 1999-12-27 | 1999-12-27 | 半導体記憶装置 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101214 |