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JP2001177384A - パルス発生器 - Google Patents

パルス発生器

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Publication number
JP2001177384A
JP2001177384A JP2000355328A JP2000355328A JP2001177384A JP 2001177384 A JP2001177384 A JP 2001177384A JP 2000355328 A JP2000355328 A JP 2000355328A JP 2000355328 A JP2000355328 A JP 2000355328A JP 2001177384 A JP2001177384 A JP 2001177384A
Authority
JP
Japan
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node
pulse generator
external clock
output signal
signal
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Application number
JP2000355328A
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English (en)
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Inventor
Shakutai Kin
錫 泰 金
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 外部クロックのパルス幅及び周期に関係なし
に一定したパルス幅を有するパルス信号を出力すること
によって、半導体素子の安定した動作を確保することが
できるパルス発生器を提供する。 【解決手段】 本発明のパルス発生器は、第1ノードと
電源接地端との間に連結され、外部クロックのエッジを
感知して第1ノードを一定のレベルにするエッジ感知手
段と、第1ノードの電圧レベルによって第1ノードの電圧
レベルを選択的に遅延するための遅延手段と、遅延手段
の出力信号に応答して第1ノードをチャージさせるため
のポストチャージ手段と、遅延手段の出力信号及び外部
クロックに応じて次の外部クロックの伝達を制御するた
めの入力制御手段と、第1ノードの電圧レベルを受信し
てパルス信号を出力するための出力手段とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体素子に用い
られるパルス発生器に関し、特に、外部クロックのパル
ス幅及び周期の変動に関係なく一定したパルス幅を有す
るパルス信号を生成するためのパルス発生器に関する。
【０００２】
【従来の技術】一般に、パルス発生器は、外部クロック
に同期して作動するSDRAM(synchronous dynamic random
access memory)のような同期メモリ素子に用いられ
る。
【０００３】図1は、従来のパルス発生器10を示す図面
であって、図2は、図1に示したパルス発生器10のシミュ
レーション結果を示す図面である。
【０００４】図1及び図2を参照すると、従来のパルス発
生器10は、外部クロックCLK INを反転して、反転された
クロックを出力するインバータINV11と、反転されたク
ロックを一定時間遅延するための遅延部110と、外部ク
ロックCLK IN及び遅延部110の出力信号を受信してパル
ス信号CLK OUTを生成する出力部120とにより構成され
る。ここで、パルス信号CLK OUTは、遅延部110の遅延時
間に相当するパルス幅を有する。
【０００５】この場合、外部クロックCLK INがロジック
ハイである区間が遅延部110の遅延時間より短い場合、
パルス信号CLK OUTのパルス幅も短くなる。したがっ
て、パルス信号のパルス幅が外部クロックCLK INのパル
ス幅及び周期に応じて変わるため、内部回路の安定した
動作を保障し難い問題点がある。
【０００６】
【発明が解決しようとする課題】本発明は、上述の問題
点を解決するために案出されたもので、外部クロックの
パルス幅及び周期に関係なく、一定したパルス幅を有す
るパルス信号を出力することによって、半導体素子の安
定した動作を確保することができるパルス発生器を提供
することにその目的がある。
【０００７】
【課題を解決するための手段】本発明のパルス発生器
は、第1ノードと電源接地端との間に連結され、外部ク
ロックのエッジを感知して前記第1ノードを一定のレベ
ルにするエッジ感知手段と、前記第1ノードの電圧レベ
ルによって第1ノードの電圧レベルを選択的に遅延する
ための遅延手段と、前記遅延手段の出力信号に応答して
前記第1ノードをチャージさせるためのポストチャージ
手段と、前記遅延手段の出力信号及び外部クロックに応
じて次の外部クロックの伝達を制御するための入力制御
手段と、前記第1ノードの電圧レベルを受信してパルス
信号を出力するための出力手段とを含むことを特徴とす
る。
【０００８】このような構成とすることによって、一定
したパルス幅を有するパルス信号を発生させることがで
きる。
【０００９】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有するものが、本発明の技術を容易に実施
できるように、本発明の好ましい実施の形態を、添付し
た図面を参照して説明する。
【００１０】図3は、本発明の一実施形態に係るパルス
発生器を示す図面である。
【００１１】図3に示すパルス発生器300は、初期制御部
310、エッジ感知部320、ラッチ部330、遅延部340、ポス
トチャージ部(post-charge unit)350、入力制御部360及
び出力部370を備えている。
【００１２】初期制御部310は、必要に応じて設けられ
るものであり、パワーがオンされる時活性化される信号
であるパワーアップ信号/PWRUPに応答してノードN31の
初期状態を決定する。初期制御部310は、電源電圧端VDD
とノードN31との間に連結され、ゲートにパワーアップ
信号/PWRUPが入力されるPMOSトランジスタMP31により具
現することができる。
【００１３】エッジ感知部320は、外部クロックCLK IN
の立ち上がりエッジを感知する機能を有し、第１、第２
の二つのNMOSトランジスタMN31、MN32により具現でき
る。すなわち、NMOSトランジスタMN31、MN32は、ノード
N31と電源接地端GNDとの間に直列連結されており、ドレ
インが前記第1ノードN31に連結され、ゲートに外部クロ
ックCLK INが入力される第１NMOSトランジスタMN31と、
ドレインが前記第1NMOSトランジスタのドレインに連結
され、ソースが前記電源接地端に連結され、ゲートに入
力制御手段の出力信号が入力される第2NMOSトランジス
タとで構成されている。
【００１４】ラッチ部330は、必要に応じて設けられる
ものであり、ノードN31の電圧レベルをラッチし、入力
端がノードN31に連結されたインバータINV31と、入力端
がインバータINV31の出力端に連結され、出力端がノー
ドN31に連結されたインバータINV32とからなる。
【００１５】遅延部340は、ノードN31の電圧レベルに応
じて遅延動作を行う。すなわち、ノードN31の電圧レベ
ルがローレベルである場合のみ、遅延部340は、ノードN
31の電圧レベルを所定の時間の間遅延させ、遅延された
信号を出力する。一方、ノードN31の電圧レベルがハイ
レベルである場合、遅延部340は、遅延動作を行わず、
すなわち遅延なしに直ちにノードN31の電圧レベルを外
部に出力する。
【００１６】初期状態が決定された後、ポストチャージ
部350は、遅延された信号に応答してノードN31を所定の
電圧レベルにチャージさせる。ポストチャージ部350
は、電源電圧端VDDとノードN31との間に連結され、ゲー
トで遅延された信号を入力されるPMOSトランジスタMP32
により具現される。図3で、インバータINV33、INV34
は、遅延された信号を反転及びバッファリングするため
に各々用いられる。
【００１７】入力制御部360は、遅延された信号及び外
部クロックCLK INに応じて次のクロックの伝達を制御す
る。入力制御部360は、外部クロックCLK IN及びインバ
ータINV33の出力信号を否定和するためのNORゲートNOR3
1と、NORゲートNOR31の出力信号を反転するためのイン
バータINV35と、電源電圧端VDDとノードN34との間に連
結されており、ソースが電源電圧端に連結され、ゲート
にインバータINV35の出力信号が入力される第２PMOSト
ランジスタMP33と、ノードN34と電源接地端GNDとの間に
連結されており、ドレインが第２PMOSトランジスタMP33
のドレインに連結され、ソースが電源接地端に連結さ
れ、ゲートにインバータINV33の出力信号が入力されるN
MOSトランジスタMN33とからなる。この場合、ノードN34
の電圧レベルは、エッジ感知部320のNMOSトランジスタM
N32のゲートに入力される。
【００１８】出力部370は、ノードN31の電圧レベルを受
信して所定のパルス幅を有するパルス信号CLK OUTを出
力する。出力部370は、インバータINV36により具現する
ことができる。
【００１９】エッジ感知部320は、外部クロックCLK IN
の立ち上がりエッジを感知する代わりに、外部クロック
CLK INの立ち下りエッジを感知する機能をもつものでも
よい。また、遅延部340は、ノードN31のローレベルに応
答して遅延動作する代わりに、ハイレベルに応答して遅
延動作をする構成としてもよい。
【００２０】図4は、図3に示したパルス発生器300のシ
ミュレーション結果を表す図面である。図3及び図4を参
照し、本発明の一実施形態に係るパルス発生器300の動
作について説明する。
【００２１】まず、外部クロックCLK INがローレベルを
維持し、パワーアップ信号/PWRUPがローレベルからハイ
レベルに変われば、ノードN31、N32、N33及びN34は、各
々ハイレベル、ローレベル、ローレベル及びハイレベル
となる。したがって、パルス信号CLK OUTは、ローレベ
ルが出力される。
【００２２】次いで、外部クロックCLK INがハイレベル
に変われば、NMOSトランジスタMN31、MN32は、ターンオ
ンされてノードN31はハイレベルからローレベルに変わ
り、ハイレベルのパルス信号CLK OUTが出力される。
【００２３】この場合、始めノードN31がハイレベルで
あるので、遅延部340は、ノードN31のハイレベルを遅延
なしに伝達する。結局、ノードN32、N33は、各々ローレ
ベル及びハイレベルとなるため、ノードN34は、フロー
ティング状態(floating state)を維持することとなり、
ノードN31の電圧レベルはノイズのような外部要素の影
響なしに一定に維持される。
【００２４】次いで、外部クロックCLK INがロジックハ
イである区間が遅延部340の遅延時間より長い場合、遅
延部340は、ノードN31のローレベルを所定の時間の間遅
延させて、ノードN32は、ハイレベルとなり、NMOSトラ
ンジスタMN33はターンオンされる。したがって、ノード
N34は、ローレベルとなり、NMOSトランジスタMN32はタ
ーンオフされる。一方、ポストチャージ部350に含まれ
ているPMOSトランジスタMP32は、ターンオンされ、ノー
ドN31は、ハイレベルとなって出力部370は、ローレベル
のパルス信号を出力することとなる。
【００２５】この場合、遅延部340は、ノードN31のハイ
レベルを遅延動作なしに出力するために、ノードN32は
直ちにローレベルに変わる。したがって、NMOSトランジ
スタMN33及びPMOSトランジスタMP32は、ターンオフされ
る。
【００２６】次いで、外部クロックCLK INがローレベル
に変われば、ノードN33は、ローレベルに変わり、PMOS
トランジスタMP33はターンオンされる。結局、ノードN3
4は、ハイレベルに変わり、NMOSトランジスタMN32はタ
ーンオンされることによって、パルス発生器300は、次
のクロックを待機する待機状態となる。パルス発生器30
0は、外部クロックCLK INが再びローレベルからハイレ
ベルに変わる時、次のクロックを受信することとなる。
したがって、パルス発生器300は、外部クロックが長い
ロジックハイ区間を有する時にも、ただ一回のパルス信
号を発生することとなる。
【００２７】以下、外部クロックCLK INのロジックハイ
区間が遅延部340の遅延時間に比べて相対的に短い場合
における、パルス発生器300の動作について説明する。
【００２８】外部クロックCLK INがローレベルに変わる
場合、NMOSトランジスタMN31がターンオフされるため
に、ノードN31の電圧レベルは変わらない。また、外部
クロックCLK INがNORゲートNOR31の一つの入力端に入力
されるため、ノードN33の電圧レベルはノードN32のレベ
ル遷移によって変わることとなる。
【００２９】外部クロックCLK INがローレベルに変わっ
た後、ノードN31のローレベルは、遅延部340を介して遅
延されてノードN32はハイレベルとなる。したがって、N
MOSトランジスタMN33がターンオンされ、ノードN34はロ
ーレベルとなる。結局、NMOSトランジスタMN32は、ター
ンオンされ、ノードN33は同時にハイレベルとなる。
【００３０】一方、ノードN32のハイレベルは、インバ
ータINV34を介してポストチャージ部350を動作可能にさ
せる。すなわち、PMOSトランジスタMP32がターンオンさ
れてノードN31がハイレベルとなる。次いで、パルス信
号CLK OUTがインバータINV36を介してローレベルに出力
される。
【００３１】この場合、ノードN31はハイレベルとな
り、遅延部340はノードN31のハイレベルを遅延なしに伝
送して、ノードN32を直ちにローレベルにする。したが
って、NMOSトランジスタMN33及びPMOSトランジスタMP32
がターンオンされ、PMOSトランジスタMP33がターンオン
されて、ノードN34がハイレベルとなる。結局、NMOSト
ランジスタMN32をターンオンさせることによって、パル
ス発生器300は次の外部クロックを受信するための待機
状態となる。
【００３２】したがって、外部クロックCLK INのハイレ
ベル区間が遅延部340の遅延時間より相対的に短い場合
にも、パルス発生器300は一定したパルス幅を有するパ
ルス信号を発生することとなる。
【００３３】図5は、本発明の他の実施形態に係るパル
ス発生器500を示す図面である。
【００３４】本発明の他の実施形態にかかるパルス発生
器500は、初期制御部510、エッジ感知部520、ラッチ部5
30、遅延部540、ポストチャージ部550、入力制御部560
及び出力部570からなる。
【００３５】図面から分かるように、パルス発生器500
は、入力制御部560と出力部570およびインバータINV3
3、INV34とを除いて、図3に示したパルス発生器300と同
じ構造を有する。
【００３６】図5を参照すれば、入力制御部560は、外部
クロックCLK INと遅延部540とを否定和するためのNORゲ
ートNOR51と、NORゲートNOR51の出力信号を反転するた
めのインバータINV51とからなる。この場合、インバー
タINV51の出力信号は、エッジ感知部520に含まれている
NMOSトランジスタMN52のゲート及びポストチャージ部55
0のPMOSトランジスタMP52のゲートに入力される。
【００３７】出力部570は、遅延部の出力信号を反転す
るためのインバータINV54と、ノードN51の電圧レベルと
インバータINV54の出力信号とを否定和してパルス信号C
LK OUTを出力するためのNORゲートNOR52とからなる。
【００３８】図6は、図5に示したパルス発生器500のシ
ミュレーション結果を示す図面である。本発明の他の実
施形態に係るパルス発生器500の動作は、図3に示したパ
ルス発生器300と同じであるので具体的な説明は省略す
る。
【００３９】本発明のパルス発生器について、上述のよ
うに好ましい実施の形態によって具体的に記述したが、
上記の実施の形態はその説明のためのものであって、そ
の制限のためのものでないことに留意されるべきであ
る。また、本発明に関連する技術分野の通常の専門家で
あれば、請求項に規定された本発明の技術的な範囲内で
種々の実施の形態を採ることが可能であり、それらも本
発明の技術的範囲に含まれる。
【００４０】
【発明の効果】上述したように、本発明にかかるパルス
発生器は、外部クロックのパルス幅及び周期の変動に関
係なしに、一定したパルス幅を有するパルス信号を提供
することによって、半導体素子の安定した動作を保障す
ることができる。
【図面の簡単な説明】
【図1】 従来のパルス発生器を示す図面である。
【図2】 図1に示したパルス発生器のシミュレーション
結果を示す図面である。
【図3】 本発明の一実施形態にかかるパルス発生器を
示す図面である。
【図4】 図3に示したパルス発生器のシミュレーション
結果を示す図面である。
【図5】 本発明の他の実施形態にかかるパルス発生器
を示す図面である。
【図6】 図5に示したパルス発生器のシミュレーション
結果を示す図面である。
【符号の説明】
310、510 初期制御部 320、520 エッジ感知部 330、530 ラッチ部 340、540遅延部 350、550 ポストチャージ部 360、560 入力制御部 370、570出力部

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 第1ノードと電源接地端との間に連結さ
    れ、外部クロックのエッジを感知して、前記第1ノード
    を一定のレベルにするエッジ感知手段と、 前記第1ノードの電圧レベルによって、第1ノードの電圧
    レベルを選択的に遅延するための遅延手段と、 該遅延手段の出力信号に応答して、前記第1ノードをチ
    ャージさせるためのポストチャージ手段と、 前記遅延手段の出力信号及び外部クロックに応じて、次
    の外部クロックの伝達を制御するための入力制御手段
    と、 前記第1ノードの電圧レベルを受信して、パルス信号を
    出力するための出力手段とを含むパルス発生器。
  2. 【請求項2】前記エッジ感知手段は、外部クロックの立
    ち上がりエッジを感知する機能を有するものである請求
    項1に記載のパルス発生器。
  3. 【請求項3】 前記遅延手段は、前記第1ノードの電圧レ
    ベルがローレベルである時にのみ遅延動作を行うもので
    ある請求項2に記載のパルス発生器。
  4. 【請求項4】 電源電圧端と前記第1ノードとの間に連結
    され、制御信号に応答して前記第1ノードの初期レベル
    を決定するための初期制御手段を、さらに含む請求項1
    に記載のパルス発生器。
  5. 【請求項5】 前記制御信号は、前記パルス発生器に印
    加される電源がオンされる時活性化されるパワーオン信
    号である請求項4に記載のパルス発生器。
  6. 【請求項6】 前記第1ノードに連結され、前記第1ノー
    ドの電圧レベルをラッチするためのラッチ手段を、さら
    に含む請求項4に記載のパルス発生器。
  7. 【請求項7】 前記初期制御手段は、前記電源電圧端と
    前記第1ノードとの間に連結され、ゲートでパワーオン
    信号が入力される第1PMOSトランジスタである請求項5に
    記載のパルス発生器。
  8. 【請求項8】 前記エッジ感知手段は、 ドレインが前記第1ノードに連結され、ゲートに前記外
    部クロックが入力される第1NMOSトランジスタと、 ドレインが前記第1NMOSトランジスタのドレインに連結
    され、ソースが前記電源接地端に連結され、ゲートに入
    力制御手段の出力信号が入力される第2NMOSトランジス
    タとからなる請求項7に記載のパルス発生器。
  9. 【請求項9】 前記入力制御手段は、 前記遅延手段の反転された出力信号と前記外部クロック
    を否定和するためのNORゲートと、 前記NORゲートの出力信号を反転するためのインバータ
    と、 ソースが前記電源電圧端に連結され、ゲートに前記イン
    バータの出力信号が入力される第2PMOS トランジスタ
    と、 ドレインが前記第2PMOSトランジスタのドレインに連結
    され、ソースが前記電源接地端に連結され、ゲートで前
    記遅延手段の反転された出力信号を入力される第3NMOS
    トランジスタとからなる請求項8に記載のパルス発生
    器。
  10. 【請求項10】 前記ポストチャージ手段は、前記電源電
    圧端と前記第1ノードとの間に連結され、ゲートに前記
    遅延手段の出力信号が入力される第3PMOSトランジスタ
    である請求項9に記載のパルス発生器。
  11. 【請求項11】 前記出力手段は、入力端が前記第1ノー
    ドに連結された第2インバータである請求項10に記載の
    パルス発生器。
  12. 【請求項12】 前記入力制御手段は、 前記遅延手段の出力信号と前記外部クロックとを否定和
    するためのNORゲートと、 前記遅延手段の出力信号を反転するためのインバータと
    からなる請求項4に記載のパルス発生器。
  13. 【請求項13】 前記出力手段は、 前記出力手段の出力信号を反転するための第2インバー
    タと、 前記第2インバータの出力信号と前記第1ノードの電圧レ
    ベルとを否定和するための第2NORゲートとからなる請求
    項12に記載のパルス発生器。
JP2000355328A 1999-11-22 2000-11-22 パルス発生器 Expired - Fee Related JP4510271B2 (ja)

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