JP2001168719A - Ｄａコンバータ - Google Patents
ＤａコンバータInfo
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- JP2001168719A JP2001168719A JP34961999A JP34961999A JP2001168719A JP 2001168719 A JP2001168719 A JP 2001168719A JP 34961999 A JP34961999 A JP 34961999A JP 34961999 A JP34961999 A JP 34961999A JP 2001168719 A JP2001168719 A JP 2001168719A
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- 238000010586 diagram Methods 0.000 description 8
- 241001125929 Trisopterus luscus Species 0.000 description 4
- 101100208473 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) lcm-2 gene Proteins 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 101100195396 Human cytomegalovirus (strain Merlin) RL11 gene Proteins 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 回路規模縮小。
【構成】 本発明に係るＤＡコンバータは、１対の抵抗
をそれぞれスイッチを介して出力線に接続した複数の抵
抗セルをマトリックス配列し、これによって全ての抵抗
を２次元配列し、前記出力線は抵抗マトリックス配列に
おける列方向に配線し、前記抵抗マトリックス配列にお
ける行方向抵抗セルに共通のコントロール信号を接続す
るとともいに、各抵抗セルの２個のスイッチを相反的に
開閉し、各出力線をマルチプレクサを介して正出力また
は負出力に接続し、前記抵抗セルの抵抗は直列接続する
とともに、その両端の抵抗に所定の基準電圧を供給し、
前記２次元配列における行方向の線対称位置の一対の抵
抗を正出力、負出力にそれぞれ接続する。
をそれぞれスイッチを介して出力線に接続した複数の抵
抗セルをマトリックス配列し、これによって全ての抵抗
を２次元配列し、前記出力線は抵抗マトリックス配列に
おける列方向に配線し、前記抵抗マトリックス配列にお
ける行方向抵抗セルに共通のコントロール信号を接続す
るとともいに、各抵抗セルの２個のスイッチを相反的に
開閉し、各出力線をマルチプレクサを介して正出力また
は負出力に接続し、前記抵抗セルの抵抗は直列接続する
とともに、その両端の抵抗に所定の基準電圧を供給し、
前記２次元配列における行方向の線対称位置の一対の抵
抗を正出力、負出力にそれぞれ接続する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル電圧信号をア
ナログ電圧信号に変換するＤＡコンバータに係り、特に
作動出力抵抗分圧型ＤＡコンバータに関する。
ナログ電圧信号に変換するＤＡコンバータに係り、特に
作動出力抵抗分圧型ＤＡコンバータに関する。
【０００２】
【従来の技術】この種ＤＡコンバータは多数の抵抗を直
列接続するとともに、各抵抗の出力をスイッチを介して
出力に接続し、デジタル電圧信号に呼応してスイッチを
開閉することにより、デジタル電圧信号に対応したアナ
ログ電圧信号を生成する。このスイッチの個数は、アナ
ログ電圧信号のレベル数に対応し、分解能を高めるに従
って増大し、集積回路ではレイアウト面積の増大という
問題が生じた。近年移動体通信の普及が顕著であるが、
移動体通信のための携帯端末ではその小型化の要求が高
く、集積回路内の回路規模縮小の要求は高い。 さらに
従来のＤＡコンバータは充分な応答速度が得られなかっ
た。
列接続するとともに、各抵抗の出力をスイッチを介して
出力に接続し、デジタル電圧信号に呼応してスイッチを
開閉することにより、デジタル電圧信号に対応したアナ
ログ電圧信号を生成する。このスイッチの個数は、アナ
ログ電圧信号のレベル数に対応し、分解能を高めるに従
って増大し、集積回路ではレイアウト面積の増大という
問題が生じた。近年移動体通信の普及が顕著であるが、
移動体通信のための携帯端末ではその小型化の要求が高
く、集積回路内の回路規模縮小の要求は高い。 さらに
従来のＤＡコンバータは充分な応答速度が得られなかっ
た。
【０００３】
【発明が解決しようとする課題】すなわち従来の作動出
力抵抗分圧型ＤＡコンバータは、回路規模が大であり、
応答速度が低いという問題を有していた。
力抵抗分圧型ＤＡコンバータは、回路規模が大であり、
応答速度が低いという問題を有していた。
【０００４】本発明はこのような従来の問題点を解消す
べく創案されたもので、回路規模が小の差動出力抵抗分
圧型ＤＡコンバータを提供することを目的とする。さら
に本発明は応答速度が高い作動出力抵抗分圧型ＤＡコン
バータを提供することを目的とする。
べく創案されたもので、回路規模が小の差動出力抵抗分
圧型ＤＡコンバータを提供することを目的とする。さら
に本発明は応答速度が高い作動出力抵抗分圧型ＤＡコン
バータを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るＤＡコンバ
ータは、１対の抵抗をそれぞれスイッチを介して出力線
に接続した複数の抵抗セルをマトリックス配列し、これ
によって全ての抵抗を２次元配列し、前記出力線は抵抗
マトリックス配列における列方向に配線し、前記抵抗マ
トリックス配列における行方向抵抗セルに共通のコント
ロール信号を接続するとともに、各抵抗セルの２個のス
イッチを相反的に開閉し、各出力線をマルチプレクサを
介して正出力または負出力に接続し、前記抵抗セルの抵
抗は直列接続するとともに、その両端の抵抗に所定の基
準電圧を供給し、前記２次元配列における行方向の線対
称位置の一対の抵抗を正出力、負出力にそれぞれ接続す
る。
ータは、１対の抵抗をそれぞれスイッチを介して出力線
に接続した複数の抵抗セルをマトリックス配列し、これ
によって全ての抵抗を２次元配列し、前記出力線は抵抗
マトリックス配列における列方向に配線し、前記抵抗マ
トリックス配列における行方向抵抗セルに共通のコント
ロール信号を接続するとともに、各抵抗セルの２個のス
イッチを相反的に開閉し、各出力線をマルチプレクサを
介して正出力または負出力に接続し、前記抵抗セルの抵
抗は直列接続するとともに、その両端の抵抗に所定の基
準電圧を供給し、前記２次元配列における行方向の線対
称位置の一対の抵抗を正出力、負出力にそれぞれ接続す
る。
【０００６】
【実施例】図１は本発明に係る作動出力抵抗分圧型ＤＡ
コンバータ示すブロック図であり、デジタル電圧信号Ｄ
ＩをデコーダＤＥＣによってコントロール信号ＣＴＬに
変換し、コントロール信号ＣＴＬによって抵抗アレイＲ
ＡＲＹをコントロールしている。抵抗アレイＲＡＲＹ
は、デジタル電圧信号ＤＩに対応したアナログ電圧信号
ＤＡＯを生成してバッファＢＵＦに入力し、インピーダ
ンス変換したアナログ電圧信号ＡＯを出力する。なおデ
コーダの設定はデジタル電圧信号ＤＩとコントロール信
号ＣＴＬの対応関係に応じて変更する。
コンバータ示すブロック図であり、デジタル電圧信号Ｄ
ＩをデコーダＤＥＣによってコントロール信号ＣＴＬに
変換し、コントロール信号ＣＴＬによって抵抗アレイＲ
ＡＲＹをコントロールしている。抵抗アレイＲＡＲＹ
は、デジタル電圧信号ＤＩに対応したアナログ電圧信号
ＤＡＯを生成してバッファＢＵＦに入力し、インピーダ
ンス変換したアナログ電圧信号ＡＯを出力する。なおデ
コーダの設定はデジタル電圧信号ＤＩとコントロール信
号ＣＴＬの対応関係に応じて変更する。
【０００７】図２、図３は抵抗アレイＲＡＲＹの詳細を
示すものであり、図２では抵抗アレイを構成する抵抗セ
ル相互の接続状況を示し、図３はそのコントロール信号
の入力状況を示す。
示すものであり、図２では抵抗アレイを構成する抵抗セ
ル相互の接続状況を示し、図３はそのコントロール信号
の入力状況を示す。
【０００８】図２において、抵抗アレイＲＡＲＹは複数
（２×ｍ×ｎ個）の抵抗セルＬＣ１１〜ＬＣｍｎ、ＲＣ
１１〜ＲＣｍｎを有し、抵抗セルＬＣ１１〜ＬＣｍｎは
ｍ行ｎ列に２次元配列され、抵抗セルＲＣ１１〜ＲＣｍ
ｎはその右側の領域にｍ行ｎ列に２次元配列されてい
る。
（２×ｍ×ｎ個）の抵抗セルＬＣ１１〜ＬＣｍｎ、ＲＣ
１１〜ＲＣｍｎを有し、抵抗セルＬＣ１１〜ＬＣｍｎは
ｍ行ｎ列に２次元配列され、抵抗セルＲＣ１１〜ＲＣｍ
ｎはその右側の領域にｍ行ｎ列に２次元配列されてい
る。
【０００９】抵抗セルＬＣ１１には第１の基準電圧（高
電圧）Ｖｄｄａが接続され、ＬＣ１１〜ＬＣ１ｍは直線
配列されて、基準電圧ＶｄｄａからＬＣ１１〜ＬＣｍ１
を通って、再びＬＣｍ１〜ＬＣ１１を順次経て、ＬＣ１
１から導出される導線路が形成されている。抵抗セルＬ
Ｃ１２〜ＬＣｍ２は直線配列され、ＬＣ１１の出力がＬ
Ｃ１２〜ＬＣｍ２を通って、再びＬＣｍ２〜ＬＣ１２を
順次経て、ＬＣ１２から導出される導線路が形成されて
いる。以下同様に、抵抗セルＬＣ１３〜ＬＣｍ３、…、
ＬＣ１ｎ〜ＬＣｍｎ、ＲＣ１１〜ＲＣｍ１、…、ＲＣ１
ｎ〜ＲＣが順次直線配列され、ＬＣ１２導出電圧がＬＣ
１３に、ＬＣ１３導出電圧がＬＣ１４に、…、ＬＣ１ｎ
-1導出電圧がＬＣ１ｎに、ＬＣ１ｎ導出電圧がＲＣ１１
に、ＲＣ１１導出電圧がＲＣ１２に、ＲＣ１２導出電圧
がＲＣ１３に、…、ＲＣ１ｎ-1導出電圧がＲＣ１ｎに、
それぞれ入力されている。これによって全ての抵抗セル
が直列接続される。
電圧）Ｖｄｄａが接続され、ＬＣ１１〜ＬＣ１ｍは直線
配列されて、基準電圧ＶｄｄａからＬＣ１１〜ＬＣｍ１
を通って、再びＬＣｍ１〜ＬＣ１１を順次経て、ＬＣ１
１から導出される導線路が形成されている。抵抗セルＬ
Ｃ１２〜ＬＣｍ２は直線配列され、ＬＣ１１の出力がＬ
Ｃ１２〜ＬＣｍ２を通って、再びＬＣｍ２〜ＬＣ１２を
順次経て、ＬＣ１２から導出される導線路が形成されて
いる。以下同様に、抵抗セルＬＣ１３〜ＬＣｍ３、…、
ＬＣ１ｎ〜ＬＣｍｎ、ＲＣ１１〜ＲＣｍ１、…、ＲＣ１
ｎ〜ＲＣが順次直線配列され、ＬＣ１２導出電圧がＬＣ
１３に、ＬＣ１３導出電圧がＬＣ１４に、…、ＬＣ１ｎ
-1導出電圧がＬＣ１ｎに、ＬＣ１ｎ導出電圧がＲＣ１１
に、ＲＣ１１導出電圧がＲＣ１２に、ＲＣ１２導出電圧
がＲＣ１３に、…、ＲＣ１ｎ-1導出電圧がＲＣ１ｎに、
それぞれ入力されている。これによって全ての抵抗セル
が直列接続される。
【００１０】後述するように（図４）、各抵抗セルは中
央の出力点に１対の抵抗をそれぞれスイッチを介して接
続してあり、この出力点は各列（ＬＣ１１〜ＬＣｍ１
等）ごとに統合されて、１入力３出力マルチプレクサに
入力されている。抵抗セルＬＣ１１、ＬＣ１２、…、Ｌ
Ｃ１ｎ、ＲＣ１１、ＲＣ１２、…、ＲＣ１ｎをそれぞれ
含む列の出力は、共通の出力線を通ってマルチプレクサ
ＭＵＸＬ１、ＭＵＸＬ２、…、ＭＵＸＬｎ、ＭＵＸＲ
１、ＭＵＸＲ２、…、ＭＵＸＲｎにそれぞれ入力され、
各マルチプレクサの第１出力、第２出力はそれぞれ統合
されて正出力Ｐｏｕｔ、負出力Ｍｏｕｔが生成されてい
る。そして正出力Ｐｏｕｔから負出力Ｍｏｕｔを減じた
電圧が前記ＤＡＯとなる。各マルチプレクサの３出力の
うちの１つは無効出力であり、いずれか２個のマルチプ
レクサがＰｏｕｔ、Ｍｏｕｔにそれぞれ接続され、他の
マルチプレクサは無効出力に接続される。
央の出力点に１対の抵抗をそれぞれスイッチを介して接
続してあり、この出力点は各列（ＬＣ１１〜ＬＣｍ１
等）ごとに統合されて、１入力３出力マルチプレクサに
入力されている。抵抗セルＬＣ１１、ＬＣ１２、…、Ｌ
Ｃ１ｎ、ＲＣ１１、ＲＣ１２、…、ＲＣ１ｎをそれぞれ
含む列の出力は、共通の出力線を通ってマルチプレクサ
ＭＵＸＬ１、ＭＵＸＬ２、…、ＭＵＸＬｎ、ＭＵＸＲ
１、ＭＵＸＲ２、…、ＭＵＸＲｎにそれぞれ入力され、
各マルチプレクサの第１出力、第２出力はそれぞれ統合
されて正出力Ｐｏｕｔ、負出力Ｍｏｕｔが生成されてい
る。そして正出力Ｐｏｕｔから負出力Ｍｏｕｔを減じた
電圧が前記ＤＡＯとなる。各マルチプレクサの３出力の
うちの１つは無効出力であり、いずれか２個のマルチプ
レクサがＰｏｕｔ、Ｍｏｕｔにそれぞれ接続され、他の
マルチプレクサは無効出力に接続される。
【００１１】図３において、前記コントロール信号ＣＴ
Ｌは全ての抵抗セルおよびマルチプレクサに入力され、
行方向において（例えば、抵抗セルＬＣ１１、ＬＣ１
２、…、ＲＣ１１、…ＲＣ１ｎ）、２系統のコントロー
ル信号が供給され、１個おきの抵抗セルに一方の系統の
コントロール信号が共通に入力されている。
Ｌは全ての抵抗セルおよびマルチプレクサに入力され、
行方向において（例えば、抵抗セルＬＣ１１、ＬＣ１
２、…、ＲＣ１１、…ＲＣ１ｎ）、２系統のコントロー
ル信号が供給され、１個おきの抵抗セルに一方の系統の
コントロール信号が共通に入力されている。
【００１２】図４は抵抗アレイＲＡＲＹの一部を詳細に
示すもので、抵抗セルＬＣ１１、ＬＣ２１、ＬＣ１２、
ＬＣ２２、およびマルチプレクサＭＵＸＬ１、ＭＵＸＬ
２の詳細構成が示されている。
示すもので、抵抗セルＬＣ１１、ＬＣ２１、ＬＣ１２、
ＬＣ２２、およびマルチプレクサＭＵＸＬ１、ＭＵＸＬ
２の詳細構成が示されている。
【００１３】抵抗セルＬＣ１１は、マルチプレクサＭＵ
ＸＬ１に接続された出力点Ｏｕｐ１１に、スイッチＳＬ
１１ａ、ＳＬ１１ｂをそれぞれ介して、抵抗ＲＬ１１
ａ、ＲＬ１１ｂをそれぞれ接続してなる。抵抗セルＬＣ
２１は、マルチプレクサＭＵＸＬ１に接続された出力点
Ｏｕｐ１２に、スイッチＳＬ２１ａ、ＳＬ２１ｂをそれ
ぞれ介して、抵抗ＲＬ２１ａ、ＲＬ２１ｂをそれぞれ接
続してなる。抵抗セルＬＣ１２は、マルチプレクサＭＵ
ＸＬ２に接続された出力点Ｏｕｐ１２に、スイッチＳＬ
１２ａ、ＳＬ１２ｂをそれぞれ介して、抵抗ＲＬ１２
ａ、ＲＬ１２ｂをそれぞれ接続してなる。抵抗セルＬＣ
２２は、マルチプレクサＭＵＸＬ２に接続された出力点
Ｏｕｐ２２に、スイッチＳＬ２２ａ、ＳＬ２２ｂをそれ
ぞれ介して、抵抗ＲＬ２２ａ、ＲＬ２２ｂをそれぞれ接
続してなる。
ＸＬ１に接続された出力点Ｏｕｐ１１に、スイッチＳＬ
１１ａ、ＳＬ１１ｂをそれぞれ介して、抵抗ＲＬ１１
ａ、ＲＬ１１ｂをそれぞれ接続してなる。抵抗セルＬＣ
２１は、マルチプレクサＭＵＸＬ１に接続された出力点
Ｏｕｐ１２に、スイッチＳＬ２１ａ、ＳＬ２１ｂをそれ
ぞれ介して、抵抗ＲＬ２１ａ、ＲＬ２１ｂをそれぞれ接
続してなる。抵抗セルＬＣ１２は、マルチプレクサＭＵ
ＸＬ２に接続された出力点Ｏｕｐ１２に、スイッチＳＬ
１２ａ、ＳＬ１２ｂをそれぞれ介して、抵抗ＲＬ１２
ａ、ＲＬ１２ｂをそれぞれ接続してなる。抵抗セルＬＣ
２２は、マルチプレクサＭＵＸＬ２に接続された出力点
Ｏｕｐ２２に、スイッチＳＬ２２ａ、ＳＬ２２ｂをそれ
ぞれ介して、抵抗ＲＬ２２ａ、ＲＬ２２ｂをそれぞれ接
続してなる。
【００１４】各抵抗ＲＬ１１ａ、ＲＬ１１ｂ、ＲＬ２１
ａ、ＲＬ２１ｂ、ＲＬ１２ａ、ＲＬ１２ｂ、ＲＬ２２
ａ，ＲＬ２２ｂは列方向に直列接続され、例えば、抵抗
ＲＬ１１ａはスイッチＳＬ１１ａ１端子とＳＬ２１ａ１
端子との間に接続されている。各列（例えば、抵抗セル
ＬＣ１１、ＬＣ２１、…、ＬＣｍ１）においては１個の
スイッチのみが閉成され、これによって対応マルチプレ
クサに入力する電圧が変化する。仮に抵抗１個あたりの
電圧降下をＶｒとすると、１列の抵抗数が２ｍ個である
ので、閉成するスイッチの選択により、電圧降下を０〜
２ｍＶｒまで、Ｖｒごとに設定し得る。従って、ＬＣ１
１〜ＬＣｍ１の列では、マルチプレクサには、Ｖｄｄａ
〜（Ｖｄｄａ−２ｍＶｒ）の間で変化する電圧が入力さ
れる。そして抵抗セルの列は順次直列に接続されている
ので、抵抗アレイＲＡＲＹ全体としては、Ｖｄｄａ〜
（Ｖｄｄａ−２ｍｎＶｒ）の電圧変化が得られる。この
ようなアナログ電圧を１対、正出力Ｐｏｕｔおよび負出
力Ｍｏｕｔに接続し、正出力から負出力を減じた値をア
ナログ電圧信号ＤＡＯとするので、ＤＡＯは−２ｍｎＶ
ｒ〜＋２ｍｎＶｒの範囲の値をとる。
ａ、ＲＬ２１ｂ、ＲＬ１２ａ、ＲＬ１２ｂ、ＲＬ２２
ａ，ＲＬ２２ｂは列方向に直列接続され、例えば、抵抗
ＲＬ１１ａはスイッチＳＬ１１ａ１端子とＳＬ２１ａ１
端子との間に接続されている。各列（例えば、抵抗セル
ＬＣ１１、ＬＣ２１、…、ＬＣｍ１）においては１個の
スイッチのみが閉成され、これによって対応マルチプレ
クサに入力する電圧が変化する。仮に抵抗１個あたりの
電圧降下をＶｒとすると、１列の抵抗数が２ｍ個である
ので、閉成するスイッチの選択により、電圧降下を０〜
２ｍＶｒまで、Ｖｒごとに設定し得る。従って、ＬＣ１
１〜ＬＣｍ１の列では、マルチプレクサには、Ｖｄｄａ
〜（Ｖｄｄａ−２ｍＶｒ）の間で変化する電圧が入力さ
れる。そして抵抗セルの列は順次直列に接続されている
ので、抵抗アレイＲＡＲＹ全体としては、Ｖｄｄａ〜
（Ｖｄｄａ−２ｍｎＶｒ）の電圧変化が得られる。この
ようなアナログ電圧を１対、正出力Ｐｏｕｔおよび負出
力Ｍｏｕｔに接続し、正出力から負出力を減じた値をア
ナログ電圧信号ＤＡＯとするので、ＤＡＯは−２ｍｎＶ
ｒ〜＋２ｍｎＶｒの範囲の値をとる。
【００１５】抵抗アレイＲＡＲＹは左右対称の位置の抵
抗セルにおける対象な抵抗をマルチプレクサに接続する
ようにコントロールされ、例えば、ＬＣ１１の導入側の
抵抗ＲＬ１１ａをマルチプレクサＭＵＸＬ１１に接続す
べくスイッチＳＬ１１ａを閉成したときには、抵抗セル
ＲＣ1ｎの導出側の抵抗（ＲＲ１ｎｂとする。）がスイ
ッチ（ＳＲ１ｎｂとする。）を介してマルチプレクサＭ
ＵＸＲｍに接続される。
抗セルにおける対象な抵抗をマルチプレクサに接続する
ようにコントロールされ、例えば、ＬＣ１１の導入側の
抵抗ＲＬ１１ａをマルチプレクサＭＵＸＬ１１に接続す
べくスイッチＳＬ１１ａを閉成したときには、抵抗セル
ＲＣ1ｎの導出側の抵抗（ＲＲ１ｎｂとする。）がスイ
ッチ（ＳＲ１ｎｂとする。）を介してマルチプレクサＭ
ＵＸＲｍに接続される。
【００１６】ここで、デジタル電圧信号ＤＩと、正負出
力に接続されるスイッチ、接続されるマルチプレクサ、
およびアナログ電圧信号ＤＡＯの関係を表１に示す。表
１から明らかなように、アナログ電圧信号ＤＡＯは、Ｄ
Ｉの０〜２ｍｎ-1のレベルにおけるｋ番目のレベルにお
いて、｛（ｋ-1）Ｖｒ-２ｍｎＶｒ｝となる。ここにＤ
Ｉの最大値をＭ、ＤＩの値をｎとすると、正側はｎ番目
のスイッチが選択され、負側は（Ｍ-ｎ）番目のスイッ
チが選択される。
力に接続されるスイッチ、接続されるマルチプレクサ、
およびアナログ電圧信号ＤＡＯの関係を表１に示す。表
１から明らかなように、アナログ電圧信号ＤＡＯは、Ｄ
Ｉの０〜２ｍｎ-1のレベルにおけるｋ番目のレベルにお
いて、｛（ｋ-1）Ｖｒ-２ｍｎＶｒ｝となる。ここにＤ
Ｉの最大値をＭ、ＤＩの値をｎとすると、正側はｎ番目
のスイッチが選択され、負側は（Ｍ-ｎ）番目のスイッ
チが選択される。
【表１】
【００１７】ここで説明を簡略するために、デジタル電
圧信号ＤＩが５ビットの構成について説明する。
圧信号ＤＩが５ビットの構成について説明する。
【００１８】図５において、ＤＩの上位２ビットによっ
てマルチプレクサＯｕｔ０〜Ｏｕｔ３を制御して列を選
択し、下位３ビットによってスイッチＳＷＣＴＬ０〜Ｓ
ＷＣＴＬ７を制御して行を選択する。前記抵抗セルにお
ける抵抗とスイッチのセット（以下、抵抗セットとい
う。）は番号０〜３１で示され、この番号は出力される
アナログ電圧信号のレベルに対応している。スイッチＳ
ＷＣＴＬ０は抵抗セット０、８、２３、３１を共通に開
閉し、スイッチＳＷＣＴＬ１は抵抗セット２、１０、２
１、２９を共通に開閉し、スイッチＳＷＣＴＬ３は抵抗
セット３、１１、２０、２８を共通に開閉し、スイッチ
ＳＷＣＴＬ４は抵抗セット４、１２、１９、２７を共通
に開閉し、スイッチＳＷＣＴＬ５は抵抗セット５、１
３、１８、２６を共通に開閉し、スイッチＳＷＣＴＬ６
は抵抗セット６、１４、１７、２５を共通に開閉し、ス
イッチＳＷＣＴＬ７は抵抗セット７、１５、１６、２４
を共通に開閉する。
てマルチプレクサＯｕｔ０〜Ｏｕｔ３を制御して列を選
択し、下位３ビットによってスイッチＳＷＣＴＬ０〜Ｓ
ＷＣＴＬ７を制御して行を選択する。前記抵抗セルにお
ける抵抗とスイッチのセット（以下、抵抗セットとい
う。）は番号０〜３１で示され、この番号は出力される
アナログ電圧信号のレベルに対応している。スイッチＳ
ＷＣＴＬ０は抵抗セット０、８、２３、３１を共通に開
閉し、スイッチＳＷＣＴＬ１は抵抗セット２、１０、２
１、２９を共通に開閉し、スイッチＳＷＣＴＬ３は抵抗
セット３、１１、２０、２８を共通に開閉し、スイッチ
ＳＷＣＴＬ４は抵抗セット４、１２、１９、２７を共通
に開閉し、スイッチＳＷＣＴＬ５は抵抗セット５、１
３、１８、２６を共通に開閉し、スイッチＳＷＣＴＬ６
は抵抗セット６、１４、１７、２５を共通に開閉し、ス
イッチＳＷＣＴＬ７は抵抗セット７、１５、１６、２４
を共通に開閉する。
【００１９】この下位３ビットをそのままスイッチＳＷ
ＣＴＬ０〜ＳＷＣＴＬ７の開閉に対応付けたときには、
デジタル電圧信号ＤＩが０〜１５のときと、１６から３
１のときで選択される列が変わってしまう。例えば抵抗
セット０〜３の列の選択と、抵抗セット４〜７の列とが
入れ替わる。前記デコーダＤＥＣはこのような信号の対
応関係の修正に用いられる。
ＣＴＬ０〜ＳＷＣＴＬ７の開閉に対応付けたときには、
デジタル電圧信号ＤＩが０〜１５のときと、１６から３
１のときで選択される列が変わってしまう。例えば抵抗
セット０〜３の列の選択と、抵抗セット４〜７の列とが
入れ替わる。前記デコーダＤＥＣはこのような信号の対
応関係の修正に用いられる。
【００２０】以上のとおり、行方向において、２系統の
コントロール信号が供給され、１個おきの抵抗セルに各
系統のコントロール信号が共通に入力されているので、
制御信号を共用でき、レイアウト面積は縮小される。２
列ごとに共通の出力線が使用されているので出力線にお
ける寄生容量が減少し、抵抗アレイＲＡＲＹに供給され
る電流を抑制し得る。
コントロール信号が供給され、１個おきの抵抗セルに各
系統のコントロール信号が共通に入力されているので、
制御信号を共用でき、レイアウト面積は縮小される。２
列ごとに共通の出力線が使用されているので出力線にお
ける寄生容量が減少し、抵抗アレイＲＡＲＹに供給され
る電流を抑制し得る。
【００２１】さらに各抵抗セルを正出力、負出力にそれ
ぞれ接続するスイッチを設けることを想定すると、本実
施例に比較して２倍の個数のスイッチが必要であり、本
実施例の構成によりスイッチ個数が最小限に押さえられ
ていることが分る。また正、負出力でスイッチ、出力線
が共通であるため、差動出力比精度は高い。
ぞれ接続するスイッチを設けることを想定すると、本実
施例に比較して２倍の個数のスイッチが必要であり、本
実施例の構成によりスイッチ個数が最小限に押さえられ
ていることが分る。また正、負出力でスイッチ、出力線
が共通であるため、差動出力比精度は高い。
【００２２】図６は主抵抗と副抵抗を備えた第２実施例
を示すものであり、図１と同一若しくは対応部分には同
一符号を付して示す。図６において、抵抗アレイＲＡＲ
Ｙ（副抵抗）に並列にバイパス抵抗ＢＰＲ（主抵抗）が
接続され、抵抗アレイＲＡＲＹの抵抗値をＲａ、バイパ
ス抵抗ＢＰＲの抵抗値をＲｂとすると、両者のスイッチ
から見た電源までの合成抵抗Ｒｃは式（１）のとおりと
なる。
を示すものであり、図１と同一若しくは対応部分には同
一符号を付して示す。図６において、抵抗アレイＲＡＲ
Ｙ（副抵抗）に並列にバイパス抵抗ＢＰＲ（主抵抗）が
接続され、抵抗アレイＲＡＲＹの抵抗値をＲａ、バイパ
ス抵抗ＢＰＲの抵抗値をＲｂとすると、両者のスイッチ
から見た電源までの合成抵抗Ｒｃは式（１）のとおりと
なる。
【数１】 これは抵抗アレイの抵抗値Ｒａよりも小であり、より大
きな電流が供給されて、デジタル・アナログ変換速度を
向上し得る。また主抵抗によって粗い電圧の分圧を行っ
た後に副抵抗による微細な電圧の分圧を行っている。そ
のため、抵抗アレイに使用する各抵抗は、寄生抵抗が無
視できる程度に大きく設定できるので、寄生抵抗の影響
を小さくできる。これによって変換精度は改善される。
きな電流が供給されて、デジタル・アナログ変換速度を
向上し得る。また主抵抗によって粗い電圧の分圧を行っ
た後に副抵抗による微細な電圧の分圧を行っている。そ
のため、抵抗アレイに使用する各抵抗は、寄生抵抗が無
視できる程度に大きく設定できるので、寄生抵抗の影響
を小さくできる。これによって変換精度は改善される。
【００２３】
【発明の効果】前述のとおり、本発明に係るＤＡコンバ
ータは、１対の抵抗をそれぞれスイッチを介して出力線
に接続した複数の抵抗セルをマトリックス配列し、これ
によって全ての抵抗を２次元配列し、前記出力線は抵抗
マトリックス配列における列方向に配線し、前記抵抗マ
トリックス配列における行方向抵抗セルに共通のコント
ロール信号を接続するとともいに、各抵抗セルの２個の
スイッチを相反的に開閉し、各出力線をマルチプレクサ
を介して正出力または負出力に接続し、前記抵抗セルの
抵抗は直列接続するとともに、その両端の抵抗に所定の
基準電圧を供給し、前記２次元配列における行方向の線
対称位置の一対の抵抗を正出力、負出力にそれぞれ接続
するので、回路規模が小さいという優れた効果を有す
る。
ータは、１対の抵抗をそれぞれスイッチを介して出力線
に接続した複数の抵抗セルをマトリックス配列し、これ
によって全ての抵抗を２次元配列し、前記出力線は抵抗
マトリックス配列における列方向に配線し、前記抵抗マ
トリックス配列における行方向抵抗セルに共通のコント
ロール信号を接続するとともいに、各抵抗セルの２個の
スイッチを相反的に開閉し、各出力線をマルチプレクサ
を介して正出力または負出力に接続し、前記抵抗セルの
抵抗は直列接続するとともに、その両端の抵抗に所定の
基準電圧を供給し、前記２次元配列における行方向の線
対称位置の一対の抵抗を正出力、負出力にそれぞれ接続
するので、回路規模が小さいという優れた効果を有す
る。
【図１】本発明に係るＤＡコンバータ一実施例を示すブ
ロック図である。
ロック図である。
【図２】同実施例の抵抗アレイを示す回路図である。
【図３】同抵抗アレイの制御系を示す回路図である。
【図４】同実施例の抵抗セルの詳細を示す回路図であ
る。
る。
【図５】同実施例を簡略化して示すブロック図である。
【図６】他の実施例を示すブロック図である。
【符号の説明】 ＲＡＲＹ 抵抗アレイ ＤＥＣ デコーダ ＢＰＲ バイパス抵抗 ＬＣ１１〜ＬＣｍｎ、ＲＣ１１〜ＲＣｍｎ 抵抗セル ＲＬ１１ａ、ＲＬ１１ｂ、ＲＬ２１ａ、ＲＬ２２ｂ、Ｒ
Ｌ１２ａ、ＲＬ１２ｂ、ＲＬ２２ａ，ＲＬ２２ｂ 抵抗 ＳＬ１１a、ＳＬ１１ｂ、ＳＬ２１a、ＳＬ２１ｂ、ＳＬ
１２a、ＳＬ１２ｂ、ＳＬ２２a、ＳＬ２２ｂ スイッチ ＭＵＸＬ１〜ＭＵＸＬｎ、ＭＵＸＲ１〜ＭＵＸｎ、Ｏｕ
ｔ０〜Ｏｕｔ３ マルチプレクサ ＳＷＣＴＬ０〜ＳＷＣＴＬ７ スイッチ
Ｌ１２ａ、ＲＬ１２ｂ、ＲＬ２２ａ，ＲＬ２２ｂ 抵抗 ＳＬ１１a、ＳＬ１１ｂ、ＳＬ２１a、ＳＬ２１ｂ、ＳＬ
１２a、ＳＬ１２ｂ、ＳＬ２２a、ＳＬ２２ｂ スイッチ ＭＵＸＬ１〜ＭＵＸＬｎ、ＭＵＸＲ１〜ＭＵＸｎ、Ｏｕ
ｔ０〜Ｏｕｔ３ マルチプレクサ ＳＷＣＴＬ０〜ＳＷＣＴＬ７ スイッチ
Claims (5)
- 【請求項１】 １対の抵抗をそれぞれスイッチを介して
出力線に接続した複数の抵抗セルをマトリックス配列
し、これによって全ての抵抗を２次元配列し、前記出力
線は抵抗マトリックス配列における列方向に配線し、前
記抵抗マトリックス配列における行方向抵抗セルに共通
のコントロール信号を接続するとともいに、各抵抗セル
の２個のスイッチを相反的に開閉し、各出力線をマルチ
プレクサを介して正出力または負出力に接続し、前記抵
抗セルの抵抗は直列接続するとともに、その両端の抵抗
に所定の基準電圧を供給し、前記２次元配列における行
方向の線対称位置の一対の抵抗を正出力、負出力にそれ
ぞれ接続するようになっていることを特徴とするＤＡコ
ンバータ。 - 【請求項２】 全ての抵抗は同一の抵抗値を有し、その
直列接続は、抵抗マトリックス配列の一端の列の抵抗を
順次接続し、隣の列に移って逆方向に順次接続するとい
う、繰返しにより、行列に順序に沿って抵抗による電圧
降下が順次増加するようになっていることを特徴とする
請求項１記載のＤＡコンバータ。 - 【請求項３】 デジタル電圧信号の所定上位ビットによ
って対称位置の一対のマルチプレクサを正出力または負
出力に接続し、他のマルチプレクサはいずれの出力にも
接続せず、デジタル電圧信号の所定下位ビットによって
いずれか一行の一対の抵抗を出力線に接続することを特
徴とする請求項１記載のＤＡコンバータ。 - 【請求項４】 デジタル電圧信号とスイッチおよびマル
チプレクサをコントロールする信号との対応関係をデコ
ーダにより調整することを特徴とする請求項１記載のＤ
Ａコンバータ。 - 【請求項５】 抵抗アレイと並列にバイパス抵抗が接続
されていることを特徴とする請求項１記載のＤＡコンバ
ータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34961999A JP2001168719A (ja) | 1999-12-09 | 1999-12-09 | Ｄａコンバータ |
| TW90107843A TW483263B (en) | 1999-12-09 | 2001-04-02 | Digital analog (DA) converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34961999A JP2001168719A (ja) | 1999-12-09 | 1999-12-09 | Ｄａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168719A true JP2001168719A (ja) | 2001-06-22 |
Family
ID=18404968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34961999A Pending JP2001168719A (ja) | 1999-12-09 | 1999-12-09 | Ｄａコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001168719A (ja) |
| TW (1) | TW483263B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112632897A (zh) * | 2020-12-24 | 2021-04-09 | 西安翔腾微电子科技有限公司 | 一种高增益精调型dac版图结构设计方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102366798B1 (ko) | 2017-06-13 | 2022-02-25 | 삼성전자주식회사 | 반도체 소자 |
-
1999
- 1999-12-09 JP JP34961999A patent/JP2001168719A/ja active Pending
-
2001
- 2001-04-02 TW TW90107843A patent/TW483263B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112632897A (zh) * | 2020-12-24 | 2021-04-09 | 西安翔腾微电子科技有限公司 | 一种高增益精调型dac版图结构设计方法 |
| CN112632897B (zh) * | 2020-12-24 | 2024-03-05 | 西安翔腾微电子科技有限公司 | 一种高增益精调型dac版图结构设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW483263B (en) | 2002-04-11 |
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