JP2001168322A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 短チャネル効果や製造ばらつきに起因するＶ
ｔｈのばらつきを抑える半導体装置を提供する。 【解決手段】 半導体内部に第１導電型の第１の半導体
領域を設け、含有される第１導電型の不純物の濃度が第
１の半導体領域の前記第１導電型の不純物濃度の４分の
１より小さくなる様に第２導電型の第２の半導体領域を
第１の半導体領域と半導体の表面との間に設ける。そし
て、第２の半導体領域の上方に絶縁膜と導電体を設け、
半導体表面を含み第２の半導体領域の側面と接するよう
に第２導電型の第３の半導体領域と第４の半導体領域を
設ける。このことにより、正味の不純物濃度のばらつき
を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、短チャネル効果や
製造ばらつきに起因する閾電圧（Ｖｔｈ）のばらつきを
抑える金属・絶縁物・半導体・電界効果トランジスタ
（ＭＩＳＦＥＴ）等の半導体装置とその製造方法に係
り、特に、ＭＩＳＦＥＴのチャネル不純物プロファイル
やカウンター不純物プロファイル等の不純物プロファイ
ルの形状に関する。

【０００２】

【従来の技術】従来、ＭＩＳＦＥＴの微細化に伴ってチ
ャネル不純物プロファイルのばらつきがＶｔｈに与える
ばらつきが増大し、回路特性へ与える障害を警告されて
いる。

【０００３】相補型・金属・酸化物・半導体（ＣＭＯ
Ｓ）回路で用いるｐＭＯＳＦＥＴの場合、ｎ+ポリシリ
コンゲートを用いる時、チャネル表面にカウンタードー
プを行う。このドープによりチャネル領域にチャネル不
純物と異なる導電型の不純物層が設けられ、埋め込みチ
ャネルが形成される。ｎ+ポリシリコンゲートｐＭＯＳ
ＦＥＴ埋め込みチャネルは浅いカウンタードープ層を用
いなければ短チャネル効果の影響を強く受ける。ここ
で、微細化によりゲート長がリソグラフィーの制御の限
界程度まで短くなると、ゲート長のばらつきのゲート長
に対する比が大きくなる。そして、短チャネル効果に起
因する電気特性のばらつきが生じ、ＣＭＯＳ回路の歩留
まりを落とす原因となっている。また、微細化に伴う電
源電圧を低下させる要請がある。電源電圧の低下にはＶ
ｔｈを下げればよい。しかし、短チャネル効果を抑制す
るには基板濃度を高くすることが有効であり、一般に高
い基板濃度を用いるとＶｔｈが高くなってしまう。これ
では、微細化しても高品位の電気特性が得られない。

【０００４】そこで、基板表面のカウンタードープ層の
濃度を高くすることにより、基板濃度は高く短チャネル
効果抑制の効果はそのままに、埋め込みチャネルｐＭＯ
ＳＦＥＴのＶｔｈの低減を行おうとすると、高濃度のカ
ウンタードープ層を極めて浅く形成しなければならな
い。しかし、ゲート絶縁膜形成が不純物活性化アニール
などの高温の工程を経る際の熱拡散を受けるために、高
濃度のカウンタードープ層を極めて浅く形成することは
困難な課題となっている。

【０００５】埋め込みチャネルを形成するためにチャネ
ル不純物層へカウンタードープを行い逆導電型の不純物
層を設けるべく、なだらかなプロファイルをもつｎ型不
純物分布に、表面部分をうち消すようにｐ型不純物を浅
く導入する努力が払われてきた（Ｉ．Ｃ．Ｋｉｚｉｌｙ
ａｌｌｉら、ｎ+ −Ｐｏｌｙｓｉｌｉｃｏｎ Ｇａｔｅ
ＰＭＯＳＦＥＴ’ｓ ｗｉｔｈ Ｉｎｄｉｕｍ Ｄｏ
ｐｅｄ Ｂｕｒｉｅｄ−Ｃｈａｎｎｅｌｓ，ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖ
ｏｌ．１７，ｐｐ４６−４９，１９９６）。カウンター
ドーパントであるｐ型不純物を浅く導入して浅い正味の
ｐ型領域を形成した方が、深く導入した場合よりも、チ
ャネルがより表面近くに生じ、ゲート絶縁膜の実効的厚
さの増加や短チャネル効果の劣化などの特性劣化が防げ
るられるためである。これには、ｐｎ接合位置付近のチ
ャネル不純物であるｎ型不純物濃度が高く、これをうち
消すために高いｐ型不純物濃度を必要とした。しかし、
ｎ^＋ポリシリコンゲート電極による埋め込みチャネルを
有するｐＭＯＳＦＥＴのように埋め込みチャネル構造を
有するＭＯＳＦＥＴはＶｔｈのばらつきが大きいことが
知られている。

【０００６】また、ｎＭＯＳＦＥＴの場合でも低電源電
圧化に伴って低いＶｔｈが要求されており、高いチャネ
ル不純物濃度のもとでもカウンタードープを用いること
により低いＶｔｈが得られる。特に、微細化に対応して
ゲート抵抗を低減することなどポリゲートの欠点を除く
ことを目的として開発が進められている。ゲート電極に
金型材料を用いるメタルゲートの場合、ｎＭＯＳＦＥＴ
の場合でも、高い仕事関数に起因して、短チャネル効果
に耐える高いチャネル不純物濃度のもとで所望の低いＶ
ｔｈを実現するために、埋め込みチャネル構造が用いら
れている （Ａ．Ｃｈａｔｔｅｒｊｅｅら、ＣＭＯＳ
Ｍｅｔａｌ ＲｅｐｌａｃｅｍｅｎｔＧａｔｅ Ｔｒａ
ｎｓｉｓｔｏｒｓ ｕｓｉｎｇ Ｔａｎｔａｌｕｍ Ｐ
ｅｎｔｏｘｉｄｅ Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ，Ｉ
ＥＤＭ ９８，ｐｐ７７７−７８０，１９９８）。しか
し、メタルゲートで低いＶｔｈを実現した例はほとんど
報告されておらず、埋め込みチャネルでＶｔｈばらつき
が一般に大きいことなどを理由としてメタルゲートでも
表面チャネルを用いるべきとする主張もあり、メタルゲ
ートでは用いるチャネルプロファイルが大きな課題とな
っている。

【０００７】

【発明が解決しようとする課題】このように、埋め込み
チャネル構造を有するＭＯＳＦＥＴはＶｔｈのばらつき
が大きいことが知られていたが、ばらつきの原因は必ず
しも明らかにされていなかった。そこで、発明者らは、
ばらつきの原因を明らかにすることとした。

【０００８】図１は埋め込みチャネルを形成するｎＭＯ
ＳＦＥＴのゲート酸化膜の直下の半導体中の典型的な不
純物プロファイルの模式図である。横軸はゲート酸化膜
と半導体の界面からの距離であり、縦軸は不純物の濃度
である。チャネル不純物のｐ＋領域を表すチャネル不純
物プロファイル１は半導体界面から内部まで高濃度で一
定であるとみなせる。また、カウンタードーピングした
異なる導電型のｎ＋不純物層を表すカウンター不純物プ
ロファイル２は半導体界面から１０ｎｍの深さまで存在
し、濃度はチャネル不純物のｐ型不純物濃度より高濃度
で一定であるとみなせる。このように不純物プロファイ
ルをみなし、以下のＶｔｈとそのばらつきのシミュレー
ションを行った。

【０００９】図２はメタルゲートの場合に、典型的な埋
め込みチャネルの構造を用いた場合の、カウンター不純
物濃度に対するＶｔｈとカウンター不純物プロファイル
のばらつきによるＶｔｈばらつきをシミュレーションし
た結果である。電源電圧１Ｖを想定し、ドレイン電極に
１Ｖを印可してＶｔｈを求めた。ここで、図１のチャネ
ル不純物プロファイル１の濃度は、２×１０^１８ｃｍ
^−３としている。横軸はカウンター不純物濃度であり、
縦軸はＶｔｈと、図１のプロファイル２の形状変化によ
るＶｔｈの変化量である。＋印はＶｔｈを表している。
□印は深さ１０ｎｍまで存在したプロファイル２が０．
５ｎｍ浅くなり深さが９．５ｎｍまでになった時のＶｔ
ｈの変化量を表している。△印はプロファイル２の濃度
が２％減少した時のＶｔｈの変化量を表している。変化
の幅をこの様に設定しているのは半導体製造装置等によ
る製造ばらつきを想定したからである。これより、低Ｖ
ｔｈである例えば０．４Ｖを達成するするためには、カ
ウンター不純物濃度は５．３×１０^１８ｃｍ^−３の高濃
度が必要であることがわかる。また、この濃度におい
て、□印の深さのばらつきによるＶｔｈのばらつきは５
０ｍＶに達する。△印の濃度のばらつきによるＶｔｈの
ばらつきは１０ｍＶに達することがわかった。

【００１０】このシミュレーションからばらつきが大き
くなる理由は以下のように考えられた。ここではｎＭＩ
ＳＦＥＴの場合を例として説明する。

【００１１】ＭＩＳＦＥＴのＶｔｈは、チャネル不純物
およびカウンター不純物それぞれのプロファイルの如何
にかかわらず、正味の不純物プロファイルで決定され
る。ここで「正味の不純物プロファイル」とは、正味の
不純物濃度のプロファイルのことで、「正味の不純物濃
度」とは、同じ位置におけるｐ型およびｎ型不純物濃度
の差の絶対値のことである。なお、ここで、不純物濃度
とは全て電気的に活性な不純物の濃度、即ち活性濃度の
意味であり、化学的な不純物原子濃度を意味しない。一
般に、半導体中に導入されて、ｐ型、ｎ型不純物として
振る舞う不純物は物質種、濃度等により電気的に活性化
される割合（活性化率）が異なっている。本願の記載範
囲では、濃度は化学的不純物濃度を意味せず、「濃
度」、「活性濃度」共に、「電気的に活性化された不純
物の濃度」を意味する。従って、例えば、上記の不純物
濃度の差の絶対値」とは、ｐ型不純物濃度がｎ型不純物
濃度より大きい時はｐ型不純物濃度を示し、逆にｎ型不
純物濃度がｐ型不純物濃度より大きい時はｎ型不純物濃
度を示す。同じ位置付近の同じ濃度の両極性の不純物の
電荷は互いにうち消し合って、正味の電荷には寄与しな
いからである。トランジスタ動作時においては、ゲート
バイアスを印加するに伴い空乏層端が基板奥側へ延び、
空乏層端よりも浅いシリコン領域の正味の不純物による
空間電荷は電界を形成し、トランジスタ動作を決定して
いる。即ち、空乏層端が延びるに従い、キャリア（この
場合ホール）が基板奥へ排除されて空乏層が広がり、こ
の領域での正味の不純物濃度に対応する空間電荷のうち
キャリア（電子またはホール）の電荷によりうち消され
ない部分がチャネルの電界の形成に加わる。ここで、空
乏層とは、不純物濃度に対してキャリア濃度が１０％以
上小さい領域と定義する。

【００１２】短チャネル効果を抑制するためには空乏層
は基板表面近くに止まる必要があり、このためチャネル
不純物は高濃度が要求される。基板表面における高濃度
のチャネル不純物領域をうち消すために、高濃度のカウ
ンター不純物を導入する必要がある。カウンター不純物
のプロファイル２の濃度が高濃度であるので、深さのば
らつきや濃度のばらつきは、ｐｎ接合の位置や接合近く
のｐ型領域の正味のプロファイルにばらつきを与えると
考えられる。また、チャネル不純物のプロファイル１の
濃度も高濃度であるので、その濃度のばらつきもｐｎ接
合位置やｎ型領域の正味のプロファイルにばらつきを与
えると考えられる。このことによりチャネル不純物およ
びカウンター不純物の濃度ばらつきの絶対値が大きい
と、ｐｎ接合位置付近での正味の濃度のばらつきが大き
くなる。この正味の濃度のプロファイルにＶｔｈが依存
している。ｐ型不純物またはｎ型不純物の少なくともど
ちらか一方のプロファイルがばらつくと、正味のプロフ
ァイルにばらつきが生じＶｔｈに変動が生じやすいと考
えられる。埋め込みチャネルが表面チャネルに比べてＶ
ｔｈばらつきが大きい理由も、１つのプロファイルでＶ
ｔｈが決まる表面型トランジスタに比べて、上記のよう
に２つのプロファイルで決定されるチャネル構造が変動
しやすく正味のプロファイルがばらつきやすいためであ
ると説明できる。

【００１３】以上の事柄は、ｎ型不純物を非常に浅くま
たは低濃度に導入することにより、あるいはゲート電極
材料の仕事関数を制御することにより、あるいは基板バ
イアスをかけることにより、チャネルが埋め込み型とな
らず表面型である場合にも、あるいは表面型と埋め込み
型との境界である場合でも、チャネルにｐｎ接合を有す
るトランジスタにおいては同様に含まれていた問題であ
る。

【００１４】一般に金属または金属化合物をゲート電極
に用いた場合、その仕事関数がシリコンのバンドギャッ
プの中程に位置するため、ＭＩＳＦＥＴのＶｔｈが高く
なる。このＶｔｈを微細化の要求に沿って下げるため
に、先に述べたように埋め込みチャネルが用いられてい
るが、埋め込みチャネルでは一般にＶｔｈのばらつきが
大きく、微細化を推し進めた集積回路において、十分な
歩留まりが得られると予測することができなかった。他
方、埋め込みチャネルを用いることを避けるためにシリ
コンのバンドギャップの端に近い仕事関数を持つ金属を
開発して用いようとした場合、ＣＭＯＳ回路に用いるた
めには、ｎＭＩＳＦＥＴ用とｐＭＩＳＦＥＴ用とに異な
る金属材料を用いる（デュアルゲート）こととなり、想
定される製造工程が複雑となるだけでなく、多大な開発
コストが必要となる。このように、メタルゲートＭＩＳ
ＦＥＴをＣＭＯＳ集積回路に用いるために開発する上で
は、微細化の要求にそった仕事関数値とチャネルプロフ
ァイルの組み合わせの適切な解が見いだせない状況であ
った。

【００１５】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、短チャネル効果や製
造ばらつきに起因するＶｔｈのばらつきを抑える半導体
装置を提供することにある。

【００１６】また、本発明の目的は、短チャネル効果や
製造ばらつきに起因するＶｔｈのばらつきを抑える半導
体装置の製造方法を提供することにある。

【００１７】

【課題を解決するための手段】次に、発明者らは、Ｖｔ
ｈのばらつきの原因を手掛かりに、Ｖｔｈのばらつきの
小さい不純物プロファイルを検討することとした。

【００１８】まずは、ｐ型およびｎ型不純物の２つのプ
ロファイルを重ねるとＶｔｈのばらつきが大きくなりや
すい点に注目し、１つのプロファイルすなわちチャネル
不純物プロファイルの最適化によるＶｔｈばらつきの低
減を試みた。

【００１９】図３は、表面チャネルを形成するｎＭＯＳ
ＦＥＴのゲート酸化膜の直下の半導体のチャネル不純物
プロファイルの模式図である。横軸はゲート酸化膜と半
導体の界面からの距離であり、縦軸はチャネル不純物の
濃度である。まず、基板の深さ方向全域でｐ＋領域で高
濃度で一定である場合を考える。チャネル不純物プロフ
ァイルは線分４と点線３で表される。微細化が進められ
るに従って短チャネル効果によってＶｔｈのばらつきが
大きくなる。短チャネル効果はゲート絶縁膜の薄膜化、
基板濃度の高濃度化により抑制できる。短チャネル効果
はソース及びドレインの両方又は特にドレインの拡散層
深さを浅くすることによっても有効に抑制される。しか
し、ここでは特にチャネル不純物が短チャネル効果に与
える影響を考察し、ソース・ドレイン構造は固定してい
る。シミュレーションで用いたソース・ドレイン拡散層
接合深さは３５ｎｍである。次に、微細化が進められる
に従い低消費電力化の要求に基づいて低い電源電圧が求
められ、これに合わせて低いＶｔｈが求められている。
低いＶｔｈを実現するためには基板表面部分の濃度を低
減すれば良い。すなわち、２つの要請を満足させるため
には、チャネル不純物プロファイル１の点線３を線分５
と６に変更し、ステップ状のプロファイルにすれば良い
と考えられる。なお、チャネル不純物プロファイル１は
点線７のような形状であってもよい。線分４が一定以上
の長さを有することにより、所望の短チャネル効果の低
減の効果が得られるからである。

【００２０】ここでステップ状のプロファイル１のＶｔ
ｈのばらつきやすさを評価するために、Ｖｔｈのばらつ
きに直接的に影響を与える短チャネル効果の程度を定量
的に評価することを試みた。図４はゲート長（Ｌ）のば
らつきに対するＶｔｈのばらつきを概念的に示す図であ
る。横軸はゲート長で縦軸はＶｔｈである。実線８はゲ
ート長に対するＶｔｈを表している。ゲート長が短くな
るとＶｔｈは小さくなる傾向があり、この傾向が短チャ
ネル効果である。また、ゲート長が短くなればなるほど
実線８の傾きは大きくなる傾向があり、この傾きの大き
さが短チャネル効果の程度を表すと考えた。そこで、こ
の傾きの大きさが評価できるような短チャネル効果（Sh
ort Channel Effect ：ＳＣＥ）レンジなる評価値を新
たに考えた。ＳＣＥレンジは式（１）で表される。

【００２１】 （ＳＣＥレンジ：Ｌ）＝Ｖｔｈ（Ｌ_+8%）−Ｖｔｈ（Ｌ_-8%） …………（１） ここで、Ｌは任意のゲート長であり、Ｌ_＋８％はゲート
長Ｌを＋８％大きくしたゲート長であり、Ｖｔｈ（Ｌ
_＋８％）はＬ_＋８％におけるＶｔｈである。Ｌ_{−８ ％}は
ゲート長Ｌを-８％小さくしたゲート長であり、Ｖｔｈ
（Ｌ_−８％）はＬ_{− ８％}におけるＶｔｈである。なお、
式（１）では８％としたがこれに限らず設定可能ではあ
り、ＭＯＳＦＥＴの製造過程で生じるゲート長Ｌのばら
つきの範囲に設定すれば、製造過程に起因するＶｔｈの
ばらつきの評価が可能である。

【００２２】図４でＳＣＥレンジで、短チャネル効果の
程度が有効に評価できるか検証する。ゲート長Ｌ１の時
のＳＣＥレンジはＶｔｈ軸上のレンジＲ１で表され、ゲ
ート長Ｌ２のＳＣＥレンジはレンジＲ２で表されること
になる。レンジＲ２はレンジＲ１より大きくなってお
り、ＳＣＥレンジは短チャネル効果を確かに定量化でき
ていると考える。そして不純物プロファイルを変化させ
ることにより実線８を点線９や点線１０に変えることが
できるとすれば、例えばゲート長Ｌ２を同じくしておい
てＳＣＥレンジが最小になる不純物プロファイルが発明
者等が求めるプロファイルであると判断できることにな
る。チャネル不純物プロファイルのばらつきに起因する
Ｖｔｈばらつきの大きさは、構造により異なり、チャネ
ルにｐｎ接合をもつトランジスタの場合でも、ゲート材
料およびチャネル不純物プロファイルに対応して決まる
Ｖｔｈの設定により異なるものである。

【００２３】図５は、メタルゲートの場合に、図３に示
すステップ状のプロファイルを用いた場合の、半導体表
面からステップまでの距離（図３の実線５の深さ）に対
するＶｔｈとＳＣＥレンジの関係を示すグラフである。
この関係はシミュレーションにより求めた。ここで図３
のチャネル不純物プロファイルの実線４の示す濃度は５
×１０^１８ｃｍ^−３であり、実線６の示す濃度は１×１
０^１７ｃｍ^−３である。ゲート長は９５ｎｍとしてい
る。横軸は表面の低濃度層の深さ、すなわち、半導体表
面からステップ（実線５）までの距離であり、縦軸はＶ
ｔｈと、ＳＣＥレンジである。□印はＶｔｈを表してい
る。△印はＳＣＥレンジを表している。これより、表面
の低濃度層の深さが深くなるほどＶｔｈは小さくなりＳ
ＣＥレンジは大きくなることがわかる。また、低Ｖｔｈ
である例えば０．４Ｖを達成するするためには、表面の
低濃度層の深さは５０ｎｍであればよく、この深さにお
いて、ＳＣＥレンジは７０ｍＶに達することがわかっ
た。さらに、表面の低濃度層の深さが５０ｎｍにおける
Ｖｔｈの傾きから、表面の低濃度層の深さが５０ｎｍか
ら２．５ｎｍ浅くなり深さが４７．５ｎｍになった時の
Ｖｔｈの変化量は１４ｍＶであることがわかる。図２の
Ｖｔｈが０．４Ｖにおける深さの変動に対するＶｔｈの
変化量は５０ｍＶであったから、３分の１以下に低減で
きていることがわかる。また、図３の実線６の示す表面
の低濃度層の濃度を１×１０^１７ｃｍ^−３未満にする
と、Ｖｔｈはやや下がるものの、図５のシミュレーショ
ン結果はほとんど変わらない。これより濃度のばらつき
に対しても図３のステップ状のプロファイルは、図１の
プロファイルよりＶｔｈのばらつきが小さいと考えられ
る。このように図３のステップ状のプロファイルは、図
１のプロファイルより、プロファイルの形状のばらつき
に対してＶｔｈはばらつきにくくなってはいるものの、
ＳＣＥレンジはさらに低減する必要があると考えられ
た。

【００２４】そこで、発明者らは、鋭意検討を行い新規
の半導体装置を発明するに至った。

【００２５】すなわち、上記問題点を解決するための本
発明の第１の特徴は、半導体内部に設けられる第１導電
型の第１の半導体領域と、この第１の半導体領域と半導
体の表面との間に設けられ、含有される第１導電型の不
純物の濃度が第１の半導体領域の第１導電型の不純物濃
度の４分の１より小さい第２導電型の第２の半導体領域
と、半導体表面の上で、第２の半導体領域の上方に設け
られる絶縁膜と、絶縁膜の上に設けられる導電体と、半
導体表面を含み第２の半導体領域の側面と接する第２導
電型の第３の半導体領域と、半導体表面を含み第２の半
導体領域の側面と接する第２導電型の第４の半導体領域
とを有する半導体装置であることである。

【００２６】このことにより、接合位置または基板表面
付近での不純物濃度を低くでき、正味の不純物濃度とｐ
またはｎ型不純物濃度のとの差を小さくできる。そし
て、ｐまたはｎ型不純物濃度のばらつきが正味の不純物
濃度へ与える影響を小さくし、Ｖｔｈばらつきを抑制す
る。特に、仕事関数の値が高いためにチャネルにｐｎ接
合を設けることが必須であるメタルゲートトランジスタ
において、Ｖｔｈばらつきを抑制することが可能とな
る。さらに、ダマシンゲート工程を用いることにより、
上記の不純物プロファイルを製造することが可能とな
る。本発明によるメタルゲートによるｐおよびｎＭＩＳ
ＦＥＴを搭載して高性能半導体集積回路チップを高い歩
留りで製造することができる。

【００２７】本発明の第１の特徴は、第１の半導体領域
を形成する第１導電型の不純物濃度分布の半導体表面へ
向けてのプロファイルは急峻に低濃度となり、３ｎｍ当
たりの濃度の比が０．９よりも小さい部分を持つことに
より効果的である。このことにより、ｐ型不純物濃度の
高い領域を確保して短チャネル効果を抑制して、かつ、
正味のｎ型領域のプロファイルとこの領域のｎ型不純物
プロファイルとの差を小さくし、Ｖｔｈばらつきを抑制
することができる。

【００２８】本発明の第１の特徴は、第２の半導体領域
の半導体内部側の端部での第２導電型の不純物濃度が、
半導体装置の動作時の空乏層中の第１導電型の不純物の
最大濃度の２分の１よりも小さいことにより一層効果的
である。このことにより、例えば、ｐ型不純物濃度の高
い領域を確保して短チャネル効果を抑制して同時にｎ型
不純物濃度を低くし、同時に、ｎ型不純物分布の場所依
存性を小さくしてｎ型不純物分布のばらつきを抑え、こ
れにより正味のｎ型領域分布と正味のｐ型領域分布との
ばらつきを抑え、Ｖｔｈばらつきを抑制することができ
る。

【００２９】本発明の第１の特徴は、第２の半導体領域
の半導体内部側の端部で、第２導電型の不純物の濃度勾
配が、第１導電型の不純物の濃度勾配よりも小さいこと
により効果的である。このことにより、上記と同様な有
利は効果を得られる。

【００３０】本発明の第１の特徴は、半導体装置の動作
時の空乏層の端での第２導電型の不純物の濃度が、空乏
層中の第１導電型の不純物の濃度の最大値の４分の１よ
りも小さいことにより一層効果的である。このことによ
り、第１の半導体領域、例えば、ｐ型不純物領域のうち
ＭＩＳＦＥＴの特性に影響を与える領域でのｎ型不純物
濃度を低くし、この領域での正味のｐ型プロファイルと
ｐ型不純物プロファイルとの差を小さくし、Ｖｔｈばら
つきを抑制することができる。

【００３１】本発明の第１の特徴は、第２の半導体領域
を形成する第２導電型の不純物プロファイルのピーク位
置が、第２の半導体領域の半導体内部側の端部よりも半
導体表面よりに位置することにより効果的である。この
ことにより、第２導電型、例えば、ｎ型の不純物の主な
分布をｐ型不純物分布から離して、同時に、正味のｎ型
領域のプロファイルとこの領域のｎ型不純物プロファイ
ルとの差を小さくし、Ｖｔｈばらつきを抑制することが
できる。

【００３２】本発明の第１の特徴は、第２の半導体領域
を形成する第２導電型の不純物プロファイルのピーク位
置において、第１導電型の不純物濃度は、第２導電型の
不純物濃度の２分の１よりも小さいことにより一層効果
的である。このことにより、第２導電型、例えば、ｎ型
の不純物分布のピーク位置におけるｐ型不純物濃度を低
くすることにより、正味のｎ型領域のプロファイルとこ
の領域のｎ型不純物プロファイルとの差を小さくし、Ｖ
ｔｈばらつきを抑制することができる。

【００３３】本発明の第１の特徴は、半導体表面におい
て、第１導電型の不純物濃度は、第２導電型の不純物濃
度の４分の１よりも小さいことによりさらに効果的であ
る。このことにより、Ｖｔｈに強く影響を与える基板表
面における第１導電型、例えば、ｐ型の不純物濃度を、
ｎ型不純物濃度よりも低くすることにより、正味のｎ型
領域のプロファイルとここでのｎ型不純物プロファイル
との差を小さくし、Ｖｔｈばらつきを抑制することがで
きる。

【００３４】本発明の第１の特徴は、第２導電型の不純
物の半導体表面における濃度は、第２の半導体領域の半
導体内部側の端部での第２導電型の不純物の濃度、又
は、第２の半導体領域中の第２導電型の不純物の濃度の
最大値との比が２よりも小さく、この端部での第２導電
型の不純物の濃度との比が２分の１よりも大きいことに
よりさらに効果的である。このことにより、第２導電
型、例えば、ｎ型の不純物分布の場所依存性を小さくし
てなだらかな分布とすることができるので、ｎ型不純物
分布のばらつきを抑え、これにより正味のｎ型領域分布
と正味のｐ型領域分布とのばらつきを抑え、Ｖｔｈばら
つきを抑制し、Ｖｔｈ制御を容易にすることができる。

【００３５】本発明の第１の特徴は、第１の半導体領域
を形成する第１導電型の不純物濃度分布の半導体表面へ
向けてのプロファイルは急峻に低濃度となり、１ｎｍ当
たりの濃度の比が０．９よりも小さい部分を持つことに
より一層効果的である。このことにより、第１導電型、
例えば、ｐ型の不純物濃度の高い領域を確保して短チャ
ネル効果を抑制して同時にｎ型不純物濃度を低くする効
果を高め、同時に、Ｖｔｈばらつきを抑制する効果を高
めることができる。

【００３６】本発明の第１の特徴は、第１導電型の不純
物がインジウムであることによりさらに効果的である。
このことにより、ｎＭＩＳＦＥＴの場合に、小さな拡散
係数をもつインジウムの特徴を活用してｐ型不純物分布
を形成できる。

【００３７】本発明の第１の特徴は、第２導電型の不純
物がリンであることによりさらに効果的である。このこ
とにより、大きな拡散係数をもつリンの特徴を活用し
て、なだらかなｎ型不純物分布を持つｎＭＩＳＦＥＴを
製造することができる。

【００３８】本発明の第１の特徴は、第２導電型の不純
物がアンチモン又は砒素であることによりまたさらに効
果的である。このことにより、小さな拡散係数をもつア
ンチモンの特徴を活用して、狭い分布幅をもつｎ型不純
物分布を持つｎＭＩＳＦＥＴを実現することができ、ｐ
型不純物分布との重なりの小さなｎ型不純物分布を実現
し、短チャネル効果を抑制するために十分な正味のｐ型
不純物濃度を確保した上でＶｔｈばらつきが小さいＶｔ
ｈを持つＭＩＳＦＥＴを製造することができる。

【００３９】本発明の第１の特徴は、第１導電型の不純
物がアンチモン又は砒素であることにより一層効果的で
ある。このことにより、ｐＭＩＳＦＥＴの場合に、小さ
な拡散係数をもつアンチモンまたは砒素の特徴を活用し
てｎ型不純物分布を形成できる。

【００４０】本発明の第１の特徴は、第２導電型の不純
物がボロンであることによりさらに効果的である。この
ことにより、大きな拡散係数をもつボロンの特徴を活用
して、なだらかなｐ型不純物分布をもつｐＭＩＳＦＥＴ
を製造することができる。

【００４１】本発明の第１の特徴は、第２導電型の不純
物がインジウムであることによりさらに効果的である。
このことにより、小さな拡散係数をもつインジウムの特
徴を活用して、狭い分布幅のｐ型不純物分布をもつｐＭ
ＩＳＦＥＴを製造することができる。

【００４２】本発明の第１の特徴は、導電体が金属又は
金属化合物であることによりさらに効果的である。この
ことにより、ゲート電極を低抵抗化でき、しかもポリゲ
ートのように界面の空乏化による実効的ゲート絶縁膜厚
さの増加をなくすことができる。そして、短チャネル効
果に強く低ＶｔｈのＭＩＳＦＥＴを小さなＶｔｈばらつ
きにおいて実現することができる。

【００４３】本発明の第１の特徴は、半導体に、第１導
電型がｐ型である本発明の第１の特徴である半導体装置
と、第１導電型がｎ型である本発明の第１の特徴である
半導体装置とを搭載することによりさらに効果的であ
る。このことにより、低いゲート抵抗をもちポリゲート
のようにゲート絶縁膜の実効的厚さの増加を起こさない
メタルゲートのｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの
片方又は両方をＶｔｈのばらつきが小さくなるよう製造
することができ、低消費電力高性能の半導体集積回路チ
ップを実現することができる。

【００４４】本発明の第１の特徴は、第１導電型がｐ型
である本発明の第１の特徴である半導体装置の導電体
と、第１導電型がｎ型である本発明の第１の特徴である
半導体装置の導電体とが、同一の金属または金属化合物
で構成されていることにより一層効果的である。このこ
とにより、一種類のゲート電極材料によってｐＭＩＳＦ
ＥＴとｎＭＩＳＦＥＴの両方をメタルゲートにより製造
することにより、製造工程を簡略化し、半導体集積回路
チップを低いコストで実現することができる。

【００４５】本発明の第２の特徴は、半導体表面を含む
第１の領域の濃度より奥の第２の領域の濃度が４倍以上
高濃度となる濃度プロファイルを第１導電型の不純物で
形成する第１工程と、第１の領域に第２導電型の不純物
を第１の領域の濃度を超えて分布させる第２工程と、半
導体表面の上に絶縁膜を成膜する第３工程と、絶縁膜の
上に導電体を形成する第４工程と、第２の領域の両側に
半導体表面を含む第２導電型の半導体領域を形成する第
５工程とを含む半導体装置の製造方法であることであ
る。このことにより、急峻なまたは狭い幅の不純物プロ
ファイルを有する半導体装置を実現することができる。

【００４６】本発明の第２の特徴は、まず、第５工程を
実施し、次に、導電体を埋め込むための開口部を形成
し、次に、第１工程を開口部を介して第１導電型の不純
物を半導体へ導入することにより実施し、最後に、第３
工程と第４工程を実施することにより一層効果的であ
る。このことにより、ダマシン工法でゲート電極である
導電体の形成ができるだけでなく、第１工程で形成する
チャネル不純物プロファイルへ加わる熱工程を少なく
し、濃度変化の急峻な不純物プロファイルを実現するこ
とができる。

【００４７】本発明の第２の特徴は、開口部の形成後に
第２工程を実施することによりさらに効果的である。こ
のことにより、第２工程で形成するカウンター不純物プ
ロファイルへ加わる熱工程を少なくし、分布幅の狭い不
純物プロファイルを実現することができる。

【００４８】本発明の第２の特徴は、第５工程より前に
第２工程を実施することにより効果的である。このこと
により、例えば、ｎＭＩＳＦＥＴの場合については（ｐ
ＭＩＳＦＥＴの場合には極性を逆にする）、「ダマシン
ゲート工法」によりＭＩＳＦＥＴを製造する際、チャネ
ル不純物のうち、カウンタードープを先に行って表面の
ｎ型不純物領域を熱工程によりなだらかに分布させるこ
とを可能にし、さらに、チャネルのイオン注入をソース
・ドレインの活性化のための熱工程の後に行ってｐ型不
純物に加わる熱工程を少なくし、急峻なｐ型不純物分布
を保つことを可能にすることができる。

【００４９】本発明の第２の特徴は、絶縁膜は化学気相
成長法を用いて形成することによりさらに効果的であ
る。このことにより、チャネル不純物を注入した後のゲ
ート絶縁膜形成を熱酸化を用いず低温で行うことがで
き、チャネルの急峻なまたは狭い幅をもつ不純物プロフ
ァイルを実現できる。

【００５０】本発明の第２の特徴は、第４工程以後の工
程において８５０度以上の持続時間が６０秒以下である
ことにより効果的である。このことにより、高温の熱工
程を少なくでき、チャネルの急峻なまたは狭い幅をもつ
不純物プロファイルを保つことを可能にし、また、不純
物濃度と不純物分布プロファイルの制御を容易にするこ
とができる。

【００５１】以上、本発明によれば、プロセスばらつき
による不純物プロファイルのばらつきの影響を受けず、
高性能なトランジスタの微細化を図れる半導体装置およ
びその製造方法を実現できるようになる。さらに、本発
明は、メダルゲートの場合に、チャネルにｐｎ接合をも
つ不純物プロファイルを用いて短チャネル効果に強いＭ
ＩＳＦＥＴを実現し、かつ低いＶｔｈを実現した上で、
前記不純物分布の特徴により不純物分布ばらつきに起因
するＶｔｈばらつきを抑制し、ポリシリコンゲートの場
合よりも優れた性能をもつトランジスタを実現して高い
歩留まりで微細化を推し進めた集積回路を製造する方法
を提供する。

【００５２】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態としてＶｔｈばらつきを低減できる半導体装
置とその製造方法について説明する。以下の図面の記載
において、同一又は類似の部分には同一又は類似の符号
を付している。また、図面は模式的なものであり、厚み
と平面寸法との関係、各層の厚みの比率等は現実のもの
とは異なることに留意すべきである。

【００５３】図６は、半導体装置であるＭＯＳＦＥＴの
断面図である。ＭＯＳＦＥＴは基板１１、ソース領域１
２、ドレイン領域１３、ゲート絶縁膜１４とゲート電極
１５で構成される。後の説明のために座標軸１７を設定
する。座標軸１７は基板１１と絶縁膜１４の界面をゼロ
点とし真下の方向を正としている。すなわちこの軸１７
は基板１１内の深さを表す。なお、ゼロ点は図中の位置
に限られるわけでなく、上記界面であればソース領域１
２とドレイン領域１３と重ならなければどこでもよい。
また、ソース領域１２とドレイン領域１３の底面を含む
ように延長した平面１６と軸１７の交点を深さＡとす
る。通常深さＡは３５ｎｍ前後の深さである。

【００５４】図７は本発明の実施の形態に係る半導体装
置の基本となる不純物プロファイルである。横軸は図６
の座標軸１７である。図７（ａ）の縦軸は正味の不純物
プロファイルであり、（ｂ）はチャネル不純物プロファ
イルとカウンター不純物プロファイルである。図７の
（ａ）と（ｂ）の関係は、（ｂ）の深さ毎のチャネル不
純物プロファイルとカウンター不純物プロファイルの差
の絶対値が、（ａ）の正味の不純物プロファイルである
という関係である。

【００５５】図７（ａ）では、深さＢより深い領域に第
１導電型の正味の不純物プロファイル１８が位置してい
る。プロファイル１８の濃度は一定値であっても良い
し、点線２１のように小さい濃度の領域があってもよ
い。深さゼロから深さＢの間の領域には第２導電型の正
味の不純物プロファイル１９が位置している。プロファ
イル１９の濃度はプロファイル１８内の最高濃度より小
さいことが望ましい。深さＢは図６の深さＡより浅いこ
とが望ましい。ここで、「第１導電型」と「第２導電
型」とは、互いに反対の導電型である。すなわち、第１
導電型をｎ型とすれば、第２導電型はｐ型であり、第１
導電型をｐ型とすれば、第２導電型はｎ型である。

【００５６】図７（ｂ）では、チャネル不純物プロファ
イル１が、深さＢより浅い領域では低濃度に、深いとこ
ろでは高濃度になっている。低濃度はゼロであっても良
い。カウンター不純物プロファイル２は、深さゼロから
深さＢの間の領域に位置している。プロファイル２の濃
度は、プロファイル１の深さゼロから深さＢの間の領域
の濃度より大きい。すなわち、ソース及びドレイン電極
の接合深さ付近に高濃度不純物領域を設け、この不純物
領域を表面に向けて急峻に低濃度にし、この低濃度部分
に逆の極性の不純物領域を設けるものである。

【００５７】本発明者等の考察によれば、カウンター不
純物を導入するＭＯＳＦＥＴチャネルプロファイルの場
合に、同じ正味の不純物濃度を与える不純物プロファイ
ルであっても、逆の極性の高濃度不純物が互いに打ち消
しあっている場合よりも、打ち消し合いがないか小さ
く、それぞれの不純物濃度と正味の不純物濃度との差が
無い場合の方が、プロセスばらつきに起因する不純物の
ばらつきによって生じるＶｔｈばらつきが小さい。これ
は、複数のプロファイルが互いに打ち消し合って生じる
正味のプロファイルはそれぞれの不純物分布のばらつき
の両方に影響されるためである。さらに、打ち消し合い
を用いないことにより表面カウンター不純物の濃度自体
も低くすることができ、この事実によりさらにＶｔｈば
らつきを抑制できる。低い濃度の場合のプロセスばらつ
きによる濃度ばらつきの絶対値は、高い濃度の場合のそ
れよりも一般に小さいからである。

【００５８】さらに、微細化に伴って、チャネル空乏層
領域に含まれる不純物原子数は減少し、その個数乃至配
置の統計的ばらつきがＶｔｈにばらつきを与える。カウ
ンター不純物層を設けた場合のこの統計的ばらつきの影
響についてはこれまで学会等でも報告がなく調べられて
いない。本発明者等の考察によれば、同じＶｔｈを与え
る不純物分布について比較すると、カウンター不純物の
基板表面近くの濃度が高いほど、その個数及び配置のば
らつきがＶｔｈに与える影響は大きい。従って、本発明
の不純物プロファイルにより短チャネル効果を抑制する
ために必要な高濃度チャネル不純物領域の、表面部分を
急峻に低濃度とし、基板表面近くのカウンター不純物濃
度を低くし同じＶｔｈを実現するための不純物個数を少
なくすることにより、統計的ばらつきが与えるＶｔｈば
らつきを小さくすることができる。

【００５９】ここで不純物濃度または不純物原子数とは
前述のように活性不純物濃度または活性不純物原子数で
あり、シリコン中に含まれる当該不純物の化学的濃度の
うち電気的に活性な部分のシリコン中濃度、または原子
数である。一般に、活性不純物濃度は当該不純物の化学
的濃度よりも小さく、その比を活性化率という。イオン
注入等によりシリコン中に導入された不純物は一般に部
分的にのみ活性であり、残りの部分は熱工程により活性
化されるが、一般に高濃度となるほどその活性化率は小
さくなる。また、特に基板表面近くないし基板表面とゲ
ート絶縁膜との界面では、活性化率が小さくなることが
ある。一般にチャネルプロファイルに用いられる濃度領
域、即ち５×１０^１８ｃｍ^−３程度以下であれば、殆ど
の不純物種について、通常の活性化アニール工程を経れ
ば活性化率はほぼ１００％と考えてよいが、基板表面近
くではこの活性化率を確保できないことがある。図１に
示す従来の埋め込みチャネルの不純物プロファイルは、
基板表面近くに高濃度の不純物領域を持ち、活性化率の
低下が生じる怖れがある。図７（ｂ）の活性不純物濃度
分布の場合には、基板奥側の高濃度チャネル不純物領域
は活性化率は一般に十分高く、また、基板表面側は高濃
度を必要としないために活性化率は一般に十分高く、従
って実現するには図７（ｂ）とほぼ同じ当該不純物原子
分布を形成すればよい。この当該不純物の化学的不純物
原子分布は、ＳＩＭＳ分析などの不純物分析技術を用い
ることによって確認することができ、図７（ｂ）のプロ
ファイルは、設計段階において基板表面近くの活性化率
低下を考慮せずにチャネルプロファイル設計ならびにイ
オン注入エネルギーやドーズ量等のプロセス設計を行う
ことができる。図７（ｂ）のチャネル不純物プロファイ
ル１の高濃度部分の十分な高濃度を確保することは、短
チャネル効果を抑制する上で重要である。このため、５
×１０^１８ｃｍ^−３程度以上の高濃度を用いて、不純物
種に応じてこの部分の活性化率が低下するまで高濃度を
導入し、活性不純物濃度を確保する必要が生じることが
ある。この場合、ＳＩＭＳ分析等で得られる化学的不純
物分布の基板表面へ向けての低濃度領域の急峻さと、活
性不純物分布の急峻さとは厳密には異なり、活性化率の
低下が生じている部分では、活性不純物分布の急峻さは
化学的不純物分布のそれよりも緩やかになる。このた
め、設計に当たっては活性化率により換算して活性不純
物分布を十分急峻に形成するよう留意する必要がある。
但し、この場合でも活性化率により急峻さが影響を受け
るのは一般に高濃度のピーク近辺であり、一方、プロフ
ァイルを設計する上では基板表面部分のチャネル不純物
プロファイル１の低濃度部分を十分に低濃度に保つこと
並びに、この表面へ向かう部分でのチャネル不純物プロ
ファイル１の活性不純物分布を十分急峻に低濃度にする
ことが有効であり、通常この表面近くの濃度におけるチ
ャネル不純物プロファイル１の活性化率は十分に大き
く、ＳＩＭＳ分析等により化学的不純物分布を確認する
ことにより活性不純物分布の急峻さを確認することがで
きる。

【００６０】カウンター不純物の分布の詳細は、状況に
応じて幾つかの場合がある。例として、ゲート電極にシ
リコンのバンドギャップの中央のエネルギレベルにフェ
ルミレベルが一致する金属（ミッドギャップのゲート電
極）を用いる場合の、ｎＭＯＳＦＥＴを主に考える。こ
のゲート材料の場合、ｐＭＯＳＦＥＴに対してもゲート
電極と基板とのバンド図は極性を逆にすれば同じになる
ので、不純物の極性を逆にしたプロファイルを用いるこ
とによりｐＭＯＳＦＥＴにも適用できる。

【００６１】メタルゲートｎＭＯＳＦＥＴの場合、基板
とゲート電極との仕事関数差がｎ＋ポリシリコンゲート
の場合よりも小さいため、ｎ＋ポリシリコンゲートを用
いたｎＭＯＳＦＥＴよりもＶｔｈが高くなる。低Ｖｔｈ
化の要求に応えるためにカウンター不純物を用いて従来
の埋め込みチャネルを用いて低いＶｔｈを得ることが可
能である。しかし、本発明者等がシミュレーションを用
いて検討した結果、従来の埋め込みチャネル構造を用い
るとプロファイルのばらつきに起因するＶｔｈのばらつ
きが非常に大きくなることがわかった。。

【００６２】本発明者等が用いる構造は、メタルゲート
ｎＭＯＳＦＥＴのＶｔｈに応じて２つの場合に分類され
る。チャネルｐ型不純物の表面側にカウンター不純物が
無い時、Ｖｔｈは高く、チャネルは表面チャネルであ
り、カウンター不純物を加えるに従い、Ｖｔｈは徐々に
低くなり、チャネルは徐々に埋め込みチャネルになる。
表面チャネルと埋め込みチャネルの中間の、Ｖｔｈにお
いてチャネルが基板の奥側でなく基板表面に生じている
範囲では、埋め込みチャネルで従来問題となっていたゲ
ート絶縁膜厚さの実効的増加が問題にならない。従っ
て、本発明者等の考察によれば、この範囲では従来の埋
め込みチャネルｐＭＯＳＦＥＴで行われたようにカウン
ター不純物を浅く導入することが電気特性の改善をもた
らさず、カウンター不純物を浅く導入する必要はない。

【００６３】この、埋め込みチャネルになる直前のチャ
ネル構造を与えるのは、ミッドギャップのメタルゲート
の場合Ｖｔｈは０．４Ｖ程度になる。Ｖｔｈが０．４Ｖ
程度以下に設定する場合、チャネルは基板表面よりも奥
側に生じ、ゲート絶縁膜の厚さの実効的増加が生じる。

【００６４】まず、ミッドギャップのメタルゲートを用
いた時のＶｔｈは０．４Ｖ以下（ｐＭＯＳＦＥＴでは−
０．４Ｖよりも絶対値が小さいＶｔｈ）で、チャネルが
埋め込みチャネルとなっている場合、または、ｎ＋ポリ
シリコンゲートを用いた場合の埋め込みチャネルｐＭＯ
ＳＦＥＴの場合、図８（ｂ）のようなカウンター不純物
プロファイル２を用いることができる。図８（ｂ）で
は、図７（ｂ）のプロファイル１と同じに表面近くのチ
ャネル不純物濃度を急峻に低くすることにより低い濃度
のカウンター不純物により所望のＶｔｈを得て、このカ
ウンター不純物プロファイル２を基板表面に浅く形成し
て実効的なゲート絶縁膜厚さの増加を抑えている。な
お、メタルゲートのゲート電極のフェルミレベルがミッ
ドギャップからずれている場合には、Ｖｔｈの値もそれ
だけずれる。すなわち、ゲート電極のフェルミレベルが
ｘＶだけミッドギャップよりも伝導帯側にずれている場
合には、ｎＭＯＳＦＥＴに対する上記表面チャネルと埋
め込みチャネルの境界のＶｔｈは（０．４−ｘ）Ｖ程度
に、ｐＭＯＳＦＥＴに対しては−（０．４＋ｘ）Ｖ程度
になる。なお、図８（ａ）は（ｂ）の深さ毎のチャネル
不純物濃度とカウンター不純物濃度の差の絶対値から求
まる正味の不純物濃度である。

【００６５】次に、メタルゲートの表面チャネルと埋め
込みチャネルの境界付近以上のＶｔｈ（ｐＭＯＳＦＥ
Ｔ）の場合はこの境界での値よりも絶対値が大きいＶｔ
ｈ）の場合は、必要に応じて、図９（ｂ）と図１０
（ｂ）に示すカウンター不純物プロファイル２を用い
る。先に述べたようにこの場合にはカウンタープロファ
イルを浅く形成する必要が無い。図９（ｂ）又は図１０
（ｂ）のプロファイルは、チャネルｐ型不純物とカウン
ターｎ型不純物とのｐｎ接合での不純物濃度が低く、ｐ
ｎ接合での濃度の打ち消し合いが起こらない。チャネル
ｐ型不純物の活性化濃度が十分に上がらないなど、短チ
ャネル効果を抑制するために十分な不純物濃度が得られ
ない場合に、カウンターｎ型不純物濃度がチャネルｐ型
不純物濃度を打ち消さない図９（ｂ）または図１０
（ｂ）のカウンター不純物プロファイルを用いる必要が
ある。図１０（ｂ）では基板表面のカウンター不純物濃
度を低くしており、チャネルキャリア（電子又はホー
ル）が不純物と散乱することによる移動度の低下を防
ぎ、電流値を大きくすることができる。ただし、浅い表
面低濃度層の幅の中に狭い分布のカウンター不純物プロ
ファイル２をばらつきなく形成することは困難であり、
精密なプロセス制御が可能な場合に用いるのがよい。

【００６６】本発明者等のシミュレーションが示すよう
に図９（ｂ）又は図１０（ｂ）においてカウンター層の
分布の幅は大きい方が、プロセスばらつきがＶｔｈばら
つきに与える影響は小さくなる。従って、ｐ型不純物の
活性濃度を打ち消さない程度に幅の大きなカウンターｎ
型不純物濃度を用いるのがよい。なお、図９（ｂ）と図
１０（ｂ）のチャネル不純物プロファイル１は、図７
（ｂ）のチャネル不純物プロファイル１と同じである。
また、図９（ａ）は（ｂ）の深さ毎のチャネル不純物濃
度とカウンター不純物濃度の差の絶対値から求まる正味
の不純物濃度である。図１０（ａ）は（ｂ）の深さ毎の
チャネル不純物濃度とカウンター不純物濃度の差の絶対
値から求まる正味の不純物濃度である。

【００６７】チャネルｐ型不純物の活性化濃度が短チャ
ネル効果を抑制するために十分な程度に高くできる場合
には、図１１と図１２のプロファイルを用いることがで
きる。

【００６８】図１１（ａ）では、基板表面のチャネルｐ
型不純物濃度を表面で急峻に低濃度とすることによりカ
ウンター不純物濃度を低くし、このカウンターｎ型不純
物プロファイル２がチャネルｐ型不純物プロファイル１
と重なりを持つ。急峻に低濃度となるチャネルｐ型不純
物プロファイル１を用いることにより低濃度のカウンタ
ーｎ型不純物により所望の低いＶｔｈを実現することが
できる。低濃度のカウンターｎ型不純物を用いているこ
とによりチャネルｐ型不純物濃度のｎ型不純物による打
ち消しを小さくし短チャネル効果抑制のために必要な正
味のｐ型不純物濃度を確保することができる。十分な活
性ｐ型不純物濃度が確保できる場合には、図１１（ｂ）
のようにｎ型不純物が基板奥まで広がった分布を持って
いても良い。

【００６９】図１２（ａ）はカウンターｎ型不純物プロ
ファイル２は基板表面に低濃度部分を持つ。本発明者等
の考察によれば、非常に微細なＭＯＳＦＥＴの場合に重
要になる不純物原子の個数ならびに配置の統計的ばらつ
きが与えるＶｔｈのばらつきは基板表面の原子を除くこ
とによって低減される。このＶｔｈばらつきは第１導電
型の不純物のばらつきに起因する部分と、第２導電型の
不純物のばらつきに起因する部分とがあり、第２導電型
の不純物の濃度を高くするに従って、第１導電型の不純
物に起因するばらつきは打ち消されて全体のＶｔｈばら
つきは小さくなり、表面チャネルと埋め込みチャネルと
の境界付近で最低値を持ち、さらに第二導電型の不純物
濃度を高くするに従って再びＶｔｈばらつきが大きくな
る。図１２（ａ）の不純物プロファイルによれば、基板
表面近くのチャネルｐ型不純物濃度を急峻に低濃度化す
ることにより基板表面近くのｐ型不純物原子濃度を除い
て統計的ばらつきを低減し、この領域のカウンターｎ型
不純物濃度を低くした上でさらにｎ型不純物プロファイ
ル２の最表面を低濃度にすることにより、さらに原子配
置及び原子個数の統計的ばらつきによるＶｔｈばらつき
を低減している。図１２（ａ）の不純物分布による不純
物原子数及び原子配置のばらつきに起因するＶｔｈばら
つきの低減の効果は、Ｖｔｈにおいてチャネルが十分に
埋め込みチャネルとなる場合に特に有効となる。カウン
ターｎ型不純物の表面を低濃度とする構造において、図
１２（ｂ）のように低濃度のカウンターｎ型不純物が基
板奥まで分布していても良い。

【００７０】非常に微細なトランジスタにおけるチャネ
ル領域の不純物原子数の減少に伴って生じるこの原子数
及びその配置の統計的ばらつきによるＶｔｈのばらつき
は、表面チャネルについて議論されている。表面チャネ
ルの場合、チャネルキャリア分布が生じる基板表面の位
置のチャネル不純物がこのＶｔｈばらつきに最も強く寄
与し、また、チャネル空乏層中の基板表面側の不純物ほ
どこのＶｔｈばらつきにより強く寄与することが本発明
者等により明らかにされている。

【００７１】一方、埋め込みチャネルの場合、浅いカウ
ンター不純物分布を形成する際などのプロセス上のばら
つきに起因するＶｔｈばらつきも大きく、上記の統計的
ばらつきについて議論はされておらず、対策も十分でな
い。

【００７２】例えば、カウンター不純物の基板表面を高
濃度にし、基板表面より奥のチャネルキャリアが生じる
位置の不純物濃度を急峻に低くすることにより、チャネ
ルキャリアへの不純物原子数、及び、その配置の統計的
ばらつきを抑制しようと努力しても、この時のゲート絶
縁膜の厚さの実効的増加が抑制されることによる特性改
善は見込めるものの、不純物原子の統計的ばらつきに起
因するＶｔｈばらつきの抑制については、良い結果は得
られない。

【００７３】埋め込みチャネルの場合には、表面チャネ
ルの場合よりも詳しく原子数及び配置の統計的ばらつき
がＶｔｈへ与える影響の要因を分析する必要がある。

【００７４】図１３に示すように、ゲートバイアス（Ｖ
_Ｇ）を決める電気ポテンシャルは、基板表面での電気ポ
テンシャルの値（Φｓ）よりも、シリコン基板表面での
電界（Ｅｏｘ）によって決まる傾きにより、ゲート絶縁
膜の厚さ分（ｔｏｘ）だけ、さらに低い値となってい
る。

【００７５】図１４に示すように、表面チャネルの場合
にはチャネルキャリア位置は基板表面にあり、チャネル
キャリア位置での電気ポテンシャル（Φｃｈ）はΦｓと
一致する。なお、表面チャネルでのキャリア分布は電子
波動関数の広がりを持つ。ｑΦｃｈはこの広がりの重心
位置におけるポテンシャルとすべきであり、基板最表面
とは数ｎｍずれている。空乏層中における不純物原子の
統計的ばらつきは、Φｃｈにばらつきを与えると伴に傾
きＥｏｘにもばらつきを与え、Ｖｔｈにばらつきを与え
ている。Ｅｏｘはゲート電極へ達する電界である。より
ゲート電極に近い側、すなわち、より基板表面側の不純
物原子ほど、そのばらつきがΦｓに与える影響が大きく
なる。

【００７６】表面チャネルの場合には、最もΦｓに大き
な影響を与える基板表面の位置は、チャネルが生じる位
置であり、チャネル位置での電気ポテンシャルへの不純
物原子ばらつきの影響も、より基板表面側の不純物のば
らつき程大きく、両者が一致していた。

【００７７】しかし、図１５に示すように埋め込みチャ
ネルの場合、ΦｓのばらつきがＶｔｈに対応するポテン
シャルにばらつきを与える。Φｓはより基板表面側の不
純物プロファイルのばらつきにより大きく影響を受け
る。例えば、基板奥側のチャネルキャリアが生じる位置
のカウンター不純物濃度を下げて、基板表面のカウンタ
ー不純物濃度プロファイルを急峻に高濃度とし、チャネ
ル位置の電気ポテンシャルへの不純物原子のばらつきの
影響を小さくする。しかし、基板表面のカウンター不純
物濃度が高いために、ゲート電極に近い基板表面での不
純物電荷がばらつくことにより、Φｓのばらつきはかえ
って大きくなる。従って、この場合の埋め込みチャネル
Ｖｔｈばらつきはかえって大きくなる。このことより、
不純物原子の統計ばらつきによるＶｔｈばらつきを抑制
するためには、チャネル位置でなく、図１６のように基
板表面における正味の不純物プロファイル１８、１９の
ばらつきを抑え、ΦｓさらにはＥｏｘのばらつきを抑え
る必要がある。特に、図１２（ａ）と（ｂ）のように基
板表面でのカウンター不純物濃度を低くし、好ましくは
濃度をゼロにすることが、Ｖｔｈばらつきを抑制するた
めに有効である。また、同様に、基板表面でのチャネル
不純物の表面濃度を、短チャネル効果を劣化させない範
囲で低くし、理想的には濃度をゼロにすることも、不純
物原子の分布の統計ばらつきに起因するＶｔｈばらつき
を小さくする上で有効である。ところで、図１６は、図
１２（ａ）と（ｂ）の深さ毎のチャネル不純物濃度とカ
ウンター不純物濃度の差の絶対値から求まる正味の不純
物濃度を表すグラフである。なお、カウンター不純物プ
ロファイルが高い表面濃度を持つ形状をしている場合で
も、逆の極性を持つチャネル不純物の表面が低いことに
より、カウンター不純物の濃度を低くして所望のＶｔｈ
の値を得る事ができ、統計ばらつきによるＶｔｈばらつ
きを抑えることができる。

【００７８】埋め込みチャネルでは、カウンター不純物
を表面側を低濃度として、その奥側を高濃度にする分布
を形成することは、ゲート絶縁膜厚さの実効的増加をも
たらし、Ｓ因子劣化や短チャネル効果増大をもたらす。
これらを避けるために、浅いカウンター層形成の必要性
を満たすことができなくなる。

【００７９】カウンター不純物を、低濃度あるいは狭い
範囲に導入して、Ｖｔｈにおいて基板表面にチャネルが
生じる場合、即ち、カウンター不純物プロファイルを有
するトランジスタを表面チャネルの範囲で動作させる場
合、チャネル不純物の表面濃度が急峻に低濃度となり、
カウンター不純物の表面濃度が低濃度となる不純物プロ
ファイルが有効である。チャネルが基板表面に生じてい
るために、ゲート絶縁膜の厚さの実効的増加が無く、従
って、浅いカウンター不純物層形成の必要性が小さい。
Ｖｔｈよりもゲートバイアスを下げると、カウンター不
純物層の分布に応じてキャリアは徐々に基板奥となるた
め、ゲートバイアスがゼロの時の電流値が十分小さく保
たれる程度に浅いカウンター層であればよい。特にメタ
ルゲートの場合、カウンター不純物層を有するチャネル
不純物分布を用いてＶｔｈが０．４Ｖ前後を表面チャネ
ルの範囲で実現できる。

【００８０】図１７はメタルゲートの場合に、図７に示
す階段状のプロファイルを用いた場合の、カウンター不
純物の濃度に対するＶｔｈとＳＣＥレンジをシミュレー
ションした結果である。ここで図７のｐ型不純物濃度プ
ロファイルのステップの上段の濃度は５×１０^１８ｃｍ
^−３であり、ステップ下段の表面近傍の濃度はゼロであ
る。半導体表面からステップまでの距離は２５ｎｍとし
た。ゲート長は９５ｎｍとしている。横軸はカウンター
不純物の濃度であり、縦軸はＶｔｈと、ＳＣＥレンジで
ある。□印はＶｔｈを表している。△印はＳＣＥレンジ
を表している。これより、カウンター不純物の濃度が高
くなるほどＶｔｈは小さくなりＳＣＥレンジは大きくな
ることがわかる。また、低Ｖｔｈである例えば０．４Ｖ
を達成するするためには、カウンター不純物の濃度は９
×１０^１７ｃｍ^−３であればよく、この濃度において、
ＳＣＥレンジは５０ｍＶ程度であることがわかった。図
２のＶｔｈが０．４Ｖにおけるカウンター不純物の濃度
は５．３×１０^１８ｃｍ^{− ３}であることから、同じ大き
さのＶｔｈを得るために５分の１以下の濃度で達成でき
ることがわかる。図５のＶｔｈが０．４ＶにおけるＳＣ
Ｅレンジは７０ｍＶであったから、同じ大きさのＶｔｈ
においてＳＣＥレンジを２０ｍＶ低減できていることが
わかる。このように図７の階段状のプロファイルは、図
１のプロファイルより、カウンター不純物の濃度の低減
が可能で、図３のステップ状のプロファイルより、ＳＣ
Ｅレンジが低減できＶｔｈが変動しにくいことがわかっ
た。

【００８１】図１８もメタルゲートの場合に、図７に示
す階段状のプロファイルを用いた場合の、カウンタード
ーパント濃度に対するＶｔｈと逆導電型の不純物層のプ
ロファイルのばらつきによるＶｔｈばらつきをシミュレ
ーションした結果である。ここで図７のｐ型不純物濃度
プロファイル１の形状は図１６の場合と同じにした。横
軸はカウンタードーピングしたｎ＋不純物層のｎ型不純
物濃度であり、縦軸はＶｔｈと、図７のプロファイル２
の形状変化によるＶｔｈのばらつきである。×印はＶｔ
ｈを表している。□印は深さ２５ｎｍの位置に存在する
ｐｎ接合が１ｎｍ浅くなり深さが２４ｎｍになった時の
Ｖｔｈのばらつきを表している。△印はプロファイル２
の濃度が２％減少した時のＶｔｈのばらつきを表してい
る。従って、図１８の×印のＶｔｈと図１７の□印のＶ
ｔｈとは同じ関係を表していることになる。変化の幅を
この様に設定しているのは半導体製造装置等による製造
ばらつきを想定したからである。これより、低Ｖｔｈで
ある例えば０．４Ｖを達成するするためには、ｎ型不純
物濃度は９．３×１０^１７ｃｍ^−３の高濃度が必要であ
ることがわかる。また、この濃度において、□印の深さ
の変動によるＶｔｈの変化量は２０ｍＶ程度であった。
△印の濃度の変動によるＶｔｈの変化量は５ｍＶであっ
た。図２の深さの変動に対するＶｔｈの変化量は５０ｍ
Ｖであったから、４０％に低減できていることがわか
る。また、図２の濃度の変動に対するＶｔｈの変化量は
１０ｍＶであったから、半分に低減できていることがわ
かる。このように図７の階段状のプロファイルは、図１
のプロファイルより、プロファイルの形状の変化に対し
てＶｔｈは変動しにくいカウンター不純物の濃度ことが
わかった。

【００８２】（実施例１）図１９は、図９の階段状の変
形のプロファイルに基づき、イオン打ち込みや熱拡散等
により実現できるプロファイルを求めてモデル化し、さ
らに、ゲート電圧が閾値電圧Ｖｔｈであるときのホール
濃度分布をデバイスシミュレーションを用いて求めた本
発明の実施例１のＭＩＳトランジスタの深さ方向の不純
物濃度プロファイルである。横軸は、ゲート絶縁膜と半
導体基板との界面２３から半導体内部への深さである。
縦軸は不純物濃度である。実線は正味の不純物濃度プロ
ファイルであり、黒四角を付した実線はカウンター（ｎ
型）不純物濃度プロファイルであり、白四角を付した実
線はチャネル（ｐ型）不純物濃度プロファイルであり、
点線はドレイン電極に１Ｖを印可した時にゲート電圧が
Ｖｔｈであるときのキャリア（ホール）濃度分布であ
る。ここで、不純物濃度プロファイルとは、集積回路チ
ップ内で、同じ動作をするべく作成されたトランジスタ
について、チャネル領域で、ゲート端から特定の距離に
おける不純物濃度を平均したものの基板深さ方向への分
布とする。以下の実施例では、特に言及する場合を除い
て、ｎチャネルのＭＩＳトランジスタについて説明す
る。ｐチャネルのＭＩＳトランジスタの場合には各導電
型を逆にすればよい。

【００８３】実施例１では、深さ３５ｎｍ付近より奥で
のチャネル（ｐ型）不純物濃度を５×１０^１８ｃｍ^−３
と高くしている。そして、深さ３０ｎｍ前後で急激に減
少させ、基板表面２３へ向けての濃度を低くしている。
チャネル不純物プロファイルは短チャネル効果を抑制す
るために高濃度が要求され、一方、低いＶｔｈを得るた
めに、基板表面２３近くでは低濃度であることが望まし
い。なお、これらのことから、チャネル不純物プロファ
イルはフェルミ分布関数で近似することとした。

【００８４】第１の実施例では、チャネル不純物濃度を
最大で１ｎｍ当たり２０％減少させ、基板表面１付近で
のチャネル不純物濃度を１×１０^１７ｃｍ^−３に抑えて
いる。このため、カウンター不純物（ｎ型不純物）の濃
度を低く抑えても低いＶｔｈを得ることができた。

【００８５】即ち、カウンター不純物濃度はおよそ１．
４×１０^１８ｃｍ^−３であり、正味のｎ型不純物濃度は
およそ１．３×１０^１８ｃｍ^−３であり、正味のｎ型不
純物濃度へのチャネル不純物プロファイルの寄与が小さ
い。このため、正味のｎ型不純物濃度のばらつきに、チ
ャネル不純物分布が与える影響が小さく、カウンター不
純物濃度ばらつきのみが正味のｎ型不純物濃度ばらつき
を決める。このことにより、ｐ型不純物濃度のばらつき
がＶｔｈへ与えるばらつきを小さくできる。それのみな
らず、同じＶｔｈを得るためのカウンター不純物濃度を
低く抑えることができるので、正味のｎ型不純物濃度の
ばらつきの絶対値が小さくでき、カウンター不純物濃度
のばらつきがＶｔｈへ与えるばらつきを小さくできる。

【００８６】図２０に、第１の実施例の有効性を示すた
めに調べた３種のチャネル不純物プロファイルを示す。
一般に、チャネルにｐｎ接合を持つトランジスタにおい
ては、高エネルギーイオン注入および熱工程によって、
チャネル（ｐ型）不純物プロファイルはなだらかな勾配
をもつ。これらのチャネル不純物プロファイルはフェル
ミ分布関数の形状ファクターｔを２、４、６に変えて発
生させた。形状ファクターｔが２のプロファイルは実施
例１の図１９に示したチャネル不純物プロファイルと同
じであり、カウンター不純物のピーク濃度は各々のｐ型
不純物プロファイルの場合にＶｔｈが０．４Ｖとなるよ
うに調節した。ただ、カウンタードープのピーク位置は
半導体界面から１５ｎｍの深さにおいた。一方、ｔが６
のプロファイルは半導体界面においてｔが２のプロファ
イルと同様に１×１０^１７ｃｍ^{− ３}程度の表面不純物濃
度をもつものの、表面へむけての濃度の減少がなだらか
である。ｔが４のプロファイルはｔが２と６のプロファ
イルの中間に位置している。ｔが６のプロファイルの場
合にｔが２のプロファイルと同じＶｔｈ：０．４Ｖを得
るために必要なカウンター不純物のピーク濃度は２×１
０^１８ｃｍ^−３であった。また、ｔが４の場合は、１．
７×１０^１８ｃｍ^−３であった。これよりｔが小さい方
が、必要とされるカウンター不純物濃度が低く、従って
正味のｎ型不純物濃度のばらつきの絶対値が小さい。さ
らにチャネル不純物プロファイル全域においてチャネル
不純物濃度が低く、正味のｎ型不純物濃度の大きさがカ
ウンター不純物濃度で決まっているために、Ｖｔｈばら
つきが小さい。

【００８７】図２１は、図２０の３種のプロファイルの
それぞれに上記の対応するカウンター不純物プロファイ
ルを加えた場合の、プロファイルばらつきに対するＶｔ
ｈばらつきを示すグラフである。数値はデバイスシミュ
レーションを用いて求めた。ｎｓｃ−５％と記した軸
は、カウンター不純物濃度が５％ばらついた時のＶｔｈ
のばらつきの値を表す。ｎｗｅｌｌ−５％と記した軸
は、チャネル不純物濃度が５％ばらついた時のＶｔｈの
ばらつきの値を表す。ｒｇｗｘ−１ｎｍと記した軸は、
チャネル不純物濃度が急激に減少する位置（図２０の線
分２５で示す深さ：３０ｎｍ）が１ｎｍばらついた時の
Ｖｔｈのばらつきの値を表す。ｓｃｐ−１ｎｍの軸はカ
ウンター不純物濃度のピーク位置（図２０の線分２６で
示す深さ：１５ｎｍ）が１ｎｍばらついた時のＶｔｈの
ばらつきの値を表す。ｓｃｊ−１ｎｍの軸は、カウンタ
ー不純物濃度のピーク位置から、そのピーク位置の濃度
の１０分の１の濃度になる位置までの距離（２０ｎｍに
設定した）が１ｎｍばらついた時のＶｔｈのばらつきの
値を表す。△印はｔが６の場合であり、□印はｔが４の
場合であり、○印はｔが２の場合である。これより、ｔ
が小さい方が、チャネル不純物濃度ばらつき、カウンタ
ー不純物濃度ばらつき、チャネル不純物プロファイルの
ステップ形状の段差の深さのばらつきのいずれについて
も、小さなＶｔｈばらつきを与えている。さらに、濃度
ばらつきのみでなく、カウンター不純物濃度のピーク位
置のばらつき、カウンター不純物プロファイルの形状の
ばらつき等に対しても、ｔが小さい方が小さいＶｔｈば
らつきを与えることがわかった。これらのことは、Ｖｔ
ｈのばらつきを小さくするには、チャネル不純物プロフ
ァイルのステップ形状の段差部の傾きをできるだけ急峻
にすればよいと考えられる。

【００８８】また、図２と比較してみる。まず、不純物
濃度について、図２では２％ばらつくとＶｔｈが１０ｍ
Ｖ変動したが、図２１では、５％ばらついているにもか
かわらず１０ｍＶ程度しか変動していない。プロファイ
ルの深さ方向のばらつきについても図２では０．５ｎｍ
ばらつくとＶｔｈが５０ｍＶ変動したが、図２１では最
もばらつきやすいｔが６のプロファイルのチャネル不純
物のステップの位置が１ｎｍばらついても２４ｍＶしか
変動しない。このように、ｔが６以下であれば図２に比
較して顕著にＶｔｈのばらつきを低減できる。なお、ｔ
が６のプロファイルの最大の濃度勾配は１ｎｍ当たりの
濃度の比が０．９程度であり、０．９より小さければ、
ｔが６より小さい場合に該当する。

【００８９】実施例１では、カウンター不純物プロファ
イルがチャネル不純物プロファイルの表面低濃度領域内
に含まれるように形成されている。すなわち、カウンタ
ー不純物プロファイルの空乏層端での濃度が空乏層中の
チャネル不純物プロファイルの濃度の最大値の１／４よ
りも小さくなるように形成されている、これらのこと
は、空乏層内の正味のｐ型不純物プロファイルでのカウ
ンター不純物濃度が低いことにより達成される。短チャ
ネル効果を抑制するためにチャネル不純物プロファイル
の奥側に高濃度のｐ型不純物分布が用いられる。空乏層
はチャネル不純物プロファイルの高濃度領域にひろが
り、トランジスタ特性は空乏層内の高濃度チャネル（ｐ
型）不純物領域の高濃度の電荷に強く依存する。カウン
ター不純物プロファイルがチャネル不純物プロファイル
の高濃度領域に含まれないために、空乏層内の正味のチ
ャネル（ｐ型）不純物プロファイルはチャネル不純物プ
ロファイルのみで決まる。カウンター不純物プロファイ
ルがばらついても、正味のｐ型不純物プロファイルのＶ
ｔｈを決定する重要な部分は影響を受けず、Ｖｔｈばら
つきは小さくなる。なお、カウンター不純物プロファイ
ルの幅を狭く形成するために、図１０（ｂ）に示すよう
にカウンター不純物プロファイルの基板表面側に低濃度
のｐｎ接合を形成してもかまわない。

【００９０】実施例１では、ｐｎ接合の位置でのｐ型お
よびｎ型不純物濃度を空乏層中での最大のチャネル不純
物濃度よりも１桁以上低くすることにより、これらの変
調がトランジスタ動作へ与える影響を小さくしている。
ここで、空乏層とは、不純物濃度に対してキャリア濃度
が１０％以上小さくなる領域と定義し、図１９の実施例
１においては空乏層端は深さ３８ｎｍ付近、空乏層中で
のチャネル不純物濃度の最大値は空乏層端付近に位置
し、濃度は５×１０^１８ｃｍ^−３である。なお、チャネ
ル不純物濃度の最大値は空乏層端よりも浅い位置に存在
しても良い。

【００９１】さらに、実施例１では、半導体界面におい
て、チャネル不純物濃度がカウンター不純物濃度の４分
の１よりも小さい。空乏層中の単位電荷当たりの電気特
性への影響は、半導体界面側における電荷分布が電気特
性に与える単位電荷当たりの影響の方が、半導体奥側に
おける電荷分布によるそれよりも大きい。半導体界面に
おいて、正味のｎ型不純物濃度に対するチャネル不純物
プロファイルの影響を小さくすることで、チャネル不純
物濃度のばらつきが電気特性へ与えるばらつきを小さく
することができる。一方、空乏層中の正味のｎ型不純物
濃度プロファイルのうち、最大濃度の電気特性への影響
は一般に大きい。実施例１においては最大の正味のｎ型
不純物濃度を与える場所でのチャネル不純物濃度をカウ
ンター不純物濃度の１／４よりも小さくしており、チャ
ネル不純物濃度のばらつきが電気特性へ与える影響を小
さくすることができる。

【００９２】また、実施例１では、カウンター不純物プ
ロファイルのピーク位置が、ｐｎ接合の位置よりも浅く
位置する。このことにより、カウンター不純物の主なプ
ロファイルはチャネル不純物プロファイルから離れて位
置し、正味のｎ型不純物プロファイルは専らカウンター
不純物プロファイルによって決まり、また正味のｐ型不
純物プロファイルは専らチャネル不純物プロファイルに
よって決まる。カウンター不純物プロファイルとチャネ
ル不純物プロファイルのばらつきによる正味のｐ型およ
びｎ型不純物プロファイルのばらつきを小さくし、Ｖｔ
ｈのばらつきを小さくしている。

【００９３】実施例１において、カウンター不純物濃度
を高くすることにより、さらに低いＶｔｈのＭＩＳＦＥ
ＴにおいてＶｔｈばらつきを小さく抑えることができ
る。その際、カウンター不純物プロファイルをチャネル
不純物プロファイルの表面低濃度部分の深さ程度に抑え
ることが望ましいが、高濃度のカウンター不純物プロフ
ァイルを用いることによりカウンター不純物プロファイ
ルの裾がチャネル不純物プロファイルの高濃度部分に重
なる場合でも、本実施例１に示す表面へ向けて急激に低
濃度となるチャネル不純物プロファイルを用いることに
より、Ｖｔｈばらつきを小さくすることができる。

【００９４】実施例１においては、図１９のようにチャ
ネル不純物プロファイルが表面へ向けて急激に低くなる
場所を３０ｎｍ付近としているが、この場所をより表面
側へ移動させたプロファイルを用いることにより、短チ
ャネル効果をさらに抑えることができる。この場合、図
１９の場合と同じＶｔｈを得るためには図１９に示した
ものよりも高い濃度のあるいはより広く分布するカウン
ター不純物プロファイルを用いればよい。逆に、急激に
低くなる場所を奥側へ移動させ、同じＶｔｈを得るため
に図１９の場合よりも低い濃度のあるいはより狭く分布
するｎ型不純物プロファイルを用いると、図１の場合よ
りも短チャネル効果が大きくなってしまう。ただし、一
般に急激に低くなる場所を表面側へ移動するほど不純物
のばらつきがＶｔｈへ与えるばらつきは大きくなってし
まう。このように、短チャネル効果の抑制と不純物分布
ばらつきによるＶｔｈのばらつきの抑制はいわゆるトレ
ードオフの関係にある。トランジスタの製造に用いるリ
ソグラフィやエッチングなどゲート加工の精度と、イオ
ン注入や熱工程などチャネル不純物プロファイル制御の
精度とを勘案し、所望のＶｔｈを得るために上記トレー
ドオフにおける最適のチャネル不純物分布を用いればよ
い。本発明のチャネル不純物分布を用いることにより、
短チャネル効果と不純物プロファイルばらつきに起因す
るＶｔｈばらつきが抑えられる。そして、低いＶｔｈの
トランジスタを実現することができ、高い歩留まりによ
り高速で消費電力の低い集積回路を実現することができ
る。

【００９５】（実施例２）図２２は、図７の階段状のプ
ロファイルに基づき、図１９と同様にイオン打ち込みや
熱拡散等により実現できるプロファイルをモデル化して
求め、さらに、ゲート電圧がＶｔｈであるときのキャリ
ア（ホール）濃度分布をデバイスシミュレーションを用
いて求めた本発明の実施例２のＭＩＳトランジスタの深
さ方向のチャネルプロファイルである。横軸、縦軸、実
線、黒四角を付した実線、白四角を付した実線と点線の
意味は図１９の場合と同様である。実施例１と同様に基
板表面２３へ向けて急激に濃度が減少するチャネル不純
物プロファイルと、ｐｎ接合位置において低濃度のカウ
ンター不純物プロファイルを用いて、短チャネル効果を
抑制している。実施例２においては、実施例１と異な
り、カウンター不純物プロファイルがチャネル不純物プ
ロファイルに交わる位置では、カウンター不純物の濃度
勾配がチャネル不純物の濃度勾配よりもなだらかであ
る。そして、カウンター不純物プロファイルが、チャネ
ル不純物プロファイルの高濃度部分まで広がっている。

【００９６】実施例２では、半導体界面から２６ｎｍの
深さ（図２２の線分２４の位置）でチャネル不純物プロ
ファイルとカウンター不純物プロファイルの濃度が一致
し、ｐｎ接合を形成している。界面２３へ向けて急激に
低濃度となるステップ状のチャネル不純物プロファイル
を用いており、このことにより、ｐｎ接合でのチャネル
不純物およびカウンター不純物の濃度を空乏層中での最
大のチャネル不純物濃度の１２％程度に低くできる。ｐ
ｎ接合でのチャネル不純物及びカウンター不純物の濃度
は約６×１０^１７ｃｍ^−３であり、ｐｎ接合におけるチ
ャネル不純物濃度を低くすることにより、接合付近での
チャネル不純物濃度のばらつきが正味のｎ型不純物濃度
に与えるばらつきが小さくなり、トランジスタ動作への
ばらつきの影響が小さくなる。

【００９７】また、チャネル不純物プロファイルは深さ
１５ｎｍ付近をピークとしてなだらかに分布する。ｐｎ
接合におけるカウンター不純物の濃度勾配はチャネル不
純物の濃度勾配よりも小さい。このため、チャネル不純
物プロファイルの深さ位置依存性が小さく、深さおよび
分布の幅がばらついても正味のｎ型不純物プロファイル
はばらつかず、電気特性に影響を与えない。

【００９８】図２３は、図２２のカウンター不純物プロ
ファイルの形状を３通りに変化させたそれぞれの場合に
ついて、プロファイルばらつきに対するＶｔｈばらつき
を示すグラフである。数値はデバイスシミュレーション
を用いて求めた。この時、チャネル不純物プロファイル
のｔは２で一定にし、チャネル不純物濃度が急激に減少
する深さも３０ｎｍで一定にした。また、カウンター不
純物濃度のピーク位置を深さ１５ｎｍの位置で一定にし
た。そして、カウンター不純物濃度のピーク位置からそ
のピーク位置の濃度の１０分の１の濃度になる位置まで
の距離（ｓｃｊ）を変化させ、プロファイルの濃度勾配
を変化させた。ｎｓｃ−５％と記した軸、ｎｗｅｌｌ−
５％と記した軸、ｒｇｗｘ−１ｎｍと記した軸、ｓｃｐ
−１ｎｍの軸とｓｃｊ−１ｎｍの軸の意味は図２１と同
じである。□印は、ｓｃｊが４０ｎｍの場合であり、図
２２のカウンター不純物プロファイルに該当する。○印
はｓｃｊが２０ｎｍの場合であり、△印はｓｃｊが１０
ｎｍの場合である。これより、ｎｓｃ−５％、ｎｗｅｌ
ｌ−５％とｒｇｗｘ−１ｎｍは、ｓｃｊを変化させても
一定値をとることがわかった。また、ｓｃｐ−１ｎｍと
ｓｃｊ−１ｎｍは、ｓｃｊを大きくすればするほど小さ
くなることがわかった。これらのことは、Ｖｔｈのばら
つきを小さくするには、ｓｃｊを大きくすればよく、こ
のことを言い換えれば、カウンター不純物の濃度勾配が
なだらかなほどよいと考えられる。

【００９９】また、図２と比較してみる。まず、不純物
濃度について、図２では２％ばらつくとＶｔｈが１０ｍ
Ｖ変動したが、図２３では、５％ばらついているにもか
かわらず１０ｍＶ程度しか変動していない。プロファイ
ルの深さ方向のばらつきについても図２では０．５ｎｍ
ばらつくとＶｔｈが５０ｍＶ変動したが、図２３では最
もばらつきやすいｓｃｊが１０ｎｍのプロファイルでｓ
ｃｊが９ｎｍに減少しても１７ｍＶしか変動しない。こ
のように、ｓｃｊが１０ｎｍ以上であれば図２に比較し
て顕著にＶｔｈのばらつきを低減できる。そして、Ｖｔ
ｈを０．４Ｖに設定するためには、ｓｃｊが４０ｎｍの
カウンター不純物プロファイルのピーク濃度を７．５×
１０^１７ｃｍ^−３に設定すれば良く、ｓｃｊが２０ｎｍ
の場合は９．４×１０^１７ｃｍ^−３に、ｓｃｊが１０ｎ
ｍの場合は１．６×１０^１８ｃｍ ^−３に設定すればよい
ことがわかった。このことは、図２の場合にＶｔｈを
０．４Ｖに設定するために、カウンター不純物プロファ
イルのピーク濃度を５×１０ ^１８ｃｍ^−３の高濃度に設
定しなければならないのに比べ３分の１以下に低濃度化
できている。

【０１００】ｐｎ接合位置でのチャネル不純物の濃度勾
配がカウンター不純物のそれよりも大きく、チャネル不
純物プロファイルは基板奥へ向かって急激に高濃度とな
る。このことにより、正味のｐ型不純物プロファイルに
重なるカウンター不純物プロファイルはうち消され、高
い濃度を保った正味のｐ型不純物プロファイルが形成で
きる。カウンター不純物プロファイルが、平坦であれば
濃度が位置によって依存しないので、ｐｎ接合付近の正
味のｐ型不純物プロファイルに重なるカウンター不純物
プロファイルがばらついても、正味のｐ型不純物プロフ
ァイルはばらつかず、電気特性に影響を与えない。

【０１０１】さらに、ｐｎ接合付近での正味のｐ型不純
物プロファイルは主にチャネル不純物プロファイルによ
って決まっているものの、カウンター不純物プロファイ
ルとの差し引きの寄与を受けている。カウンター不純物
の濃度勾配がチャネル不純物のそれよりも小さく、チャ
ネル不純物濃度の位置に対する依存性が小さいために、
チャネル不純物濃度がばらついても、カウンター不純物
濃度の差し引きのばらつきは小さく、正味のｐ型不純物
濃度のばらつきは抑えられ、電気特性への影響が小さく
抑えられる。

【０１０２】また、カウンター不純物濃度の最大値を与
える場所において、チャネル不純物の濃度がカウンター
不純物濃度の１／４以下と小さい。空乏層中の正味のｎ
型不純物濃度の最大値が電気特性へ与える影響は一般に
大きい。チャネル不純物濃度のばらつきが電気特性へ与
える影響を小さくすることができる。

【０１０３】基板表面において、チャネル不純物濃度が
カウンター不純物濃度よりも１／４以下と小さい。な
お、空乏層中の単位電荷当たりの電気特性への影響は、
基板表面側における電荷分布が電気特性に与える単位電
荷当たりの影響の方が、基板奥側における電荷分布によ
るそれよりも大きい。基板表面におけるカウンター不純
物濃度に対しチャネル不純物濃度を１／４以下に小さく
することにより、正味のｎ型不純物濃度に対するチャネ
ル不純物プロファイルの影響を小さくし、チャネル不純
物濃度のばらつきが電気特性へ与えるばらつきを小さく
することができる。

【０１０４】また、図２０より空乏層端は深さ３８ｎｍ
付近、空乏層中でのチャネル不純物濃度の最大値は空乏
層端付近濃度５×１０^１８ｃｍ^−３である。チャネル不
純物濃度の最大値は空乏層端よりも浅く位置してもよ
い。

【０１０５】基板表面におけるカウンター不純物濃度は
カウンター不純物プロファイルの濃度の最大値の１／２
よりも大きく、ｐｎ接合における濃度の１／２よりも大
きく２倍よりも小さいことである。この特徴により、カ
ウンター不純物濃度の場所依存性は小さく、カウンター
不純物プロファイルのばらつきに正味のｎ型とｐ型の不
純物濃度プロファイルも影響されにくい。

【０１０６】また、カウンター不純物プロファイルのピ
ークはチャネル不純物プロファイルの表面低濃度領域の
中央部付近としたが、より表面側または奥側に位置して
いてもよく、また、ピークが正味のｐ型不純物プロファ
イルの中またはさらに奥側に位置していてもよい。図１
１（ａ）と（ｂ）のプロファイル２のようにピークを持
たない均一分布であってもよい。

【０１０７】カウンター不純物濃度を高くすることによ
り、より低いＶｔｈを得ることができる。同じＶｔｈで
あれば、カウンター不純物濃度は低い方が望ましく、低
濃度のｎ型不純物層を用いて所望の低Ｖｔｈが得る場合
にはカウンター不純物プロファイルを平坦にすることが
有効である。チャネル不純物濃度と同程度にカウンター
不純物濃度が高くなり正味のｐ型不純物濃度にカウンタ
ー不純物濃度が大きく寄与する場合でも、基板表面へ向
けて減少するチャネル不純物の濃度勾配がカウンター不
純物の濃度勾配よりも大きいという特徴により、一般に
従来例よりも小さなＶｔｈばらつきが得られる。これ
は、カウンター不純物濃度を高くした場合には、カウン
ター不純物分布に影響を受ける正味のｐ型不純物プロフ
ァイルは基板表面から遠く、そのばらつきがＶｔｈへ与
える影響が一般に基板表面に近い場合よりも小さくなる
だけでなく、カウンター不純物分布はなだらかな形状な
のでばらつきが小さいからである。

【０１０８】実施例２が実施例１に比べて優れている点
は、カウンター不純物プロファイルがなだらかで位置又
は形状依存性が少ないために、このプロファイルの形成
および制御がより容易であることである。実施例１では
カウンター不純物プロファイルの幅をチャネル不純物プ
ロファイルの表面低濃度層の幅程度に抑える必要がある
ため、熱工程を制限する必要があり、カウンター不純物
の濃度、ピーク位置、分布形状などを制御する必要があ
る。実施例２においては、なだらかな分布であるために
カウンター不純物プロファイルの形成について熱工程を
制限する必要性は低く、基本的に濃度のみを制御すれば
よい。但し、濃度を高くするほどＶｔｈは低くなる依存
性を持ち、空乏層中のチャネル不純物プロファイルと所
望のＶｔｈの値とに対応して、濃度を精密に制御する必
要がある。実施例２では、所望のＶｔｈを得るために
は、チャネル不純物プロファイルカウンター不純物を表
面で急峻に低濃度になるように形成した上で、カウンタ
ー不純物の濃度のみをパラメータとして用いればよい。

【０１０９】（実施例３）図２４は、図９の階段状の変
形のプロファイルに基づき、図１９と同様にイオン打ち
込みや熱拡散等により実現できるプロファイルをモデル
化して求め、さらに、ドレイン電極に１Ｖを印可してゲ
ート電圧がＶｔｈであるときのキャリア（ホール）濃度
分布をデバイスシミュレーションを用いて求めた本発明
の実施例３のＭＩＳトランジスタの深さ方向のチャネル
プロファイルである。横軸、縦軸、実線、黒四角を付し
た実線、白四角を付した実線と点線の意味は図１９の場
合と同様である。実施例１と同様に基板表面へ向けて急
激に濃度が減少するチャネル不純物プロファイルと、ｐ
ｎ接合位置において低濃度のカウンター不純物プロファ
イルを用いて、短チャネル効果を抑制している。実施例
３においては、実施例１及び２と異なり、カウンター不
純物プロファイルのピーク位置が基板表面２３にある。
ｐｎ接合および正味のｎ型不純物プロファイルと重なる
チャネル不純物プロファイルの濃度を低くし、カウンタ
ー不純物濃度を高くしている。このことにより、低いＶ
ｔｈを得ることができる。また、高い正味のｎ型不純物
濃度を得るためのカウンター不純物濃度を低く抑え、カ
ウンター不純物プロファイルのばらつきの絶対値を小さ
くすることができる。このように、チャネルまたはカウ
ンター不純物濃度のばらつきが互いにそれぞれ正味のｎ
型またはｐ型不純物濃度のばらつきに与える影響を小さ
くし、電気特性のばらつきを小さくすることができる。

【０１１０】実施例３のプロファイルが実施例１のプロ
ファイルに比べて優れている点は、基板表面をカウンタ
ー不純物プロファイルのピークとしているために、ｐｎ
接合２における不純物濃度を低く保ったままでより多く
のカウンター不純物を基板に導入することが容易であ
る。このことにより、実施例１の場合よりも熱工程への
制限を緩くすることができる。また、熱工程を極力抑え
て浅いカウンター不純物プロファイルを形成した場合に
は、ｐｎ接合２での不純物濃度を低く保ったままで、チ
ャネル不純物プロファイルが急激に減少する場所をより
表面側へ移動させることができ、短チャネル効果をより
抑制することが可能である。

【０１１１】なお、実施例１乃至３は、ゲート電極をポ
リゲートとした場合にも、メタルゲートとした場合にも
適用できる。メタルゲート電極としては、ゲート絶縁膜
と接する部分がＩＶ属、Ｖ属、ＶＩ属の少なくとも１つ
の遷移金属元素の窒化物、炭素窒化物、および珪素窒化
物の少なくとも１つで構成されているものを用いる。具
体的には、上記ゲート絶縁膜と接する部分がタングステ
ン（Ｗ）窒化物、モリブデン（Ｍｏ）窒化物、タンタル
（Ｔａ）窒化物、チタン（Ｔｉ）窒化物、Ｗ珪素窒化
物、Ｍｏ珪素窒化物、Ｔａ珪素窒化物、Ｔｉ珪素窒化
物、Ｔｉ炭素窒化物、Ｗ炭素窒化物、Ｍｏ炭素窒化物お
よびＴａ炭素窒化物の少なくとも１つで構成されるもの
を用いる。あるいは、メタルゲート電極のゲート絶縁膜
と接する部分を、酸素を含むルテニウム（Ｒｕ）、窒素
を含むＲｕ、および窒素を含む酸化Ｒｕ（ＲｕＯ_２）
の少なくとも１つで構成する。

【０１１２】また、ゲート電極のゲート絶縁膜と接する
部分の仕事関数の大きさがＶｔｈの値を変化させるた
め、この部分の結晶粒径が大きいと、仕事関数は面方位
により異なるため、Ｖｔｈのばらつきを生じる。このた
め、この部分の結晶粒径は１０ｎｍ以下とし、望ましく
は３０ｎｍ以下とする。

【０１１３】実施例１乃至３は、メタルゲートのＭＩＳ
ＦＥＴに適用した場合、特に、仕事関数がシリコンのバ
ンドギャップの中央付近に位置する金属材料、例えば、
窒化チタン（ＴｉＮ）を用いたＭＩＳＦＥＴに適用した
場合に、重要な効果を発揮する。この時、ｐＭＩＳＦＥ
Ｔ、ｎＭＩＳＦＥＴのいずれの場合についてのＶｔｈも
大きくなってしまう。低いＶｔｈを得るために、実施例
１乃至３を適用することにより、デュアルゲートを用い
ず、シリコンバンドギャップの中央付近に仕事関数をも
つ同一の金属又は金属化合物材料を用いて、Ｖｔｈのば
らつきを抑制した高性能のＣＭＯＳ用ＭＩＳＦＥＴを実
現できる。

【０１１４】（実施例４）実施例４は実施例２に係わる
不純物プロファイルを持つＭＩＳＦＥＴとその製造方法
に関するものである。図２５は、実施例２に係わる不純
物プロファイルを持つＭＩＳＦＥＴの断面図である。Ｍ
ＩＳＦＥＴは第１導電型の半導体基板３１と、基板３１
の上面と面接触するゲート絶縁膜４６と、絶縁膜４６の
上面と面接触するゲート電極４７とで構成される。基板
３１は、絶縁膜４６の下に位置する第２導電型のカウン
ター不純物領域４４と、領域４４の下に位置する第１導
電型のチャネル不純物領域４５と、基板３１の上面を含
み領域４４と面接触する第２導電型のソース領域３８
と、基板３１の上面を含み領域４４と面接触する第２導
電型のドレイン領域３９とで構成される。領域４４と４
５の不純物プロファイルは、実施例２に係わる不純物プ
ロファイルとなっている。なお、ソース領域３８とドレ
イン領域３９の上面に面接触するように犠牲絶縁膜３３
が配置され、絶縁膜３３の上面に面接触するように層間
絶縁膜４２が配置されている。

【０１１５】なお、ここで、ソース領域３８、ドレイン
領域３９は図面上ゲート電極４７下部には延長されてい
ないが、ゲート電極４７端部の下部にゲート絶縁膜４６
を介してソース領域３８、ドレイン領域３９が延長形成
されている方が望ましい。これによりゲートソース抵
抗、ゲートドレイン抵抗を削減することが可能となる。

【０１１６】図２６と図２７は、「ダマシンゲート」工
程を用いて実施例２のチャネル不純物分布をもつＭＩＳ
ＦＥＴを製造する方法を示す工程断面図である。「ダマ
シンゲート」を用いることによりゲート電極４７にポリ
シリコンを用いず、ソースおよびドレイン不純物の活性
化をゲート電極形成よりも前に行う事ができる。このこ
とにより、金属または金属化合物をゲート電極４７とし
て用いることが可能になるだけでなく、ゲート電極４７
にポリシリコンを用いた場合に必要であった高温熱工程
またはソース・ドレイン領域３８、３９の不純物を活性
化するための熱工程がチャネル不純物プロファイルに影
響を与えることがないので、実施例２の特徴である表面
へ向けて急激に濃度が減少するチャネル不純物プロファ
イルを実現できる。以下に製造方法を説明する。

【０１１７】（イ）まず、図２６（ａ）に示すように、
シリコン基板３１の上に熱酸化法を用いて厚さ１００ｎ
ｍの犠牲絶縁膜３３を形成する。次に、この犠牲絶縁膜
３３を介してイオン注入４９方法を行い、ｎ型不純物を
導入する。例えば燐を４０ｋｅＶの加速エネルギーを用
いて５×１０^１３ｃｍ^−２のドーズ量で導入する。これ
は、後の熱工程により拡散し、基板表面付近になだらか
な濃度勾配をもつカウンター不純物プロファイルを形成
するものである。なお、イオン注入方法を用いず、基板
表面に均一にｎ型不純物を含んだシリコン結晶層を厚さ
５０ｎｍエピタキシャル成長させてもよい。

【０１１８】（ロ）次に、図２６（ｂ）に示すように、
犠牲絶縁膜３３上に厚さ５０〜２００ｎｍ程度のダミー
ゲート電極パタン３５をリソグラフィ法および非等方性
エッチングを用いて形成する。パタン３５としては、例
えば水素を含むシリコン酸化膜、熱酸化で形成したシリ
コン酸化膜、熱窒化で形成したシリコン酸化膜、非晶質
シリコン膜または多結晶シリコン膜を用いる。このよう
にパタン３５として金属ではなくシリコン系の半導体膜
や絶縁膜を用いることにより、パタン３５のリアクティ
ブイオンエッチング（ＲＩＥ）による側面荒れを小さく
でき、これによりゲート長の寸法のばらつきを少なくす
ることができる。

【０１１９】次に、図２６（ｂ）に示すように、パタン
３５をマスクにして不純物イオンを注入し、その後アニ
ールを行ってソース・ドレイン不純物領域３８および３
９を形成する。

【０１２０】ソース・ドレイン領域３８、３９の活性化
のためのアニールは、後の工程で行われるチャネル不純
物プロファイルの形成および埋め込みゲート電極４７の
形成よりも前に行われるために、これらに特に熱的な影
響を与えることはない。

【０１２１】（ハ）図２６（ｃ）に示すように、層間絶
縁膜４２となるシリコン酸化膜をパタン３５を覆うよう
に全面にＣＶＤ法を用いて形成する。次に、パタン３５
が露出するまでシリコン酸化膜を化学的機械的研磨（Ｃ
ＭＰ）法または機械的研磨（ＭＰ）法により研磨する。
このことにより、シリコン酸化膜が平坦化され、層間絶
縁膜４２が形成できる。なお、層間絶縁膜４２として
は、シリコン酸化膜と、その上に燐を含むシリコン酸化
膜を積層した積層膜を用いてもよい。

【０１２２】（ニ）図２７（ａ）に示すように、パタン
３５および犠牲絶縁膜３３をウェットエッチング法を用
いて除去して開口部４１を形成する。開口部４１の内側
に厚さ５ｎｍの犠牲酸化膜３３を堆積する。開口部４１
を介して基板３１内に選択的にチャネル不純物のイオン
注入５０を行う。ｎＭＩＳＦＥＴの場合には、インジウ
ム（Ｉｎ）を５×１０^１３ｃｍ^−２のドーズ量で、２０
０ｋｅＶの加速エネルギーで注入する。注入イオンを９
００℃３０秒のラピッドサーマルアニール（ＲＴＡ）法
を用いて活性化する。ｐＭＩＳＦＥＴの場合には、カウ
ンター不純物として例えばボロン（Ｂ）を用い、チャネ
ル不純物としてアンチモン（Ｓｂ）を用いる。イオン注
入は、ｎＭＩＳＦＥＴの場合と同様のドーズ量と加速エ
ネルギーで処理すればよい。

【０１２３】（ホ）犠牲酸化膜３３を除去し、ゲート絶
縁膜４６をＣＶＤ法により形成する。次に、図２７
（ｂ）に示すように、メタルゲート電極となる金属膜４
７、例えば、ＴｉＮを、ＣＶＤ法を用いて基板表面の全
面に形成して開口部４１を充填する。

【０１２４】（ヘ）最後に、ＣＭＰ法またはＭＰ法を用
いて、開口部４１の外の余剰の金属膜４７を除去し、Ｍ
ＩＳＦＥＴが完成する。

【０１２５】（実施例５）実施例５は実施例１に係わる
不純物プロファイルを持つＭＩＳＦＥＴとそのの製造方
法に関するものである。図２８は、実施例１に係わる不
純物プロファイルを持つＭＩＳＦＥＴの断面図である。
ＭＩＳＦＥＴは第１導電型の半導体基板３１と、基板３
１の上面と面接触するゲート絶縁膜４６と、絶縁膜４６
の上面と面接触する第１のゲート電極４７と、第１のゲ
ート電極４７の上面と面接触する第２のゲート電極４８
で構成される。基板３１は、絶縁膜４６の下に位置する
第２導電型のカウンター不純物領域４４と、領域４４の
下に位置する第１導電型のチャネル不純物領域４５と、
基板３１の上面を含み領域４４と面接触する第２導電型
のソース領域３６と、基板３１の上面を含み領域４４と
面接触する第２導電型のドレイン領域３７と、基板３１
の上面を含み領域３６と面接触する第２導電型の深いソ
ース領域３８と、基板３１の上面を含み領域３７と面接
触する第２導電型の深いドレイン領域３９とで構成され
る。領域４４と４５の不純物プロファイルは、実施例１
に係わる不純物プロファイルとなっている。なお、ソー
ス領域３８とドレイン領域３９の上面に面接触し絶縁膜
４６の側面に面接触するするように犠牲絶縁膜３３が配
置され、絶縁膜３３の上面に面接触し絶縁膜４６の側面
に面接触するするようにサイドウォール４０が配置さ
れ、ソース領域３８とドレイン領域３９の上面に面接触
し絶縁膜３３とサイドウォール４０の側面に面接触する
するように層間絶縁膜４２が配置されている。ソース領
域３８とドレイン領域３９の側面に面接触し絶縁膜４２
の底面に面接触するように素子分離領域３２が配置され
ている。

【０１２６】なお、ここで、ソース領域３６（ソースエ
クステンション領域）、ドレイン領域３７（ドレインエ
クステンション領域）は図面上ゲート電極４７下部にま
で至っていないが、ゲート電極４７端部の下部にゲート
絶縁膜４６を介してソース領域３６、ドレイン領域３７
が延長形成されている方が望ましい。これによりゲート
ソース抵抗、ゲートドレイン抵抗を削減することが可能
となる。

【０１２７】図２９乃至図３１は、「ダマシンゲート」
工程を用いて実施例１の不純物プロファイルをもつＭＩ
ＳＦＥＴを製造する方法を示す工程断面図である。以下
に製造方法を説明する。

【０１２８】（イ）まず、シリコン基板３１をドライエ
ッチングいて素子分離用の溝を形成する。次に、シリコ
ン酸化膜などの絶縁材料からなる絶縁膜を堆積または塗
布により溝内に埋め込む。素子分離溝外部の絶縁膜をＣ
ＭＰ法またはＭＰ法により除去することによって、図２
９（ａ）に示すように、シリコン基板３１内に素子分離
領域３２を形成する。次に、基板３１上に厚さ３ｎｍ程
度の犠牲酸化膜３３を熱酸化法により形成する。ダミー
ゲートパタン３５となる膜３４を犠牲酸化膜３３と素子
分離領域３２の上に成膜する。膜３４には、例えば、水
素を含むシリコン酸化膜や２層の積層膜を用いる。積層
膜にする場合は、下層には犠牲酸化膜３３よりもエッチ
ング速度の速い膜、例えば、アモルファスシリコン膜を
用い、上層には後工程の層間絶縁膜４２の研磨工程にお
いて層間絶縁膜４２よりも研磨速度が遅くなる膜、例え
ば、シリコン窒化膜を用いる。

【０１２９】（ロ）次に、図２９（ｂ）に示すように、
ゲート電極と同じパターンとなるように、膜３４をＲＩ
Ｅ法などの異方性エッチングを用いて加工し、ダミーゲ
ートパタン３５を形成する。続いて、このパタン３５を
マスクにして基板表面にイオン注入などによって不純物
を導入する。熱処理して、この不純物を電気的に活性化
することにより、ソース・ドレイン領域３６と３７を形
成する。不純物の導入は、プラズマドーピング、気相拡
散、あるいは固相拡散によって行ってもよい。また、不
純物の活性化は、昇温速度１００℃／秒以上、温度８０
０〜９００℃程度、３０秒以下のＲＴＡによって行うこ
とにより、ソース・ドレイン領域３６と３７の深さを浅
く保つことができる。

【０１３０】（ハ）図２９（ｃ）に示すように、厚さ５
〜３０ｎｍのシリコン窒化膜またはシリコン窒化酸化膜
からなるサイドウォール４０を形成する。サイドウォー
ルを形成するには、パタン３５上も含めた基板表面の全
面に絶縁膜を化学気相成長（ＣＶＤ）法で成膜した後、
その絶縁膜をＲＩＥ法を用いて部分的にエッチングし、
パタン３５の側壁部分のみに絶縁膜を残すことにより形
成する。ここで、絶縁膜としてはパタン３５よりもＲＩ
Ｅ法によるエッチング速度が遅くなる材料を用いる。例
えば、パタン３５としてシリコン酸化膜を用いる場合に
は、シリコン窒化膜またはシリコン酸化窒化膜（ＳｉＯ
ｘＮｙ）などの絶縁膜を用いる。多結晶シリコン膜の場
合は、シリコン酸化膜を用いる。

【０１３１】なお、サイドウォール４０とパタン３５と
の間には、後工程のパタン３５の除去工程時に、サイド
ウォール４０が横方向に後退しないように、厚さ１０ｎ
ｍ以下の酸化膜をあらかじめパタン３５表面に形成して
おくことが望ましい。

【０１３２】次に、サイドウォール４０およびパタン３
５をマスクにして基板表面にイオン注入法などによって
不純物を導入する。この不純物を電気的に活性化するこ
とによって深いソース・ドレイン領域３８および３９を
形成する。活性化する不純物の濃度を高めるために、電
子ビーム、紫外線領域の波長を有するレーザー、水銀ラ
ンプまたはキセノンランプを用いて、１０００℃以上で
１秒以下の熱処理を行ってもよい。また、ソース・ドレ
イン領域３６および３７の活性化を、深いソース・ドレ
イン領域３８および３９の不純物を活性化する際に同時
に行ってもよい。深いソース・ドレイン領域３８及び３
９の上にコバルトシリサイド（ＣｏＳｉ _２）層などの金
属シリサイド層を形成することもできる。

【０１３３】このように、「ダマシンゲートトランジス
タ」工程においては、通常のプレーナートランジスタ工
程の場合とは異なり、チャネル不純物プロファイルの形
成よりも先に、ソースおよびドレイン領域３６、３７お
よび深いソースおよびドレイン領域３８、３９を形成で
きる。このことにより、この活性化のための熱工程をチ
ャネル不純物は受けない。深いソース・ドレイン領域３
８、３９の表面をシリサイド化するための熱工程もチャ
ネル不純物は受けない。以上によりライトリードープト
ドレイン（ＬＤＤ）構造が形成できる。

【０１３４】（ニ）次に、層間絶縁膜４２をＣＶＤ法に
より基板表面の全面に成膜する。図３０（ａ）に示すよ
うに、パタン３５の表面が現れるまで層間絶縁膜４２を
ＣＭＰ法により研磨する。この研磨によって層間絶縁膜
４２の表面は平坦化する。

【０１３５】（ホ）図３０（ｂ）に示すように、選択性
エッチングを用いてパタン３５と犠牲酸化膜３３を除去
し、開口部４１を形成する。次に、図３１（ａ）に示す
ように、開口部４１を介して基板表面に不純物イオンを
注入する。まず、ドーズ量５×１０^１３ｃｍ^−２のイン
ジウムを１９０ｋｅＶの加速エネルギーで注入し、続い
て、ドーズ量５×１０^１１ｃｍ^−２のアンチモンを５ｋ
ｅＶの加速エネルギーで注入する。注入した不純物を８
５０℃、３０秒のＲＴＡ法により活性化する。

【０１３６】（ヘ）図３１（ｂ）に示すように、ゲート
絶縁膜４６として、厚さ２〜３ｎｍのＳｉＯｘＮｙ膜、
あるいは５００℃以下の温度で、窒化種として窒化ラジ
カルなどを用いた窒化によって形成した窒化膜を成膜す
る。図示したようにゲート絶縁膜４６をＣＶＤを用いて
開口部４１の底面のみでなく側壁上にまで形成するだけ
でなく、開口部４１の底面の露出したシリコン基板３１
表面を酸化することにより、開口部４１の底面のみにゲ
ート絶縁膜４６を形成してもよい。

【０１３７】次に、ゲートの仕事関数を決定するＴｉＮ
などの金属導電性を有する物質からなる厚さ１０ｎｍ以
下の第１のゲート電極となる導電膜４７を形成する。Ｔ
ｉＮを用いた場合には、ＴｉＮの粒径が３０ｎｍ以下に
なるように、ＴｉＮの組成、成膜温度、圧力などの成膜
条件を設定する。

【０１３８】次に、第２のゲート電極となる導電膜４８
を全面に形成する。具体的には、Ａｌ膜をスパッタ法に
より全面形成した後、Ａｌ膜をリフローさせて開口部４
１の内部を充填する。あるいは導電膜４８としてＷ膜な
どの低抵抗金属膜を、開口部４１の内部を充填するよう
に、ＣＶＤ法により全面に堆積する。

【０１３９】（ト）最後に図２８に示すように、開口部
４１の外部の余剰なゲート絶縁膜４６、導電膜４７、４
８をＣＭＰ法またはＭＰ法によって除去する。このこと
により研磨表面は平坦化する。以上、開口部４１内に埋
め込まれたゲート絶縁膜４６、第１のゲート電極４７、
第２のゲート電極４８を形成することによって、ＭＩＳ
トランジスタが完成する。その後、配線のためにソース
・ドレイン拡散層へのコンタクトが層間絶縁膜４２を貫
通して形成されるが、微細化に伴ってゲート電極とコン
タクトないし配線との間の寄生容量が大きくなりスピー
ド等の回路特性を劣化させている。この寄生容量を低減
するために、前述（ト）のＣＭＰ又はＭＰ法によって表
面を平坦化する際に側壁窒化膜の上面を露出させ、次
に、この除去された後の溝の内部へ窒化膜よりも誘電率
の小さな絶縁膜を埋め込んで、側壁４０を低誘電率膜に
より置き換えることも有効である。側壁４０を置き換え
る膜としては、減圧ＣＶＤにより形成するシリコン酸化
膜、プラズマＣＶＤにより形成するフッ素添加シリコン
酸化膜、回転塗布法により形成する低誘電率の有機膜又
は有機無機混合膜又は無機膜等を用いる。

【０１４０】（実施例６）実施例６は実施例３に係わる
不純物プロファイルを持つＭＩＳＦＥＴとそのの製造方
法に関するものである。実施例６は、「ダマシンゲート
プロセス」を用いず本発明のトランジスタを製造する方
法である。実施例３のチャネルプロファイルは、実施例
４または５のような「ダマシンゲートプロセス」を用い
ずに、従来のプレーナートランジスタ製造方法によって
も、チャネル不純物プロファイルを形成する不純物とし
て拡散係数が小さい重金属を用い、かつ、ゲート絶縁膜
形成とソースおよびドレイン不純物活性化またはゲート
電極をポリシリコンで形成する場合の活性化アニール等
の熱工程を極力抑えることにより製造することが可能で
ある。チャネル不純物プロファイルの基板表面への急激
に減少する濃度勾配が緩くなるものの、Ｖｔｈのばらつ
きを低減できる。

【０１４１】図３２は、実施例３に係わるチャネルプロ
ファイルを持つＭＩＳＦＥＴの断面図である。ＭＩＳＦ
ＥＴは第１導電型の半導体基板３１と、基板３１の上面
と面接触するゲート絶縁膜４６と、絶縁膜４６の上面と
面接触するゲート電極４７で構成される。基板３１は、
絶縁膜４６の下に位置する第２導電型のカウンター不純
物領域４４と、基板３１の上面を含み領域４４と面接触
する第２導電型のソース領域３８と、基板３１の上面を
含み領域４４と面接触する第２導電型のドレイン領域３
９と、領域４４、３８と３９の下に位置する第１導電型
のチャネル不純物領域４５とで構成される。領域４４と
４５の不純物プロファイルは、実施例３に係わる不純物
プロファイルはとなっている。ソース領域３８、ドレイ
ン領域３９とチャネル不純物領域４５の側面に面接触す
るように素子分離領域３２が配置されている。絶縁膜３
２の上面に面接触しゲート電極４７の上面と側面に面接
触するするよう層間絶縁膜４２が配置され、ソース領域
３８とドレイン領域３９の上面に面接触し絶縁膜４２の
上面と側面に面接触するするように引き出し電極５６が
配置されている。

【０１４２】図３１は、プレーナートランジスタ製造方
法を用いて実施例３のチャネル不純物分布をもつＭＩＳ
ＦＥＴを製造する方法を示す工程断面図である。以下に
製造方法を説明する。

【０１４３】（イ）まず、図３３（ａ）に示すように、
基板３１上に素子分離領域３２を形成する。次に、膜厚
２０ｎｍの犠牲酸化膜３３を形成する。この犠牲酸化膜
３３を通して、ドーズ量１．２×１０^１４ｃｍ^−２のイ
ンジウムを加速エネルギ６０ｋｅＶでイオン注入する。
このことにより、チャネル不純物領域４５を形成する。
次に、砒素を加速エネルギ５ｋｅＶでドーズ量１×１０
^１２ｃｍ^−２でイオン注入する。このことにより、カウ
ンター不純物領域４４を形成する。

【０１４４】（ロ）犠牲酸化膜３３を剥離し、５ｎｍの
厚さのゲート酸化膜４６を８５０度１０分間の水蒸気酸
化（水素添加熱酸化）工程により形成する。ポリシリコ
ンをＣＶＤ法により堆積する。ポトリソグラフィ工程と
ＲＩＥ法によるドライエッチング工程を経ることによ
り、図３３（ｂ）に示すように、ゲート電極４７を形成
する。

【０１４５】（ハ）図３３（ｃ）に示すように、ゲート
電極４７をマスクとしてイオン注入を行う。このことに
より、ソースおよびドレイン不純物領域３８、３９を形
成できるだけでなく、ポリシリコンゲート電極４７中に
不純物を導入できる。次に、ソース・ドレイン領域３
８、３９およびゲート電極４７中の不純物を活性化する
ために、基板温度９００℃で１分間の活性化アニールを
行う。

【０１４６】（ニ）最後に、層間絶縁膜４２を堆積し、
マスクを用いたリソグラフィの工程を用いて、コンタク
トホールを形成する。そして、図３２に示すように、ス
パッタリング法によりアルミニウム膜をコンタクトホー
ルに埋め込みながら成膜し、ポトリソグラフィ工程とＲ
ＩＥ法によるドライエッチング工程を経ることにより引
き出された配線５６を形成する。この時、インジウムの
プロファイルのピーク位置はシリコン表面から３０ｎｍ
付近、ピーク濃度は３×１０^１８ｃｍ^−３程度となり、
表面濃度は５×１０^１７ｃｍ^−３程度である。インジウ
ムがイオン注入後の熱工程により拡散し表面濃度が高い
ものの、チャネル領域にｐｎ接合を持つ従来のＭＩＳＦ
ＥＴよりも正味のｎ型不純物領域におけるチャネル不純
物濃度が低く、小さなＶｔｈばらつきが得られる。

【０１４７】（実施例７）実施例７は、本発明のチャネ
ル不純物プロファイルと、メタルゲート電極を備えたＣ
ＭＯＳトランジスタとその製造方法に関するものであ
る。ＣＭＯＳトランジスタを有する集積回路では同一基
板上にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの両方を密に
作成する。このため、メタルゲートを用いる場合、ｎＭ
ＯＳＦＥＴとｐＭＯＳＦＥＴとに用いるゲート電極製造
工程を簡略化することと、ｎＭＯＳＦＥＴとｐＭＯＳＦ
ＥＴとの所望のＶｔｈを実現するそれぞれのチャネルプ
ロファイルをＶｔｈのばらつきが小さくなるように製造
できることが必要である。本発明の、低濃度のカウンタ
ー不純物プロファイルと、表面で急峻に低濃度となるチ
ャネル不純物プロファイルを用いることにより、ｐＭＯ
ＳＦＥＴとｎＭＯＳＦＥＴに同一のメタルゲート電極材
料を用いる簡便なゲート電極を有していても、低いＶｔ
ｈを実現し、Ｖｔｈばらつきの小さいＣＭＯＳ集積回路
を実現することができる。なお、ｐＭＯＳＦＥＴとｎＭ
ＯＳＦＥＴのどちらか片方のみに本発明のチャネルプロ
ファイル等を用い、他方を従来のチャネルプロファイル
とすることもできるが、本実施例ではｐＭＯＳＦＥＴと
ｎＭＯＳＦＥＴの両方に用いる場合について説明する。

【０１４８】図３４は、本発明のチャネル不純物プロフ
ァイルと、メタルゲート電極を備えたＣＭＯＳトランジ
スタの断面図である。ＣＭＯＳトランジスタは半導体基
板３１上に配置されるｎＭＩＳＦＥＴとｐＭＯＳＦＥＴ
とで構成される。

【０１４９】ｎＭＯＳＦＥＴはｐ型半導体基板３１と、
基板３１の上面と面接触するゲート絶縁膜４６と、絶縁
膜４６の上面と面接触する第１のゲート電極４７と、第
１のゲート電極４７の上面と面接触する第２のゲート電
極４８で構成される。基板３１は、絶縁膜４６の下に位
置するカウンターｎ型不純物領域４４と、領域４４の下
に位置するチャネルｐ型不純物領域４５と、基板３１の
上面を含み領域４４と面接触するｎ型ソース領域３８
と、基板３１の上面を含み領域４４と面接触するｎ型ド
レイン領域３９とで構成される。領域４４と４５の不純
物プロファイルは、実施例２に係わる不純物プロファイ
ルとなっている。なお、ソース領域３８とドレイン領域
３９の上面に面接触し絶縁膜４６の側面に面接触するす
るように層間絶縁膜４２が配置されている。ソース領域
３８とドレイン領域３９の側面に面接触し絶縁膜４２の
底面に面接触するように素子分離領域３２が配置されて
いる。ソース電極とドレイン電極とには層間絶縁膜を貫
通してコンタクトが形成され（図示せず）、集積回路の
配線へと接続している。

【０１５０】ｐＭＯＳＦＥＴはｐ型半導体基板３１と、
基板３１の上面と面接触するゲート絶縁膜４６と、絶縁
膜４６の上面と面接触する第１のゲート電極４７と、第
１のゲート電極４７の上面と面接触する第２のゲート電
極４８で構成される。基板３１は、絶縁膜４６の下に位
置するカウンターｐ型不純物領域４４ｐと、領域４４ｐ
の下に位置するチャネルｎ型不純物領域４５ｐと、基板
３１の上面を含み領域４４ｐと面接触するｐ型ソース領
域３８ｐと、基板３１の上面を含み領域４４ｐと面接触
するｐ型ドレイン領域３９ｐと、領域４５ｐ、３８ｐと
３９ｐの底面と面接触するｎ型ウェル領域５２で構成さ
れる。領域４４ｐと４５ｐの不純物プロファイルは、実
施例２に係わる不純物プロファイルとなっている。な
お、ソース領域３８ｐとドレイン領域３９ｐの上面に面
接触し絶縁膜４６の側面に面接触するするように層間絶
縁膜４２が配置されている。ソース領域３８ｐとドレイ
ン領域３９ｐの側面に面接触し絶縁膜４２の底面に面接
触するように素子分離領域３２が配置されている。

【０１５１】図３５は、「ダマシンゲート」工程を用い
て、本発明のチャネル不純物プロファイルと、メタルゲ
ート電極を備えたＣＭＯＳトランジスタを製造する方法
を示す工程断面図である。製造方法としては既に実施例
１乃至６で述べた方法のいずれを用いても実現すること
が可能である。ここでは例として実施例４のチャネルプ
ロファイルの製造方法を用いてＣＭＯＳ構造を製造す
る。以下にこの製造方法を説明する。

【０１５２】（イ）まず、ｎＭＯＳＦＥＴとｐＭＯＳＦ
ＥＴを電気的に分離するために、ｐ型シリコン基板３１
の上に図３５（ａ）に示すように、例えば、実施例５の
図２９（ａ）を用いて説明したのと同様に、溝への酸化
膜埋め込み工程とＣＭＰ法を用いて平坦化された素子分
離領域３２を形成する。

【０１５３】次に、ｐＭＯＳＦＥＴを作製する領域の基
板内にｎウェル領域５２を形成する。このためにまず、
素子領域の表面に例えば４ｎｍの犠牲酸化膜を熱酸化に
より形成する。次に、光リソグラフィの技術を用いてｎ
ＭＯＳＦＥＴを形成する領域をレジスト５１で覆う。こ
のレジストをマスクとして例えば燐を５００ｋｅＶの加
速エネルギでドーズ量２×１０^１３ｃｍ^−２のイオン注
入する。最後に、熱アニールを行いｎウェル領域５２の
不純物を所望の深さまで拡散させると同時に活性化させ
る。なお、このアニールの代わりに、後のゲート酸化等
の熱工程により活性化を行っての良い。

【０１５４】次に、本発明の実施例４のカウンター不純
物プロファイルの製造方法をｐＭＯＳＦＥＴに用いる。
まず、ｎウェル領域５２を形成した時と同じレジストを
マスクとして、イオン注入５３を行い、ｐＭＯＳＦＥＴ
のカウンター不純物を注入し、カウンターｐ型不純物領
域４４ｐを形成する。ｐＭＯＳＦＥＴのカウンター不純
物としては例えばボロンであり、１０ｋｅＶの加速エネ
ルギで０度の注入角度によりドーズ量１×１０^１３ｃｍ
^−２のイオン注入する。

【０１５５】次に、基板上のレジスト５１を剥離し、本
発明の実施例４のカウンタープロファイルの製造方法を
実施する。まず、ｐＭＯＳＦＥＴを形成する領域を光リ
ソグラフィの技術を用いてレジストで覆い、このレジス
トをマスクとしてイオン注入を行い、ｎＭＯＳＦＥＴの
カウンター不純物領域４４を形成する。ｎＭＯＳＦＥＴ
のカウンター不純物としては、例えば、砒素が用いら
れ、砒素を５ｋｅＶの加速エネルギで２×１０^１２ｃｍ
^−２のドーズ量で０度で注入する。

【０１５６】（ロ）次に、レジストを剥離し、実施例５
で説明したように図２９（ｂ）のダミーゲートパタンと
なる膜３４を成膜する。次に、図２９（ｂ）において説
明したように、リソグラフィと異方性エッチングの方法
によりダミーゲートパタン３５を形成する。

【０１５７】次に、図２７（ｂ）において説明したよう
に、このパタン３５をマスクとしてパタン３５の両側に
隣接するソースならびにドレイン領域を形成する。ｎＭ
ＯＳＦＥＴまたはｐＭＯＳＦＥＴを形成する領域を順次
光リソグラフィの方法を用いてレジストで覆って片方を
マスクし、ｐＭＯＳＦＥＴのソースならびにドレイン領
域３８ｐならびに３９ｐにはｐ型不純物を、ｎＭＯＳＦ
ＥＴのソースならびにドレイン領域３８ならびに３９に
はｎ型不純物を、それぞれ選択的にイオン注入する。次
に、望ましくは、図２９（ｃ）で説明したように、サイ
ドウォール４０を用いてチャネル領域から後退させた深
い拡散層を加えたＬＤＤ構造のソース・ドレイン構造を
形成した方が良い。この時にも先に説明したように順次
レジスト等によりマスクを行って、ｐＭＯＳＦＥＴに対
してはｐ型の深い不純物層を、ｎＭＯＳＦＥＴに対して
はｎ型の深い不純物層を選択的に導入する。

【０１５８】その後基板上のレジストを除去して不純物
の活性化を行う。また、同じく実施例５で説明したよう
に、ソース・ドレイン領域３８、３９、３８ｐ、３９ｐ
上にチタンまたはコバルト等の金属を堆積し、シリサイ
ドを形成することにより、ソース・ドレインへのコンタ
クト抵抗を小さくすることが望ましい。本実施例ではｐ
ＭＯＳＦＥＴとｎＭＯＳＦＥＴのそれぞれのカウンター
不純物を基板中に導入した後に、ソース・ドレイン不純
物領域の形成と活性化、シリサイド化する場合の熱工程
等を行う。実施例４において説明したように、カウンタ
ー不純物がこれらの熱工程によりなだらかな分布とな
り、実施例２において説明したように、なだらかなカウ
ンター不純物分布によりプロファイルのばらつきがＶｔ
ｈへ与えるばらつきを小さくすることができる。

【０１５９】次に、図３０（ａ）で説明したように、層
間絶縁膜４２を堆積し、ＣＭＰ法により平坦化し、エッ
チングによりパタン３５を除去し、図３５（ｂ）のよう
に、開口部４１を形成する。

【０１６０】（ハ）次に、チャネル不純物を注入し、ｎ
ＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル不純物領域
４５、４５ｐを形成する。まず、開口部４１内のシリコ
ン基板表面の酸化膜を剥離した後、露出したシリコン基
板の表面に、例えば、２ｎｍの犠牲酸化膜を７５０度程
度の水蒸気酸化により形成する。犠牲酸化膜としては熱
工程を軽減するためＣＯＭ処理等による化学酸化膜を用
いてもよい。次に、図３５（ｃ）のように、光リソグラ
フィの方法を用いて順次ｎＭＯＳＦＥＴ及びｐＭＯＳＦ
ＥＴの片方をレジストで覆ってマスクし、ｐＭＯＳＦＥ
Ｔのチャネル領域に、開口部４１を介して、表面が急峻
に低濃度となるｎ型不純物イオン注入５５を選択的に、
かつ、短チャネル効果を抑えるために十分に高濃度に行
う。表面が急峻に低濃度となるｎ型不純物としては例え
ばアンチモンがあり、１３０ｋｅＶの加速エネルギによ
り０度の注入角度で、４×１０^１３ｃｍ^−２のドーズ量
を注入する。同様に、ｎＭＯＳＦＥＴのチャネル領域
に、ｐ型不純物イオン注入を選択的に、また、十分に高
濃度に行う。ｐ型不純物としては例えばインジウムがあ
り、１３０ｋｅＶの加速エネルギにより０度の注入角度
で、２×１０^１３ｃｍ ^−２のドーズ量を注入する。

【０１６１】（ニ）最後に、基板のレジストを除去し、
実施例５の図３１（ｂ）で説明したように、ゲート絶縁
膜及びゲート電極を形成し、図３４に示すように、ｐＭ
ＯＳＦＥＴ及びｎＭＯＳＦＥＴを完成させる。

【０１６２】ゲート電極の仕事関数に応じて本発明のチ
ャネルプロファイルを用いて所望のＶｔｈをばらつきな
く実現できることにより、ｐＭＯＳＦＥＴとｎＭＯＳＦ
ＥＴの両方のゲート電極を同時に形成でき、即ちシング
ルゲート構造を用いることができ、デュアルゲートの場
合よりも大幅にプロセスを簡略化してコストを削除し、
また、歩留まりを上げることが可能になる。

【０１６３】なお、シングルゲート構造を用いるために
本発明のチャネルプロファイルをｐＭＯＳＦＥＴとｎＭ
ＯＳＦＥＴとの両方に用いることは、チャネルプロファ
イル形成プロセスの難度を高くしている。所望のＶｔｈ
に応じてｎＭＯＳＦＥＴ又はｐＭＯＳＦＥＴのプロファ
イル形成がより容易になるように、シングルゲートの仕
事関数値をミッドギャップからずれた値に設定すること
も有効である。また、同一の金属又は金属化合物材料を
用いてシングルゲートとしてｐＭＯＳＦＥＴとｎＭＯＳ
ＦＥＴの両方の第1のゲート電極４７並びに第２のゲー
ト電極４８を形成し、その際、片方についてのみ追加の
工程を加えて、片方の第１のゲート電極４７のみを改質
又は組成を変化させてその仕事関数を変化させ、ｐＭＯ
ＳＦＥＴとｎＭＯＳＦＥＴの両方に所望のＶｔｈを実現
しても良い。

【０１６４】片方について加える追加の工程としては、
ゲート電極４７をＣＶＤ又はＰＶＤを用いて形成した
後、その金属又は金属化合物の結晶方位を変化させてそ
の仕事関数を変化させることができる。或いは片方のゲ
ート電極４７に追加の不純物、例えば、窒素を注入して
その仕事関数を変化させることができる。

【０１６５】本発明のチャネルプロファイルをｐＭＯＳ
ＦＥＴとｎＭＯＳＦＥＴの両方又は片方に用いた上で、
シングルゲートの仕事関数値を調節し、さらに必要なら
ばｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方又は片方につ
いて追加の調節を行うことにより、ばらつきの小さなＶ
ｔｈを持つ高性能メタルゲートＣＭＯＳ集積回路を実現
できる。

【０１６６】（実施例８）図３６は本発明に係る実施例
８のメタルゲートを有するｐＭＯＳＦＥＴのチャネル不
純物プロファイルとカウンター不純物プロファイルを表
す図である。横軸はシリコン界面からの深さであり、縦
軸は不純物濃度を、プロセスシミュレーションを用いて
求めたものである。図中のドットがイオン注入直後のプ
ロファイルを、実線が熱工程を経た最終プロファイルを
表す。チャネル不純物がアンチモン（Ｓｂ）であり、カ
ウンター不純物がボロン（Ｂ）である。なお、リンはｎ
ウェルを形成するため予め深くイオン注入されている不
純物である。これより、チャネル不純物のアンチモンは
シリコン表面から４０ｎｍ付近の濃度が５×１０^１８ｃ
ｍ^−３以上と高く、かつ、基板表面へ向けて急峻に低濃
度となっている。さらに、この低濃度領域にカウンター
不純物のボロンがドープされており、基板表面へ向けて
濃度が低下しており、基板表面においてボロン濃度は低
くなっている。これらのことは、図１２（ａ）と（ｂ）
のチャネル不純物プロファイルとカウンター不純物プロ
ファイルが形成されていることを表している。

【０１６７】次に、実施例８のメタルゲートを有するｐ
ＭＯＳＦＥＴの製造方法を示す。まずは、実施例５と同
じに図３０（ｂ）に説明した工程までを行う。次に、ダ
ミーゲート除去後、厚さ３ｎｍの犠牲酸化膜を介してア
ンチモンを加速エネルギ１３０ｋｅＶ、ドーズ量４×１
０^１３ｃｍ^−２でイオン注入し、続けてボロンを加速エ
ネルギ５ｋｅＶ、ドーズ量８×１０^１２ｃｍ^−２でイオ
ン注入する。次に、犠牲酸化膜を剥離し、７５０度の水
蒸気酸化により厚さ３ｎｍのゲート絶縁膜を形成する。
後の工程は、実施例５と同じに図３１（ｂ）に説明した
工程から先を行う。

【０１６８】このように、アンチモンのイオン注入直後
に、表面が急峻に低濃度となるアンチモンプロファイル
の基板表面側に重なるように、ボロンを重ねて深く導入
している。そして、ゲート酸化工程等の終わった最終工
程後にも基板中のボロン濃度を高く保っている。一方、
基板表面に浅くイオン注入する場合のボロンは、その後
の熱処理によって、シリコン表面から酸化膜中へ拡散
し、さらに、基板外へと外方拡散し、ボロン濃度は減少
する。さらに、本実施例８では、マイナスの電荷を持つ
ボロンを、逆のプラスの電荷を持つアンチモンに重ねて
分布させることにより、ボロンが電界効果によりアンチ
モンに引き寄せられる。これらのことにより、ｐｎ接合
部からシリコン基板表面へ向けて低濃度となるカウンタ
ー不純物分布が得られる。

【０１６９】（実施例９）図３７はデバイスシミュレー
ションを用いてチャネル不純物並びにカウンター不純物
の原子の個数ないし配置の統計的ばらつきがＶｔｈに与
えるばらつきを計算機実験した結果である。この計算機
実験方法は、表面チャネルデバイスの場合に本発明者ら
が用いた方法と基本的に同じである（Kazumi Nishinoha
ra ら“Effects of Microscopic Fluctuztions in Dopa
nt Distributions on MOSFET Threshold Voltage,” IE
EE Transactions onElectron Devices,Vo1,39,pp634-63
9,1992)。以下にこの方法を説明する。

【０１７０】まず、デバイスシミュレーションにおいて
デバイス構造を格子状に離散化してデバイス特性を計算
する際に、各々の離散化された単位領域に対し、設定さ
れた不純物濃度とこの単位領域の体積とから得られる不
純物個数を算出する。次に、この不純物個数をこの単位
領域の不純物個数の平均値として、計算機上で別途乱数
を発生することによりこの平均値の回りに不純物個数を
変動させる。この変動した不純物個数に対応する不純物
濃度へと設定された不純物濃度を置き換える。このよう
にしてばらつきをもつ不純物濃度プロファイルを求め、
これを用いてデバイスシミュレーションを行うものであ
る。用いた乱数の分布はポアソン分布である。

【０１７１】一回の乱数列発生によりこの乱数列に対応
して１つのデバイス構造サンプルが得られる。各々の不
純物プロファイルに対してそれぞれ１０サンプルを生成
し、それぞれのＶｔｈを求めた。実験に用いた３種の不
純物プロファイルを説明する。これらは、メタルゲート
ｎＭＯＳＦＥＴの場合に関するもので以下に詳細を示
す。

【０１７２】（１）図１の不純物プロファイル。チャネ
ル不純物濃度は２×１０^１８ｃｍ^−３、カウンター不純
物濃度は５．３×１０^１８ｃｍ^−３、カウンター不純物
領域２は半導体表面から深さ１０ｎｍまで達していると
した。

【０１７３】（２）図８（ｂ）の不純物プロファイル。
チャネル不純物プロファイルの高濃度域の濃度は５×１
０^１８ｃｍ^−３、カウンター不純物濃度は１．６×１０
^１８ｃｍ^−３、点Ｂの深さは２５ｎｍ、カウンター不純
物領域２は半導体表面から深さ１０ｎｍまで達している
とした。

【０１７４】（３）図７（ｂ）の不純物プロファイル。
チャネル不純物プロファイルの高濃度域の濃度は５×１
０^１８ｃｍ^−３、カウンター不純物濃度は８．３×１０
^１７ｃｍ^−３、点Ｂの深さは２５ｎｍとした。

【０１７５】なお、ゲート長Ｌ＝９５ｎｍ、チャネルの
幅Ｗ０＝９５ｎｍとした。

【０１７６】一般に幅ＷをＷ０に対して大きくすること
により不純物分布の統計ばらつきは平均化され、Ｖｔｈ
ばらつきは（Ｗ０／Ｗ）^１／２程度に小さくなる。各々
のカウンター不純物濃度はばらつきを与えない不純物分
布においてＶｔｈ＝０．４Ｖとなるように調節した。図
３７より、図１のプロファイルの基板表面で高いｎ型不
純物濃度と高いｐ型不純物濃度がうち消し合っている場
合には、原子分布の統計ばらつきは最も大きなＶｔｈば
らつきを与えている。本発明の不純物プロファイルであ
る図８の基板表面にカウンター不純物の高濃度部分を設
けているプロファイルの場合には、図１のプロファイル
に比べ１／３程度ないしそれ以下のＶｔｈばらつきであ
った。さらに、図８のプロファイルの場合よりも、基板
奥までカウンター不純物が分布を持ち基板表面濃度がよ
り低い図７のプロファイルの場合の方が、Ｖｔｈばらつ
きが小さくなっている。

【０１７７】原子分布の統計ばらつきは、イオン注入、
熱拡散などの、統計的性質をもつ製造プロセスを用いて
デバイスを製造する場合には、原理的に除くことができ
ない。微細化に伴ってゲート長が短くなるに従い、チャ
ネル領域の面積は小さくなり、チャネル空乏層中に含ま
れる不純物原子個数は小さくなり、この個数ならびに配
置のばらつきがデバイス特性に与えるばらつきは大きく
なると考えられる。本発明のチャネルプロファイルは、
カウンター不純物をもつチャネル不純物分布によるＭＩ
ＳＦＥＴを非常に微細化された集積回路のために製造す
る際に、歩留まりを向上させるために有効である。

【０１７８】上記のように、本発明は９つの実施例によ
って記載したが、この開示の一部をなす論述及び図面は
この発明を限定するものであると理解すべきではない。
この開示から当業者には様々な代替実施の形態、実施例
及び運用技術が明らかとなろう。したがって、本発明の
技術的範囲は上記の説明から妥当な特許請求の範囲に係
る発明特定事項によってのみ定められるものである。

【０１７９】

【発明の効果】以上説明したように、本発明によれば、
短チャネル効果や製造ばらつきに起因するＶｔｈのばら
つきを抑える半導体装置を提供できる。

【０１８０】また、本発明によれば、短チャネル効果や
製造ばらつきに起因するＶｔｈのばらつきを抑える半導
体装置の製造方法を提供できる。

【図面の簡単な説明】

【図１】埋め込みチャネルを形成するｎＭＯＳＦＥＴの
ゲート酸化膜の直下の半導体中の典型的な不純物プロフ
ァイルの模式図である。

【図２】メタルゲートの場合に、典型的な埋め込みチャ
ネルの構造を用いた場合の、カウンター不純物濃度に対
するＶｔｈとカウンター不純物プロファイルのばらつき
によるＶｔｈばらつきを示すグラフである。

【図３】表面チャネルを形成するｎＭＯＳＦＥＴのゲー
ト酸化膜の直下の半導体のチャネル不純物プロファイル
の模式図である。

【図４】ゲート長（Ｌ）のばらつきに対するＶｔｈのば
らつきを概念的に示す図である。

【図５】メタルゲートの場合に、図３に示すステップ状
のプロファイルを用いた場合の、半導体表面からステッ
プまでの距離に対するＶｔｈとＳＣＥレンジの関係を示
すグラフである。

【図６】ＭＯＳＦＥＴの断面図である。

【図７】本発明の実施の形態に係る半導体装置のゲート
絶縁膜直下の基本的な不純物プロファイルである。図７
（ａ）は正味の不純物に関し、（ｂ）はチャネル不純物
とカウンター不純物に関する。

【図８】本発明の実施の形態に係る半導体装置のゲート
絶縁膜直下の図７の基本的な不純物プロファイルの変形
例（その１）である。

【図９】本発明の実施の形態に係る半導体装置のゲート
絶縁膜直下の図７の基本的な不純物プロファイルの変形
例（その２）である。

【図１０】本発明の実施の形態に係る半導体装置のゲー
ト絶縁膜直下の図７の基本的な不純物プロファイルの変
形例（その３）である。

【図１１】本発明の実施の形態に係る半導体装置のゲー
ト絶縁膜直下の図７の基本的な不純物プロファイルの変
形例（その４）である。

【図１２】本発明の実施の形態に係る半導体装置のゲー
ト絶縁膜直下の図７の基本的な不純物プロファイルの変
形例（その５）である。

【図１３】ｎＭＯＳＦＥＴのエネルギバンド図と深さ方
向の電位を表すグラフである。

【図１４】表面チャネルを生成するｎＭＯＳＦＥＴのエ
ネルギバンド図である。

【図１５】埋め込みチャネルを生成するｎＭＯＳＦＥＴ
のエネルギバンド図である。

【図１６】本発明の実施の形態に係る半導体装置のゲー
ト絶縁膜直下の図７の基本的な不純物プロファイルの変
形例（その６）である。

【図１７】メタルゲートに図７に示す階段状のプロファ
イルを用いた場合の、カウンター不純物の濃度に対する
ＶｔｈとＳＣＥレンジの関係を示すグラフである。

【図１８】メタルゲートに図７に示す階段状のプロファ
イルを用いた場合の、カウンター不純物の濃度に対する
ＶｔｈとＶｔｈばらつきの関係を示すグラフである。

【図１９】図９の階段状の変形のプロファイルに基づ
き、イオン打ち込みや熱拡散等により実現可能な不純物
プロファイル（その１）と、ゲート電圧が閾値電圧Ｖｔ
ｈであるときのホール濃度分布である。

【図２０】第１の実施例の有効性を示すために調べた３
種のチャネル不純物プロファイルである。

【図２１】図２０の３種のプロファイルにおける、チャ
ネル不純物とカウンター不純物のプロファイルばらつき
に対するＶｔｈばらつきを示すグラフである。

【図２２】図７の階段状のプロファイルに基づき、イオ
ン打ち込みや熱拡散等により実現可能な不純物プロファ
イルと、ゲート電圧が閾値電圧Ｖｔｈであるときのホー
ル濃度分布である。

【図２３】図２２のカウンター不純物プロファイルの形
状を３通りに変化させたそれぞれの場合について、チャ
ネル不純物とカウンター不純物のプロファイルばらつき
に対するＶｔｈばらつきを示すグラフである。

【図２４】図９の階段状の変形のプロファイルに基づ
き、イオン打ち込みや熱拡散等により実現可能な不純物
プロファイル（その２）と、ゲート電圧がＶｔｈである
ときのホール濃度分布である。

【図２５】実施例２に係わる不純物プロファイルを持つ
ＭＩＳＦＥＴの断面図である。

【図２６】「ダマシンゲート」工程を用いて実施例２の
不純物プロファイルをもつＭＩＳＦＥＴを製造する方法
を示す工程断面図（その１）である。

【図２７】「ダマシンゲート」工程を用いて実施例２の
不純物プロファイルをもつＭＩＳＦＥＴを製造する方法
を示す工程断面図（その２）である。

【図２８】実施例１に係わる不純物プロファイルを持つ
ＭＩＳＦＥＴの断面図である。

【図２９】「ダマシンゲート」工程を用いて実施例１の
不純物プロファイルをもつＭＩＳＦＥＴを製造する方法
を示す工程断面図（その１）である。

【図３０】「ダマシンゲート」工程を用いて実施例１の
不純物プロファイルをもつＭＩＳＦＥＴを製造する方法
を示す工程断面図（その２）である。

【図３１】「ダマシンゲート」工程を用いて実施例１の
不純物プロファイルをもつＭＩＳＦＥＴを製造する方法
を示す工程断面図（その３）である。

【図３２】実施例３に係わるチャネルプロファイルを持
つＭＩＳＦＥＴの断面図である。

【図３３】プレーナートランジスタ製造方法を用いて実
施例３のチャネル不純物分布をもつＭＩＳＦＥＴを製造
する方法を示す工程断面図である。

【図３４】本発明のチャネル不純物プロファイルと、メ
タルゲート電極を備えたＣＭＯＳトランジスタの断面図
である。

【図３５】「ダマシンゲート」工程を用いて、本発明の
チャネル不純物プロファイルと、メタルゲート電極を備
えたＣＭＯＳトランジスタを製造する方法を示す工程断
面図である。

【図３６】本発明に係る実施例８のメタルゲートを有す
るｐＭＯＳＦＥＴのチャネル不純物プロファイルとカウ
ンター不純物プロファイルを表す図である。

【図３７】チャネル不純物並びにカウンター不純物の原
子の個数ないし配置の統計的ばらつきがＶｔｈに与える
ばらつきを示すグラフである。

【符号の説明】

１ チャネル不純物プロファイル ２ カウンター不純物プロファイル ３、７、９、１０、２１ 点線 ４、５、６ 線分 ８ 実線 １１ 半導体基板 １２、３６ ソース領域 １３、３７ ドレイン領域 １４、４６ ゲート絶縁膜 １５、４７ ゲート電極 １６ ソース領域とドレイン領域の底面を含むように延
長した平面 １７ 座標軸 １８ 第１導電型の正味の不純物プロファイル １９ 第２導電型の正味の不純物プロファイル ２３ ゲート絶縁膜と半導体基板との界面（基板表面） ２４ ｐｎ接合面 ２５ チャネル不純物濃度が急激に減少する位置 ２６ カウンター不純物濃度のピーク位置 ３１ 半導体基板 ３２ 素子分離領域 ３３ 犠牲絶縁膜 ３４ 膜 ３５ ダミーゲート電極パタン ３８、３８ｐ 深いソース領域 ３９、３９ｐ 深いドレイン領域 ４０ サイドウォール ４１ 開口部 ４２ 層間絶縁膜 ４３、４９、５０、５３、５５ イオン注入 ４４、４４ｐ カウンター不純物領域 ４５、４５ｐ チャネル不純物領域 ４８ 第２のゲート電極 ５１、５４ レジスト ５２ ｎウェル領域 ５６ 引き出し電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ３０１Ｌ 27/092 21/336 (72)発明者 須黒 恭一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F040 DA06 DC01 EC04 EC07 ED03 ED04 EE04 EE05 EF01 EF02 EM01 EM02 FA01 FA03 FA04 FA07 FB02 FB05 5F048 AA07 AC03 BA01 BB04 BB05 BB09 BB18 BC06 BD05 BG13 DA23 DA24 DA27

Claims (25)

【特許請求の範囲】
1. 【請求項１】 半導体内部に設けられる第１導電型の第
   １の半導体領域と、 前記第１の半導体領域と前記半導体の表面との間に設け
   られ、含有される前記第１導電型の不純物の活性濃度が
   前記第１の半導体領域の前記第１導電型の不純物活性濃
   度の４分の１より小さい第２導電型の第２の半導体領域
   と、 前記表面の上で、前記第２の半導体領域の上方に設けら
   れる絶縁膜と、 前記絶縁膜の上に設けられる導電体と、 前記表面を含み第２の半導体領域の側面と接する第２導
   電型の第３の半導体領域と、 前記表面を含み第２の半導体領域の側面と接する第２導
   電型の第４の半導体領域とを有することを特徴とする半
   導体装置。
2. 【請求項２】 前記第１の半導体領域を形成する第１導
   電型の不純物活性濃度が前記表面へ向けて低濃度とな
   り、３ｎｍ当たりの濃度の比が０．９よりも小さい部分
   を持つことを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記第２の半導体領域の前記半導体内部
   側の端部での第２導電型の不純物活性濃度が、前記半導
   体装置の動作時の空乏層中の第１導電型の不純物の最大
   濃度の２分の１よりも小さいことを特徴とする請求項１
   又は請求項２に記載の半導体装置。
4. 【請求項４】 前記第２の半導体領域の前記半導体内部
   側の端部で、第２導電型の不純物の活性濃度勾配が、第
   １導電型の不純物の活性濃度勾配よりも小さいことを特
   徴とする請求項１又は請求項２に記載の半導体装置。
5. 【請求項５】 前記半導体装置の動作時の空乏層の端で
   の前記第２導電型の不純物の活性濃度が、前記空乏層中
   の前記第１導電型の不純物の活性濃度の最大値の４分の
   １よりも小さいことを特徴とする請求項１乃至４のいず
   れか１に記載の半導体装置。
6. 【請求項６】 前記第２の半導体領域を形成する第２導
   電型の不純物プロファイルのピーク位置が、前記第２の
   半導体領域の前記半導体内部側の端部よりも前記表面よ
   りに位置することを特徴とする請求項１乃至５のいずれ
   か１に記載の半導体装置。
7. 【請求項７】 前記第２の半導体領域を形成する前記第
   ２導電型の不純物プロファイルのピーク位置において、
   前記第１導電型の不純物活性濃度は、前記第２導電型の
   不純物活性濃度の２分の１よりも小さいことを特徴とす
   る請求項１乃至６のいずれか１に記載の半導体装置。
8. 【請求項８】 前記表面において、前記第１導電型の不
   純物活性濃度は、前記第２導電型の不純物活性濃度の４
   分の１よりも小さいことを特徴とする請求項１乃至７の
   いずれか１に記載の半導体装置。
9. 【請求項９】 前記第２導電型の不純物の前記表面にお
   ける活性濃度は、前記第２の半導体領域の前記半導体内
   部側の端部での第２導電型の不純物の活性濃度、又は、
   前記第２の半導体領域中の第２導電型の不純物の活性濃
   度の最大値との比が１０よりも小さく、前記端部での第
   ２導電型の不純物の活性濃度との比が１０分の１よりも
   大きいことを特徴とする請求項１乃至８のいずれか１に
   記載の半導体装置。
10. 【請求項１０】 前記第１の半導体領域を形成する第１
    導電型の不純物活性濃度分布の前記表面へ向けてのプロ
    ファイルは急峻に低濃度となり、１ｎｍ当たりの濃度の
    比が０．９よりも小さい部分を持つことを特徴とする請
    求項１乃至９のいずれか１に記載の半導体装置。
11. 【請求項１１】 前記第１導電型の不純物がインジウム
    であることを特徴とする請求項１乃至１０のいずれか１
    に記載の半導体装置。
12. 【請求項１２】 前記第２導電型の不純物がリンである
    ことを特徴とする請求項１乃至１１のいずれか１に記載
    の半導体装置。
13. 【請求項１３】 前記第２導電型の不純物がアンチモン
    又は砒素であることを特徴とする請求項１乃至１１のい
    ずれか１に記載の半導体装置。
14. 【請求項１４】 前記第１導電型の不純物がアンチモン
    又は砒素であることを特徴とする請求項１乃至１０のい
    ずれか１に記載の半導体装置。
15. 【請求項１５】 前記第２導電型の不純物がボロンであ
    ることを特徴とする請求項１乃至１０及び請求項１４の
    いずれか１に記載の半導体装置。
16. 【請求項１６】 前記第２導電型の不純物がインジウム
    であることを特徴とする請求項１乃至１０及び請求項１
    ４のいずれか１に記載の半導体装置。
17. 【請求項１７】 前記導電体が金属又は金属化合物であ
    ることを特徴とする請求項１乃至１６のいずれか１に記
    載の半導体装置。
18. 【請求項１８】 前記半導体に、前記第１導電型がｐ型
    である前記半導体装置と、前記第１導電型がｎ型である
    前記半導体装置とを搭載することを特徴とする請求項１
    乃至１７のいずれか１に記載の半導体装置。
19. 【請求項１９】 前記第１導電型がｐ型である前記半導
    体装置の前記導電体と、前記第１導電型がｎ型である前
    記半導体装置の前記導電体とが、同一の金属または金属
    化合物で構成されていることを特徴とする請求項１８に
    記載の半導体装置。
20. 【請求項２０】 半導体表面を含む第１の領域の活性濃
    度より、奥の第２の領域の活性濃度が４倍以上高濃度と
    なる活性濃度プロファイルを、第１導電型の不純物で形
    成する第１工程と、 前記第１の領域に第２導電型の不純物を前記第１の領域
    の活性濃度を超えて分布させる第２工程と、 前記半導体表面の上に絶縁膜を成膜する第３工程と、 前記絶縁膜の上に導電体を形成する第４工程と、 前記第２の領域の両側に半導体表面を含む第２導電型の
    半導体領域を形成する第５工程とを含むことを特徴とす
    る半導体装置の製造方法。
21. 【請求項２１】 まず、前記第５工程を実施し、 次に、前記導電体を埋め込むための開口部を形成し、 次に、前記第１工程を、前記開口部を介して前記第１導
    電型の不純物を前記半導体へ導入することにより実施
    し、 最後に、前記第３工程と、前記第４工程を実施すること
    を特徴とする請求項２０に記載の半導体装置の製造方
    法。
22. 【請求項２２】 前記開口部の形成後に前記第２工程を
    実施することを特徴とする請求項２１に記載の半導体装
    置の製造方法。
23. 【請求項２３】 前記第５工程より前に前記第２工程を
    実施することを特徴とする請求項２１に記載の半導体装
    置の製造方法。
24. 【請求項２４】 前記絶縁膜は化学気相成長法を用いて
    形成することを特徴とする請求項２０乃至２３のいずれ
    か１に記載の半導体装置の製造方法。
25. 【請求項２５】 前記第４工程以後の工程において８５
    ０度以上の持続時間が６０秒以下であることを特徴とす
    る請求項２０乃至２４のいずれか１に記載の半導体装置
    の製造方法。