JP2001166701A - 電気光学装置の製造方法並びに半導体基板及び電気光学装置 - Google Patents

Abstract

(57)【要約】 【課題】 製造工程中に発生する静電気による配線間短
絡、断線及びスイッチング素子欠陥のない高品質の半導
体基板及び電気光学装置を得る。 【解決手段】 ＴＦＴアレイ基板２００を複数多面取り
できる多面付き半導体基板４１０は、基板６０上に、走
査線３及びデータ線６が互いに交差して配置され、走査
線３、データ線６の各端部は表示領域の周辺に配置され
る半導体パターン２０３に、コンタクトホール２０４、
２０５、２０６を介して電気的に接続されて構成され
る。このような構成とすることにより、半導体基板４１
０の製造工程中及びＴＦＴアレイ基板２００を用いた電
気光学装置の組立中に静電気が発生しても、半導体パタ
ーン２０３及びこれを介して複数の配線に静電気が分散
され、局部的に基板に帯電することがないため、静電気
による配線間短絡、断線及びスイッチング素子の破壊、
特性変動を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学装置の製
造方法並びに半導体基板及び電気光学装置に関する。特
に、製造工程中に発生する静電気などによる配線間短絡
不良、断線不良やスイッチング素子の特性変動破壊の発
生を防止する製造方法及び構造に関する。

【０００２】

【従来の技術】一般に、電気光学装置、例えば薄膜トラ
ンジスタ（以下、ＴＦＴという。）をスイッチング素子
として有するアクティブマトリクス型の液晶装置の場
合、ＴＦＴアレイ基板と対向基板との間に液晶層などの
電気光学物質が挟持して構成される。

【０００３】かかるＴＦＴアレイ基板は、基板上に、互
いに交差して配置された複数の走査線及び複数のデータ
線、走査線及びデータ線の交差部ごとに配置された走査
線及びデータ線に電気的に接続される薄膜トランジス
タ、薄膜トランジスタに電気的に接続された画素電極と
から構成される。

【０００４】ＴＦＴアレイ基板には、その製造工程中に
発生する静電気による配線間短絡や断線の発生や絶縁膜
の静電破壊によるＴＦＴの特性変動や破壊を防止するた
め、データ線及び走査線を囲むように配置され、データ
線及び走査線の終端同士を短絡させた矩形状のショート
リングと呼ばれる配線パターンが形成されている。この
矩形状のショートリングのうち、走査線と平行な辺の配
線は走査線と同層の層から形成され、データ線と平行な
辺の配線はデータ線と同層の層から形成されている。シ
ョートリングの走査線と平行な辺の配線とデータ線と平
行な辺の配線は、ショートリングの角部で、走査線とデ
ータ線との間に介在する絶縁膜に形成されたコンタクト
ホールにより短絡し、電気的に接続されている。

【０００５】

【発明が解決しようとする課題】しかしながら、ショー
トリングはデータ線及び走査線の形成工程を経ることに
より完成されるため、双方の配線形成以後の工程におけ
る静電気破壊に対して効果があるものの、ショートリン
グ完成以前の工程における静電気破壊に対しては不十分
であった。これにより、ショートリングが形成される以
前の工程で、静電気が発生し、基板に帯電することによ
り、薄膜トランジスタが破壊される場合やチャージの絶
縁膜への注入による特性変動、配線間が短絡や断線が発
生する場合があった。

【０００６】本発明は上述した問題点に鑑みなされたも
のであり、ＴＦＴアレイ基板製造工程中及びパネル組立
時における静電気によるＴＦＴ破壊や特性変動、配線の
短絡や断線を防止し、高品質の半導体基板及び電気光学
装置並びにこれらの製造方法を提供することを課題とす
る。

【０００７】

【課題を解決するための手段】本発明の電気光学装置の
製造方法は、上記課題を解決するために、基板上に表示
領域を有する電気光学装置の製造方法において、前記基
板上に、前記表示領域に隣接して半導体パターンを形成
する工程と、前記表示領域及び該表示領域から延在され
て、前記半導体パターンと電気的に接続するように複数
の配線を形成する工程と、を有することを特徴とする。

【０００８】本発明のこのような構成によれば、複数の
配線が一括して半導体パターンにより短絡されるため、
製造工程中に静電気が生じても、その静電気は半導体パ
ターン及びこれをを介して複数の配線に分散するので、
基板上に局部的に帯電することがなく、配線間短絡、断
線を防止するという効果を有する。

【０００９】また、前記複数の配線の端部は、前記半導
体パターン上に位置することを特徴とする。このような
構成によれば、配線形成前に半導体パターンが形成され
るので、配線形成以後の静電気による配線間短絡、断線
を防止し、短絡、断線不良のない高品質の電気光学装置
を得ることができる。

【００１０】また、前記複数の配線は互いに交差してな
る第１配線及び第２配線であり、前記半導体パターンを
前記表示領域を囲むように形成することを特徴とする。
このように、半導体パターンをリング状に形成すること
により、半導体パターンを介して第１配線および第２配
線とが短絡した状態となり、製造工程中に静電気が生じ
ても、その静電気は半導体パターン及びこれをを介して
複数の配線に分散されるので、基板上に局部的に帯電す
ることがなく、配線間短絡、断線を防止するという効果
を有する。また、第１配線、第２配線形成前に半導体パ
ターンを形成することにより、配線形成以後の静電気に
よる配線間短絡、断線を防止し、高品質の電気光学装置
を得ることができる。

【００１１】また、前記表示領域の配線に電気的に接続
された半導体層を有し、前記半導体層を前記半導体パタ
ーンと同層で形成することを特徴とする。このような構
成によれば、半導体パターンと配線とは短絡しているた
め、静電気が生じても、その静電気は半導体パターン及
びこれを介して複数の配線に分散されるので、基板上に
局部的に帯電することがなく、静電気により半導体層を
有するスイッチング素子が破壊されたり、特性変動する
ことがないという効果を有する。また、半導体層上に絶
縁膜を介して配線の一部をなすゲート電極が配置される
スイッチング素子が配置される場合、スイッチング素子
の完成と同時に、帯電防止構造が形成されるため、スイ
ッチング素子の静電気破壊や、特性変動を未然に防止す
るという効果を有する。また、半導体パターンと半導体
層を同時に形成することができ、製造工程数を増加させ
ることがない。

【００１２】また、前記半導体パターンは不純物イオン
が注入されたポリシリコンで形成することを特徴とす
る。このような構成とすることにより、低抵抗の半導体
パターンを得るという効果を有する。

【００１３】また、前記配線と前記半導体パターンとの
接続を電気的に切断する工程を有することを特徴とす
る。このような構成によれば、複数の配線が互いに絶縁
された配線間短絡、断線のない電気光学装置を得ること
ができる。この切断は、基板上に配線が配置された半導
体基板完成後に行われる。例えば、半導体パターンを有
する半導体基板を液晶装置に用いる場合、半導体基板で
あるＴＦＴアレイ基板と対向基板とを対向配置し、両基
板間に液晶を保持させる液晶パネル組立工程後、すぐに
半導体パターンと配線との接続を切断する切断工程を設
けることができる。あるいは、パネル組立後、配線の入
力端子部と外部回路とを接続する接続工程直前に切断工
程を設けることもできる。また、液晶パネル組立工程前
に切断工程を設けても良いが、パネル組立時に半導体パ
ターンを残すことにより、組立時に発生する静電気によ
る配線間短絡、断線やスイッチング素子破壊を防止する
ことができる。切断の方法としては、スクライブカッタ
ーなどにより半導体パターンが配置された部分の基板を
切断しても良いし、基板は切断せずにレーザなどで半導
体パターンと配線との接続だけを切断しても良い。

【００１４】また、前記基板上には複数の前記表示領域
が配置されてなることを特徴とする。このような構成に
よれば、１枚の基板から複数の半導体基板を得ることが
でき、生産性を高めることができる。このような１枚の
基板から複数の半導体基板を取る多面取りの場合、半導
体パターンは各半導体基板ごとに配置されても良いし、
１つの半導体パターンを複数の半導体基板で共有しても
良い。

【００１５】本発明の他の電気光学装置の製造方法は、
基板上に、半導体層を有する複数のトランジスタが配置
された表示領域を有する電気光学装置の製造方法におい
て、前記基板上に、前記半導体層と、前記表示領域に前
記半導体層と同層からなる蓄積容量用電極と、前記表示
領域に隣接して前記半導体層と同層からなる半導体パタ
ーンとを形成する工程と、前記表示領域及び該表示領域
から延在されて、前記半導体パターンと電気的に接続す
るように複数の配線を形成する工程と、前記蓄積容量用
電極及び前記半導体パターンに不純物イオンを注入する
工程と、を有することを特徴とする。

【００１６】本発明のこのような構成によれば、複数の
配線が一括して半導体パターンにより短絡されるため、
製造工程中に静電気が生じても、その静電気は半導体パ
ターン及びこれをを介して複数の配線に分散するので、
基板上に局部的に帯電することがなく、配線間短絡、断
線を防止するという効果を有する。更に、半導体パター
ンに不純物イオンが注入されることにより、半導体パタ
ーンを低抵抗化することができ、また、この半導体パタ
ーンへの不純物イオンの注入工程と表示領域中の蓄積容
量用電極への不純物イオンの注入工程を同時に行うこと
により製造工程を短縮することができる。

【００１７】また、本発明の他の電気光学装置の製造方
法は、基板上に、半導体層を有する複数のトランジスタ
が配置された表示領域と、該表示領域に隣接して配置さ
れた半導体パターンと、前記表示領域及び該表示領域か
ら延在されて前記半導体パターンと電気的に接続するよ
うに形成された複数の配線とを有する電気光学装置の製
造方法において、前記基板上に、前記半導体パターンを
形成する工程と、前記半導体パターンを覆うように絶縁
膜を形成する工程と、前記半導体パターンに前記絶縁膜
を介して不純物イオンを注入する工程と、前記半導体パ
ターン上の所定の箇所の前記絶縁膜を除去する工程と、
前記所定の箇所を含む前記絶縁膜上に導電膜を形成する
工程とを有することを特徴とする。更に、他の電気光学
装置の製造方法は、基板上に、半導体層を有する複数の
トランジスタが配置された表示領域と、該表示領域に隣
接して配置された半導体パターンと、前記表示領域及び
該表示領域から延在されて前記半導体パターンと電気的
に接続するように形成された複数の配線とを有する電気
光学装置の製造方法において、前記基板上に、前記半導
体パターンを形成する工程と、前記半導体パターンに不
純物イオンを注入する工程と、前記半導体パターンを覆
うように絶縁膜を形成する工程と、前記半導体パターン
上の所定の箇所の前記絶縁膜を除去する工程と、前記所
定の箇所を含む前記絶縁膜上に導電膜を形成する工程と
を有することを特徴とする。

【００１８】このような構成によれば、複数の配線が一
括して半導体パターンにより短絡されるため、製造工程
中に静電気が生じても、その静電気は半導体パターン及
びこれをを介して複数の配線に分散するので、基板上に
局部的に帯電することがなく、配線間短絡、断線を防止
するという効果を有する。更に、半導体パターンにイオ
ン注入が施されることにより半導体パターンの低抵抗化
を図ることができ、このイオン注入工程は、半導体パタ
ーンに直接あるいは絶縁膜を介して行うことができる。

【００１９】また、前記絶縁膜は酸化シリコン膜を用い
ることができる。

【００２０】本発明の半導体基板は、基板上に表示領域
を有する半導体基板において、前記基板上に、表示領域
に隣接されて配置された半導体パターンと、前記表示領
域及び該表示領域から延在されて、前記半導体パターン
と電気的に接続して配置された複数の配線と、を具備す
ることを特徴とする。

【００２１】本発明のこのような構成によれば、複数の
配線が一括して半導体パターンにより短絡されるため、
製造工程中に静電気が生じても、その静電気は半導体パ
ターン及びこれを介して複数の配線に分散されるので、
局部的に基板上に帯電することがなく、配線間短絡、断
線を防止するという効果を有する。また、このような構
成を有する半導体基板を用いて電気光学装置を形成する
場合、その組立工程に発生する静電気による配線間短
絡、断線などを防止できるという効果を有する。

【００２２】また、前記複数の配線の端部は、前記半導
体パターン上に位置することを特徴とする。このような
構成によれば、配線形成前に半導体パターンが形成され
るので、配線形成以後の静電気による配線間短絡、断線
を防止し、短絡、断線不良のない高品質の半導体基板を
得ることができる。

【００２３】また、前記複数の配線は、互いに交差する
第１配線と第２配線とからなり、前記半導体パターンは
前記表示領域を囲むように配置されてなることを特徴と
する。このように、半導体パターンをリング状に形成す
ることにより、半導体パターンを介して第１配線および
第２配線とが短絡した状態となり、製造工程中に静電気
が生じても、その静電気は半導体パターン及びこれをを
介して複数の配線に分散されるので、基板上に局部的に
帯電することがなく、配線間短絡、断線を防止するとい
う効果を有する。また、このような構成の半導体基板を
用いて電気光学装置を形成する場合、その組立工程で発
生する静電気による配線間短絡、断線などを防止すると
いう効果を有する。

【００２４】また、前記表示領域の配線に電気的に接続
された半導体層が配置され、該半導体層は前記半導体パ
ターンと同層からなることを特徴とする。このような構
成によれば、半導体パターンと配線とは短絡しているた
め、静電気が生じても、その静電気は半導体パターン及
びこれを介して複数の配線に分散されるので、基板上に
局部的に帯電することがなく、静電気により半導体層を
有するスイッチング素子が破壊、特性変動されることが
ないという効果を有する。また、このような構成の半導
体基板を用いて電気光学装置を形成する場合、その組立
工程中に発生する静電気による半導体層を有するスイッ
チング素子の破壊、特性変動を未然に防止するという効
果を有する。

【００２５】また、前記半導体パターンは不純物イオン
が注入されたポリシリコンからなることを特徴とする。
このような構成とすることにより、低抵抗の半導体パタ
ーンを得るという効果を有する。

【００２６】本発明の電気光学装置は、上述の半導体基
板を有することを特徴とする。このような構成によれ
ば、電気光学装置の組立工程においても静電気による配
線間短絡、断線やスイッチング素子の破壊、特性変動な
どを防止することができ、高品質の電気光学装置を得る
という効果を有する。

【００２７】

【発明の実施の形態】以下、本発明の第１実施形態を、
電気光学装置としての液晶装置に適用した場合を例にあ
げ、図面に基づいて説明する。尚、各図においては、各
層や各部材を図面上で認識可能な程度の大きさとするた
め、各層や各部材毎に縮尺を異ならしめてある。

【００２８】本発明による液晶装置の構成を図１を参照
して説明する。図１は、液晶装置の表示領域を構成する
マトリクス状に形成された複数の画素における各種素
子、配線等の等価回路である。

【００２９】液晶装置４００は、互いに交差してなる走
査線３とデータ線６とが配置された表示領域を有する液
晶パネルと、これら走査線３とデータ線６にそれぞれ駆
動信号を供給するための走査線駆動回路１０４およびデ
ータ線駆動回路１０１が配置された駆動回路基板とから
構成される。

【００３０】液晶パネルは、ＴＦＴアレイ基板と対向基
板との間に液晶層が挟持されて構成されている。対向基
板は、ガラス基板上にマトリクス状に形成された遮光
膜、これを覆って順次形成されたＩＴＯ膜からなる対向
電極、ポリイミドからなる配向膜とから構成されてい
る。

【００３１】ＴＦＴアレイ基板２００では、その表示領
域２０１に、平行に配置された容量線３ｂ及び走査線３
と、走査線３と交差して配置されたデータ線６と、これ
ら走査線３とデータ線６との交差部毎にマトリクス状に
配置された画素電極９ａと、画素電極９aを制御するた
めの薄膜トランジスタ（以下、ＴＦＴと称する）３０と
が配置されている。走査線駆動回路１０４、データ線駆
動回路１０１は、それぞれ走査線３、データ線６の端子
部と接続し、各線に信号を供給している。

【００３２】本実施形態においては、このようなＴＦＴ
アレイ基板として、図２に示すように、１枚のマザーガ
ラス６０から複数枚、ここでは４枚のＴＦＴアレイ基板
２００が取れるように多面付けされた多面付け半導体基
板４１０を切断して得たＴＦＴアレイ基板を用いた。

【００３３】以下に、個々のＴＦＴアレイ基板２００に
分離する前の状態の多面付け半導体基板４１０を、図２
から図５を用いて説明する。図２は多面付け半導体基板
の平面図、図３は図２の円Ａに囲まれた領域の拡大平面
図である。図４は図３のＢ−Ｂ'で切断した場合のＴＦ
Ｔアレイ基板の縦断面図、図５は図３のＣ−Ｃ'で切断
した場合のＴＦＴアレイ基板の縦断面図である。

【００３４】図２に示すように、多面付け半導体基板４
１０は、マザーガラス６０に、ＴＦＴアレイ基板２００
に対応する表示領域２０１が４つ配置された構成となっ
ている。マザーガラス６０の周辺部と、隣り合う表示領
域２０１間とには、半導体パターン２０３（図２中、右
下がりの斜線）としてＰイオンが注入されたポリシリコ
ンが配置されている。半導体パターン２０３は、各表示
領域２０１に隣接し、各表示領域２０１を囲むようにそ
の周辺部に配置されている。マザーガラス６０上には、
各表示領域２０１及び各表示領域２０１から延在され
て、ｘ軸方向に伸びる複数の直線状の走査線（図示せ
ず）、ｙ軸方向に伸びる複数の直線状のデータ線（図示
せず）が配置されており、各表示領域２０１の上辺部に
データ線の入力端子部、左辺部に走査線の入力端子部が
位置するように配置された構造となっている。各表示領
域２０１の走査線およびデータ線の入力端子部側の端部
は、半導体パターン２０３上に位置しており、走査線お
よびデータ線の各端部と半導体パターン２０３とは互い
に電気的に接続した状態となっている。そして、マザー
ガラス６０は、点線で示されるスクライブライン４１１
に沿ってスクライブカッターなどにより切断され、個々
のＴＦＴアレイ基板２００に分離される。

【００３５】次に、ＴＦＴアレイ基板の表示領域中の画
素構造、半導体パターンと走査線およびデータ線との接
続構造について図３〜図５を用いて説明する。

【００３６】図３に示すように、ＴＦＴアレイ基板の表
示領域には、マトリクス状に複数の透明な画素電極９ａ
が設けられており、画素電極９ａの縦横の境界に各々沿
ってデータ線６、走査線３（点線）及び容量線３ｂ（点
線）が設けられている。データ線６は縦方向に延伸した
形状に形成され、データ線６はコンタクトホール５ａを
介してポリシリコン膜からなる半導体層１（左下がりの
斜線部）のうち後述のソース領域１ｄに電気的に接続さ
れており、データ線６はソース領域１ｄと接続される６
ａ付近で、その幅が広くなるように形成されている。デ
ータ線６と同層で形成された導電層６ｂはコンタクトホ
ール５ｂを介して半導体層１のうち後述のドレイン領域
１ｅに電気的に接続しており、更に、導電層６ｂはコン
タクトホール８を介して画素電極９ａと電気的接続され
ている。また、半導体層１のうちチャネル領域に対向す
るように走査線３が配置され、走査線３はゲート電極と
して機能している。本実施形態においては、半導体層１
と走査線３とが重なり合う箇所は２カ所となっており、
ダブルゲート構造となっている。尚、図面上、走査線３
と半導体層１とが平面的に重なり合う部分、即ちゲート
電極に対応する位置の半導体層は走査線によって隠れ、
図示されていない。容量線３ｂは、走査線３に沿ってほ
ぼ直線状に伸び、データ線６と交差する箇所からデータ
線６に沿って突出した突出部を有し、この突出部にほぼ
対応して半導体層の一部が配置されている。容量線３ｂ
は、画素電極９ａの一部と平面的に重なり合い、この領
域で容量を形成し、更に、画素電極９ａと容量を形成し
ている。半導体層１は、データ線６及び走査線３の下に
延設されて、同じくデータ線６及び走査線３に沿って伸
びる容量線３ｂ部分に絶縁膜２を介して対向配置され
て、容量を形成している。

【００３７】表示領域の周辺部には、半導体パターン２
０３（図中、右下がりの斜線部）が設けられている。各
走査線３の端部および各データ線６の端部は、半導体パ
ターン２０３上に位置し、半導体パターン２０３と電気
的に接続されており、走査線３、データ線６、半導体パ
ターン２０３とは短絡された状態となっている。半導体
パターン２０３のうち、走査線３と平行に配置される配
線部分には、走査線３と同層でかつ平行に配置されたダ
ミー走査線４１２が配置されている。半導体パターン２
０３とダミー走査線４１２とはコンタクトホール２０５
を介して電気的に接続され、ダミー走査線４１２とデー
タ線６の端子部とはコンタクトホール２０６を介して電
気的に接続されている。また、半導体パターン２０３の
うち、データ線６と平行に配置される配線部分は、コン
タクトホール２０４を介して、走査線３の端部と電気的
に接続される。

【００３８】図４を用いて、走査線３と半導体パターン
２０３との接続構造および表示領域中の断面構造につい
て説明する。ＴＦＴアレイ基板２００は、ガラス基板６
０上に酸化シリコンからなる下地膜１２、ポリシリコン
からなる半導体層１、半導体パターン２０３が配置され
ている。半導体層１、半導体パターン２０３上には、ゲ
ート絶縁膜２が配置されている。ゲート絶縁膜２上に
は、アルミニウムからなる走査線３、走査線の一部であ
るゲート電極３ａ、容量線３ｂが配置されている。走査
線３の端部は配線パターン２０３上に位置しており、ゲ
ート絶縁膜２に形成されるコンタクトホール２０４によ
り、走査線３の端部と半導体パターン２０３とは電気的
に接続されている。そして、走査線３、ゲート電極３ａ
及び容量線３ｂを覆うように層間絶縁膜４が配置されて
いる。層間絶縁膜４上には、同層で形成されたデータ線
６、、導電層６ｂが配置されている。データ線６は、ゲ
ート絶縁膜２及び層間絶縁膜４に形成されたコンタクト
ホール５ａにより後述で説明する半導体層１のソース領
域と電気的に接続され、導電層６ｂは、層間絶縁膜４に
形成されたコンタクトホール５ｂにより、後述で説明す
る半導体層１のドレイン領域と電気的に接続される。更
に、データ線６、導電層６ｂを覆って層間絶縁膜７が配
置される。層間絶縁膜７に形成されたコンタクトホール
８により導電層６ｂは層間絶縁膜７上に配置されるＩＴ
Ｏ（Indium Tin Oxide）膜からなる画素電極９ａと電
気的に接続している。最後に、画素電極９ａを覆って、
ポリイミドからなる配向膜１６が配置される。そして、
必要に応じ、点線で示されるスクライブライン４１１に
沿って基板を切断することにより、走査線３と半導体パ
ターン２０３とを電気的に切断し、切断された部分の走
査線３の端部領域を、外部からの信号を供給するための
入力端子部として用いる。ここで、表示領域中のＴＦＴ
の半導体層１は、ＬＤＤ（lightly doped drain）構
造を有していてもよい。

【００３９】次に、図５を用いて、データ線６と半導体
パターン２０３との接続構造について説明する。ＴＦＴ
アレイ基板２００は、ガラス基板６０上に酸化シリコン
からなる下地膜１２、ポリシリコンからなる半導体層
１、半導体パターン２０３が配置されている。半導体層
１、半導体パターン２０３上には、ゲート絶縁膜２が配
置されている。ゲート絶縁膜２上には、アルミニウムか
らなる走査線（図示せず）、走査線の一部であるゲート
電極（図示せず）、容量線（図示せず）、ダミー走査線
４１２が配置されている。ダミー走査線４１２と半導体
パターン２０３とは、ゲート絶縁膜２に形成されたコン
タクトホール２０５により電気的に接続されている。さ
らに、走査線、ゲート電極、容量線、ダミー走査線４１
２を覆うように層間絶縁膜４が形成されている。層間絶
縁膜４上に形成されるデータ線６の端部は、層間絶縁膜
４に形成されるコンタクトホール２０４により、ダミー
走査線４１２と電気的に接続されている。データ線６上
には、層間絶縁膜７、画素電極（図示せず）、配向膜１
６が順次積層されている。尚、コンタクト孔２０５また
は２０６を介して直接半導体パターン２０３に電気的接
続を取っても良い。

【００４０】次に、ＴＦＴアレイ基板を４枚取ることが
できる図２に示す多面付け半導体基板４１０の製造方法
について、図６〜図１１を用いて説明する。なお、図６
〜図１１には、図４および図５に対応する断面図を図示
している。

【００４１】まず、図６（ａ）に示すように、ガラス基
板６０上に、ＰＥ（plasma enhanced）ＣＶＤ法または
ＥＣＲ（electron cyclotron resonance）ＣＶＤ法に
より、下地膜１２として、シリコン酸化膜（ＳｉＯ
₂膜）を２００〜５００ｎｍ程度の厚みで形成する。こ
の下地膜は、ガラス基板６０表面の汚れやガラス基板中
に含まれる不純物等がＴＦＴ３０の特性の劣化を引き起
こすことを防止する機能を有する。

【００４２】次に、図６（ｂ）に示すように、ＰＥＣＶ
Ｄ法またはＬＰ（low pressure）ＣＶＤ法により、下
地膜上にａ−Ｓｉ膜４０１ａを３０〜１００ｎｍ程度の
厚みで積層する。

【００４３】次に、図６（ｃ）に示すように、ａ−Ｓｉ
膜にＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３
００〜６００ｍＪ／ｃｍ²照射することにより、ａ−Ｓ
ｉ膜を結晶化させ、ｐ−Ｓｉ膜４０１ｂを得る。エキシ
マレーザ光の照射強度、照射時間などはａ−Ｓｉ膜の膜
厚、膜質などにより適宜調整する。本実施形態において
は、レーザアニールにより低温で、ポリシリコン層を得
ることができるため、基板としてシリコン基板よりも安
価なガラス基板を採用することができる。

【００４４】次に、図６（ｄ）に示すように、表示領域
のＴＦＴの半導体層に相当する形状を有し、かつ半導体
パターンに相当する形状を有するフォトレジスト膜４０
２を形成する。

【００４５】次に、図６（ｅ）に示すように、フォトレ
ジスト膜４０２をマスクとして、ｐ−Ｓｉ膜４０１ｂを
塩素系ガスを用いてＲＩＥ(reactive ion etching)に
より、エッチングし、表示領域中の半導体層１、表示領
域を囲む形状の半導体パターン２０３を形成する。尚、
ＲＩＥのようなドライエッチング以外に、弗硝酸を用い
てエッチングするなど薬液を用いるウエットエッチング
を使用することもできる。

【００４６】次に図６（ｆ）に示すように、フォトレジ
スト膜４０２を剥離後、図６（ｇ）に示すように、ＰＥ
ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケー
ト）と酸素ガスとの混合ガスを原料ガスとして、５０〜
１２０ｎｍの膜厚の第１の絶縁膜であるゲート絶縁膜２
を形成する。ここで、原料ガスとしては、ＳｉＨ₄と酸
素ガスとを用いても良い。

【００４７】次に図７（ａ）に示すように、表示領域の
半導体層１のうち容量電極として機能する領域１ｆ及び
半導体パターン２０３に対応する領域が除去された形状
のフォトレジスト膜４０３を形成する。そして、このフ
ォトレジスト膜４０３をマスクにし、イオン注入法によ
り、不純物としてリンイオンを５×１０¹⁴〜１０¹⁶個／
ｃｍ²のドーズ量にて、半導体層１及び半導体パターン
２０３に注入し、容量電極１ｆ、半導体パターン２０３
を形成する。注入後、フォトレジスト膜４０３を剥離す
る。

【００４８】次に、図７（ｂ）に示すように、ゲート絶
縁膜２上にフォトレジスト膜４０４を形成する。これを
マスクとして、ゲート絶縁膜２をエッチングし、半導体
パターン２０３と後に形成する走査線の端部とが短絡す
るためのコンタクトホール２０４、半導体パターン２０
３と後に形成するダミー走査線とが短絡するためのコン
タクトホール２０５を形成する。この後、フォトレジス
ト膜４０４を除去し、図７（ｃ）に示すように、半導体
パターン２０３に対応したゲート絶縁膜２に、後に形成
される配線の数分のコンタクトホール２０４、２０５が
形成される。

【００４９】次に、図７（ｄ）に示すように、ゲート絶
縁膜２上に、ＰＶＤ（physical vapor deposition）
法により、２００〜６００ｎｍの膜厚、ここでは４００
ｎｍのアルミニウム膜４０５を形成する。さらに、アル
ミニウム膜４０５上に、走査線、ゲート電極、容量線、
ダミー走査線に相当する形状のフォトレジスト膜４０６
を形成する。これをマスクとして、図７（ｅ）に示すよ
うに、弗素系または塩素系ガスを用いて、ＲＩＥ法によ
りアルミニウム膜４０５をエッチングする。エッチング
後、フォトレジスト膜４０６を剥離して、図７（ｆ）に
示すように、アルミニウムからなる走査線３、容量線３
ｂ、ダミー走査線４１２を得る。走査線３の端部はコン
タクトホール２０４を介して半導体パターン２０３と電
気的に接続され、ダミー走査線４１２はコンタクトホー
ル２０５を介して半導体パターン２０３と電気的に接続
される。複数の走査線３はコンタクトホール２０４を介
して半導体パターン２０３に一括して短絡されるため、
走査線形成工程以降の製造工程中に静電気が生じても、
半導体パターン及びこれを介して複数の走査線３に静電
気が分散されるため、基板上に局部的に帯電することが
なく、静電気による配線間短絡、断線の発生を防止する
ことができる。また、本工程により上述のような帯電防
止構造が形成されるのと同時に、ゲート絶縁膜を介して
ゲート電極が配置される構造のスイッチング素子が完成
されるので、本工程及び後の製造工程中における静電気
によるスイッチング素子破壊、特性変動を防止すること
ができる。

【００５０】次に、図８（ａ）に示すように、走査線
３、ゲート電極３ａ、容量線３ｂをマスクとして、半導
体層１に５×１０¹⁴〜１０¹⁶個／ｃｍ²のリンイオンを
イオン注入法により注入する。これにより、図８（ｂ）
に示すように、ゲート電極３ａに対して自己整合したチ
ャネル領域１ａ、このチャネル領域１ａを挟むように配
置される低濃度ソース領域（図示せず）、低濃度ドレイ
ン領域１ｃ、更にこれらの低濃度領域を挟むように配置
される高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅ
とを有するＮチャネル型ＴＦＴに対応するＬＤＤ構造の
半導体層１を得る。ここで、高濃度領域１ｄ、１ｅは、
図７（ａ）に示されるイオン注入工程、図８（ａ）に示
されるイオン注入工程の計２回のイオン注入工程により
形成され、低濃度領域は、図８（ａ）に示されるイオン
注入工程により形成される。

【００５１】次に図８（ｃ）に示すように、走査線３、
容量線３ｂ、ダミー走査線４１２を覆うように、ＰＥＣ
ＶＤ法により、原料ガスとしてＴＥＯＳとオゾンガスを
用いて、１５００ｎｍの厚みのＳｉＯ₂からなる層間絶
縁膜４を形成する。この後、不純物イオンを活性化させ
るため、４００℃の温度条件で活性化加熱処理（活性化
アニール処理）を行う。

【００５２】次に、図８（ｄ）に示すように、表示領域
のＴＦＴの高濃度ソース領域、高濃度ドレイン領域と、
後に形成されるデータ線６、導電層６ｂとを接続するた
めのコンタクトホール、ダミー走査線４１２と後に形成
されるデータ線とを接続するためのコンタクトホールに
相当する部分が除去されてパターニングされたフォトレ
ジスト膜４０７を形成する。

【００５３】次に、図９（ａ）に示すように、フォトレ
ジスト膜４０７をマスクとして層間絶縁膜４をエッチン
グして、コンタクトホール５ａ、５ｂ、２０６を形成す
る。その後、フォトレジスト膜４０７を剥離して、図９
（ｂ）の構造を得る。

【００５４】次に、図９（ｃ）に示すように、層間絶縁
膜４上に、ＰＶＤ法により３００〜１０００ｎｍの膜厚
のアルミニウム・チタニウム多層膜４０８を形成する。
更に、図９（ｄ）に示すように、アルミニウム・チタニ
ウム多層膜４０８上に、データ線、ソース、ドレインに
相当する箇所が除去された形状のフォトレジスト膜４０
９を形成する。

【００５５】次に、図１０（ａ）に示すように、フォト
レジスト膜４０９をマスクとしてアルミニウム・チタニ
ウム膜４０８を塩素系ガスを用いてＲＩＥ法によりエッ
チング後、フォトレジスト膜４１１を剥離する。これに
より、図１０（ｂ）に示すように、データ線６、ＴＦＴ
の半導体層の高濃度ソース領域１ｄに電気的に接続し、
データ線６、高濃度ドレイン領域１ｅに電気的に接続し
た導電層６ｂを得る。データ線６の端部は、コンタクト
ホール２０６を介してダミー走査線４１２と電気的に接
続され、半導体パターン２０３とデータ線６とはダミー
走査線４１２を介して短絡した構成となっている。本実
施形態においては、ダミー走査線４１２を形成したが、
ダミー走査線４１２を形成せずにデータ線と半導体パタ
ーンとを短絡させる構造としても良い。本工程により、
走査線、データ線、半導体パターンは短絡した状態とな
り、後の製造工程中に生じる静電気による配線間短絡、
断線及びＴＦＴの破壊、特性変動を防止することができ
る。

【００５６】次に図１０（ｃ）に示すように、データ
線、導電層、データ線を覆って層間絶縁膜７をＴＥＯＳ
と酸素ガスとの混合ガスを原料ガスとしてＰＥＣＶＤ法
により形成する。ここで、層間絶縁膜７の成膜方法とし
ては、常圧ＣＶＤ法を用いてもよく、また、原料ガスと
して、ＴＥＯＳとオゾンガスの混合ガス、またはＳｉＨ
₄と酸素ガスの混合ガスを用いてもよい。また、無機膜
だけでなく、アクリル系などの有機膜を用いることもで
き、この場合、無機膜と比較して膜厚の厚い膜を得やす
いため、平坦化膜としても用いることができる。

【００５７】次に図１０（ｄ）に示すように、層間絶縁
膜７上に、導電層６ｂと後に形成する画素電極とを接続
するコンタクトホールに対応した箇所が除去されたフォ
トレジスト膜４１４を形成する。その後、図１１（ａ）
に示すように、フォトレジスト膜４１４をマスクとして
層間絶縁膜７をＲＩＥ法またはウエットエッチング法な
どによりエッチングし、フォトレジスト膜４１４を剥離
して、図１１（ｂ）に示すように、コンタクトホール８
を有する層間絶縁膜７を得る。

【００５８】次に、図１１（ｃ）に示すように、層間絶
縁膜７上に、スパッタ法により５０〜２００ｎｍ程度の
厚みのＩＴＯ膜４１６を成膜する。その後、図１１
（ｄ）に示すように、ＩＴＯ膜４１６上に画素電極形状
に対応したフォトレジスト膜４１７を形成し、これをマ
スクとしてＩＴＯ膜４１６を、王水系またはＨＢｒにて
ウエットエッチングするか、またはＣＨ₄またはＨＩ等
のガスを用いてＲＩＥ法によるドライエッチングをする
ことにより、図１１（ｅ）に示すように、画素電極９ａ
を得る。

【００５９】その後、画素電極９ａを覆い、複数の表示
領域が多面付けされた多面付け半導体基板を得る。

【００６０】上述の製造工程においては、配線及びスイ
ッチング素子が形成される前に、半導体パターンが形成
されるため、配線形成以降またはスイッチング素子形成
以降のＴＦＴアレイ基板の製造工程において静電気が発
生しても、この静電気は複数の配線を一括して短絡させ
る半導体パターン及び配線に分散されるため、基板に局
部的に帯電することがなく、配線間短絡、断線やスイッ
チング素子の破壊、特性変動を防止することができる。

【００６１】この後、多面付け半導体基板４１０は、図
２に示すようスクライブライン４１１に沿って切断さ
れ、半導体パターン２０３と表示領域２００とは分離さ
れ、４個のＴＦＴアレイ基板２００が形成される。そし
て、このＴＦＴアレイ基板と対向基板とを対向配置し、
両基板間に液晶を挟持させて液晶パネルを組み立てる。
この液晶パネルの各配線はその端部が入力端子となり、
駆動回路と接続され、液晶装置が製造される。

【００６２】本実施形態において、半導体パターンは１
０ｋΩ/sq.以下の抵抗であることが望ましい。

【００６３】本実施形態では、液晶パネル組立時に、半
導体パターンが除去された状態のＴＦＴアレイ基板を用
いたが、半導体パターンを残した状態のＴＦＴアレイ基
板を用いても良い。液晶パネル組立時に半導体パターン
を残しておくことにより、組立時に静電気が発生して
も、配線間短絡、断線やスイッチング素子破壊、特性変
動が生じず、高品質の液晶装置を得ることができる。こ
の場合、組立後、スクライブカットにより半導体パター
ンが配置された基板を切り落とすなどして、各配線を短
絡させている半導体パターンと配線とを電気的に切断す
れば良い。

【００６４】また、本実施形態では、多面付け半導体基
板の状態で、複数のＴＦＴアレイ基板の配線は、１つの
共通の半導体パターンに接続しているが、各ＴＦＴアレ
イ基板毎に半導体パターンを設けても良く、例えば各Ｔ
ＦＴアレイ基板毎に表示領域を囲むようにリング状の半
導体パターンを形成しても良い。

【００６５】また、本実施形態では、１枚のガラス基板
に多面付けした半導体基板を例にあげたが、１枚のガラ
ス基板に１面のみを形成した半導体基板を用いても良
い。

【００６６】また、本実施形態においては、表示領域を
有するＴＦＴアレイ基板と駆動回路が配置される駆動回
路基板とは、別基板にて形成されているが、図１２に示
すように、表示領域と駆動回路とが同一基板に形成され
た駆動回路一体型の電気光学装置にも本発明を適用でき
る。

【００６７】この場合、図１２に示すようにＴＦＴアレ
イ基板２００は、ガラス基板６０上に、表示領域２０１
が配置され、データ線駆動回路１０１及び外部回路接続
端子１０２が基板６０の一辺に沿って設けられ、走査線
駆動回路１０４が、この一辺に隣接する二辺に沿って設
けられた構成となっている。ここで、表示領域２０１中
に配置される走査線に供給される走査信号遅延が問題に
ならないのならば、走査線駆動回路１０４は片側だけで
も良い。更にＴＦＴアレイ基板２００の残る一辺には、
表示領域の両側に設けれた走査線駆動回路１０４間をつ
なぐための複数の配線１０５が設けられている。実装端
子１０２は、データ線駆動回路１０１及び走査線駆動回
路１０４と配線１０３により電気的に接続され、外部か
らの信号の入力端子部として機能する。更に、外部回路
接続端子１０２からは、実装端子１０２と電気的に接続
して延伸部１０４が延在しており、延伸部１０４は、半
導体パターン２０３により一括して短絡された状態とな
っている。ここで、延伸部１０４は配線１０３の端部に
相当する。そして、必要に応じて、スクライブライン４
１１に沿って基板６０を切断するなどして、半導体パタ
ーン２０３と配線１０２との電気的接続を切断する。こ
のような構造とすることにより、ＴＦＴアレイ基板の表
示領域及び駆動回路が配置された領域において、ＴＦＴ
アレイ基板の製造工程中や液晶パネル組立工程中に発生
する静電気による配線間短絡、断線及びＴＦＴ破壊、特
性変動を防止することができることはいうまでもない。

【００６８】また、本実施形態の構造に加えて、走査線
及びデータ線と同層で形成するショートリングを設けて
も良く、これにより静電気による配線間短絡、断線やス
イッチング素子破壊の発生をより一層防止することがで
きる。この場合、ショートリングは例えば表示領域を囲
み、かつリング状に形成された半導体パターンの内側に
配置される。ショートリングは、ＴＦＴアレイ基板形成
後に、各配線を絶縁するために、各配線間をつなぐ部分
をレーザなどにより電気的に切断される。このショート
リングの切断時に、半導体パターンと配線との電気的な
切断をあわせて行っても良い。

【図面の簡単な説明】

【図１】実施形態の液晶装置における表示領域を構成す
るマトリクス状の複数の画素に設けられた各種素子、配
線等の等価回路である。

【図２】ＴＦＴアレイ基板が多面付けされた半導体基板
の平面図である。

【図３】図２の円Ａに囲まれた領域のＴＦＴアレイ基板
の拡大平面図である。

【図４】図３の線Ｂ−Ｂ’で切断したときの断面図であ
る。

【図５】図３の線Ｃ−Ｃ’で切断したときの断面図であ
る。

【図６】実施形態の液晶装置のＴＦＴアレイ基板の製造
プロセスを順を追って示す工程図（その１）である。

【図７】実施形態の液晶装置のＴＦＴアレイ基板の製造
プロセスを順を追って示す工程図（その２）である。

【図８】実施形態の液晶装置のＴＦＴアレイ基板の製造
プロセスを順を追って示す工程図（その３）である。

【図９】実施形態の液晶装置のＴＦＴアレイ基板の製造
プロセスを順を追って示す工程図（その４）である。

【図１０】実施形態の液晶装置のＴＦＴアレイ基板の製
造プロセスを順を追って示す工程図（その５）である。

【図１１】実施形態の液晶装置のＴＦＴアレイ基板の製
造プロセスを順を追って示す工程図（その６）である。

【図１２】駆動回路一体型用のＴＦＴアレイ基板に本発
明を適用した場合の平面図である。

【符号の説明】 １…半導体層 ３…走査線 ６…データ線 ３０…ＴＦＴ ６０…基板 ２００…ＴＦＴアレイ基板 ２０３…半導体パターン ２０４、２０５、２０６…コンタクトホール ４００…液晶装置 ４１０…多面付き半導体基板 ４１１…スクライブライン

フロントページの続き Ｆターム(参考） 2H092 GA59 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 JB79 KA04 KA07 KA12 KA16 KA18 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA27 MA30 MA35 MA37 MA41 NA14 NA25 NA27 NA29 PA06 5F110 AA14 AA26 BB01 BB02 CC02 DD02 DD13 EE03 EE41 FF30 GG02 GG13 GG45 GG47 HJ01 HJ04 HJ13 HJ22 HJ23 HM15 NN02 NN04 NN23 NN35 NN72 PP03 QQ04 QQ05 QQ11 5G435 AA17 BB12 CC09 EE34 HH13 KK09

Claims (17)

【特許請求の範囲】
1. 【請求項１】 基板上に表示領域を有する電気光学装置
   の製造方法において、 前記基板上に、前記表示領域に隣接して半導体パターン
   を形成する工程と、 前記表示領域及び該表示領域から延在されて、前記半導
   体パターンと電気的に接続するように複数の配線を形成
   する工程と、 を有することを特徴とする電気光学装置の製造方法。
2. 【請求項２】 前記複数の配線の端部は、前記半導体パ
   ターン上に位置することを特徴とする請求項１に記載の
   電気光学装置の製造方法。
3. 【請求項３】 前記複数の配線は互いに交差してなる第
   １配線及び第２配線であり、前記半導体パターンを前記
   表示領域を囲むように形成することを特徴とする請求項
   １または請求項２に記載の電気光学装置の製造方法。
4. 【請求項４】 前記表示領域の配線に電気的に接続され
   た半導体層を有し、 前記半導体層を前記半導体パターンと同層で形成するこ
   とを特徴とする請求項１から請求項３のいずれか一項に
   記載の電気光学装置の製造方法。
5. 【請求項５】 前記半導体パターンを不純物イオンが注
   入されたポリシリコンで形成することを特徴とする請求
   項１から請求項４のいずれか一項に記載の電気光学装置
   の製造方法。
6. 【請求項６】 前記配線と前記半導体パターンとの接続
   を電気的に切断する工程を有することを特徴とする請求
   項１から請求項５のいずれか一項に記載の電気光学装置
   の製造方法。
7. 【請求項７】 前記基板上には複数の前記表示領域が配
   置されて形成されることを特徴とする請求項１から請求
   項６のいずれか一項に記載の電気光学装置の製造方法。
8. 【請求項８】 基板上に、半導体層を有する複数のトラ
   ンジスタが配置された表示領域を有する電気光学装置の
   製造方法において、 前記基板上に、前記半導体層と、前記表示領域に前記半
   導体層と同層からなる蓄積容量用電極と、前記表示領域
   に隣接して前記半導体層と同層からなる半導体パターン
   とを形成する工程と、 前記表示領域及び該表示領域から延在されて、前記半導
   体パターンと電気的に接続するように複数の配線を形成
   する工程と、 前記蓄積容量用電極及び前記半導体パターンに不純物イ
   オンを注入する工程と、 を有することを特徴とする電気光学装置の製造方法。
9. 【請求項９】 基板上に、半導体層を有する複数のトラ
   ンジスタが配置された表示領域と、該表示領域に隣接し
   て配置された半導体パターンと、前記表示領域及び該表
   示領域から延在されて前記半導体パターンと電気的に接
   続するように形成された複数の配線とを有する電気光学
   装置の製造方法において、 前記基板上に、前記半導体パターンを形成する工程と、 前記半導体パターンを覆うように絶縁膜を形成する工程
   と、 前記半導体パターンに前記絶縁膜を介して不純物イオン
   を注入する工程と、 前記半導体パターン上の所定の箇所の前記絶縁膜を除去
   する工程と、 前記所定の箇所を含む前記絶縁膜上に導電膜を形成する
   工程とを有することを特徴とする電気光学装置の製造方
   法。
10. 【請求項１０】 基板上に、半導体層を有する複数のト
    ランジスタが配置された表示領域と、該表示領域に隣接
    して配置された半導体パターンと、前記表示領域及び該
    表示領域から延在されて前記半導体パターンと電気的に
    接続するように形成された複数の配線とを有する電気光
    学装置の製造方法において、 前記基板上に、前記半導体パターンを形成する工程と、 前記半導体パターンに不純物イオンを注入する工程と、 前記半導体パターンを覆うように絶縁膜を形成する工程
    と、 前記半導体パターン上の所定の箇所の前記絶縁膜を除去
    する工程と、 前記所定の箇所を含む前記絶縁膜上に導電膜を形成する
    工程とを有することを特徴とする電気光学装置の製造方
    法。
11. 【請求項１１】 前記絶縁膜は酸化シリコン膜からなる
    ことを特徴とする請求項９または請求項１０に記載の電
    気光学装置の製造方法。
12. 【請求項１２】 基板上に表示領域を有する半導体基板
    において、 前記基板上に、表示領域に隣接されて配置された半導体
    パターンと、 前記表示領域及び該表示領域から延在されて、前記半導
    体パターンと電気的に接続して配置された複数の配線
    と、 を具備することを特徴とする半導体基板。
13. 【請求項１３】 前記複数の配線の端部は、前記半導体
    パターン上に位置することを特徴とする請求項１２に記
    載の半導体基板。
14. 【請求項１４】 前記複数の配線は、互いに交差する第
    １配線と第２配線とからなり、前記半導体パターンは前
    記表示領域を囲むように配置されてなることを特徴とす
    る請求項１２または請求項１３に記載の半導体基板。
15. 【請求項１５】 前記表示領域の配線に電気的に接続さ
    れた半導体層が配置され、該半導体層は前記半導体パタ
    ーンと同層からなることを特徴とする請求項１２から請
    求項１４のいずれか一項に記載の半導体基板。
16. 【請求項１６】 前記半導体パターンは不純物イオンが
    注入されたポリシリコンからなることを特徴とする請求
    項１２から請求項１５のいずれか一項に記載の半導体基
    板。
17. 【請求項１７】 請求項１２から請求項１６に記載の半
    導体基板を有する電気光学装置。