JP2001148471A

JP2001148471A - 半導体集積回路装置

Info

Publication number: JP2001148471A
Application number: JP32927499A
Authority: JP
Inventors: Makoto Yoshida; 吉田　　誠; Katsuyuki Asaka; 勝征朝香; Toshihiko Takakura; 俊彦高倉; Yuji Yokoyama; 勇治横山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-11-19
Filing date: 1999-11-19
Publication date: 2001-05-29

Abstract

(57)【要約】【課題】ＤＲＡＭと論理回路とを備えた半導体集積回
路装置において、高周波ノイズによる回路の誤動作を確
実に防止する。【解決手段】基板１の一部にはメモリセル選択用ＭＩ
ＳＦＥＴの上部の情報蓄積用容量素子Ｃs と同一形状、
同一寸法で構成されたノイズ対策用容量素子Ｃnが形成
される。容量素子Ｃn の下部電極４９が接続されるｎ⁺
型半導体領域６は、メモリセル選択用ＭＩＳＦＥＴＱs
のソース、ドレイン（ｎ^-型半導体領域１１）が形成さ
れた活性領域より広い面積の活性領域に形成される。ま
た、ノイズ対策用容量素子Ｃn の下部電極４９とｎ⁺型
半導体領域６とを接続するスルーホール４３とコンタク
トホール２１の開孔面積は、情報蓄積用容量素子Ｃs と
メモリセル選択用ＭＩＳＦＥＴＱs のソース、ドレイン
（ｎ^-型半導体領域１１）の一方とを接続するスルーホ
ール４３とコンタクトホール２１の開孔面積よりも広
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）と論理回路とを備えた半導体集積回路装置に適用
して有効な技術に関する。

【０００２】

【従来の技術】近年のＤＲＡＭは、メモリセルの微細化
に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うた
めに、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴの上方に配置する、いわゆるスタックド・容量素子
構造を採用している。

【０００３】特開平１０−７４９０８号公報は、ＤＲＡ
Ｍからの微小な読み出し信号を増幅するセンスアンプの
動作時に発生する電源ノイズを低減する対策として、メ
モリセルの情報蓄積用容量素子を形成する工程で同時に
形成したノイズ低減用の容量素子をセンスアンプの電源
間に配置する技術を開示している。

【０００４】

【発明が解決しようとする課題】本発明者は、記憶部を
ＤＲＡＭで構成した半導体集積回路装置において、ＤＲ
ＡＭの読み出し動作の高速化を図る手法として、ＳＲＡ
Ｍ（Static Random Access Memory ）を用いたバッファ
メモリを設け、上記記憶部から上記バッファメモリに対
して多ビットからなるデータを一括して読み出しておい
て、上記バッファメモリを介して外部との間でデータの
入出力を行うようにすることを検討中である。

【０００５】ＤＲＡＭから多ビットのデータを一括して
読み出すためには、それぞれのビットに対応して多数の
メインアンプを設ける必要がある。メインアンプは、セ
ンスアンプの増幅信号を増幅するものであり、センスア
ンプに比べて入力される信号の振幅が大きい。また、高
速動作を行うためには、センスアンプに比べて大きな電
流を流すことが要求される。

【０００６】しかし、外部との間でデータを高速に入出
力するための多ビットのメモリセルの一括読み出しを行
おうとすると、メインアンプ動作時の電源ノイズによ
り、アドレス選択回路などの周辺回路やバッファメモリ
を構成する論理回路部において誤動作が発生する。

【０００７】その対策として、本発明者は、メモリセル
の情報蓄積用容量素子を形成する工程で同時に形成した
ノイズ低減用の容量素子をセンスアンプの電源間に配置
することを検討している。ところが、メモリセルの微細
化に伴って容量素子のサイズが小さくなると、下部電極
端子の直列寄生抵抗が増大し、容量と抵抗との積の逆数
に比例する遮断周波数が低くなる結果、高周波ノイズに
よる回路の誤動作を確実に防止することが困難になるこ
とを見出した。

【０００８】本発明の目的は、ＤＲＡＭと論理回路とを
備えた半導体集積回路装置において、高周波ノイズによ
る回路の誤動作を確実に防止することのできる技術を提
供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】（１）本発明の半導体集積回路装置は、半
導体基板の主面の第１領域に、メモリセル選択用ＭＩＳ
ＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に接続された第１ビット線と、前記
ソース、ドレインの他方に接続された第１容量素子とか
らなるメモリセルが形成され、前記半導体基板の主面の
第２領域に、第２ビット線と、前記第１容量素子と同一
構造で構成された第２容量素子とが形成され、前記第１
ビット線は、前記メモリセル選択用ＭＩＳＦＥＴの上部
の第１絶縁膜に形成された第１コンタクトホールを介し
て前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ンの一方に接続され、前記第１容量素子の一方の電極
は、前記第１絶縁膜に形成された第２コンタクトホール
と、前記第１絶縁膜の上部の第２絶縁膜に形成された第
１スルーホールとを介して前記メモリセル選択用ＭＩＳ
ＦＥＴのソース、ドレインの他方に接続され、前記第２
ビット線は、前記第１絶縁膜に形成された第３コンタク
トホールを介して前記半導体基板の第１拡散層に接続さ
れ、前記第２容量素子の一方の電極は、前記第１絶縁膜
に形成された第４コンタクトホールと、前記第２絶縁膜
に形成された第２スルーホールとを介して前記半導体基
板の前記第１拡散層に接続され、前記第１拡散層が形成
された活性領域の面積は、前記メモリセル選択用ＭＩＳ
ＦＥＴの前記ソース、ドレインが形成された活性領域の
面積よりも大きい。

【００１２】（２）本発明の半導体集積回路装置は、半
導体基板の主面の第１領域に、メモリセル選択用ＭＩＳ
ＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に接続された第１ビット線と、前記
ソース、ドレインの他方に接続された第１容量素子とか
らなるメモリセルが形成され、前記半導体基板の主面の
第２領域に、前記第１ビット線よりも大面積の第２ビッ
ト線と、前記第１容量素子と同一構造で構成された第２
容量素子とが形成され、前記第１ビット線は、前記メモ
リセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成さ
れた第１コンタクトホールを介して前記メモリセル選択
用ＭＩＳＦＥＴのソース、ドレインの一方に接続され、
前記第１容量素子の一方の電極は、前記第１絶縁膜に形
成された第２コンタクトホールと、前記第１絶縁膜の上
部の第２絶縁膜に形成された第１スルーホールとを介し
て前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ンの他方に接続され、前記第２容量素子の一方の電極
は、前記第２絶縁膜に形成された第２スルーホールを介
して前記第２ビット線に接続されている。

【００１３】（３）本発明の半導体集積回路装置は、半
導体基板の主面の第１領域に、メモリセル選択用ＭＩＳ
ＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に接続された第１ビット線と、前記
ソース、ドレインの他方に接続された第１容量素子とか
らなるメモリセルが形成され、前記半導体基板の主面の
第２領域に、前記第１容量素子と同一構造で構成された
第２容量素子とが形成され、前記第１ビット線は、前記
メモリセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形
成された第１コンタクトホールを介して前記メモリセル
選択用ＭＩＳＦＥＴのソース、ドレインの一方に接続さ
れ、前記第１容量素子の一方の電極は、前記第１絶縁膜
に形成された第２コンタクトホールと、前記第１絶縁膜
の上部の第２絶縁膜に形成された第１スルーホールとを
介して前記メモリセル選択用ＭＩＳＦＥＴのソース、ド
レインの他方に接続され、前記第２容量素子の一方の電
極は、前記第１絶縁膜に形成された第４コンタクトホー
ルと、前記第２絶縁膜に形成された第２スルーホールと
を介して前記半導体基板の第１拡散層に接続され、前記
第１拡散層が形成された活性領域の面積は、前記メモリ
セル選択用ＭＩＳＦＥＴの前記ソース、ドレインが形成
された活性領域の面積よりも大きい。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１５】（実施の形態１）図１は、本実施形態の半
導体集積回路装置の概略レイアウトを示す半導体基板
（チップ）の全体平面図である。

【００１６】基板（チップ）１の主面には、ＤＲＡＭに
よって構成された記憶部が形成されている。記憶部は、
基板１の上部（記憶部１）と下部（記憶部２）とに２分
割され、それぞれの記憶部はさらに複数のメモリアレイ
（ＭＡＲＹ１〜ＭＡＲＹ４）に分割されている。これら
のメモリアレイ（ＭＡＲＹ１〜ＭＡＲＹ４）に隣接する
領域には、ワード線の選択動作を行うＸ系アドレス選択
回路やビット線の選択動作を行うＹ系アドレス選択回路
などの周辺回路が形成されている。

【００１７】基板１の主面の中央部には、バッファメモ
リである複数のＳＲＡＭマクロが形成されている。ま
た、図示は省略するが、これらのＳＲＡＭマクロに隣接
する領域（論理回路部）には、ＳＲＡＭマクロとメモリ
アレイ（ＭＡＲＹ）との間でデータの入出力を制御する
論理回路や、外部端子との間でデータの入出力を制御す
る入出力回路などが形成されている。

【００１８】図２は、上記メモリアレイ（ＭＡＲＹ）の
一部（図１の一点鎖線で囲んだ領域）を拡大して示すレ
イアウト図である。メモリアレイ（ＭＡＲＹ）は、多数
のサブアレイ（ＳＡＲＹ）に分割されており、それぞれ
のサブアレイ（ＳＡＲＹ）の上下にはセンスアンプ（Ｓ
Ａ）が形成され、左右にはサブワードドライバ（ＳＷ
Ｄ）が形成されている。また、メモリアレイ（ＭＡＲ
Ｙ）に隣接する領域には、メインアンプ（ＭＡ）、ライ
トアンプ（ＷＡ）およびその制御回路（ＲＷＣ）が形成
されている。

【００１９】上記メインアンプ（ＭＡ）、ライトアンプ
（ＷＡ）およびその制御回路（ＲＷＣ）に隣接する領域
には、メインアンプ（ＭＡ）のノイズ対策用容量素子
（Ｃn)が形成されている。このノイズ対策用容量素子
（Ｃn)は、メインアンプ（ＭＡ）の電源供給線（Ｖdd、
Ｖss）に接続され、メインアンプ（ＭＡ）の増幅動作時
に電源供給線に発生するノイズを低減する。図１に示す
ように、ノイズ対策用容量素子（Ｃn)は、メインアンプ
（ＭＡ）に隣接する領域に形成された上記ノ容量素子
（Ｃn)の他、ＤＲＡＭの周辺回路（Ｙ系アドレス選択回
路）とＳＲＡＭマクロとの間にコントロールノイズ対策
用容量素子（Ｃn)として配置され、入出力回路とＳＲＡ
Ｍマクロとの間にＩ／Ｏノイズ対策用容量素子（Ｃn)と
して配置されている。このように、本実施形態の半導体
集積回路装置は、記憶部、ＳＲＡＭマクロおよび入出力
回路のそれぞれの境界部にノイズ対策用の容量素子（Ｃ
n)を配置することによって、互いの電源供給線で発生す
るノイズの伝搬を低減し、回路の安定動作を確保するよ
うになっている。

【００２０】図３は、上記基板１の要部断面図である。
同図の左側部分は記憶部（メモリアレイ）の一部、中央
部分は論理回路部の一部、右側部分はノイズ対策用容量
素子が形成された領域（容量素子部）の一部をそれぞれ
示している。

【００２１】記憶部を構成するＤＲＡＭは、メモリセル
選択用ＭＩＳＦＥＴ（Ｑs)とこれに直列に接続された情
報蓄積用容量素子（Ｃs)とによって構成されている。情
報蓄積用容量素子（Ｃs)は、メモリセル選択用ＭＩＳＦ
ＥＴ（Ｑs)の上部に形成され、ストレージノードを構成
する下部電極４９と容量絶縁膜５０と上部電極（プレー
ト電極）５１とによって構成されている。また、論理回
路は、ｎチャネル型ＭＩＳＦＥＴ（Ｑn)とｐチャネル型
ＭＩＳＦＥＴ（Ｑp)とを組み合わせたＣＭＯＳ回路によ
って構成されている。

【００２２】ノイズ対策用の容量素子（Ｃn)は、上記Ｄ
ＲＡＭの情報蓄積用容量素子（Ｃs)と同一形状、かつ同
一寸法で構成されている。すなわち、ノイズ対策用の容
量素子（Ｃn)は、ストレージノードを構成する電極（下
部電極）４９と容量絶縁膜５０とプレート電極（上部電
極）５１とによって構成されている。ノイズ対策用の容
量素子（Ｃn)は、その下部電極４９が基板１の拡散層
（ｎ⁺型半導体領域６）を介して他の複数の容量素子
（Ｃn)（図３には示さない）の下部電極４９と並列に接
続されることによって一方の電極を構成し、これに対応
して上部電極５１が形成されることによって他方の電極
を構成している。この上部電極５１には、ＤＲＡＭの情
報蓄積用容量素子（Ｃs)の上部電極５１と同様、センス
アンプ（ＳＡ）の動作電圧の１／２の電圧（例えばＶdd
／２）が供給される。また、下部電極４９は、プラグ４
４、２２、ｎ⁺型半導体領域６、１４、プラグ３３、ビ
ット線ＢＬおよびプラグ５５を介して引き出し用の配線
５９に接続される。すなわち、ノイズ対策用の容量素子
（Ｃn)は、ＤＲＡＭの情報蓄積用容量素子（Ｃs)と同じ
小さい容量値を持つ容量素子（Ｃn)を並列に接続するこ
とによって、電源ノイズを吸収することが可能な大きい
容量値を持つ容量素子を構成している。

【００２３】次に、上記ノイズ対策用容量素子（Ｃn)を
備えた本実施形態の半導体集積回路装置の製造方法を図
４〜図２６を用いて工程順に説明する。

【００２４】まず、図４に示すように、例えばｐ型の単
結晶シリコンからなる基板１の主面に素子分離溝２を形
成する。素子分離溝２は、素子分離領域の基板１をエッ
チングして深さ３５０μｍ程度の溝を形成し、続いて基
板１上にＣＶＤ法で酸化シリコン膜７を堆積した後、溝
の外部の酸化シリコン膜７をＣＭＰ（化学機械研磨）法
で除去することによって形成する。

【００２５】次に、基板１の一部にｐ型不純物（例えば
ホウ素）をイオン注入し、他の一部にｎ型不純物（例え
ばリン）をイオン注入してｐ型ウエル３およびｎ型ウエ
ル４、５を形成した後、容量素子部のｐ型ウエル３にｎ
型不純物（例えばヒ素）をイオン注入することによって
高不純物濃度のｎ⁺型半導体領域６を形成する。ｎ⁺型
半導体領域６に注入する不純物のドーズ量は、例えば２
×１０¹⁵／ｃｍ^-2程度とする。

【００２６】このように、容量素子部のｐ型ウエル３に
高不純物濃度のｎ⁺型半導体領域６を形成することによ
り、後の工程で形成されるノイズ対策用の容量素子（Ｃ
n)に接続される拡散層（ｎ⁺型半導体領域６）のシート
抵抗が低減されるので、容量素子（Ｃn)の直列寄生抵抗
を低減することができる。なお、ｎ⁺型半導体領域６
は、基板１に他の拡散層を形成する工程、例えば拡散抵
抗素子などを形成する工程を利用して形成するによっ
て、イオン注入工程およびフォトマスクの増加を抑える
ことができる。

【００２７】図５は、上記素子分離溝２が形成された記
憶部の一部を示す基板１の概略平面図である。図示のよ
うに、記憶部の活性領域（Ｌm ）は、周囲が素子分離溝
２によって囲まれた複数の細長い島状のパターンで構成
される。後述するように、それぞれの活性領域（Ｌm)に
はメモリセル選択用ＭＩＳＦＥＴ（Ｑs)が２個ずつ形成
される。

【００２８】一方、図６は、容量素子部の一部を示す基
板１の断面図である。図示のように、容量素子部の活性
領域（Ｌc ）は、前記記憶部の活性領域（Ｌm ）とは異
なり、多数の容量素子（Ｃn)に共通する大面積のパター
ンで構成される。これにより、容量素子（Ｃn)に接続さ
れる拡散層（ｎ⁺型半導体領域６）のシート抵抗が低減
されるので、容量素子（Ｃn)の直列寄生抵抗を低減する
ことができる。

【００２９】次に、図７および図８（記憶部の一部を示
す基板１の概略平面図）に示すように、記憶部にメモリ
セル選択用ＭＩＳＦＥＴ（Ｑs)を形成し、論理回路部に
ｎチャネル型ＭＩＳＦＥＴ（Ｑn)およびｐチャネル型Ｍ
ＩＳＦＥＴ（Ｑp)を形成する。メモリセル選択用ＭＩＳ
ＦＥＴ（Ｑs)、ｎチャネル型ＭＩＳＦＥＴ（Ｑn)および
ｐチャネル型ＭＩＳＦＥＴ（Ｑp)は、例えば次のような
方法で形成する。

【００３０】まず、基板１を熱処理することによってｐ
型ウエル３およびｎ型ウエル４のそれぞれの表面にゲー
ト酸化膜８を形成する。次に、ゲート酸化膜８の上部に
ゲート電極用の導電膜（図示せず）を形成し、続いてそ
の上部にＣＶＤ法で窒化シリコン膜１０を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングで窒
化シリコン膜１０とゲート電極用の導電膜とをパターニ
ングすることによって、記憶部にゲート電極９Ａ（ワー
ド線ＷＬ）を形成し、論理回路部にゲート電極９Ｂ、９
Ｃを形成する。ゲート電極用導電膜は、例えばＣＶＤ法
で堆積した多結晶シリコン膜とスパッタリング法で堆積
したＷＮ（窒化タングステン）膜およびＷ（タングステ
ン）膜との積層膜（ポリメタル膜）などによって構成す
る。

【００３１】次に、ｐ型ウエル３にｎ型不純物（例えば
ヒ素）をイオン注入して低不純物濃度のｎ^-型半導体領
域１１を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）
をイオン注入して低不純物濃度のｐ^-型半導体領域１２
を形成した後、基板１上にＣＶＤ法で窒化シリコン膜１
３を堆積する。

【００３２】次に、論理回路部の窒化シリコン膜１３を
異方的にエッチングしてゲート電極９Ｂ、９Ｃの側壁に
サイドウォールスペーサ１３ａを形成した後、論理回路
部のｐ型ウエル３および容量素子部のｎ⁺型半導体領域
６にｎ型不純物（例えばヒ素）をイオン注入して高不純
物濃度のｎ⁺型半導体領域１４を形成し、論理回路部の
ｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入して
高不純物濃度のｐ⁺型半導体領域１５を形成する。論理
回路部のｎ⁺型半導体領域１４は、ｎチャネル型ＭＩＳ
ＦＥＴ（Ｑn)のソース、ドレインを構成し、ｐ⁺型半導
体領域１５は、ｐチャネル型ＭＩＳＦＥＴ（Ｑp)のソー
ス、ドレインを構成する。

【００３３】次に、図９に示すように、論理回路部のｎ
チャネル型ＭＩＳＦＥＴ（Ｑn)のソース、ドレイン（ｎ
⁺型半導体領域１４）、ｐチャネル型ＭＩＳＦＥＴ（Ｑ
p)のソース、ドレイン（ｐ⁺型半導体領域１５）および
容量素子部のｎ⁺型半導体領域１４のそれぞれの表面
に、それらに接続される配線（後述）とのコンタクト抵
抗を低減するためのシリサイド層１６を形成する。シリ
サイド層１６は、例えば基板１上にスパッタリング法で
Ｃｏ（コバルト）膜またはＴｉ（チタン）膜を堆積し、
続いて熱処理によって基板１（ｎ⁺型半導体領域１４、
ｐ⁺型半導体領域１５）とＣｏ（またはＴｉ）膜とを反
応させて両者の界面にシリサイド層１６を形成した後、
未反応のＣｏ（またはＴｉ）膜をエッチングで除去する
ことによって形成する。

【００３４】このように、容量素子部のｎ⁺型半導体領
域１４の表面にシリサイド層１６を形成することによ
り、容量素子（Ｃn)に接続される拡散層（ｎ⁺型半導体
領域６、１４）と、後の工程でｎ⁺型半導体領域１４の
上部に形成されるプラグ（３３）とのコンタクト抵抗が
低減されるので、容量素子（Ｃn)の直列寄生抵抗を低減
することができる。なお、リーク電流の増加によるリフ
レッシュ特性の低下を防ぐため、記憶部に形成されたメ
モリセル選択用ＭＩＳＦＥＴ（Ｑs)のソース、ドレイン
（ｎ^-型半導体領域１１）の表面にはシリサイド層１６
は形成しない。

【００３５】次に、基板１上にＣＶＤ法で酸化シリコン
膜１７を堆積した後、記憶部のメモリセル選択用ＭＩＳ
ＦＥＴ（Ｑs)のソース、ドレイン（ｎ^-型半導体領域１
１）の上部の酸化シリコン膜１７と窒化シリコン膜１３
とをドライエッチングしてコンタクトホール１８、１９
を形成する。またこのとき、容量素子部のｎ⁺型半導体
領域６の上部の酸化シリコン膜１７と窒化シリコン膜１
３とをドライエッチングしてコンタクトホール２０、２
１を形成する。

【００３６】次に、上記コンタクトホール１８〜２１の
内部にｎ型不純物（例えばリン）がドープされた多結晶
シリコンからなるプラグ２２を形成する。プラグ２２
は、コンタクトホール１８〜２１の内部および酸化シリ
コン膜１７の上部にＣＶＤ法でｎ型多結晶シリコン膜を
堆積した後、コンタクトホール１８〜２１の外部のｎ型
多結晶シリコン膜をＣＭＰ法で除去することによって形
成する。

【００３７】図１０に示すように、記憶部のコンタクト
ホール１８、１９のうち、メモリセル選択用ＭＩＳＦＥ
Ｔ（Ｑs)のソース、ドレイン（ｎ^-型半導体領域１１）
と後の工程で形成されるビット線ＢＬとを接続するコン
タクトホール１８は、ビット線ＢＬとのコンタクト面積
を広く確保するために、その一部が素子分離溝２の上部
に延在する細長いパターンで構成される。

【００３８】図１１に示すように、容量素子部のコンタ
クトホール２０、２１は、記憶部に形成された上記コン
タクトホール１８、１９と同一形状、かつ同一寸法で構
成する。容量素子部に形成されたコンタクトホール２
０、２１のうち、後の工程で形成されるノイズ対策用の
容量素子（Ｃn)の下部電極（４９）と拡散層（ｎ⁺型半
導体領域６）とを接続するコンタクトホール２１は、図
１２に示すようなスリット状の細長いパターンで構成し
てもよい。これにより、コンタクトホール２１に埋め込
まれたプラグ２２と拡散層（ｎ⁺型半導体領域６）との
コンタクト面積が増加し、その分、両者のコンタクト抵
抗が低減されるので、容量素子（Ｃn)の直列寄生抵抗を
低減することができる。

【００３９】次に、図１３、図１４（記憶部の一部を示
す基板１の概略平面図）および図１５（容量素子部の一
部を示す基板１の概略平面図）に示すように、酸化シリ
コン膜１７の上部にＣＶＤ法で酸化シリコン膜２３を堆
積した後、記憶部のコンタクトホール１８の上部および
容量素子部のコンタクトホール２０の上部の酸化シリコ
ン膜２３をそれぞれエッチングしてスルーホール２４、
２５を形成する。また、論理回路部および容量素子部の
酸化シリコン膜２３、１７と窒化シリコン膜１３とをエ
ッチングしてｎ⁺型半導体領域１４、ｐ⁺型半導体領域
１５およびゲート電極９Ｃのそれぞれの上部にコンタク
トホール２６〜３１を形成する。

【００４０】次に、上記スルーホール２４、２５の内部
およびコンタクトホール２６〜３１の内部にプラグ３３
を形成した後、記憶部のスルーホール２４、２５および
容量素子部のコンタクトホール３３の上部にビット線Ｂ
Ｌを形成し、論理回路部のコンタクトホール２６〜３０
の上部に第１層目の配線３４〜３８を形成する。プラグ
３３は、スルーホール２４、２５の内部、コンタクトホ
ール２６〜３１の内部および酸化シリコン膜２３の上部
にスパッタリング法でＴｉＮ（窒化チタン）膜とＷ膜と
からなる積層膜を堆積した後、スルーホール２４、２５
の外部およびコンタクトホール２６〜３１の外部の上記
積層膜（ＴｉＮ膜／Ｗ膜）をＣＭＰ法で除去することに
よって形成する。また、ビット線ＢＬおよび配線３４〜
３８は、酸化シリコン膜２３の上部にスパッタリング法
でＷ膜を堆積した後、フォトレジスト膜をマスクにした
ドライエッチングで上記Ｗ膜をパターニングすることに
よって形成する。

【００４１】次に、図１６および図１７（記憶部の一部
を示す基板１の概略平面図）に示すように、ビット線Ｂ
Ｌおよび配線３４〜３８の上部にＣＶＤ法で酸化シリコ
ン膜４１を堆積した後、フォトレジスト膜をマスクにし
て酸化シリコン膜４１とその下層の酸化シリコン膜２３
とをエッチングすることにより、記憶部のコンタクトホ
ール１９の上部にスルーホール４２を形成し、容量素子
部のコンタクトホール２１の上部にスルーホール４３を
形成する。

【００４２】次に、上記スルーホール４２、４３の内部
にｎ型多結晶シリコンからなるプラグ４４を形成する。
プラグ４４は、前記コンタクトホール１８〜２１の内部
にプラグ２２を形成した時と同様の方法で形成する。

【００４３】図１８に示すように、容量素子部のスルー
ホール４３は、記憶部に形成された上記スルーホール４
２と同一形状、かつ同一寸法で構成する。容量素子部の
スルーホール４３は、図１９に示すようなスリット状の
細長いパターンで構成してもよい。これにより、スルー
ホール４３に埋め込まれたプラグ４４とその下部のコン
タクトホール２１に埋め込まれたプラグ２２とのコンタ
クト面積が増加し、その分、両者のコンタクト抵抗が低
減されるので、容量素子（Ｃn)の直列寄生抵抗を低減す
ることができる。またこのとき、スルーホール４３の下
部のコンタクトホール２１もスリット状の細長いパター
ンで構成することにより、プラグ４４とプラグ２２との
コンタクト抵抗がさらに低減されるので、容量素子（Ｃ
n)の直列寄生抵抗をさらに低減することができる。

【００４４】次に、図２０、図２１（記憶部の一部を示
す基板１の概略平面図）および図２２（容量素子部の一
部を示す基板１の概略平面図）に示すように、酸化シリ
コン膜４１の上部にＣＶＤ法で窒化シリコン膜４５を堆
積し、続いて窒化シリコン膜４５の上部にＣＶＤ法で酸
化シリコン膜４６を堆積した後、フォトレジスト膜をマ
スクにして酸化シリコン膜４６とその下層の窒化シリコ
ン膜４５とをエッチングすることにより、記憶部のスル
ーホール４２の上部に凹溝４７を形成し、容量素子部の
スルーホール４３の上部に凹溝４８を形成する。なお、
酸化シリコン膜４６をエッチングする際は、その下層の
窒化シリコン膜４５をエッチングストッパとして使用
し、下層の酸化シリコン膜４１が深く削れないようにす
る。

【００４５】次に、図２３に示すように、凹溝４７、４
８の内部に下部電極４９を形成し、続いて下部電極４９
の上部に容量絶縁膜５０および上部電極（プレート電
極）５１を形成することによって、記憶部に情報蓄積用
容量素子Ｃｓを形成し、容量素子部に情報蓄積用容量素
子Ｃｎを形成する。容量素子部の情報蓄積用容量素子Ｃ
ｎは、記憶部の情報蓄積用容量素子Ｃｓと同一形状、か
つ同一寸法で構成する。

【００４６】上記情報蓄積用容量素子Ｃｓ、Ｃｎを形成
するには、まず凹溝４７、４８の内部を含む酸化シリコ
ン膜４６の上部にｎ型不純物（例えばリン）がドープさ
れた多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し
た後、凹溝４７、４８の外部の多結晶シリコン膜をエッ
チングで除去することにより、凹溝４７、４８の内壁に
沿って下部電極４９を形成する。なお、下部電極４９
は、多結晶シリコン以外の導電材料、例えばタングステ
ン、ルテニウムなどの高融点金属や、酸化ルテニウム、
酸化イリジウムなどの導電性金属酸化物を用いて形成し
てもよい。また、下部電極４９の表面を粗面化すること
によって、その表面積をさらに大きくしてもよい。

【００４７】次に、下部電極４９の上部に薄いＴａ₂Ｏ
₅(酸化タンタル) 膜（図示せず）をＣＶＤ法で堆積し、
続いてＴａ₂Ｏ₅膜の上部に例えばＣＶＤ法とスパッタ
リング法とを併用してＴｉＮ膜を堆積した後、フォトレ
ジスト膜をマスクにしたエッチングでＴｉＮ膜およびＴ
ａ₂Ｏ₅膜をパターニングする。なお、情報蓄積用容量
素子Ｃｓ、Ｃｎの容量絶縁膜５０は、例えばＢＳＴ、Ｓ
ＴＯ、ＢａＴｉＯ₃（チタン酸バリウム）、ＰｂＴｉＯ
₃（チタン酸鉛）、ＰＺＴ（ＰｂＺｒ_XＴｉ
_1- _XＯ₃）、ＰＬＴ（ＰｂＬａ_XＴｉ_1-XＯ₃）、ＰＬ
ＺＴなどの金属酸化物からなる高（強）誘電体材料で構
成することもできる。また、上部電極５１は、窒化チタ
ン以外の導電材料、例えばタングステンなどを用いて形
成することもできる。さらに、情報蓄積用容量素子Ｃ
ｓ、Ｃｎを上記した以外の形状、例えばフィン形などに
することもできる。

【００４８】次に、図２４に示すように、情報蓄積用容
量素子Ｃｓ、Ｃｎの上部にＡｌ（アルミニウム）合金膜
を主体とする第２層目の配線５６〜５９を形成する。配
線５６〜５９を形成するには、まず情報蓄積用容量素子
Ｃｓ、Ｃｎの上部にＣＶＤ法で酸化シリコン膜５２を堆
積した後、フォトレジスト膜をマスクにして酸化シリコ
ン膜５２およびその下層の酸化シリコン膜４６、窒化シ
リコン膜４５および酸化シリコン膜４１をエッチングす
ることにより、論理回路部の第１層目の配線３４の上部
にスルーホール５３を形成し、容量素子部のビット線Ｂ
Ｌの上部にスルーホール５４を形成する。

【００４９】次に、スルーホール５３、５４の内部およ
び酸化シリコン膜５２の上部にＣＶＤ法でＴｉＮ膜とＷ
膜とを堆積した後、スルーホール５３、５４の外部のこ
れらの膜をエッチング（またはＣＭＰ法）で除去するこ
とによって、スルーホール５３、５４の内部にプラグ５
５を形成する。次に、酸化シリコン膜５２の上部にスパ
ッタリング法でＴｉ膜、Ａｌ合金膜、Ｔｉ膜およびＴｉ
Ｎ膜を順次堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでこれらの膜をパターニングするこ
とによって、配線５６〜５９を形成する。

【００５０】ここまでの工程により、前記図３に示す本
実施形態の半導体集積回路装置が略完成する。なお、実
際の半導体集積回路装置は、第２層目の配線５６〜５９
の上部に層間絶縁膜を介して１〜２層程度の配線が形成
され、さらにその上部に耐水性が高い緻密なパッシベー
ション膜（例えばプラズマＣＶＤ法で堆積した酸化シリ
コン膜と窒化シリコン膜との積層膜）が形成されるが、
それらの図示は省略する。

【００５１】上記のように構成された本実施形態の半導
体集積回路装置によれば、ノイズ対策用容量素子（Ｃn)
の直列寄生抵抗が低減されるので、容量素子（Ｃn)の遮
断周波数が向上する。これにより、高周波ノイズによる
回路の誤動作が確実に防止できるので、半導体集積回路
装置の高速化、高性能化を推進することができる。

【００５２】なお、上記の構成では、容量素子部のビッ
ト線ＢＬに接続されるコンタクトホール２０やスルーホ
ール２５の形状および寸法を、容量素子部のビット線Ｂ
Ｌの下部に形成されるコンタクトホール１８やスルーホ
ール２４の形状および寸法と同じにした（図１０〜図１
２および図１７〜図１９参照）が、例えば図２５に示す
ように、容量素子部のビット線ＢＬに接続されるコンタ
クトホール２０をスリット状の細長いパターンで構成し
てもよい。これにより、コンタクトホール２０に埋め込
まれたプラグ２２と拡散層（ｎ⁺型半導体領域６）との
コンタクト面積が増加し、その分、両者のコンタクト抵
抗が低減されるので、容量素子（Ｃn)の直列寄生抵抗を
さらに低減することができる。また、例えば図２６に示
すように、上記コンタクトホール２０およびその上部の
スルーホール２５のそれぞれをスリット状の細長いパタ
ーンで構成することにより、スルーホール２５に埋め込
まれたプラグ３３とその下部のコンタクトホール２２に
埋め込まれたプラグ２２とのコンタクト面積も増加する
ので、容量素子（Ｃn)の直列寄生抵抗をさらに低減する
ことができる。

【００５３】（実施の形態２）図２７は、本実施形態の
半導体集積回路装置における容量素子部の一部を示す基
板１の要部断面図、図２８は同じく平面図である。

【００５４】前記実施の形態１では、容量素子（Ｃn)の
下部電極４９は、プラグ４４、２２、ｎ⁺型半導体領域
６、１４、プラグ３３、ビット線ＢＬおよびプラグ５５
を介して引き出し用の配線５９に接続される。これに対
し、本実施形態では、容量素子（Ｃn)の下部電極４９
は、プラグ４４、ビット線ＢＬおよびプラグ５５を介し
て引き出し用の配線５９に接続される。すなわち、本実
施形態では、容量素子部のビット線ＢＬを多数の容量素
子（Ｃn)に共通する大面積のパターンで構成すると共
に、容量素子部におけるコンタクトホール２０、２１や
拡散層（ｎ⁺型半導体領域６、１４）の形成を省略し、
容量素子（Ｃn)の下部電極４９と引き出し用の配線５９
とを基板１を介することなく接続する。

【００５５】これにより、容量素子（Ｃn)の直列寄生抵
抗をさらに低減することができると共に、製造工程を簡
略化することができる。

【００５６】この場合、図２９および図３０に示すよう
に、容量素子（Ｃn)の下部電極４９とビット線ＢＬとを
接続するスルーホール４３をスリット状の細長いパター
ンで構成してもよい。これにより、スルーホール４３に
埋め込まれたプラグ４４とその下部のビット線ＢＬとの
コンタクト面積が増加し、その分、両者のコンタクト抵
抗が低減されるので、容量素子（Ｃn)の直列寄生抵抗を
さらに低減することができる。

【００５７】（実施の形態３）図３１は、本実施形態の
半導体集積回路装置における容量素子部の一部を示す基
板１の要部断面図、図３２は同じく平面図である。

【００５８】本実施形態では、容量素子部におけるビッ
ト線ＢＬの形成を省略している。またこれに伴って、ビ
ット線ＢＬの下部のスルーホール２５およびコンタクト
ホール２０の形成を省略している。この場合、容量素子
（Ｃn)の下部電極４９は、プラグ４４、２２、ｎ⁺型半
導体領域６、１４、プラグ３３、記憶部のビット線ＢＬ
と同一工程で形成される第１層目の配線３９およびプラ
グ５５を介して引き出し用の配線５９に接続される。

【００５９】本実施形態によれば、容量素子部の構造が
簡略化されるので、製造歩留まりを向上させることがで
きる。

【００６０】この場合、容量素子（Ｃn)の直列寄生抵抗
をさらに低減するために、例えば図３３および図３４に
示すように、容量素子（Ｃn)の下部電極４９と基板１の
拡散層（ｎ⁺型半導体領域６）とを接続するコンタクト
ホール２１をスリット状の細長いパターンで構成した
り、図３５および図３６に示すように、コンタクトホー
ル２１の上部のスルーホール４３をスリット状の細長い
パターンで構成したりしてもよい。また、図３７および
図３８に示すように、コンタクトホール２１およびスル
ーホール４３の両方をスリット状の細長いパターンで構
成したりしてもよい。

【００６１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６２】前記実施の形態では、容量素子の下部電極
と基板の拡散層とを接続するコンタクトホールやスルー
ホールの内部のプラグを多結晶シリコンで構成したが、
このプラグを金属で構成してもよい。この場合は、拡散
層とプラグとの界面にシリサイド層を形成してコンタク
ト抵抗をさらに低減することもできる。

【００６３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００６４】本発明によれば、ノイズ対策用容量素子の
直列寄生抵抗が低減され、遮断周波数が向上する。これ
により、高周波ノイズによる回路の誤動作を確実に防止
することができるので、半導体集積回路装置の高速化、
高性能化を推進することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体集積回路装
置の概略レイアウトを示す半導体基板（チップ）の全体
平面図である。

【図２】図１の一部を拡大して示すレイアウト図であ
る。

【図３】本発明の実施の形態１である半導体集積回路装
置を示す半導体基板の要部断面図である。

【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部平面図である。

【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部平面図である。

【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部平面図である。

【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図２１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図２２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図２３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図２４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図２５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図２６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。

【図２７】本発明の実施の形態２である半導体集積回路
装置を示す半導体基板の要部断面図である。

【図２８】本発明の実施の形態２である半導体集積回路
装置を示す半導体基板の要部平面図である。

【図２９】本発明の実施の形態２である半導体集積回路
装置を示す半導体基板の要部断面図である。

【図３０】本発明の実施の形態２である半導体集積回路
装置を示す半導体基板の要部平面図である。

【図３１】本発明の実施の形態３である半導体集積回路
装置を示す半導体基板の要部断面図である。

【図３２】本発明の実施の形態３である半導体集積回路
装置を示す半導体基板の要部平面図である。

【図３３】本発明の実施の形態３である半導体集積回路
装置を示す半導体基板の要部断面図である。

【図３４】本発明の実施の形態３である半導体集積回路
装置を示す半導体基板の要部平面図である。

【図３５】本発明の実施の形態３である半導体集積回路
装置を示す半導体基板の要部断面図である。

【図３６】本発明の実施の形態３である半導体集積回路
装置を示す半導体基板の要部平面図である。

【図３７】本発明の実施の形態３である半導体集積回路
装置を示す半導体基板の要部断面図である。

【図３８】本発明の実施の形態３である半導体集積回路
装置を示す半導体基板の要部平面図である。

【符号の説明】

１半導体基板（チップ）２素子分離溝３ｐ型ウエル４ｎ型ウエル５ｎ型ウエル６ｎ⁺型半導体領域７酸化シリコン膜８ゲート酸化膜９Ａ〜９Ｃゲート電極１０窒化シリコン膜１１ｎ^-型半導体領域１２ｐ^-型半導体領域１３窒化シリコン膜１３ａサイドウォールスペーサ１４ｎ⁺型半導体領域１５ｐ⁺型半導体領域１６シリサイド層１７酸化シリコン膜１８〜２１コンタクトホール２２プラグ２３酸化シリコン膜２４、２５スルーホール２６〜３１コンタクトホール３３プラグ３４〜３９配線４１酸化シリコン膜４２、４３スルーホール４４プラグ４５窒化シリコン膜４６酸化シリコン膜４７、４８凹溝４９下部電極５０容量絶縁膜５１上部電極（プレート電極）５２酸化シリコン膜５３、５４スルーホール５５プラグ５６〜５９配線ＢＬビット線Ｃn 、Ｃs 容量素子Ｌc 、Ｌm 活性領域ＭＡメインアンプＭＡＲＹメモリアレイＱn ｎチャネル型ＭＩＳＦＥＴＱp ｐチャネル型ＭＩＳＦＥＴＱs メモリセル選択用ＭＩＳＦＥＴＲＷＣ制御回路ＳＡセンスアンプＳＡＲＹサブアレイＳＷＤサブワードドライバＷＡライトアンプＷＤワードドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者高倉俊彦東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者横山勇治東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F083 AD24 AD31 GA12 JA06 JA14 JA15 JA35 JA39 JA40 JA53 LA12 LA16 LA29 MA06 MA17 MA20 NA01 PR36 PR43 PR44 PR46 PR53 PR54 PR56 ZA01 ZA06 ZA12 ZA14

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面の第１領域に、メモリ
セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインの一方に接続された第１ビ
ット線と、前記ソース、ドレインの他方に接続された第
１容量素子とからなるメモリセルが形成され、前記半導体基板の主面の第２領域に、第２ビット線と、
前記第１容量素子と同一構造で構成された第２容量素子
とが形成され、前記第１ビット線は、前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部の第１絶縁膜に形成された第１コンタクトホー
ルを介して前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に接続され、前記第１容量素子の一方の電極は、前記第１絶縁膜に形
成された第２コンタクトホールと、前記第１絶縁膜の上
部の第２絶縁膜に形成された第１スルーホールとを介し
て前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ンの他方に接続され、前記第２ビット線は、前記第１絶縁膜に形成された第３
コンタクトホールを介して前記半導体基板の第１拡散層
に接続され、前記第２容量素子の一方の電極は、前記第１絶縁膜に形
成された第４コンタクトホールと、前記第２絶縁膜に形
成された第２スルーホールとを介して前記半導体基板の
前記第１拡散層に接続された半導体集積回路装置であっ
て、前記第１拡散層が形成された活性領域の面積は、前記メ
モリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインが
形成された活性領域の面積よりも大きいことを特徴とす
る半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記第１拡散層のシート抵抗は、前記メモリセル
選択用ＭＩＳＦＥＴの前記ソース、ドレインのシート抵
抗よりも大きいことを特徴とする半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置にお
いて、前記第１〜第４コンタクトホールの内部および前
記第１、第２スルーホールの内部には、多結晶シリコン
からなるプラグが埋め込まれていることを特徴とする半
導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置にお
いて、前記第３コンタクトホールの開孔面積は、前記第
１コンタクトホールの開孔面積よりも大きいことを特徴
とする半導体集積回路装置。
【請求項５】請求項１記載の半導体集積回路装置にお
いて、前記第４コンタクトホールの開孔面積は、前記第
２コンタクトホールの開孔面積よりも大きいことを特徴
とする半導体集積回路装置。
【請求項６】請求項１記載の半導体集積回路装置にお
いて、前記第２スルーホールの開孔面積は、前記第１ス
ルーホールの開孔面積よりも大きいことを特徴とする半
導体集積回路装置。
【請求項７】半導体基板の主面の第１領域に、メモリ
セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインの一方に接続された第１ビ
ット線と、前記ソース、ドレインの他方に接続された第
１容量素子とからなるメモリセルが形成され、前記半導体基板の主面の第２領域に、前記第１ビット線
よりも大面積の第２ビット線と、前記第１容量素子と同
一構造で構成された第２容量素子とが形成され、前記第１ビット線は、前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部の第１絶縁膜に形成された第１コンタクトホー
ルを介して前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に接続され、前記第１容量素子の一方の電極は、前記第１絶縁膜に形
成された第２コンタクトホールと、前記第１絶縁膜の上
部の第２絶縁膜に形成された第１スルーホールとを介し
て前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ンの他方に接続され、前記第２容量素子の一方の電極は、前記第２絶縁膜に形
成された第２スルーホールを介して前記第２ビット線に
接続されていることを特徴とする半導体集積回路装置。
【請求項８】請求項７記載の半導体集積回路装置にお
いて、前記第２スルーホールの開孔面積は、前記第１ス
ルーホールの開孔面積よりも大きいことを特徴とする半
導体集積回路装置。
【請求項９】半導体基板の主面の第１領域に、メモリ
セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインの一方に接続された第１ビ
ット線と、前記ソース、ドレインの他方に接続された第
１容量素子とからなるメモリセルが形成され、前記半導体基板の主面の第２領域に、前記第１容量素子
と同一構造で構成された第２容量素子とが形成され、前記第１ビット線は、前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部の第１絶縁膜に形成された第１コンタクトホー
ルを介して前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に接続され、前記第１容量素子の一方の電極は、前記第１絶縁膜に形
成された第２コンタクトホールと、前記第１絶縁膜の上
部の第２絶縁膜に形成された第１スルーホールとを介し
て前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ンの他方に接続され、前記第２容量素子の一方の電極は、前記第１絶縁膜に形
成された第４コンタクトホールと、前記第２絶縁膜に形
成された第２スルーホールとを介して前記半導体基板の
第１拡散層に接続された半導体集積回路装置であって、前記第１拡散層が形成された活性領域の面積は、前記メ
モリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインが
形成された活性領域の面積よりも大きいことを特徴とす
る半導体集積回路装置。
【請求項１０】請求項９記載の半導体集積回路装置に
おいて、前記第１拡散層のシート抵抗は、前記メモリセ
ル選択用ＭＩＳＦＥＴの前記ソース、ドレインのシート
抵抗よりも大きいことを特徴とする半導体集積回路装
置。
【請求項１１】請求項９記載の半導体集積回路装置に
おいて、前記第４コンタクトホールの開孔面積は、前記
第２コンタクトホールの開孔面積よりも大きいことを特
徴とする半導体集積回路装置。
【請求項１２】請求項９記載の半導体集積回路装置に
おいて、前記第２スルーホールの開孔面積は、前記第１
スルーホールの開孔面積よりも大きいことを特徴とする
半導体集積回路装置。