JP2001148190A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
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Abstract
(57)【要約】
【課題】 強誘電体メモリの繰り返し使用回数の低
下を防止しつつ、高集積化を容易に実現し、キャパシタ
ーの容量を増加させる強誘電体メモリを提供する。 【解決手段】 各ビットライン（ＢＬ０，ＢＬ１等）に
交互配置され、夫々直列連結される単位セル（ＵＣ）
と、各ビットラインの所定位置に連結され、トランジス
タとキャパシターからなるダミーセル（ＤＣ０，ＤＣ１
等）と、外部からの信号に応じて各ダミーセルと対応す
るビットライン内の単位セル間の連結を断続するトラン
ジスタと、データ読出時に外部からの信号に応じて、各
ダミーセルの貯蔵情報を除去するスイッチングトランジ
スタ（ＳＴ０，ＳＴ１等）とを有し、各ダミーセルのキ
ャパシター誘電体膜は自発分極特性を有さず、誘電体メ
モリは、特定ビットライン内の任意の単位セルのデータ
を読む際、ビットラインに、逆ビットラインに連結した
ダミーセルからの一定電圧を基準電圧として提供する。
下を防止しつつ、高集積化を容易に実現し、キャパシタ
ーの容量を増加させる強誘電体メモリを提供する。 【解決手段】 各ビットライン（ＢＬ０，ＢＬ１等）に
交互配置され、夫々直列連結される単位セル（ＵＣ）
と、各ビットラインの所定位置に連結され、トランジス
タとキャパシターからなるダミーセル（ＤＣ０，ＤＣ１
等）と、外部からの信号に応じて各ダミーセルと対応す
るビットライン内の単位セル間の連結を断続するトラン
ジスタと、データ読出時に外部からの信号に応じて、各
ダミーセルの貯蔵情報を除去するスイッチングトランジ
スタ（ＳＴ０，ＳＴ１等）とを有し、各ダミーセルのキ
ャパシター誘電体膜は自発分極特性を有さず、誘電体メ
モリは、特定ビットライン内の任意の単位セルのデータ
を読む際、ビットラインに、逆ビットラインに連結した
ダミーセルからの一定電圧を基準電圧として提供する。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリに関
するもので、より詳しくはペロブスカイト（perovskit
e）構造を有する強誘電性材料を採用してデータ判読の
信頼性を増大させることに適した強誘電体メモリ（Ｆｅ
ＲＡＭ）に関するものである。
するもので、より詳しくはペロブスカイト（perovskit
e）構造を有する強誘電性材料を採用してデータ判読の
信頼性を増大させることに適した強誘電体メモリ（Ｆｅ
ＲＡＭ）に関するものである。
【０００２】
【従来の技術】周知のように、半導体メモリ装置は、電
源の遮断後、情報の損失有無によって、揮発性メモリ
（volatile memory）と非揮発性メモリ（nonvolatile m
emory）とに分類することができる。揮発性メモリの一
種であるＤＲＡＭ（dynamic random access memory）
は、動作速度が速い代わりに、電源が供給される間にだ
け情報が維持され、また、キャパシターに連結された電
荷伝送トランジスタの漏洩電流によるデータの損失を防
止するためには、一定間隔でデータをリフレッシュ（re
fresh）しなければならないため、消費電力が高すぎる
欠点を有し、非揮発性メモリの一種であるＥＥＰＲＯ
Ｍ、フラッシュメモリなどは、電源が遮断されてもデー
タが維持される特性を有する反面、動作速度が遅くて消
費電力が大きい欠点を有する。
源の遮断後、情報の損失有無によって、揮発性メモリ
（volatile memory）と非揮発性メモリ（nonvolatile m
emory）とに分類することができる。揮発性メモリの一
種であるＤＲＡＭ（dynamic random access memory）
は、動作速度が速い代わりに、電源が供給される間にだ
け情報が維持され、また、キャパシターに連結された電
荷伝送トランジスタの漏洩電流によるデータの損失を防
止するためには、一定間隔でデータをリフレッシュ（re
fresh）しなければならないため、消費電力が高すぎる
欠点を有し、非揮発性メモリの一種であるＥＥＰＲＯ
Ｍ、フラッシュメモリなどは、電源が遮断されてもデー
タが維持される特性を有する反面、動作速度が遅くて消
費電力が大きい欠点を有する。
【０００３】これに対し、強誘電体メモリ（ＦｅＲＡ
Ｍ）はＤＲＡＭとほぼ同じ動作速度を有しながらも消費
電力が低い利点を有し、また、ＥＥＰＲＯＭ又はフラッ
シュメモリなどのように、電源が遮断されてもデータが
維持される非揮発性メモリである。したがって、最近、
ＤＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ及びその他
の半導体を代替し得るメモリとしての認識が拡散され
て、世界の有数の企業及び研究所などで研究開発が活発
に進行されている。
Ｍ）はＤＲＡＭとほぼ同じ動作速度を有しながらも消費
電力が低い利点を有し、また、ＥＥＰＲＯＭ又はフラッ
シュメモリなどのように、電源が遮断されてもデータが
維持される非揮発性メモリである。したがって、最近、
ＤＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ及びその他
の半導体を代替し得るメモリとしての認識が拡散され
て、世界の有数の企業及び研究所などで研究開発が活発
に進行されている。
【０００４】一方、前述したような強誘電体メモリは、
一定電圧を印加して分極させてからは、電源を遮断して
も、分極がそのまま維持される自発分極の特性を有する
ＰＺＴ（Pb(Zr,Ti)O3）、ＳＢＴ（SrBi2Ta2O9）などの
強誘電体膜を用いるキャパシターを使用する強誘電体メ
モリで、このような強誘電体メモリは図１に示すような
強誘電体のヒステリシス特性を用いる。図１に示すよう
に、強誘電体は、初期状態で電圧（Ｖ）を＋方向に増加
させると、分極されて、最大上位電圧で分極値がＱmax
となり、電圧を遮断すると、強誘電体の残留分極はＱr
となり、このときをデータ“１”とする。一方、電圧を
−方向に減少させると、強誘電体は反対方向に分極され
て、最大下位電圧でＱmi nとなり、電圧を遮断すると、
強誘電体の残留分極は−Ｑrとなり、このときをデータ
“０”とする。ここで、電圧の＋方向と−方向はキャパ
シターの上部電極と下部電極間の相対的な値で、＋方向
は上部電極が下部電極に比べて相対的に高い電位を有す
ることを意味し、−方向は上部電極が下部電極に比べて
相対的に低い電位を有することを意味する。
一定電圧を印加して分極させてからは、電源を遮断して
も、分極がそのまま維持される自発分極の特性を有する
ＰＺＴ（Pb(Zr,Ti)O3）、ＳＢＴ（SrBi2Ta2O9）などの
強誘電体膜を用いるキャパシターを使用する強誘電体メ
モリで、このような強誘電体メモリは図１に示すような
強誘電体のヒステリシス特性を用いる。図１に示すよう
に、強誘電体は、初期状態で電圧（Ｖ）を＋方向に増加
させると、分極されて、最大上位電圧で分極値がＱmax
となり、電圧を遮断すると、強誘電体の残留分極はＱr
となり、このときをデータ“１”とする。一方、電圧を
−方向に減少させると、強誘電体は反対方向に分極され
て、最大下位電圧でＱmi nとなり、電圧を遮断すると、
強誘電体の残留分極は−Ｑrとなり、このときをデータ
“０”とする。ここで、電圧の＋方向と−方向はキャパ
シターの上部電極と下部電極間の相対的な値で、＋方向
は上部電極が下部電極に比べて相対的に高い電位を有す
ることを意味し、−方向は上部電極が下部電極に比べて
相対的に低い電位を有することを意味する。
【０００５】より具体的には、従来、強誘電体メモリの
等価回路図を示す図１３において、単位セル（ＵＣ）に
データ“１”を貯蔵するためには、電荷伝送トランジス
タを“オン”状態にし、プレート電極に比べ、ビットラ
インに上位電位を印加して強誘電体を自発分極させた
後、電荷伝送トランジスタを“オフ”にし、単位セル
（ＵＣ）にデータ“０”を貯蔵するためには、電荷伝送
トランジスタを“オン”状態にし、プレート電極に比
べ、ビットラインに下位電位を印加して強誘電体を自発
分極させた後、電荷伝送トランジスタを“オフ”にする
とよい。
等価回路図を示す図１３において、単位セル（ＵＣ）に
データ“１”を貯蔵するためには、電荷伝送トランジス
タを“オン”状態にし、プレート電極に比べ、ビットラ
インに上位電位を印加して強誘電体を自発分極させた
後、電荷伝送トランジスタを“オフ”にし、単位セル
（ＵＣ）にデータ“０”を貯蔵するためには、電荷伝送
トランジスタを“オン”状態にし、プレート電極に比
べ、ビットラインに下位電位を印加して強誘電体を自発
分極させた後、電荷伝送トランジスタを“オフ”にする
とよい。
【０００６】また、メモリからデータを判読する場合に
は、プレート電極に比べ、ビットラインの電位を上位電
位にした状態で、電荷伝送トランジスタを“オン”状態
にすると、キャパシターに貯蔵されたデータが“１”で
あるとき、ビットラインに電荷量ｄＱ１が出、キャパシ
ターに貯蔵されたデータが“０”であるとき、ビットラ
インに電荷量ｄＱ０が出る。すなわち、キャパシターに
貯蔵されたデータによって、ビットラインに流出される
電荷量が異なるため、ビットラインの電位が異なること
になる。
は、プレート電極に比べ、ビットラインの電位を上位電
位にした状態で、電荷伝送トランジスタを“オン”状態
にすると、キャパシターに貯蔵されたデータが“１”で
あるとき、ビットラインに電荷量ｄＱ１が出、キャパシ
ターに貯蔵されたデータが“０”であるとき、ビットラ
インに電荷量ｄＱ０が出る。すなわち、キャパシターに
貯蔵されたデータによって、ビットラインに流出される
電荷量が異なるため、ビットラインの電位が異なること
になる。
【０００７】すなわち、データが“１”である場合、ビ
ットラインの電位は、ビットラインの電荷容量をＣｂと
し、単位セルの電荷容量をＣｓとすると、Ｖ１＝ｄＱ１
／（Ｃｂ＋Ｃｓ）となり、データが“０”である場合、
ビットラインの電位は、Ｖ０＝ｄＱ０／（Ｃｂ＋Ｃｓ）
となる。したがって、図示を省略したメモリの出力端で
は、これら各出力値を基準電位と比較することにより、
出力データを判定（１又は０）する。
ットラインの電位は、ビットラインの電荷容量をＣｂと
し、単位セルの電荷容量をＣｓとすると、Ｖ１＝ｄＱ１
／（Ｃｂ＋Ｃｓ）となり、データが“０”である場合、
ビットラインの電位は、Ｖ０＝ｄＱ０／（Ｃｂ＋Ｃｓ）
となる。したがって、図示を省略したメモリの出力端で
は、これら各出力値を基準電位と比較することにより、
出力データを判定（１又は０）する。
【０００８】図１３はそれぞれ一つのトランジスタ／キ
ャパシター（１Ｔ／１Ｃ）構造を有する従来の強誘電体
メモリの一部を示す等価回路図である。同図に示すよう
に、強誘電体メモリはＭ×Ｎ個の単位セルからなり、各
単位セル（ＵＣ）は一つのトランジスタ（電荷伝送トラ
ンジスタ）と一つのキャパシター（つまり、１Ｔ／１
Ｃ）とから構成され、各トランジスタのゲートは対応す
るワードライン（ＷＬ０、ＷＬ１、又はＷＬ２）に連結
され、各ドレン（又はソース）は対応するビットライン
（ＢＬ０又はＢＬ１）に連結され、各ソース（又はドレ
ン）は各キャパシターの一端に連結され、各キャパシタ
ーの他端は対応するプレート電極ライン（ＰＬ０、ＰＬ
１又はＰＬ２）に連結される。ここで、各ビットライン
（ＢＬ０又はＢＬ１）の一端は比較器（Ｃ０又はＣ１）
の一側入力に連結される。
ャパシター（１Ｔ／１Ｃ）構造を有する従来の強誘電体
メモリの一部を示す等価回路図である。同図に示すよう
に、強誘電体メモリはＭ×Ｎ個の単位セルからなり、各
単位セル（ＵＣ）は一つのトランジスタ（電荷伝送トラ
ンジスタ）と一つのキャパシター（つまり、１Ｔ／１
Ｃ）とから構成され、各トランジスタのゲートは対応す
るワードライン（ＷＬ０、ＷＬ１、又はＷＬ２）に連結
され、各ドレン（又はソース）は対応するビットライン
（ＢＬ０又はＢＬ１）に連結され、各ソース（又はドレ
ン）は各キャパシターの一端に連結され、各キャパシタ
ーの他端は対応するプレート電極ライン（ＰＬ０、ＰＬ
１又はＰＬ２）に連結される。ここで、各ビットライン
（ＢＬ０又はＢＬ１）の一端は比較器（Ｃ０又はＣ１）
の一側入力に連結される。
【０００９】また、従来、強誘電体メモリは基準電圧発
生回路を備え、基準電圧発生回路は二つのスイッチング
トランジスタ（ＳＴ０、ＳＴ１）と二つのダミーセル
（ＤＣ０、ＤＣ１）を含み、各ダミーセルは一つのトラ
ンジスタ（電荷伝送トランジスタ）と一つのキャパシタ
ーから構成される。ここで、ダミーセル内の各トランジ
スタのドレン（又はソース）は各ダミービットライン
（ＤＢＬ、／ＤＢＬ）にそれぞれ対応して連結されて、
各スイッチングトランジスタ（ＳＴ０、ＳＴ１）を経由
する出力に共通で連結され、このような二つのスイッチ
ングトランジスタ（ＳＴ０、ＳＴ１）の出力は各比較器
（Ｃ０、Ｃ１）の他側入力に連結される。
生回路を備え、基準電圧発生回路は二つのスイッチング
トランジスタ（ＳＴ０、ＳＴ１）と二つのダミーセル
（ＤＣ０、ＤＣ１）を含み、各ダミーセルは一つのトラ
ンジスタ（電荷伝送トランジスタ）と一つのキャパシタ
ーから構成される。ここで、ダミーセル内の各トランジ
スタのドレン（又はソース）は各ダミービットライン
（ＤＢＬ、／ＤＢＬ）にそれぞれ対応して連結されて、
各スイッチングトランジスタ（ＳＴ０、ＳＴ１）を経由
する出力に共通で連結され、このような二つのスイッチ
ングトランジスタ（ＳＴ０、ＳＴ１）の出力は各比較器
（Ｃ０、Ｃ１）の他側入力に連結される。
【００１０】すなわち、各比較器は、一側入力にビット
ラインが連結され、他側入力にダミービットラインの共
通出力が連結される。したがって、各比較器では、ビッ
トラインを通じて提供される任意の単位セルでの電圧と
二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）の
共通出力から提供される基準電圧との比較により、任意
の単位セルでの出力データを判定（０又は１）する。
ラインが連結され、他側入力にダミービットラインの共
通出力が連結される。したがって、各比較器では、ビッ
トラインを通じて提供される任意の単位セルでの電圧と
二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）の
共通出力から提供される基準電圧との比較により、任意
の単位セルでの出力データを判定（０又は１）する。
【００１１】一方、前述したような構造を有する強誘電
体メモリに使用される強誘電体膜は、一般のキャパシタ
ーに比べて疲労劣化耐性が弱いため、１０15の繰り返し
記録回数を有する一般のキャパシターに比べ、その繰り
返し記録回数が１０12と小さい。この際に、基準電位を
発生するダミーセル（ＤＣ０、ＤＣ１）の場合、それぞ
れの単位セルにデータを書き込むか読み出す都度、ダミ
ーセルが使用されるため、実際に、データが貯蔵される
単位セルより遥かに多い回数を使用することになるの
で、ダミーセルは単位セルに比べ、より早く劣化する。
すなわち、一つのメモリブロック内のビットラインに２
５６個の単位セルが連結され、一つのワードラインに１
０２４個の単位セルが連結されている２５６Ｋ個の単位
セルの場合、それぞれの単位セルが一度だけ書き込むか
読み出すとき、ダミーセルは２５６Ｋ回の書き込み及び
読み出しをすることになる。したがって、半導体メモリ
における実際の繰り返し使用回数は、単位セルでなくダ
ミーセルにより決定される。このような理由で、強誘電
体メモリの実際の繰り返し使用回数は理論値である１０
12でなくて１０7となる。すなわち、１Ｔ／１Ｃ構造を
有する従来の強誘電体メモリの場合、半導体メモリの実
際繰り返し使用回数が理論的な繰り返し使用回数より遥
かに小さくなるという問題がある。
体メモリに使用される強誘電体膜は、一般のキャパシタ
ーに比べて疲労劣化耐性が弱いため、１０15の繰り返し
記録回数を有する一般のキャパシターに比べ、その繰り
返し記録回数が１０12と小さい。この際に、基準電位を
発生するダミーセル（ＤＣ０、ＤＣ１）の場合、それぞ
れの単位セルにデータを書き込むか読み出す都度、ダミ
ーセルが使用されるため、実際に、データが貯蔵される
単位セルより遥かに多い回数を使用することになるの
で、ダミーセルは単位セルに比べ、より早く劣化する。
すなわち、一つのメモリブロック内のビットラインに２
５６個の単位セルが連結され、一つのワードラインに１
０２４個の単位セルが連結されている２５６Ｋ個の単位
セルの場合、それぞれの単位セルが一度だけ書き込むか
読み出すとき、ダミーセルは２５６Ｋ回の書き込み及び
読み出しをすることになる。したがって、半導体メモリ
における実際の繰り返し使用回数は、単位セルでなくダ
ミーセルにより決定される。このような理由で、強誘電
体メモリの実際の繰り返し使用回数は理論値である１０
12でなくて１０7となる。すなわち、１Ｔ／１Ｃ構造を
有する従来の強誘電体メモリの場合、半導体メモリの実
際繰り返し使用回数が理論的な繰り返し使用回数より遥
かに小さくなるという問題がある。
【００１２】図１４はそれぞれ二つのトランジスタ／キ
ャパシター（２Ｔ／２Ｃ）構造を有する従来の強誘電体
メモリの一部を示す等価回路図である。同図に示すよう
に、図１３に示した従来の強誘電体メモリのように、基
準電圧発生回路を別に備えるものとは異なり、一つの単
位セル（ＵＣ）を二つのトランジスタ（電化伝送トラン
ジスタ）と二つのキャパシターとから構成することによ
り、データ判定時、それぞれの単位セル（ＵＣ）でビッ
トラインと比較される基準電圧が発生するように構成し
た点が異なる。
ャパシター（２Ｔ／２Ｃ）構造を有する従来の強誘電体
メモリの一部を示す等価回路図である。同図に示すよう
に、図１３に示した従来の強誘電体メモリのように、基
準電圧発生回路を別に備えるものとは異なり、一つの単
位セル（ＵＣ）を二つのトランジスタ（電化伝送トラン
ジスタ）と二つのキャパシターとから構成することによ
り、データ判定時、それぞれの単位セル（ＵＣ）でビッ
トラインと比較される基準電圧が発生するように構成し
た点が異なる。
【００１３】したがって、２Ｔ／２Ｃ構造を有する従来
の強誘電体メモリは、それぞれの単位セル（隣接するビ
ットライン）でビットラインと比較される基準電圧を発
生するため、前述した１Ｔ／１Ｃ構造の強誘電体メモリ
での問題、ダミーセルの頻繁な使用により全体半導体メ
モリの繰り返し使用回数が低下する問題を解決すること
ができる。しかし、前述した２Ｔ／２Ｃ構造の強誘電体
メモリは、各単位セルごとに二つの電荷伝送トランジス
タを形成しなければならないため、各単位セルの大きさ
が大きくなって、高集積化を実現し得ないという更に他
の致命的な欠点を有する。
の強誘電体メモリは、それぞれの単位セル（隣接するビ
ットライン）でビットラインと比較される基準電圧を発
生するため、前述した１Ｔ／１Ｃ構造の強誘電体メモリ
での問題、ダミーセルの頻繁な使用により全体半導体メ
モリの繰り返し使用回数が低下する問題を解決すること
ができる。しかし、前述した２Ｔ／２Ｃ構造の強誘電体
メモリは、各単位セルごとに二つの電荷伝送トランジス
タを形成しなければならないため、各単位セルの大きさ
が大きくなって、高集積化を実現し得ないという更に他
の致命的な欠点を有する。
【００１４】
【発明が解決しようとする課題】本発明は、基準電圧を
発生するダミーセルの使用頻度を単位セルの使用頻度に
対応させることにより、全体強誘電体メモリの繰り返し
使用回数が低下することを防止し得る強誘電体メモリを
提供することにその目的がある。本発明の他の目的は、
強誘電体メモリの繰り返し使用回数が低下することを防
止するとともに高集積化を容易に実現し得る強誘電体メ
モリを提供することにある。本発明の更に他の目的は、
強誘電体メモリの高集積化を実現するとともにキャパシ
ターの容量増加を図り得る強誘電体メモリを提供するこ
とにある。
発生するダミーセルの使用頻度を単位セルの使用頻度に
対応させることにより、全体強誘電体メモリの繰り返し
使用回数が低下することを防止し得る強誘電体メモリを
提供することにその目的がある。本発明の他の目的は、
強誘電体メモリの繰り返し使用回数が低下することを防
止するとともに高集積化を容易に実現し得る強誘電体メ
モリを提供することにある。本発明の更に他の目的は、
強誘電体メモリの高集積化を実現するとともにキャパシ
ターの容量増加を図り得る強誘電体メモリを提供するこ
とにある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
の一形態による本発明は、一側方向に伸張される多数本
のビットライン、及び前記各ビットラインに垂直な同一
方向に伸張される多数本のワードラインを有し、Ｍ×Ｎ
の配列で前記各ラインに接続され、それぞれ一つのトラ
ンジスタとキャパシターとからなった多数の単位セルか
らなる強誘電体メモリにおいて、前記各ビットラインに
隔行で又は隔列で交互に配置される方式でそれぞれ直列
に連結される多数の単位セルからなる多数の単位セルグ
ループと、前記各ビットラインの任意の位置にそれぞれ
連結され、それぞれ一つのトランジスタとキャパシター
からなった多数のダミーセルを含むダミーセルグループ
と、外部からの制御信号に応じて、前記各ダミーセルと
対応する各ビットライン内の単位セル間の連結をスイッ
チングする多数のトランジスタからなった第１スイッチ
ングトランジスタグループと、データの読み出し時、外
部から提供される制御信号に応じて、前記各ダミーセル
に貯蔵された情報をそれぞれ除去する多数のスイッチン
グトランジスタからなった第２スイッチングトランジス
タグループと、を含み、前記多数の各ダミーセルのキャ
パシター誘電体膜は自発分極特性を有さず、前記誘電体
メモリは、前記多数本のビットラインから選択された何
れか１つのビットライン内の任意の単位セルからデータ
が読み出されるとき、前記選択されたビットラインに逆
ビットラインに連結されたダミーセルから提供される一
定電圧を、データ判定のための基準電圧として提供する
ことを特徴とする強誘電体メモリを提供する。
の一形態による本発明は、一側方向に伸張される多数本
のビットライン、及び前記各ビットラインに垂直な同一
方向に伸張される多数本のワードラインを有し、Ｍ×Ｎ
の配列で前記各ラインに接続され、それぞれ一つのトラ
ンジスタとキャパシターとからなった多数の単位セルか
らなる強誘電体メモリにおいて、前記各ビットラインに
隔行で又は隔列で交互に配置される方式でそれぞれ直列
に連結される多数の単位セルからなる多数の単位セルグ
ループと、前記各ビットラインの任意の位置にそれぞれ
連結され、それぞれ一つのトランジスタとキャパシター
からなった多数のダミーセルを含むダミーセルグループ
と、外部からの制御信号に応じて、前記各ダミーセルと
対応する各ビットライン内の単位セル間の連結をスイッ
チングする多数のトランジスタからなった第１スイッチ
ングトランジスタグループと、データの読み出し時、外
部から提供される制御信号に応じて、前記各ダミーセル
に貯蔵された情報をそれぞれ除去する多数のスイッチン
グトランジスタからなった第２スイッチングトランジス
タグループと、を含み、前記多数の各ダミーセルのキャ
パシター誘電体膜は自発分極特性を有さず、前記誘電体
メモリは、前記多数本のビットラインから選択された何
れか１つのビットライン内の任意の単位セルからデータ
が読み出されるとき、前記選択されたビットラインに逆
ビットラインに連結されたダミーセルから提供される一
定電圧を、データ判定のための基準電圧として提供する
ことを特徴とする強誘電体メモリを提供する。
【００１６】前記目的を達成するための他の形態による
本発明は、一側方向に伸張される多数本のビットライ
ン、及び前記各ビットラインに垂直な同一方向に伸張さ
れる多数本のワードラインを有し、Ｍ×Ｎの配列で前記
各ラインに接続され、それぞれ一つのトランジスタとキ
ャパシターとからなった多数の単位セルからなる強誘電
体メモリにおいて、前記各ビットラインに隔行で又は隔
列で交互に配置される方式でそれぞれ直列に連結される
多数の単位セルからなる多数の単位セルグループと、前
記２ビットラインずつをビットライン対に形成し、形成
されたビットライン対の何れか１つのビットライン内の
任意の位置にそれぞれ連結され、それぞれ一つのトラン
ジスタとキャパシタからなった多数のダミーセルを含む
ダミーセルグループと、外部からの制御信号に応じて、
前記各ダミーセルと対応する各ビットライン内の単位セ
ル間の連結をスイッチングする多数のスイッチングトラ
ンジスタからなった第１スイッチングトランジスタグル
ープと、外部からの制御信号に応じて、ダミーセルが連
結されたビットラインと対をなす他のビットラインを接
続させる前記ダミーセルの数に相応する数のスイッチン
グトランジスタからなった第２スイッチングトランジス
タグループと、データの読み出し時、外部から提供され
る制御信号に応じて、前記各ダミーセルに貯蔵された情
報をそれぞれ除去する多数のスイッチングトランジスタ
からなった第３スイッチングトランジスタグループと、
を含み、前記多数の各ダミーセルのキャパシター誘電体
膜は自発分極特性を有さず、前記誘電体メモリは、前記
多数本のビットラインから選択された何れか１つのビッ
トライン内の任意の単位セルからデータが読み出される
とき、前記選択されたビットライン対に連結されたダミ
ーセルから提供される一定電圧を、データ判定のための
基準電圧として提供することを特徴とする強誘電体メモ
リを提供する。
本発明は、一側方向に伸張される多数本のビットライ
ン、及び前記各ビットラインに垂直な同一方向に伸張さ
れる多数本のワードラインを有し、Ｍ×Ｎの配列で前記
各ラインに接続され、それぞれ一つのトランジスタとキ
ャパシターとからなった多数の単位セルからなる強誘電
体メモリにおいて、前記各ビットラインに隔行で又は隔
列で交互に配置される方式でそれぞれ直列に連結される
多数の単位セルからなる多数の単位セルグループと、前
記２ビットラインずつをビットライン対に形成し、形成
されたビットライン対の何れか１つのビットライン内の
任意の位置にそれぞれ連結され、それぞれ一つのトラン
ジスタとキャパシタからなった多数のダミーセルを含む
ダミーセルグループと、外部からの制御信号に応じて、
前記各ダミーセルと対応する各ビットライン内の単位セ
ル間の連結をスイッチングする多数のスイッチングトラ
ンジスタからなった第１スイッチングトランジスタグル
ープと、外部からの制御信号に応じて、ダミーセルが連
結されたビットラインと対をなす他のビットラインを接
続させる前記ダミーセルの数に相応する数のスイッチン
グトランジスタからなった第２スイッチングトランジス
タグループと、データの読み出し時、外部から提供され
る制御信号に応じて、前記各ダミーセルに貯蔵された情
報をそれぞれ除去する多数のスイッチングトランジスタ
からなった第３スイッチングトランジスタグループと、
を含み、前記多数の各ダミーセルのキャパシター誘電体
膜は自発分極特性を有さず、前記誘電体メモリは、前記
多数本のビットラインから選択された何れか１つのビッ
トライン内の任意の単位セルからデータが読み出される
とき、前記選択されたビットライン対に連結されたダミ
ーセルから提供される一定電圧を、データ判定のための
基準電圧として提供することを特徴とする強誘電体メモ
リを提供する。
【００１７】前記目的を達成するための更に他の形態に
よる本発明は、一側方向に伸張される多数本のビットラ
イン、及び前記各ビットラインに垂直な同一方向に伸張
される多数本のワードラインを有し、Ｍ×Ｎの配列で前
記各ラインに接続され、それぞれ一つのトランジスタと
キャパシターとからなった多数の単位セルからなる強誘
電体メモリにおいて、前記各ビットラインに隔行で又は
隔列で交互に配置される方式でそれぞれ直列に連結され
る多数の単位セルからなる多数の単位セルグループと、
前記多数のビットラインをＮ個のビットライングループ
にそれぞれ分割し、分割された各ビットライングループ
内の何れか１つのビットラインの任意の位置に連結さ
れ、それぞれ一つのトランジスタとキャパシターからな
った多数のダミーセルを含むダミーセルグループと、外
部からの制御信号に応じて、一つのダミーセルと対応す
るビットライングループ内の単位セル間の連結をスイッ
チングする多数のスイッチングトランジスタからなった
第１スイッチングトランジスタグループと、前記ビット
ライングループのなかで、前記ダミーセルが連結された
ビットラインとその他のビットライン間をそれぞれ連結
する多数のスイッチングトランジスタからなった第２ス
イッチングトランジスタグループと、データの読み出し
時、外部から提供される制御信号に応じて、前記ダミー
セルに貯蔵された情報をそれぞれ除去する一つのスイッ
チングトランジスタからなった第３スイッチングトラン
ジスタグループと、を含み、前記多数の各ダミーセルの
キャパシター誘電体膜は自発分極特性を有さず、前記誘
電体メモリは、前記多数本のビットラインから選択され
た何れか１つのビットライン内の任意の単位セルからデ
ータが読み出されるとき、前記選択されたビットライン
対に隣接する逆ビットラインから提供される一定電圧
を、データ判定のための基準電圧として提供することを
特徴とする強誘電体メモリを提供する。
よる本発明は、一側方向に伸張される多数本のビットラ
イン、及び前記各ビットラインに垂直な同一方向に伸張
される多数本のワードラインを有し、Ｍ×Ｎの配列で前
記各ラインに接続され、それぞれ一つのトランジスタと
キャパシターとからなった多数の単位セルからなる強誘
電体メモリにおいて、前記各ビットラインに隔行で又は
隔列で交互に配置される方式でそれぞれ直列に連結され
る多数の単位セルからなる多数の単位セルグループと、
前記多数のビットラインをＮ個のビットライングループ
にそれぞれ分割し、分割された各ビットライングループ
内の何れか１つのビットラインの任意の位置に連結さ
れ、それぞれ一つのトランジスタとキャパシターからな
った多数のダミーセルを含むダミーセルグループと、外
部からの制御信号に応じて、一つのダミーセルと対応す
るビットライングループ内の単位セル間の連結をスイッ
チングする多数のスイッチングトランジスタからなった
第１スイッチングトランジスタグループと、前記ビット
ライングループのなかで、前記ダミーセルが連結された
ビットラインとその他のビットライン間をそれぞれ連結
する多数のスイッチングトランジスタからなった第２ス
イッチングトランジスタグループと、データの読み出し
時、外部から提供される制御信号に応じて、前記ダミー
セルに貯蔵された情報をそれぞれ除去する一つのスイッ
チングトランジスタからなった第３スイッチングトラン
ジスタグループと、を含み、前記多数の各ダミーセルの
キャパシター誘電体膜は自発分極特性を有さず、前記誘
電体メモリは、前記多数本のビットラインから選択され
た何れか１つのビットライン内の任意の単位セルからデ
ータが読み出されるとき、前記選択されたビットライン
対に隣接する逆ビットラインから提供される一定電圧
を、データ判定のための基準電圧として提供することを
特徴とする強誘電体メモリを提供する。
【００１８】前記目的を達成するための更に他の形態に
よる本発明は、一側方向に伸張される多数本のビットラ
イン、及び前記各ビットラインに垂直な同一方向に伸張
される多数本のワードラインを有し、Ｍ×Ｎの配列で前
記各ラインに接続され、それぞれ一つのトランジスタと
キャパシターとからなった多数の単位セルからなる強誘
電体メモリにおいて、前記各ビットラインに隔行で又は
隔列で交互に配置される方式でそれぞれ直列に連結され
る多数の単位セルからなる多数の単位セルグループと、
前記各ビットラインの任意の位置で隔行の第１及び第２
ダミーセル群に分割され、分割された各ダミーセル群が
第１及び第２ダミーワードラインにそれぞれ連結され、
前記各ダミーセルがそれぞれ一つのトランジスタとキャ
パシターからなったダミーセルグループと、データの読
み出し時、外部から提供される制御信号に応じて、前記
各ダミーセルに貯蔵された情報をそれぞれ除去する多数
のスイッチングトランジスタからなったスイッチングト
ランジスタグループと、を含み、前記多数の各ダミーセ
ルのキャパシター誘電体膜は自発分極特性を有さず、前
記誘電体メモリは、前記多数本のビットラインから選択
された何れか１つのビットライン内の任意の単位セルか
らデータが読み出されるとき、前記選択されたビットラ
インに隣接する逆ビットラインに連結されたダミーセル
から提供される一定電圧を、データ判定のための基準電
圧として提供することを特徴とする強誘電体メモリを提
供する。
よる本発明は、一側方向に伸張される多数本のビットラ
イン、及び前記各ビットラインに垂直な同一方向に伸張
される多数本のワードラインを有し、Ｍ×Ｎの配列で前
記各ラインに接続され、それぞれ一つのトランジスタと
キャパシターとからなった多数の単位セルからなる強誘
電体メモリにおいて、前記各ビットラインに隔行で又は
隔列で交互に配置される方式でそれぞれ直列に連結され
る多数の単位セルからなる多数の単位セルグループと、
前記各ビットラインの任意の位置で隔行の第１及び第２
ダミーセル群に分割され、分割された各ダミーセル群が
第１及び第２ダミーワードラインにそれぞれ連結され、
前記各ダミーセルがそれぞれ一つのトランジスタとキャ
パシターからなったダミーセルグループと、データの読
み出し時、外部から提供される制御信号に応じて、前記
各ダミーセルに貯蔵された情報をそれぞれ除去する多数
のスイッチングトランジスタからなったスイッチングト
ランジスタグループと、を含み、前記多数の各ダミーセ
ルのキャパシター誘電体膜は自発分極特性を有さず、前
記誘電体メモリは、前記多数本のビットラインから選択
された何れか１つのビットライン内の任意の単位セルか
らデータが読み出されるとき、前記選択されたビットラ
インに隣接する逆ビットラインに連結されたダミーセル
から提供される一定電圧を、データ判定のための基準電
圧として提供することを特徴とする強誘電体メモリを提
供する。
【００１９】前記目的を達成するための更に他の形態に
よる本発明は、一側方向に伸張される多数本のビットラ
イン、及び前記各ビットラインに垂直な同一方向に伸張
される多数本のワードラインを有し、Ｍ×Ｎの配列で前
記各ラインに接続され、それぞれ一つのトランジスタと
キャパシターとからなった多数の単位セルからなる強誘
電体メモリにおいて、前記各ビットラインに直列に連結
され、各ゲートが共通の列間隔で提供される各ワードラ
インに連結される多数の単位セルからなった多数の単位
セルグループと、ダミービットライン及びダミービット
ラインを通じて連結され、データの読み出し時に選択さ
れたビットラインに、データ判定用基準電圧を提供する
ための一つのトランジスタとキャパシターとからなった
ダミーセルと、データの読み出し時、外部から提供され
る制御信号に応じて、前記ダミーセルに貯蔵された情報
を除去するスイッチングトランジスタと、を含み、前記
ダミーセルのキャパシター誘電体膜は自発分極特性を有
さず、前記誘電体メモリは、前記多数本のビットライン
から選択された何れか１つのビットライン内の任意の単
位セルからデータが読み出されるとき、前記ダミービッ
トラインに連結されたダミーセルからの一定電圧を、前
記基準電圧として提供することを特徴とする強誘電体メ
モリを提供する。
よる本発明は、一側方向に伸張される多数本のビットラ
イン、及び前記各ビットラインに垂直な同一方向に伸張
される多数本のワードラインを有し、Ｍ×Ｎの配列で前
記各ラインに接続され、それぞれ一つのトランジスタと
キャパシターとからなった多数の単位セルからなる強誘
電体メモリにおいて、前記各ビットラインに直列に連結
され、各ゲートが共通の列間隔で提供される各ワードラ
インに連結される多数の単位セルからなった多数の単位
セルグループと、ダミービットライン及びダミービット
ラインを通じて連結され、データの読み出し時に選択さ
れたビットラインに、データ判定用基準電圧を提供する
ための一つのトランジスタとキャパシターとからなった
ダミーセルと、データの読み出し時、外部から提供され
る制御信号に応じて、前記ダミーセルに貯蔵された情報
を除去するスイッチングトランジスタと、を含み、前記
ダミーセルのキャパシター誘電体膜は自発分極特性を有
さず、前記誘電体メモリは、前記多数本のビットライン
から選択された何れか１つのビットライン内の任意の単
位セルからデータが読み出されるとき、前記ダミービッ
トラインに連結されたダミーセルからの一定電圧を、前
記基準電圧として提供することを特徴とする強誘電体メ
モリを提供する。
【００２０】一方、前記それぞれの形態において、多数
の単位セルのなかで、同一のワードラインに連結された
単位セルは同一のプレート電極ラインに連結される形態
にすることもでき、また、多数の単位セルの各プレート
電極は、既設定された一定電圧が印加される一つのプレ
ート電極を通じて共通で連結される形態にすることもで
きる。
の単位セルのなかで、同一のワードラインに連結された
単位セルは同一のプレート電極ラインに連結される形態
にすることもでき、また、多数の単位セルの各プレート
電極は、既設定された一定電圧が印加される一つのプレ
ート電極を通じて共通で連結される形態にすることもで
きる。
【００２１】
【発明の実施の形態】まず、本発明の核心技術的要旨
は、Ｍ×Ｎ個の単位セルからなった強誘電体メモリにお
いて、各単位セルを一つのトランジスタ及び一つのキャ
パシターから形成し、データ判定時に使用される基準電
圧を発生するダミーセルを各ビットライン単位で形成
し、各ダミーセルに対応するスイッチングトランジスタ
をそれぞれ形成するか又は別のダミービットラインにダ
ミーセルを形成し、各ダミーセルに対応するスイッチン
グトランジスタのオン／オフ制御により単位セルからデ
ータを読み出すときにだけ、対応するダミーセルを使用
するようにする技術的手段を採用することにより、基準
電圧を発生するダミーセルの使用頻度を最大限抑制し
て、強誘電体メモリの繰り返し使用回数が低下すること
を防止するとともにメモリの高集積化を実現するという
もので、このような技術的手段により本発明が目的とす
るところを易しく達成することができる。
は、Ｍ×Ｎ個の単位セルからなった強誘電体メモリにお
いて、各単位セルを一つのトランジスタ及び一つのキャ
パシターから形成し、データ判定時に使用される基準電
圧を発生するダミーセルを各ビットライン単位で形成
し、各ダミーセルに対応するスイッチングトランジスタ
をそれぞれ形成するか又は別のダミービットラインにダ
ミーセルを形成し、各ダミーセルに対応するスイッチン
グトランジスタのオン／オフ制御により単位セルからデ
ータを読み出すときにだけ、対応するダミーセルを使用
するようにする技術的手段を採用することにより、基準
電圧を発生するダミーセルの使用頻度を最大限抑制し
て、強誘電体メモリの繰り返し使用回数が低下すること
を防止するとともにメモリの高集積化を実現するという
もので、このような技術的手段により本発明が目的とす
るところを易しく達成することができる。
【００２２】また、本発明の他の実施例による強誘電体
メモリは、プレート電極ラインを列又は行単位に分離す
ることなく、一つのプレート電極をメモリセルに共通に
使用する技術的手段を採用することにより、与えられた
面積内でキャパシターの容量の増加を図るという他の目
的を実現することができる。
メモリは、プレート電極ラインを列又は行単位に分離す
ることなく、一つのプレート電極をメモリセルに共通に
使用する技術的手段を採用することにより、与えられた
面積内でキャパシターの容量の増加を図るという他の目
的を実現することができる。
【００２３】さらに、本発明の更に他の実施例による強
誘電体メモリは、ただ一つのダミーセルとスイッチング
トランジスタのみをダミービットラインに連結する構造
を採用することにより、強誘電体メモリの繰り返し使用
回数の低下を防止することはもちろんのこと、メモリの
高集積化を実現することができる。
誘電体メモリは、ただ一つのダミーセルとスイッチング
トランジスタのみをダミービットラインに連結する構造
を採用することにより、強誘電体メモリの繰り返し使用
回数の低下を防止することはもちろんのこと、メモリの
高集積化を実現することができる。
【００２４】一方、強誘電体メモリは、各単位セルに、
強誘電体膜を有するキャパシターを使用する反面、ダミ
ーセルには、自発分極特性を有する強誘電体膜に比べて
疲労劣化耐性がずっと強くて自発分極特性を有しない一
般の誘電体膜をキャパシターとして使用する。したがっ
て、本発明の強誘電体メモリはダミーセルの信頼性を更
に増進させることができる。
強誘電体膜を有するキャパシターを使用する反面、ダミ
ーセルには、自発分極特性を有する強誘電体膜に比べて
疲労劣化耐性がずっと強くて自発分極特性を有しない一
般の誘電体膜をキャパシターとして使用する。したがっ
て、本発明の強誘電体メモリはダミーセルの信頼性を更
に増進させることができる。
【００２５】また、本発明による強誘電体メモリは、ダ
ミーセルのキャパシター容量を、強誘電体が残留分極で
ある場合のキャパシター容量程度に設定することが好ま
しい。より詳しくは、読み出しが選択された単位セルの
データが“１”である場合、選択された単位セルが連結
されたビットライン電位変化量はｄＶ１＝ｄＱ１／（Ｃ
ｂ＋Ｃｓ）となり、読み出しが選択された単位セルのデ
ータが“０”である場合、ビットラインの電位変化量は
ｄＶ０＝ｄＱ０／（Ｃｂ＋Ｃｓ）となる。したがって、
ビットラインに対応する逆ビットラインに連結されたダ
ミーセルのキャパシターにより逆ビットラインの電位変
化量はおよそｄＶ１とｄＶ０との間であるＱｒ／（Ｃｂ
＋Ｃｓ）となる。
ミーセルのキャパシター容量を、強誘電体が残留分極で
ある場合のキャパシター容量程度に設定することが好ま
しい。より詳しくは、読み出しが選択された単位セルの
データが“１”である場合、選択された単位セルが連結
されたビットライン電位変化量はｄＶ１＝ｄＱ１／（Ｃ
ｂ＋Ｃｓ）となり、読み出しが選択された単位セルのデ
ータが“０”である場合、ビットラインの電位変化量は
ｄＶ０＝ｄＱ０／（Ｃｂ＋Ｃｓ）となる。したがって、
ビットラインに対応する逆ビットラインに連結されたダ
ミーセルのキャパシターにより逆ビットラインの電位変
化量はおよそｄＶ１とｄＶ０との間であるＱｒ／（Ｃｂ
＋Ｃｓ）となる。
【００２６】［第１実施例］図２は本発明の一実施例に
よる強誘電体メモリの一部を示す等価回路図である。同
図に示すように、本実施例による強誘電体メモリはＭ×
Ｎ個の単位セルが、例えば、チェス盤の黒文様又は白文
様のように隔行、隔列の構造に形成され、各ビットライ
ンには多数の単位セルが直列に連結され、互いに隣接す
るビットライン対は、１対のビットライン対で読み出し
が行われるとき、他のビットラインが基準電圧を提供す
る逆ビットラインとして相互交番に機能する。
よる強誘電体メモリの一部を示す等価回路図である。同
図に示すように、本実施例による強誘電体メモリはＭ×
Ｎ個の単位セルが、例えば、チェス盤の黒文様又は白文
様のように隔行、隔列の構造に形成され、各ビットライ
ンには多数の単位セルが直列に連結され、互いに隣接す
るビットライン対は、１対のビットライン対で読み出し
が行われるとき、他のビットラインが基準電圧を提供す
る逆ビットラインとして相互交番に機能する。
【００２７】また、本実施例による強誘電体メモリは、
行方向に伸張されて多数の単位セルに連結される多数本
のワードライン（ＷＬ０〜ＷＬ３）がビットライン（又
は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／Ｂ
Ｌ１）に交差する形態でマトリックス行列をなすことに
より、Ｍ×Ｎ個の単位セルを構成する。ここで、各単位
セルのプレート電極（ＰＬ）は共通で連結されて、常に
一定電圧が印加される。
行方向に伸張されて多数の単位セルに連結される多数本
のワードライン（ＷＬ０〜ＷＬ３）がビットライン（又
は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／Ｂ
Ｌ１）に交差する形態でマトリックス行列をなすことに
より、Ｍ×Ｎ個の単位セルを構成する。ここで、各単位
セルのプレート電極（ＰＬ）は共通で連結されて、常に
一定電圧が印加される。
【００２８】この際に、本実施例においては、各単位セ
ルがプレート電極を一つのプレート電極（ＰＬ）を介し
て共通で連結して一定電圧を印加するものと示したが、
本実施例が必ずしもこれに限定されるものではなく、各
単位セルに貯蔵されるデータによって、プレート電極に
上位電圧（Ｖｃｃ）又は下位電圧（０Ｖ）を印加し得る
ように、プレート電極ラインを列又は行単位に分離する
構造を採用することもできる。
ルがプレート電極を一つのプレート電極（ＰＬ）を介し
て共通で連結して一定電圧を印加するものと示したが、
本実施例が必ずしもこれに限定されるものではなく、各
単位セルに貯蔵されるデータによって、プレート電極に
上位電圧（Ｖｃｃ）又は下位電圧（０Ｖ）を印加し得る
ように、プレート電極ラインを列又は行単位に分離する
構造を採用することもできる。
【００２９】より詳細には、本実施例による強誘電体メ
モリは、各単位セル（ＵＣ）が一つのトランジスタ（電
荷伝送トランジスタ）と一つのキャパシターからなった
１Ｔ／１Ｃ構造を有し、多数の単位セルが連結される各
ビットライン（又は逆ビットライン）の一側（図２の右
側）には、一つのトランジスタ（電荷伝送トランジス
タ）とキャパシターからなったダミーセル（ＤＣ０、Ｄ
Ｃ０′、ＤＣ１又はＤＣ１′）がそれぞれ連結される。
モリは、各単位セル（ＵＣ）が一つのトランジスタ（電
荷伝送トランジスタ）と一つのキャパシターからなった
１Ｔ／１Ｃ構造を有し、多数の単位セルが連結される各
ビットライン（又は逆ビットライン）の一側（図２の右
側）には、一つのトランジスタ（電荷伝送トランジス
タ）とキャパシターからなったダミーセル（ＤＣ０、Ｄ
Ｃ０′、ＤＣ１又はＤＣ１′）がそれぞれ連結される。
【００３０】また、単位セル内の各トランジスタのゲー
トは対応する各ワードライン（ＷＬ０、ＷＬ１、ＷＬ
２、ＷＬ３）にそれぞれ連結され、各ドレン（又はソー
ス）は対応するビットライン（又は逆ビットライン）
（ＢＬ０、／ＢＬ０′、ＢＬ１、／ＢＬ１′）にそれぞ
れ連結され、各ソース（又はドレン）は各キャパシター
の一端に連結され、各キャパシターの他端は対応するプ
レート電極ライン（ＰＬ）に共通で連結される。
トは対応する各ワードライン（ＷＬ０、ＷＬ１、ＷＬ
２、ＷＬ３）にそれぞれ連結され、各ドレン（又はソー
ス）は対応するビットライン（又は逆ビットライン）
（ＢＬ０、／ＢＬ０′、ＢＬ１、／ＢＬ１′）にそれぞ
れ連結され、各ソース（又はドレン）は各キャパシター
の一端に連結され、各キャパシターの他端は対応するプ
レート電極ライン（ＰＬ）に共通で連結される。
【００３１】ここで、ダミーセル内の各トランジスタの
ゲートはダミーワードライン（ＤＷＬ）に共通で連結さ
れ、各ドレン（又はソース）はそれぞれのビットライン
（又は逆ビットライン）（ＢＬ０、ＢＬ０′、ＢＬ１、
ＢＬ１′）にそれぞれ連結され、各ソース（又はドレ
ン）は各キャパシターの一端に連結され、各キャパシタ
ーの他端は共通で連結される。
ゲートはダミーワードライン（ＤＷＬ）に共通で連結さ
れ、各ドレン（又はソース）はそれぞれのビットライン
（又は逆ビットライン）（ＢＬ０、ＢＬ０′、ＢＬ１、
ＢＬ１′）にそれぞれ連結され、各ソース（又はドレ
ン）は各キャパシターの一端に連結され、各キャパシタ
ーの他端は共通で連結される。
【００３２】ここで、ダミーセル内の各トランジスタの
ゲートはダミーワードライン（ＤＷＬ）に共通で連結さ
れ、各ドレン（又はソース）はそれぞれのビットライン
（又は逆ビットライン（ＢＬ０、ＢＬ０′、ＢＬ１、Ｂ
Ｌ１′）にそれぞれ連結され、各ソース（又はドレン）
は各キャパシターの一端に連結され、各キャパシターの
他端は供給で連結される。
ゲートはダミーワードライン（ＤＷＬ）に共通で連結さ
れ、各ドレン（又はソース）はそれぞれのビットライン
（又は逆ビットライン（ＢＬ０、ＢＬ０′、ＢＬ１、Ｂ
Ｌ１′）にそれぞれ連結され、各ソース（又はドレン）
は各キャパシターの一端に連結され、各キャパシターの
他端は供給で連結される。
【００３３】また、一連の単位セル（Ｃ００、Ｃ２０）
とこれらに対応するダミーセル（ＤＣ０）間のビットラ
イン（又は逆ビットライン）（ＢＬ０）、一連の単位セ
ル（Ｃ１０′、Ｃ３０′）とこれらに対応するダミーセ
ル（ＤＣ０′）間のビットライン（又は逆ビットライ
ン）（／ＢＬ０）、一連の単位セル（Ｃ０１、Ｃ２１）
とこれらに対応するダミーセル（ＤＣ１）間のビットラ
イン（又は逆ビットライン）（ＢＬ１）、一連の単位セ
ル（Ｃ１１′、Ｃ３１′）とこれらに対応するダミーセ
ル（ＤＣ１′）間のビットライン（又は逆ビットライ
ン）（／ＢＬ１）上にはスイッチングトランジスタ（Ｓ
Ｔ２、ＳＴ０、ＳＴ３、ＳＴ１）がそれぞれ備えられ
る。
とこれらに対応するダミーセル（ＤＣ０）間のビットラ
イン（又は逆ビットライン）（ＢＬ０）、一連の単位セ
ル（Ｃ１０′、Ｃ３０′）とこれらに対応するダミーセ
ル（ＤＣ０′）間のビットライン（又は逆ビットライ
ン）（／ＢＬ０）、一連の単位セル（Ｃ０１、Ｃ２１）
とこれらに対応するダミーセル（ＤＣ１）間のビットラ
イン（又は逆ビットライン）（ＢＬ１）、一連の単位セ
ル（Ｃ１１′、Ｃ３１′）とこれらに対応するダミーセ
ル（ＤＣ１′）間のビットライン（又は逆ビットライ
ン）（／ＢＬ１）上にはスイッチングトランジスタ（Ｓ
Ｔ２、ＳＴ０、ＳＴ３、ＳＴ１）がそれぞれ備えられ
る。
【００３４】ここで、二つのスイッチングトランジスタ
（ＳＴ０、ＳＴ１）のゲートは制御ライン（ＣＬ０）に
共通で連結され、二つのスイッチングトランジスタ（Ｓ
Ｔ２、ＳＴ３）のゲートは制御ライン（ＣＬ１）に共通
で連結され、このような各スイッチングトランジスタ
（ＳＴ０〜ＳＴ３）の各ゲートには、単位セルに対する
データの貯蔵又は読み出し時、外部からのスイッチング
制御信号がそれぞれ入力される。
（ＳＴ０、ＳＴ１）のゲートは制御ライン（ＣＬ０）に
共通で連結され、二つのスイッチングトランジスタ（Ｓ
Ｔ２、ＳＴ３）のゲートは制御ライン（ＣＬ１）に共通
で連結され、このような各スイッチングトランジスタ
（ＳＴ０〜ＳＴ３）の各ゲートには、単位セルに対する
データの貯蔵又は読み出し時、外部からのスイッチング
制御信号がそれぞれ入力される。
【００３５】一方、各ダミーセル（ＤＣ０、ＤＣ０′、
ＤＣ１、ＤＣ１′）内のトランジスタの各一側は対応す
る各スイッチングトランジスタ（ＳＴ４〜ＳＴ７）の出
力が連結され、これら各スイッチングトランジスタ（Ｓ
Ｔ４〜ＳＴ７）は、データの読み出し時、共通で連結さ
れた制御ライン（ＣＬＤ）を通じて提供されるスイッチ
ング制御信号に応じてオン／オフ制御されることによ
り、対応する各ダミーセルに貯蔵されたデータをクリア
させる。
ＤＣ１、ＤＣ１′）内のトランジスタの各一側は対応す
る各スイッチングトランジスタ（ＳＴ４〜ＳＴ７）の出
力が連結され、これら各スイッチングトランジスタ（Ｓ
Ｔ４〜ＳＴ７）は、データの読み出し時、共通で連結さ
れた制御ライン（ＣＬＤ）を通じて提供されるスイッチ
ング制御信号に応じてオン／オフ制御されることによ
り、対応する各ダミーセルに貯蔵されたデータをクリア
させる。
【００３６】したがって、前述したような構造を有する
本実施例の強誘電体メモリは、各単位セルが一つのトラ
ンジスタ及び一つのキャパシターから構成され、データ
判定時に使用される基準電圧を発生するダミーセルを隣
接ビットライン（又は逆ビットライン）に連結して形成
し、データ判定時、隣接した逆ビットラインで発生した
基準電圧とデータが読み出されるビットラインでの電圧
を比較器（Ｃ０又はＣ１）に提供して、その電圧を比較
することにより、読み出しデータを判定するようにする
回路構成を有し、各ビットライン（又は逆ビットライ
ン）に連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ
１、ＤＣ１′）は単位セルからデータを読み出す場合に
だけ使用される。
本実施例の強誘電体メモリは、各単位セルが一つのトラ
ンジスタ及び一つのキャパシターから構成され、データ
判定時に使用される基準電圧を発生するダミーセルを隣
接ビットライン（又は逆ビットライン）に連結して形成
し、データ判定時、隣接した逆ビットラインで発生した
基準電圧とデータが読み出されるビットラインでの電圧
を比較器（Ｃ０又はＣ１）に提供して、その電圧を比較
することにより、読み出しデータを判定するようにする
回路構成を有し、各ビットライン（又は逆ビットライ
ン）に連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ
１、ＤＣ１′）は単位セルからデータを読み出す場合に
だけ使用される。
【００３７】つぎに、前述したような構成を有する本実
施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵
されたデータを読み出す過程について説明する。本実施
例においては、説明の便宜と理解の増進のため、ビット
ラインに上位電圧を印加するとはプレート電極に比べて
印加電圧が高い場合を意味し、下位電圧を印加するとは
プレート電極に比べて印加電圧が低い場合を意味し、デ
ータの出力時、単位セルのデータが“１”又は“０”で
あるとき、当該ビットラインの電位変化量をそれぞれＶ
１又はＶ０であると仮定する。また、強誘電体メモリを
なす全ての単位セルでのデータ貯蔵及び読み出し過程が
実質的に同一であるので、ここでは、単位セル（Ｃ００
及びＣ１０′）でのデータ貯蔵及び読み出し過程につい
て一例として説明する。
施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵
されたデータを読み出す過程について説明する。本実施
例においては、説明の便宜と理解の増進のため、ビット
ラインに上位電圧を印加するとはプレート電極に比べて
印加電圧が高い場合を意味し、下位電圧を印加するとは
プレート電極に比べて印加電圧が低い場合を意味し、デ
ータの出力時、単位セルのデータが“１”又は“０”で
あるとき、当該ビットラインの電位変化量をそれぞれＶ
１又はＶ０であると仮定する。また、強誘電体メモリを
なす全ての単位セルでのデータ貯蔵及び読み出し過程が
実質的に同一であるので、ここでは、単位セル（Ｃ００
及びＣ１０′）でのデータ貯蔵及び読み出し過程につい
て一例として説明する。
【００３８】まず、単位セル（Ｃ００）にデータ“１”
を貯蔵する過程について調べると、２本の制御ライン
（ＣＬ０、ＣＬ１）とダミーワードライン（ＤＷＬ）を
“オン”状態にし、ワードライン（ＷＬ０）を“オン”
状態にした後、ビットライン（ＢＬ０）に上位電圧を印
加すると、単位セル（Ｃ００）に備えられた強誘電体膜
がその電位差により陽（＋）の方向に分極することによ
り、単位セル（Ｃ００）にデータ“１”が貯蔵される。
を貯蔵する過程について調べると、２本の制御ライン
（ＣＬ０、ＣＬ１）とダミーワードライン（ＤＷＬ）を
“オン”状態にし、ワードライン（ＷＬ０）を“オン”
状態にした後、ビットライン（ＢＬ０）に上位電圧を印
加すると、単位セル（Ｃ００）に備えられた強誘電体膜
がその電位差により陽（＋）の方向に分極することによ
り、単位セル（Ｃ００）にデータ“１”が貯蔵される。
【００３９】また、単位セル（Ｃ１０′）にデータ
“１”を貯蔵する場合、２本の制御ライン（ＣＬ０、Ｃ
Ｌ１）とダミーワードライン（ＤＷＬ）を“オフ”状態
にし、ワードライン（ＷＬ１）を“オン”状態にした
後、ビットライン（／ＢＬ０）に上位電圧を印加する
と、単位セル（Ｃ１０′）に備えられた強誘電体膜がそ
の電位差により陽（＋）方向に分極することにより、単
位セル（Ｃ１０′）にデータ“１”が貯蔵される。
“１”を貯蔵する場合、２本の制御ライン（ＣＬ０、Ｃ
Ｌ１）とダミーワードライン（ＤＷＬ）を“オフ”状態
にし、ワードライン（ＷＬ１）を“オン”状態にした
後、ビットライン（／ＢＬ０）に上位電圧を印加する
と、単位セル（Ｃ１０′）に備えられた強誘電体膜がそ
の電位差により陽（＋）方向に分極することにより、単
位セル（Ｃ１０′）にデータ“１”が貯蔵される。
【００４０】つぎに、単位セル（Ｃ００）にデータ
“０”を貯蔵する場合、２本の制御ライン（ＣＬ０、Ｃ
Ｌ１）とダミーワードライン（ＤＷＬ）を“オフ”状態
にし、ワードライン（ＷＬ０）を“オン”状態にした
後、ビットライン（ＢＬ０）に下位電圧を印加すると、
単位セル（Ｃ００）に備えられた強誘電体膜がその電位
差により陰（−）方向に分極することにより、単位セル
（Ｃ００）にデータ“０”が貯蔵される。
“０”を貯蔵する場合、２本の制御ライン（ＣＬ０、Ｃ
Ｌ１）とダミーワードライン（ＤＷＬ）を“オフ”状態
にし、ワードライン（ＷＬ０）を“オン”状態にした
後、ビットライン（ＢＬ０）に下位電圧を印加すると、
単位セル（Ｃ００）に備えられた強誘電体膜がその電位
差により陰（−）方向に分極することにより、単位セル
（Ｃ００）にデータ“０”が貯蔵される。
【００４１】また、単位セル（Ｃ１０′）にデータ
“０”を貯蔵する場合、２本の制御ライン（ＣＬ０、Ｃ
Ｌ１）とダミーワードライン（ＤＷＬ）を“オフ”状態
にし、ワードライン（ＷＬ１）を“オン”状態にした
後、ビットライン（／ＢＬ０）に下位電圧を印加する
と、単位セル（Ｃ１０′）に備えられた強誘電体膜がそ
の電位差により陰（−）方向に分極することにより、単
位セル（Ｃ１０′）にデータ“０”が貯蔵される。
“０”を貯蔵する場合、２本の制御ライン（ＣＬ０、Ｃ
Ｌ１）とダミーワードライン（ＤＷＬ）を“オフ”状態
にし、ワードライン（ＷＬ１）を“オン”状態にした
後、ビットライン（／ＢＬ０）に下位電圧を印加する
と、単位セル（Ｃ１０′）に備えられた強誘電体膜がそ
の電位差により陰（−）方向に分極することにより、単
位セル（Ｃ１０′）にデータ“０”が貯蔵される。
【００４２】すなわち、本実施例によると、前述したよ
うなメモリ制御過程により、単位セル（Ｃ００及びＣ１
０′）には、ビットラインに印加される電圧（上位電圧
又は下位電圧）によって、データ“１”又は“０”がそ
れぞれ貯蔵される。
うなメモリ制御過程により、単位セル（Ｃ００及びＣ１
０′）には、ビットラインに印加される電圧（上位電圧
又は下位電圧）によって、データ“１”又は“０”がそ
れぞれ貯蔵される。
【００４３】また、前記実施例においては、データの貯
蔵時、制御ライン（ＣＬ０、ＣＬ１）及びダミーワード
ライン（ＤＷＬ）をオフ状態にするものとして説明した
が、必ずしもこれに局限されるものではなく、制御ライ
ンとダミーワードラインが相違した状態（つまりオン状
態）で動作しても、その動作原理上同一の結果を得るこ
とができる。
蔵時、制御ライン（ＣＬ０、ＣＬ１）及びダミーワード
ライン（ＤＷＬ）をオフ状態にするものとして説明した
が、必ずしもこれに局限されるものではなく、制御ライ
ンとダミーワードラインが相違した状態（つまりオン状
態）で動作しても、その動作原理上同一の結果を得るこ
とができる。
【００４４】前記から分かるように、本実施例による強
誘電体メモリにおいては、任意の単位セルにデータを貯
蔵するときはダミーセルを使用しない。したがって、ダ
ミーセルの使用頻度を大幅減らし得るので、結果的に全
体強誘電体メモリの繰り返し使用回数を相対的に増大さ
せる結果を得ることができる。
誘電体メモリにおいては、任意の単位セルにデータを貯
蔵するときはダミーセルを使用しない。したがって、ダ
ミーセルの使用頻度を大幅減らし得るので、結果的に全
体強誘電体メモリの繰り返し使用回数を相対的に増大さ
せる結果を得ることができる。
【００４５】つぎに、前述したような過程により、単位
セル（Ｃ００及びＣ１０′）に“１”又は“０”のデー
タが貯蔵された状態で、これを読み出す過程について説
明する。
セル（Ｃ００及びＣ１０′）に“１”又は“０”のデー
タが貯蔵された状態で、これを読み出す過程について説
明する。
【００４６】まず、単位セル（Ｃ００）に貯蔵されたデ
ータを読み出す場合、制御ライン（ＣＬＤ）を“オン”
状態にして、ダミーセルに貯蔵されているデータを除去
した後、再度制御ライン（ＣＬＤ）を“オフ”状態にす
る。次いで、制御ライン（ＣＬ１）を“オフ”状態に
し、制御ライン（ＣＬ０）を“オン”状態にした後、２
本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を印
加し、ワードライン（ＷＬ０）とダミーワードライン
（ＤＷＬ）を“オン”状態にすると、ビットライン（Ｂ
Ｌ０）の電位変化量は、単位セル（Ｃ００）に貯蔵され
たデータによりＶ１又はＶ０となる。すなわち、単位セ
ル（Ｃ００）にデータ“１”が貯蔵された場合、ビット
ライン（ＢＬ０）の電位変化量はＶ１となり、単位セル
（Ｃ００）にデータ“０”が貯蔵された場合、ビットラ
イン（ＢＬ０）の電位変化量はＶ０となる。
ータを読み出す場合、制御ライン（ＣＬＤ）を“オン”
状態にして、ダミーセルに貯蔵されているデータを除去
した後、再度制御ライン（ＣＬＤ）を“オフ”状態にす
る。次いで、制御ライン（ＣＬ１）を“オフ”状態に
し、制御ライン（ＣＬ０）を“オン”状態にした後、２
本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を印
加し、ワードライン（ＷＬ０）とダミーワードライン
（ＤＷＬ）を“オン”状態にすると、ビットライン（Ｂ
Ｌ０）の電位変化量は、単位セル（Ｃ００）に貯蔵され
たデータによりＶ１又はＶ０となる。すなわち、単位セ
ル（Ｃ００）にデータ“１”が貯蔵された場合、ビット
ライン（ＢＬ０）の電位変化量はＶ１となり、単位セル
（Ｃ００）にデータ“０”が貯蔵された場合、ビットラ
イン（ＢＬ０）の電位変化量はＶ０となる。
【００４７】この際に、逆ビットライン（／ＢＬ０）の
電位変化量は、ダミーセル（ＤＣ０′）のキャパシター
により、ｄＶ１とｄＶ０のほぼ中間値（基準電圧）とな
る。したがって、ビットライン（ＢＬ０）上の電圧と逆
ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ
０）に伝達されることにより、単位セル（Ｃ００）から
読み出したデータを判定、つまりビットライン（ＢＬ
０）での出力電圧が逆ビットライン（／ＢＬ０）から提
供される基準電圧（平均電圧）より高いとデータ“１”
を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビ
ットライン（／ＢＬ０）から提供される基準電圧（平均
電圧）より低いとデータ“０”を判定することになる。
電位変化量は、ダミーセル（ＤＣ０′）のキャパシター
により、ｄＶ１とｄＶ０のほぼ中間値（基準電圧）とな
る。したがって、ビットライン（ＢＬ０）上の電圧と逆
ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ
０）に伝達されることにより、単位セル（Ｃ００）から
読み出したデータを判定、つまりビットライン（ＢＬ
０）での出力電圧が逆ビットライン（／ＢＬ０）から提
供される基準電圧（平均電圧）より高いとデータ“１”
を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビ
ットライン（／ＢＬ０）から提供される基準電圧（平均
電圧）より低いとデータ“０”を判定することになる。
【００４８】つぎに、単位セル（Ｃ１０′）に貯蔵され
たデータを読み出す場合、制御ライン（ＣＬＤ）を“オ
ン”状態にして、ダミーセルに貯蔵されているデータを
除去した後、再度制御ライン（ＣＬ０）を“オフ”状態
にする。次いで、制御ライン（ＣＬ０）を“オフ”状態
にし、制御ライン（ＣＬ１）を“オン”状態にした後、
２本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を
印加し、ワードライン（ＷＬ１）とダミーワードライン
（ＤＷＬ）を“オン”状態にすると、ビットライン（／
ＢＬ０）の電位変化量は、単位セル（Ｃ１０′）に貯蔵
されたデータによりＶ１又はＶ０となる。すなわち、単
位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビ
ットライン（／ＢＬ０）の電位変化量はＶ１となり、単
位セル（Ｃ１０′）にデータ“０”が貯蔵された場合、
ビットライン（／ＢＬ０）の電位変化量はＶ０となる。
たデータを読み出す場合、制御ライン（ＣＬＤ）を“オ
ン”状態にして、ダミーセルに貯蔵されているデータを
除去した後、再度制御ライン（ＣＬ０）を“オフ”状態
にする。次いで、制御ライン（ＣＬ０）を“オフ”状態
にし、制御ライン（ＣＬ１）を“オン”状態にした後、
２本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を
印加し、ワードライン（ＷＬ１）とダミーワードライン
（ＤＷＬ）を“オン”状態にすると、ビットライン（／
ＢＬ０）の電位変化量は、単位セル（Ｃ１０′）に貯蔵
されたデータによりＶ１又はＶ０となる。すなわち、単
位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビ
ットライン（／ＢＬ０）の電位変化量はＶ１となり、単
位セル（Ｃ１０′）にデータ“０”が貯蔵された場合、
ビットライン（／ＢＬ０）の電位変化量はＶ０となる。
【００４９】この際に、逆ビットライン（ＢＬ０）の電
位変化量はダミーセル（ＤＣ０）のキャパシターにより
ｄＶ１とｄＶ０間のおよそ中間値（基準電圧）となる。
したがって、ビットライン（／ＢＬ０）上の電圧と逆ビ
ットライン（ＢＬ０）上の基準電圧が比較器（Ｃ０）に
伝達されることにより、単位セル（Ｃ１０′）から読み
出したデータを判定、つまりビットライン（／ＢＬ０）
での出力電圧が、逆ビットライン（ＢＬ０）から提供さ
れる基準電圧（平均電圧）より高いとデータ“１”を判
定し、ビットライン（／ＢＬ０）での出力電圧が、逆ビ
ットライン（ＢＬ０）から提供される基準電圧（平均電
圧）より低いとデータ“０”を判定することになる。
位変化量はダミーセル（ＤＣ０）のキャパシターにより
ｄＶ１とｄＶ０間のおよそ中間値（基準電圧）となる。
したがって、ビットライン（／ＢＬ０）上の電圧と逆ビ
ットライン（ＢＬ０）上の基準電圧が比較器（Ｃ０）に
伝達されることにより、単位セル（Ｃ１０′）から読み
出したデータを判定、つまりビットライン（／ＢＬ０）
での出力電圧が、逆ビットライン（ＢＬ０）から提供さ
れる基準電圧（平均電圧）より高いとデータ“１”を判
定し、ビットライン（／ＢＬ０）での出力電圧が、逆ビ
ットライン（ＢＬ０）から提供される基準電圧（平均電
圧）より低いとデータ“０”を判定することになる。
【００５０】すなわち、本実施例による強誘電体メモリ
は、任意の単位セルにデータを貯蔵するときにはダミー
セルを使用しない反面、任意の単位セルに貯蔵されたデ
ータを読み出すときにだけダミーセルを使用する。
は、任意の単位セルにデータを貯蔵するときにはダミー
セルを使用しない反面、任意の単位セルに貯蔵されたデ
ータを読み出すときにだけダミーセルを使用する。
【００５１】以上説明したように、本実施例によると、
Ｍ×Ｎ個の単位セルからなった強誘電体メモリにおい
て、各単位セルを一つのトランジスタ及び一つのキャパ
シター（１Ｔ／１Ｃ）から構成し、データ判定時に使用
される基準電圧を発生するダミーセルを隣接ビットライ
ン（又は逆ビットライン）に連結して形成し、ダミーワ
ードラインを通じて提供されるスイッチング制御信号に
応じて、各ビットライン（又は逆ビットライン）に連結
された各ダミーセルのデータを除去するスイッチングト
ランジスタを備え、任意の単位セルへのデータ貯蔵時に
は対応するダミーセルを使用せず、任意の単位セルから
データを読み出すときにだけ、対応するダミーセル（つ
まり、逆ビットラインに連結されたダミーセル）を使用
するようにすることにより、過多のダミーセルの使用に
より全体強誘電体メモリの使用繰り返し回数が低下する
ことを効果的に防止するとともにメモリの高集積化を実
現することができる。
Ｍ×Ｎ個の単位セルからなった強誘電体メモリにおい
て、各単位セルを一つのトランジスタ及び一つのキャパ
シター（１Ｔ／１Ｃ）から構成し、データ判定時に使用
される基準電圧を発生するダミーセルを隣接ビットライ
ン（又は逆ビットライン）に連結して形成し、ダミーワ
ードラインを通じて提供されるスイッチング制御信号に
応じて、各ビットライン（又は逆ビットライン）に連結
された各ダミーセルのデータを除去するスイッチングト
ランジスタを備え、任意の単位セルへのデータ貯蔵時に
は対応するダミーセルを使用せず、任意の単位セルから
データを読み出すときにだけ、対応するダミーセル（つ
まり、逆ビットラインに連結されたダミーセル）を使用
するようにすることにより、過多のダミーセルの使用に
より全体強誘電体メモリの使用繰り返し回数が低下する
ことを効果的に防止するとともにメモリの高集積化を実
現することができる。
【００５２】また、本実施例の他の例によると、単位セ
ルのプレート電極を共通で連結する構造を採用するた
め、与えられた面積で各単位セル内のキャパシターの容
量を増大させ得る付随的な効果を有する。
ルのプレート電極を共通で連結する構造を採用するた
め、与えられた面積で各単位セル内のキャパシターの容
量を増大させ得る付随的な効果を有する。
【００５３】しかも、本実施例による強誘電体メモリは
別途のキャパシター工程を行ってダミーセルのキャパシ
ターを形成することもできるが、ゲート絶縁膜をキャパ
シターの誘電体膜として使用するゲートキャパシターを
採用することがより好ましい。このことは、ダミーセル
のキャパシターを形成するための別途の工程を必要とし
ないためである。
別途のキャパシター工程を行ってダミーセルのキャパシ
ターを形成することもできるが、ゲート絶縁膜をキャパ
シターの誘電体膜として使用するゲートキャパシターを
採用することがより好ましい。このことは、ダミーセル
のキャパシターを形成するための別途の工程を必要とし
ないためである。
【００５４】（第１変形実施例１−１）図３は本発明の
一実施例である第１変形実施例１−１による強誘電体メ
モリの一部を示す等価回路図である。同図に示すよう
に、第１変形実施例１−１による強誘電体メモリは、ダ
ミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及び
スイッチングトランジスタ（ＳＴ０〜ＳＴ７）が行間単
位セル内の任意の位置に配置されるという点を除き、実
質的に前述した第１実施例と同じであるが、ただし、違
いがあるとするならば、このような位置配列のため、多
数のスイッチングトランジスタ（ＳＴ０〜ＳＴ７）とダ
ミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介
在して離隔される各ビットライン（又は逆ビットライ
ン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を対応
する各相互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ
１、／ＩＣＬ１）で相互連結するという点である。
一実施例である第１変形実施例１−１による強誘電体メ
モリの一部を示す等価回路図である。同図に示すよう
に、第１変形実施例１−１による強誘電体メモリは、ダ
ミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及び
スイッチングトランジスタ（ＳＴ０〜ＳＴ７）が行間単
位セル内の任意の位置に配置されるという点を除き、実
質的に前述した第１実施例と同じであるが、ただし、違
いがあるとするならば、このような位置配列のため、多
数のスイッチングトランジスタ（ＳＴ０〜ＳＴ７）とダ
ミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介
在して離隔される各ビットライン（又は逆ビットライ
ン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を対応
する各相互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ
１、／ＩＣＬ１）で相互連結するという点である。
【００５５】したがって、第１変形実施例１−１のメモ
リ構造において、任意の単位セルに対してデータを貯蔵
／読み出しする過程は前述した第１実施例と実質的に同
一であるので、不要な重複記載を避けるために、ここで
の詳細な説明は省略する。ここで、このような変更構造
の第１変形実施例１−１を示すことは、本発明により、
各ビットライン（又は逆ビットライン）に連結されるダ
ミーセルが行間単位セルのどの位置にも配列できること
を例示するためである。
リ構造において、任意の単位セルに対してデータを貯蔵
／読み出しする過程は前述した第１実施例と実質的に同
一であるので、不要な重複記載を避けるために、ここで
の詳細な説明は省略する。ここで、このような変更構造
の第１変形実施例１−１を示すことは、本発明により、
各ビットライン（又は逆ビットライン）に連結されるダ
ミーセルが行間単位セルのどの位置にも配列できること
を例示するためである。
【００５６】したがって、第１変形実施例１−１による
強誘電体メモリは、各ビットライン（又は逆ビットライ
ン）に連結されるダミーセルを行間単位セル内の任意の
位置に配置するという構造が前述した一実施例と多少異
なるが、前述した一実施例で得られる効果と実質的に同
一の効果を得ることができる。
強誘電体メモリは、各ビットライン（又は逆ビットライ
ン）に連結されるダミーセルを行間単位セル内の任意の
位置に配置するという構造が前述した一実施例と多少異
なるが、前述した一実施例で得られる効果と実質的に同
一の効果を得ることができる。
【００５７】（第２変形実施例１−２）図４は本発明の
一実施例の第２変形実施例１−２による強誘電体メモリ
の一部を示す等価回路図である。同図に示すように、第
２変形実施例１−２は、各ビットライン（又は逆ビット
ライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそ
れぞれ直列に連結される単位セルを、二つずつ連続して
対をなすように形成した点が前述した第１実施例と異な
るが、他の構成及び配列は実質的に同一である。
一実施例の第２変形実施例１−２による強誘電体メモリ
の一部を示す等価回路図である。同図に示すように、第
２変形実施例１−２は、各ビットライン（又は逆ビット
ライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそ
れぞれ直列に連結される単位セルを、二つずつ連続して
対をなすように形成した点が前述した第１実施例と異な
るが、他の構成及び配列は実質的に同一である。
【００５８】前述したような変形構造を有する第２変形
実施例１−２による強誘電体メモリは、データ“１”又
は“０”を任意の単位セルに入力する過程又は任意の単
位セルに貯蔵されたデータを読み出す過程が前述した第
１実施例と同一である。したがって、第２変形実施例１
−２による強誘電体メモリは、各ビットライン（又は逆
ビットライン）にそれぞれ直列に連結される単位セル
を、二つずつ連続して対をなすように形成する構造が前
述した第１実施例と多少異なるが、前述した第１実施例
から得られる効果と実質的に同一の効果を得ることがで
きる。
実施例１−２による強誘電体メモリは、データ“１”又
は“０”を任意の単位セルに入力する過程又は任意の単
位セルに貯蔵されたデータを読み出す過程が前述した第
１実施例と同一である。したがって、第２変形実施例１
−２による強誘電体メモリは、各ビットライン（又は逆
ビットライン）にそれぞれ直列に連結される単位セル
を、二つずつ連続して対をなすように形成する構造が前
述した第１実施例と多少異なるが、前述した第１実施例
から得られる効果と実質的に同一の効果を得ることがで
きる。
【００５９】［実施例２］図５は本発明の第２実施例に
よる強誘電体メモリの一部を示す等価回路図である。同
図に示すように、本実施例による強誘電体メモリは、ビ
ットライン、ワードライン、ダミーワードライン、制御
ラインからなるラインと各ラインに相互接続される関係
で配列される単位セルの配置構造を有している点で、前
述した一実施例の強誘電体メモリと実質的に同一である
反面、ダミーセルとスイッチングトランジスタの構造及
び配置構造側面で見ると、前述した第１実施例のものと
は異なる。
よる強誘電体メモリの一部を示す等価回路図である。同
図に示すように、本実施例による強誘電体メモリは、ビ
ットライン、ワードライン、ダミーワードライン、制御
ラインからなるラインと各ラインに相互接続される関係
で配列される単位セルの配置構造を有している点で、前
述した一実施例の強誘電体メモリと実質的に同一である
反面、ダミーセルとスイッチングトランジスタの構造及
び配置構造側面で見ると、前述した第１実施例のものと
は異なる。
【００６０】すなわち、前述した一実施例による強誘電
体メモリにおいては、各ビットライン（又は逆ビットラ
イン）ごとに一つのダミーセル及び二つのスイッチング
トランジスタを備える構造を採用しているが、本実施例
による強誘電体メモリにおいては、１対のビットライン
対（ビットライン及び相対的逆ビットライン）ごとに一
つのダミーセルと四つのスイッチングトランジスタを採
用する構造を有する。
体メモリにおいては、各ビットライン（又は逆ビットラ
イン）ごとに一つのダミーセル及び二つのスイッチング
トランジスタを備える構造を採用しているが、本実施例
による強誘電体メモリにおいては、１対のビットライン
対（ビットライン及び相対的逆ビットライン）ごとに一
つのダミーセルと四つのスイッチングトランジスタを採
用する構造を有する。
【００６１】より詳細には、各ビットライン（ＢＬ０、
／ＢＬ０、ＢＬ１、／ＢＬ１）には、ゲートが制御ライ
ン（ＣＬ０又はＣＬ１）に共通で連結されるスイッチン
グトランジスタ（ＳＴ０〜ＳＴ３）が備えられ、各ゲー
トが制御ライン（ＣＬ２）に共通で連結された各スイッ
チングトランジスタ（ＳＴ４、ＳＴ５）が相補してビッ
トラインと逆ビットラインとして機能する各ビットライ
ン対を連結し、ゲートがダミーワードライン（ＤＷＬ）
に共通で連結された各ダミーセル（ＤＣ０、ＤＣ１）は
ビットライン対の何れか１つのビットライン（ＢＬ０又
は／ＢＬ１）に連結され、ゲートが制御ライン（ＣＬ
Ｄ）に共通で連結された各スイッチングトランジスタ
（ＳＴ６、ＳＴ７）は対応する各ダミーセル（ＤＣ０、
ＤＣ１）の一側と接地間に連結される。
／ＢＬ０、ＢＬ１、／ＢＬ１）には、ゲートが制御ライ
ン（ＣＬ０又はＣＬ１）に共通で連結されるスイッチン
グトランジスタ（ＳＴ０〜ＳＴ３）が備えられ、各ゲー
トが制御ライン（ＣＬ２）に共通で連結された各スイッ
チングトランジスタ（ＳＴ４、ＳＴ５）が相補してビッ
トラインと逆ビットラインとして機能する各ビットライ
ン対を連結し、ゲートがダミーワードライン（ＤＷＬ）
に共通で連結された各ダミーセル（ＤＣ０、ＤＣ１）は
ビットライン対の何れか１つのビットライン（ＢＬ０又
は／ＢＬ１）に連結され、ゲートが制御ライン（ＣＬ
Ｄ）に共通で連結された各スイッチングトランジスタ
（ＳＴ６、ＳＴ７）は対応する各ダミーセル（ＤＣ０、
ＤＣ１）の一側と接地間に連結される。
【００６２】したがって、本実施例においては、不要な
重複記載を避けるため、強誘電体メモリの全般的な配置
構造についてはその説明を省略し、下記では、１本のビ
ットライン対にひとつのダミーセルが連結された変更構
造を有する本実施例による強誘電体メモリにデータを貯
蔵し、かつ貯蔵されたデータを読み出す過程について説
明する。
重複記載を避けるため、強誘電体メモリの全般的な配置
構造についてはその説明を省略し、下記では、１本のビ
ットライン対にひとつのダミーセルが連結された変更構
造を有する本実施例による強誘電体メモリにデータを貯
蔵し、かつ貯蔵されたデータを読み出す過程について説
明する。
【００６３】本実施例においては、説明の便宜と理解の
増進のため、ビットラインに上位電圧を印加するとはプ
レート電極に比べて印加電圧が高い場合を意味し、下位
電圧を印加するとはプレート電極に比べて印加電圧が低
い場合を意味し、データの出力時、単位セルのデータが
“１”又は“０”であるとき、当該ビットラインの電位
変化量をそれぞれＶ１又はＶ０であると仮定する。
増進のため、ビットラインに上位電圧を印加するとはプ
レート電極に比べて印加電圧が高い場合を意味し、下位
電圧を印加するとはプレート電極に比べて印加電圧が低
い場合を意味し、データの出力時、単位セルのデータが
“１”又は“０”であるとき、当該ビットラインの電位
変化量をそれぞれＶ１又はＶ０であると仮定する。
【００６４】また、強誘電体メモリをなす全ての単位セ
ルでのデータ貯蔵及び読み出し過程が実質的に同一であ
るので、ここでは、単位セル（Ｃ００及びＣ１０′）で
のデータ貯蔵及び読み出し過程について一例として説明
する。
ルでのデータ貯蔵及び読み出し過程が実質的に同一であ
るので、ここでは、単位セル（Ｃ００及びＣ１０′）で
のデータ貯蔵及び読み出し過程について一例として説明
する。
【００６５】さらに、単位セル（Ｃ００及びＣ１０′）
にデータをそれぞれ貯蔵する過程は前述した第１実施例
での過程と実質的に同一である。したがって、不要な重
複記載を避けるため、単位セル（Ｃ００及びＣ１０′）
に貯蔵されたデータを読み出す過程のみについて一例と
して説明する。
にデータをそれぞれ貯蔵する過程は前述した第１実施例
での過程と実質的に同一である。したがって、不要な重
複記載を避けるため、単位セル（Ｃ００及びＣ１０′）
に貯蔵されたデータを読み出す過程のみについて一例と
して説明する。
【００６６】まず、単位セル（Ｃ００）に貯蔵されたデ
ータを読み出す場合、制御ライン（ＣＬＤ）を“オン”
状態にして、ダミーセルに貯蔵されているデータを除去
した後、再度制御ライン（ＣＬＤ）を“オフ”状態にす
る。次いで、制御ライン（ＣＬ１）を“オフ”状態に
し、２本の制御ライン（ＣＬ０、ＣＬ２）を“オン”状
態にした後、２本のビットライン（ＢＬ０、／ＢＬ０）
に上位電圧を印加し、ワードライン（ＷＬ０）とダミー
ワードライン（ＤＷＬ）を“オン”状態にすると、ビッ
トライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）
に貯蔵されたデータによりＶ１又はＶ０となる。すなわ
ち、単位セル（Ｃ００）にデータ“１”が貯蔵された場
合、ビットライン（ＢＬ０）の電位変化量はＶ１とな
り、単位セル（Ｃ００）にデータ“０”が貯蔵された場
合、ビットライン（ＢＬ０）の電位変化量はＶ０とな
る。
ータを読み出す場合、制御ライン（ＣＬＤ）を“オン”
状態にして、ダミーセルに貯蔵されているデータを除去
した後、再度制御ライン（ＣＬＤ）を“オフ”状態にす
る。次いで、制御ライン（ＣＬ１）を“オフ”状態に
し、２本の制御ライン（ＣＬ０、ＣＬ２）を“オン”状
態にした後、２本のビットライン（ＢＬ０、／ＢＬ０）
に上位電圧を印加し、ワードライン（ＷＬ０）とダミー
ワードライン（ＤＷＬ）を“オン”状態にすると、ビッ
トライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）
に貯蔵されたデータによりＶ１又はＶ０となる。すなわ
ち、単位セル（Ｃ００）にデータ“１”が貯蔵された場
合、ビットライン（ＢＬ０）の電位変化量はＶ１とな
り、単位セル（Ｃ００）にデータ“０”が貯蔵された場
合、ビットライン（ＢＬ０）の電位変化量はＶ０とな
る。
【００６７】この際に、逆ビットライン（／ＢＬ０）の
電位変化量はダミーセル（ＤＣ０）のキャパシターによ
りｄＶ１とｄＶ０のおよそ中間値（基準電圧）となる。
したがって、ビットライン（ＢＬ０）上の電圧と逆ビッ
トライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に
伝達されるので、単位セル（Ｃ００）から読み出したデ
ータを判定、つまりビットライン（ＢＬ０）での出力電
圧が逆ビットライン（／ＢＬ０）から提供される基準電
圧（平均電圧）より高いとデータ“１”を判定し、ビッ
トライン（ＢＬ０）での出力電圧が逆ビットライン（／
ＢＬ０）から提供される基準電圧（平均電圧）より低い
とデータ“０”を判定することになる。
電位変化量はダミーセル（ＤＣ０）のキャパシターによ
りｄＶ１とｄＶ０のおよそ中間値（基準電圧）となる。
したがって、ビットライン（ＢＬ０）上の電圧と逆ビッ
トライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に
伝達されるので、単位セル（Ｃ００）から読み出したデ
ータを判定、つまりビットライン（ＢＬ０）での出力電
圧が逆ビットライン（／ＢＬ０）から提供される基準電
圧（平均電圧）より高いとデータ“１”を判定し、ビッ
トライン（ＢＬ０）での出力電圧が逆ビットライン（／
ＢＬ０）から提供される基準電圧（平均電圧）より低い
とデータ“０”を判定することになる。
【００６８】つぎに、単位セル（Ｃ１０′）に貯蔵され
たデータを読み出す場合、制御ラインを“オン”状態に
して、ダミーセルに貯蔵されているデータを除去した
後、再度制御ライン（ＣＬＤ）を“オフ”状態にする。
次いで、制御ライン（ＣＬ０）を“オフ”状態にし、制
御ライン（ＣＬ１）を“オン”状態にした後、２本のビ
ットライン（ＢＬ０、／ＢＬ０）に上位電圧を印加し、
ワードライン（ＷＬ１）とダミーワードライン（ＤＷ
Ｌ）とを“オン”状態にすると、ビットライン（／ＢＬ
０）の電位変化量は、単位セル（Ｃ１０′）に貯蔵され
たデータにより、Ｖ１又はＶ０となる。すなわち、単位
セル（Ｃ１０′）にデータ“１”が貯蔵された場合、ビ
ットライン（／ＢＬ０）の電位変化量はＶ１となり、単
位セル（Ｃ１０′）にデータ“０”が貯蔵された場合、
ビットライン（／ＢＬ０）の電位変化量はＶ０となる。
たデータを読み出す場合、制御ラインを“オン”状態に
して、ダミーセルに貯蔵されているデータを除去した
後、再度制御ライン（ＣＬＤ）を“オフ”状態にする。
次いで、制御ライン（ＣＬ０）を“オフ”状態にし、制
御ライン（ＣＬ１）を“オン”状態にした後、２本のビ
ットライン（ＢＬ０、／ＢＬ０）に上位電圧を印加し、
ワードライン（ＷＬ１）とダミーワードライン（ＤＷ
Ｌ）とを“オン”状態にすると、ビットライン（／ＢＬ
０）の電位変化量は、単位セル（Ｃ１０′）に貯蔵され
たデータにより、Ｖ１又はＶ０となる。すなわち、単位
セル（Ｃ１０′）にデータ“１”が貯蔵された場合、ビ
ットライン（／ＢＬ０）の電位変化量はＶ１となり、単
位セル（Ｃ１０′）にデータ“０”が貯蔵された場合、
ビットライン（／ＢＬ０）の電位変化量はＶ０となる。
【００６９】この際に、逆ビットライン（ＢＬ０）の電
位変化量は、ダミーセル（ＤＣ０）のキャパシターによ
り、ｄＶ１とｄＶ０のおよそ中間値（基準電圧）とな
る。したがって、ビットライン（／ＢＬ０）上の電圧と
逆ビットライン（ＢＬ０）上の基準電圧が比較器（Ｃ
０）に伝達されるので、単位セル（Ｃ１０′）から読み
出したデータを判定、つまりビットライン（／ＢＬ０）
での出力電圧が逆ビットライン（ＢＬ０）から提供され
る基準電圧（平均電圧）より高いと、データ“１”を判
定し、ビットライン（／ＢＬ０）での出力電圧が逆ビッ
トライン（ＢＬ０）から提供される基準電圧（平均電
圧）より低いと、データ“０”を判定することになる。
位変化量は、ダミーセル（ＤＣ０）のキャパシターによ
り、ｄＶ１とｄＶ０のおよそ中間値（基準電圧）とな
る。したがって、ビットライン（／ＢＬ０）上の電圧と
逆ビットライン（ＢＬ０）上の基準電圧が比較器（Ｃ
０）に伝達されるので、単位セル（Ｃ１０′）から読み
出したデータを判定、つまりビットライン（／ＢＬ０）
での出力電圧が逆ビットライン（ＢＬ０）から提供され
る基準電圧（平均電圧）より高いと、データ“１”を判
定し、ビットライン（／ＢＬ０）での出力電圧が逆ビッ
トライン（ＢＬ０）から提供される基準電圧（平均電
圧）より低いと、データ“０”を判定することになる。
【００７０】すなわち、本実施例による強誘電体メモリ
は、前述した第１実施例と同様に、任意の単位セルにデ
ータを貯蔵するときにはダミーセルを使用しない反面、
任意の単位セルに貯蔵されたデータを読み出すときに限
りダミーセルを使用する。
は、前述した第１実施例と同様に、任意の単位セルにデ
ータを貯蔵するときにはダミーセルを使用しない反面、
任意の単位セルに貯蔵されたデータを読み出すときに限
りダミーセルを使用する。
【００７１】以上説明したように、本実施例によると、
前述した第１実施例と同様に、任意の単位セルにデータ
を貯蔵するときにはダミーセルを使用せず、任意の単位
セルからデータを読み出すときに限り、対応するダミー
セル（つまり、逆ビットラインに連結されたダミーセ
ル）を使用するため、前述した第１実施例と同一の結
果、つまり過度のダミーセルの使用に起因する全体強誘
電体メモリの使用繰り返し回数の減少又は防止及びメモ
リの高集積化を実現することができる。
前述した第１実施例と同様に、任意の単位セルにデータ
を貯蔵するときにはダミーセルを使用せず、任意の単位
セルからデータを読み出すときに限り、対応するダミー
セル（つまり、逆ビットラインに連結されたダミーセ
ル）を使用するため、前述した第１実施例と同一の結
果、つまり過度のダミーセルの使用に起因する全体強誘
電体メモリの使用繰り返し回数の減少又は防止及びメモ
リの高集積化を実現することができる。
【００７２】また、本実施例によると、前述した第１実
施例と同様に、単位セルのプレート電極を共通で連結す
る構造を採用するため、与えられた面積で各単位セル内
キャパシターの容量を増大させ得る付随的な効果を有す
る。
施例と同様に、単位セルのプレート電極を共通で連結す
る構造を採用するため、与えられた面積で各単位セル内
キャパシターの容量を増大させ得る付随的な効果を有す
る。
【００７３】なお、本実施例による強誘電体メモリは、
前述した第１実施例と同様に、別途のキャパシター工程
を行ってダミーセルのキャパシターを形成することもで
き、ゲート絶縁膜をキャパシターの誘電体膜として使用
するゲートキャパシターを採用することもできる。
前述した第１実施例と同様に、別途のキャパシター工程
を行ってダミーセルのキャパシターを形成することもで
き、ゲート絶縁膜をキャパシターの誘電体膜として使用
するゲートキャパシターを採用することもできる。
【００７４】（第１変形実施例２−１）図６は本発明の
２実施例の第１変形実施例２−１による強誘電体メモリ
の一部を示す等価回路図である。同図に示すように、第
１変形実施例２−１による強誘電体メモリは、ダミーセ
ル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッ
チングトランジスタ（ＳＴ０〜ＳＴ７）が行間単位セル
内の任意の位置に配置されるという点を除き、実質的に
前述した第２実施例と同じであるが、ただし、違いがあ
るとするならば、このような位置配列のため、多数のス
イッチングトランジスタ（ＳＴ０〜ＳＴ７）とダミーセ
ル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介在して
離隔される各ビットライン（又は逆ビットライン）（Ｂ
Ｌ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を対応する各相
互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣ
Ｌ１）で相互連結するという点である。
２実施例の第１変形実施例２−１による強誘電体メモリ
の一部を示す等価回路図である。同図に示すように、第
１変形実施例２−１による強誘電体メモリは、ダミーセ
ル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッ
チングトランジスタ（ＳＴ０〜ＳＴ７）が行間単位セル
内の任意の位置に配置されるという点を除き、実質的に
前述した第２実施例と同じであるが、ただし、違いがあ
るとするならば、このような位置配列のため、多数のス
イッチングトランジスタ（ＳＴ０〜ＳＴ７）とダミーセ
ル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介在して
離隔される各ビットライン（又は逆ビットライン）（Ｂ
Ｌ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を対応する各相
互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣ
Ｌ１）で相互連結するという点である。
【００７５】したがって、第１変形実施例２−１のメモ
リ構造において、任意の単位セルに対してデータを貯蔵
／読み出しする過程は前述した第２実施例と実質的に同
一であるので、不要な重複記載を避けるために、ここで
の詳細な説明は省略する。ここで、このような変更構造
の第１変形実施例２−１を示すことは、本発明により、
各ビットライン（又は逆ビットライン）に連結されるダ
ミーセルが行間単位セルのどの位置にも配列できること
を例示するためである。したがって、第１変形実施例２
−１による強誘電体メモリは、各ビットライン（又は逆
ビットライン）に連結されるダミーセルを行間単位セル
内の任意の位置に配置する構造的な側面が前述した第２
実施例と多少違うが、前述した第２実施例で得られる効
果と実質的に同一効果を得ることができる。
リ構造において、任意の単位セルに対してデータを貯蔵
／読み出しする過程は前述した第２実施例と実質的に同
一であるので、不要な重複記載を避けるために、ここで
の詳細な説明は省略する。ここで、このような変更構造
の第１変形実施例２−１を示すことは、本発明により、
各ビットライン（又は逆ビットライン）に連結されるダ
ミーセルが行間単位セルのどの位置にも配列できること
を例示するためである。したがって、第１変形実施例２
−１による強誘電体メモリは、各ビットライン（又は逆
ビットライン）に連結されるダミーセルを行間単位セル
内の任意の位置に配置する構造的な側面が前述した第２
実施例と多少違うが、前述した第２実施例で得られる効
果と実質的に同一効果を得ることができる。
【００７６】（第２変形実施例２−２）図７は本発明の
第２実施例の第２変形実施例２−２による強誘電体メモ
リの一部を示す等価回路図である。同図に示すように、
第２変形実施例による強誘電体メモリは、前述した第１
変形実施例２−１による強誘電体メモリが２本のビット
ライン当たり一つのダミーセルを連結した構造を有する
反面、４本のビットライン当たり一つのダミーセルを有
するという点で構造上の違いを有しており、その他の単
位セル配置構造などは前述した第１変形実施例２−１の
ものと実質的に同一である。したがって、下記では、構
造的に同じ部分を除く残りの部分のみついて説明する。
第２実施例の第２変形実施例２−２による強誘電体メモ
リの一部を示す等価回路図である。同図に示すように、
第２変形実施例による強誘電体メモリは、前述した第１
変形実施例２−１による強誘電体メモリが２本のビット
ライン当たり一つのダミーセルを連結した構造を有する
反面、４本のビットライン当たり一つのダミーセルを有
するという点で構造上の違いを有しており、その他の単
位セル配置構造などは前述した第１変形実施例２−１の
ものと実質的に同一である。したがって、下記では、構
造的に同じ部分を除く残りの部分のみついて説明する。
【００７７】すなわち、第２変形実施例２−２による強
誘電体メモリは、４本のビットライン当たり一つのダミ
ーセルを有する構造を有し、このため、本実施例の強誘
電体メモリは、ゲートが２本の制御ライン（ＣＬ０、Ｃ
Ｌ１）に共通でそれぞれ接続されて各ビットライン（Ｂ
Ｌ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に連結されたスイ
ッチングトランジスタ（ＳＴ０〜ＳＴ３）と、ゲートが
制御ライン（ＣＬ２）に接続されて１本の基準ビットラ
イン（例えば、ＢＬ０）と、これに隣接するビットライ
ン（／ＢＬ０）間を連結するスイッチングトランジスタ
（ＳＴ４）と、ゲートが制御ライン（ＣＬ３）に接続さ
れて１本の基準ビットライン（例えば、ＢＬ０）とこれ
から１行だけ離隔されて隣接するビットライン（ＢＬ
１）間を連結するスイッチングトランジスタ（ＳＴ５）
と、ゲートが制御ライン（ＣＬ４）に接続されて１本の
基準ビットライン（例えば、ＢＬ０）とこれから２行だ
け離隔されて隣接するビットライン（／ＢＬ１）との間
を連結するスイッチングトランジスタ（ＳＴ６）とをそ
れぞれ備える。
誘電体メモリは、４本のビットライン当たり一つのダミ
ーセルを有する構造を有し、このため、本実施例の強誘
電体メモリは、ゲートが２本の制御ライン（ＣＬ０、Ｃ
Ｌ１）に共通でそれぞれ接続されて各ビットライン（Ｂ
Ｌ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に連結されたスイ
ッチングトランジスタ（ＳＴ０〜ＳＴ３）と、ゲートが
制御ライン（ＣＬ２）に接続されて１本の基準ビットラ
イン（例えば、ＢＬ０）と、これに隣接するビットライ
ン（／ＢＬ０）間を連結するスイッチングトランジスタ
（ＳＴ４）と、ゲートが制御ライン（ＣＬ３）に接続さ
れて１本の基準ビットライン（例えば、ＢＬ０）とこれ
から１行だけ離隔されて隣接するビットライン（ＢＬ
１）間を連結するスイッチングトランジスタ（ＳＴ５）
と、ゲートが制御ライン（ＣＬ４）に接続されて１本の
基準ビットライン（例えば、ＢＬ０）とこれから２行だ
け離隔されて隣接するビットライン（／ＢＬ１）との間
を連結するスイッチングトランジスタ（ＳＴ６）とをそ
れぞれ備える。
【００７８】したがって、第２変形実施例２−２のメモ
リ構造において、任意の単位セルに対してデータを貯蔵
／読み出しする過程は前述した第２実施例のものと実質
的に同一であるので、不要な重複記載を避けるために、
ここでの詳細な説明は省略する。
リ構造において、任意の単位セルに対してデータを貯蔵
／読み出しする過程は前述した第２実施例のものと実質
的に同一であるので、不要な重複記載を避けるために、
ここでの詳細な説明は省略する。
【００７９】ここで、このような変更構造の第２変形実
施例２−２を示すことは、本発明による強誘電体メモリ
が所望本数のビットライン当たり一つずつダミーセルを
連結する構造で適用可能であることを例示するためのも
のである。したがって、第２変形実施例２−２による強
誘電体メモリは、４本のビットライン（又は逆ビットラ
イン）に一つずつのダミーセルを連結する構造的な側面
が前述した第２実施例と多少違うが、前述した第２実施
例で得られる効果と実質的に同一の効果を得ることがで
きる。
施例２−２を示すことは、本発明による強誘電体メモリ
が所望本数のビットライン当たり一つずつダミーセルを
連結する構造で適用可能であることを例示するためのも
のである。したがって、第２変形実施例２−２による強
誘電体メモリは、４本のビットライン（又は逆ビットラ
イン）に一つずつのダミーセルを連結する構造的な側面
が前述した第２実施例と多少違うが、前述した第２実施
例で得られる効果と実質的に同一の効果を得ることがで
きる。
【００８０】（第３変形実施例２−３）図８は本発明の
２実施例の第３変形実施例２−３による強誘電体メモリ
の一部を示す等価回路図である。同図に示すように、第
３変形実施例２−３は、各ビットライン（又は逆ビット
ライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそ
れぞれ直列に連結される単位セルを、二つずつ連続して
対をなすように形成した点が前述した第２実施例と異な
るに過ぎず、残りの構成及び配列は実質的に同一であ
る。
２実施例の第３変形実施例２−３による強誘電体メモリ
の一部を示す等価回路図である。同図に示すように、第
３変形実施例２−３は、各ビットライン（又は逆ビット
ライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそ
れぞれ直列に連結される単位セルを、二つずつ連続して
対をなすように形成した点が前述した第２実施例と異な
るに過ぎず、残りの構成及び配列は実質的に同一であ
る。
【００８１】前述したような変形構造を有する第３変形
実施例２−３による強誘電体メモリは、データ“１”又
は“０”を任意の単位セルに入力する過程又は任意の単
位セルに貯蔵されたデータを読み出す過程が前述した第
２実施例と同一である。したがって、第３変形実施例２
−３によるメモリのメモリ構造において、任意の単位セ
ルに対してデータを貯蔵／読み出しする過程は前述した
第２実施例のものと実質的に同一であるので、不要な重
複記載を避けるため、ここでの詳細な説明は省略する。
実施例２−３による強誘電体メモリは、データ“１”又
は“０”を任意の単位セルに入力する過程又は任意の単
位セルに貯蔵されたデータを読み出す過程が前述した第
２実施例と同一である。したがって、第３変形実施例２
−３によるメモリのメモリ構造において、任意の単位セ
ルに対してデータを貯蔵／読み出しする過程は前述した
第２実施例のものと実質的に同一であるので、不要な重
複記載を避けるため、ここでの詳細な説明は省略する。
【００８２】したがって、第３変形実施例２−３による
強誘電体メモリは、各ビットライン（又は逆ビットライ
ン）にそれぞれ直列に連結される単位セルを、二つずつ
連続して対をなすように形成する構造的側面で前述した
第２実施例と多少異なるが、前述した第２実施例から得
られる効果と実質的に同一の効果を得ることができる。
強誘電体メモリは、各ビットライン（又は逆ビットライ
ン）にそれぞれ直列に連結される単位セルを、二つずつ
連続して対をなすように形成する構造的側面で前述した
第２実施例と多少異なるが、前述した第２実施例から得
られる効果と実質的に同一の効果を得ることができる。
【００８３】［実施例３］図９は本発明の第３実施例に
よる強誘電体メモリの一部を示す等価回路図である。同
図に示すように、本実施例による強誘電体メモリは、ビ
ットライン、ワードライン、制御ラインからなったライ
ンと、各ラインに相互接続される関係で配列され、各ビ
ットライン（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に
連結された各ダミーセルにそれぞれ一つのスイッチング
トランジスタ（ＳＴ０〜ＳＴ３）が接続される配置構造
を有している点で、前述した第１実施例の強誘電体メモ
リと実質的に同一である。
よる強誘電体メモリの一部を示す等価回路図である。同
図に示すように、本実施例による強誘電体メモリは、ビ
ットライン、ワードライン、制御ラインからなったライ
ンと、各ラインに相互接続される関係で配列され、各ビ
ットライン（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に
連結された各ダミーセルにそれぞれ一つのスイッチング
トランジスタ（ＳＴ０〜ＳＴ３）が接続される配置構造
を有している点で、前述した第１実施例の強誘電体メモ
リと実質的に同一である。
【００８４】しかし、第３実施例による強誘電体メモリ
は、各ビットライン（又は逆ビットライン）（ＢＬ０、
／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダ
ミーセル（ＤＣ０、ＤＣ０′；ＤＣ１、ＤＣ１′）の配
列を単位セルの配列と同一にし、ダミーワードライン
（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミ
ーワードライン（ＤＷＬ１）が奇数行（又は偶数行）の
ビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ
１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当
し、他の１本のダミーワードライン（ＤＷＬ０）が偶数
行（又は奇数行）のビットライン（又は逆ビットライ
ン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル
（ＤＣ０′、ＤＣ１′）を担当するように構成した点が
前述した一実施例と異なる。
は、各ビットライン（又は逆ビットライン）（ＢＬ０、
／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダ
ミーセル（ＤＣ０、ＤＣ０′；ＤＣ１、ＤＣ１′）の配
列を単位セルの配列と同一にし、ダミーワードライン
（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミ
ーワードライン（ＤＷＬ１）が奇数行（又は偶数行）の
ビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ
１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当
し、他の１本のダミーワードライン（ＤＷＬ０）が偶数
行（又は奇数行）のビットライン（又は逆ビットライ
ン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル
（ＤＣ０′、ＤＣ１′）を担当するように構成した点が
前述した一実施例と異なる。
【００８５】また、ダミーセルのデータを消去するため
の制御ライン（ＣＬＤ）を全てのダミーセルに共通で使
用するものと示したが、ダミーワードラインのように、
２本に分離してダミーセルを制御するように構成するこ
ともできる。
の制御ライン（ＣＬＤ）を全てのダミーセルに共通で使
用するものと示したが、ダミーワードラインのように、
２本に分離してダミーセルを制御するように構成するこ
ともできる。
【００８６】すなわち、前述した第１実施例による強誘
電体メモリにおいては、各ビットライン（又は逆ビット
ライン）ごとに一つのダミーセル及び二つのスイッチン
グトランジスタを備える構造を採用しているが、本実施
例による強誘電体メモリにおいては、各ビットライン当
たりただ一つのダミーセルと一つのスイッチングトラン
ジスタとを採用する構造を有する。
電体メモリにおいては、各ビットライン（又は逆ビット
ライン）ごとに一つのダミーセル及び二つのスイッチン
グトランジスタを備える構造を採用しているが、本実施
例による強誘電体メモリにおいては、各ビットライン当
たりただ一つのダミーセルと一つのスイッチングトラン
ジスタとを採用する構造を有する。
【００８７】したがって、本発明の第３実施例において
は、不要な重複記載を避けるため、強誘電体メモリの全
般的な配置構造についての説明を省略し、下記では、１
本のビットラインにそれぞれ一つのダミーセル及びスイ
ッチングトランジスタが連結された変更構造を有する強
誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータ
を読み出す過程について説明する。
は、不要な重複記載を避けるため、強誘電体メモリの全
般的な配置構造についての説明を省略し、下記では、１
本のビットラインにそれぞれ一つのダミーセル及びスイ
ッチングトランジスタが連結された変更構造を有する強
誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータ
を読み出す過程について説明する。
【００８８】本実施例においては、説明の便宜と理解の
増進のため、ビットラインに上位電圧を印加するとはプ
レート電極に比べて印加電圧が高い場合を意味し、下位
電圧を印加するとはプレート電極に比べて印加電圧が低
い場合を意味し、データの出力時、単位セルのデータが
“１”又は“０”であるとき、当該ビットラインの電位
変化量をそれぞれＶ１又はＶ０であると仮定する。
増進のため、ビットラインに上位電圧を印加するとはプ
レート電極に比べて印加電圧が高い場合を意味し、下位
電圧を印加するとはプレート電極に比べて印加電圧が低
い場合を意味し、データの出力時、単位セルのデータが
“１”又は“０”であるとき、当該ビットラインの電位
変化量をそれぞれＶ１又はＶ０であると仮定する。
【００８９】また、強誘電体メモリをなす全ての単位セ
ルでのデータ貯蔵及び読み出し過程が実質的に同一であ
るので、ここでは、単位セル（Ｃ００及びＣ１０′）で
のデータ貯蔵及び読み出し過程について一例として説明
する。
ルでのデータ貯蔵及び読み出し過程が実質的に同一であ
るので、ここでは、単位セル（Ｃ００及びＣ１０′）で
のデータ貯蔵及び読み出し過程について一例として説明
する。
【００９０】まず、単位セル（Ｃ００）にデータ“１”
を貯蔵する過程について調べると、ワードライン（ＷＬ
０）を“オン”状態にした後、ビットライン（ＢＬ０）
に上位電圧を印加すると、単位セル（Ｃ００）に備えら
れた強誘電体膜が、その電位差により、陽（＋）の方向
に分極することにより、単位セル（Ｃ００）にデータ
“１”が貯蔵される。
を貯蔵する過程について調べると、ワードライン（ＷＬ
０）を“オン”状態にした後、ビットライン（ＢＬ０）
に上位電圧を印加すると、単位セル（Ｃ００）に備えら
れた強誘電体膜が、その電位差により、陽（＋）の方向
に分極することにより、単位セル（Ｃ００）にデータ
“１”が貯蔵される。
【００９１】また、単位セル（Ｃ１０′）にデータ
“１”を貯蔵する場合、ワードライン（ＷＬ１）を“オ
ン”状態にした後、ビットライン（／ＢＬ０）に上位電
圧を印加すると、単位セル（Ｃ１０′）に備えられた強
誘電体膜が、その電位差により、陽（＋）方向に分極す
ることにより、単位セル（Ｃ１０′）にデータ“１”が
貯蔵される。
“１”を貯蔵する場合、ワードライン（ＷＬ１）を“オ
ン”状態にした後、ビットライン（／ＢＬ０）に上位電
圧を印加すると、単位セル（Ｃ１０′）に備えられた強
誘電体膜が、その電位差により、陽（＋）方向に分極す
ることにより、単位セル（Ｃ１０′）にデータ“１”が
貯蔵される。
【００９２】つぎに、単位セル（Ｃ００）にデータ
“０”を貯蔵する場合、ワードライン（ＷＬ０）を“オ
ン”状態にした後、ビットライン（ＢＬ０）に下位電圧
を印加すると、単位セル（Ｃ００）に備えられた強誘電
体膜が、その電位差により、陰（−）方向に分極するこ
とにより、単位セル（Ｃ００）にデータ“０”が貯蔵さ
れる。
“０”を貯蔵する場合、ワードライン（ＷＬ０）を“オ
ン”状態にした後、ビットライン（ＢＬ０）に下位電圧
を印加すると、単位セル（Ｃ００）に備えられた強誘電
体膜が、その電位差により、陰（−）方向に分極するこ
とにより、単位セル（Ｃ００）にデータ“０”が貯蔵さ
れる。
【００９３】また、単位セル（Ｃ１０′）にデータ
“０”を貯蔵する場合、ワードライン（ＷＬ１）を“オ
ン”状態にした後、ビットライン（／ＢＬ０）に下位電
圧を印加すると、単位セル（Ｃ１０′）に備えられた強
誘電体膜が、その電位差により、陰（−）方向に分極す
ることにより、単位セル（Ｃ１０′）にデータ“０”が
貯蔵される。すなわち、本実施例によると、前述したよ
うなメモリ制御過程により、単位セル（Ｃ００及びＣ１
０′）には、ビットラインに印加される電圧（上位電圧
又は下位電圧）によって、データ“１”又は“０”がそ
れぞれ貯蔵される。
“０”を貯蔵する場合、ワードライン（ＷＬ１）を“オ
ン”状態にした後、ビットライン（／ＢＬ０）に下位電
圧を印加すると、単位セル（Ｃ１０′）に備えられた強
誘電体膜が、その電位差により、陰（−）方向に分極す
ることにより、単位セル（Ｃ１０′）にデータ“０”が
貯蔵される。すなわち、本実施例によると、前述したよ
うなメモリ制御過程により、単位セル（Ｃ００及びＣ１
０′）には、ビットラインに印加される電圧（上位電圧
又は下位電圧）によって、データ“１”又は“０”がそ
れぞれ貯蔵される。
【００９４】前記から分かるように、本実施例による強
誘電体メモリにおいては、任意の単位セルにデータを貯
蔵するときはダミーセルを使用しない。したがって、ダ
ミーセルの使用頻度を大幅に減らし得るので、結果的に
全体強誘電体メモリの繰り返し使用回数を相対的に増大
させる結果を得ることができる。
誘電体メモリにおいては、任意の単位セルにデータを貯
蔵するときはダミーセルを使用しない。したがって、ダ
ミーセルの使用頻度を大幅に減らし得るので、結果的に
全体強誘電体メモリの繰り返し使用回数を相対的に増大
させる結果を得ることができる。
【００９５】つぎに、前述したような過程により、単位
セル（Ｃ００及びＣ１０′）に“１”又は“０”のデー
タが貯蔵された状態で、これを読み出す過程について説
明する。
セル（Ｃ００及びＣ１０′）に“１”又は“０”のデー
タが貯蔵された状態で、これを読み出す過程について説
明する。
【００９６】まず、単位セル（Ｃ００）に貯蔵されたデ
ータを読み出す場合、制御ライン（ＣＬＤ）を“オン”
状態にして、ダミーセルに貯蔵されているデータを除去
した後、再度制御ライン（ＣＬＤ）を“オフ”状態にす
る。次いで、２本のビットライン（ＢＬ０、／ＢＬ０）
に上位電圧を印加すると、ビットライン（ＢＬ０）の電
位変化量は、単位セル（Ｃ００）に貯蔵されたデータに
よりＶ１又はＶ０となる。すなわち、単位セル（Ｃ０
０）にデータ“１”が貯蔵された場合、ビットライン
（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ０
０）にデータ“０”が貯蔵された場合、ビットライン
（ＢＬ０）の電位変化量はＶ０となる。この際に、逆ビ
ットライン（／ＢＬ０）の電位変化量は、ダミーセル
（ＤＣ０′）のキャパシターにより、ｄＶ１とｄＶ０の
ほぼ中間値（基準電圧）となる。
ータを読み出す場合、制御ライン（ＣＬＤ）を“オン”
状態にして、ダミーセルに貯蔵されているデータを除去
した後、再度制御ライン（ＣＬＤ）を“オフ”状態にす
る。次いで、２本のビットライン（ＢＬ０、／ＢＬ０）
に上位電圧を印加すると、ビットライン（ＢＬ０）の電
位変化量は、単位セル（Ｃ００）に貯蔵されたデータに
よりＶ１又はＶ０となる。すなわち、単位セル（Ｃ０
０）にデータ“１”が貯蔵された場合、ビットライン
（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ０
０）にデータ“０”が貯蔵された場合、ビットライン
（ＢＬ０）の電位変化量はＶ０となる。この際に、逆ビ
ットライン（／ＢＬ０）の電位変化量は、ダミーセル
（ＤＣ０′）のキャパシターにより、ｄＶ１とｄＶ０の
ほぼ中間値（基準電圧）となる。
【００９７】したがって、ビットライン（ＢＬ０）上の
電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較
器（Ｃ０）に伝達されることにより、単位セル（Ｃ０
０）から読み出したデータを判定する。つまりビットラ
イン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ
０）から提供される基準電圧（平均電圧）より高いとデ
ータ“１”を判定し、ビットライン（ＢＬ０）での出力
電圧が逆ビットライン（／ＢＬ０）から提供される基準
電圧（平均電圧）より低いとデータ“０”を判定するこ
とになる。
電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較
器（Ｃ０）に伝達されることにより、単位セル（Ｃ０
０）から読み出したデータを判定する。つまりビットラ
イン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ
０）から提供される基準電圧（平均電圧）より高いとデ
ータ“１”を判定し、ビットライン（ＢＬ０）での出力
電圧が逆ビットライン（／ＢＬ０）から提供される基準
電圧（平均電圧）より低いとデータ“０”を判定するこ
とになる。
【００９８】つぎに、単位セル（Ｃ１０′）に貯蔵され
たデータを読み出す場合、制御ライン（ＣＬＤ）を“オ
ン”状態にして、ダミーセルに貯蔵されているデータを
除去した後、再度制御ライン（ＣＬ０）を“オフ”状態
にする。次いで、２本のビットライン（ＢＬ０、／ＢＬ
０）に上位電圧を印加し、ワードライン（ＷＬ１）とダ
ミーワードライン（ＤＷＬ）とを“オン”状態にする
と、ビットライン（／ＢＬ０）の電位変化量は、単位セ
ル（Ｃ１０′）に貯蔵されたデータによりＶ１又はＶ０
となる。すなわち、単位セル（Ｃ１０′）にデータ
“１”が貯蔵された場合、ビットライン（／ＢＬ０）の
電位変化量はＶ１となり、単位セル（Ｃ１０′）にデー
タ“０”が貯蔵された場合、ビットライン（／ＢＬ０）
の電位変化量はＶ０となる。この際に、逆ビットライン
（ＢＬ０）の電位変化量はダミーセル（ＤＣ０）のキャ
パシターによりｄＶ１とｄＶ０間のおよそ中間値（基準
電圧）となる。
たデータを読み出す場合、制御ライン（ＣＬＤ）を“オ
ン”状態にして、ダミーセルに貯蔵されているデータを
除去した後、再度制御ライン（ＣＬ０）を“オフ”状態
にする。次いで、２本のビットライン（ＢＬ０、／ＢＬ
０）に上位電圧を印加し、ワードライン（ＷＬ１）とダ
ミーワードライン（ＤＷＬ）とを“オン”状態にする
と、ビットライン（／ＢＬ０）の電位変化量は、単位セ
ル（Ｃ１０′）に貯蔵されたデータによりＶ１又はＶ０
となる。すなわち、単位セル（Ｃ１０′）にデータ
“１”が貯蔵された場合、ビットライン（／ＢＬ０）の
電位変化量はＶ１となり、単位セル（Ｃ１０′）にデー
タ“０”が貯蔵された場合、ビットライン（／ＢＬ０）
の電位変化量はＶ０となる。この際に、逆ビットライン
（ＢＬ０）の電位変化量はダミーセル（ＤＣ０）のキャ
パシターによりｄＶ１とｄＶ０間のおよそ中間値（基準
電圧）となる。
【００９９】したがって、ビットライン（／ＢＬ０）上
の電圧と逆ビットライン（ＢＬ０）上の基準電圧が比較
器（Ｃ０）に伝達されることにより、単位セル（Ｃ１
０′）から読み出したデータを判定する。つまりビット
ライン（／ＢＬ０）での出力電圧が、逆ビットライン
（ＢＬ０）から提供される基準電圧（平均電圧）より高
いとデータ“１”を判定し、ビットライン（／ＢＬ０）
での出力電圧が、逆ビットライン（ＢＬ０）から提供さ
れる基準電圧（平均電圧）より低いとデータ“０”を判
定することになる。
の電圧と逆ビットライン（ＢＬ０）上の基準電圧が比較
器（Ｃ０）に伝達されることにより、単位セル（Ｃ１
０′）から読み出したデータを判定する。つまりビット
ライン（／ＢＬ０）での出力電圧が、逆ビットライン
（ＢＬ０）から提供される基準電圧（平均電圧）より高
いとデータ“１”を判定し、ビットライン（／ＢＬ０）
での出力電圧が、逆ビットライン（ＢＬ０）から提供さ
れる基準電圧（平均電圧）より低いとデータ“０”を判
定することになる。
【０１００】すなわち、本実施例による強誘電体メモリ
は、任意の単位セルにデータを貯蔵するときにはダミー
セルを使用しない反面、任意の単位セルに貯蔵されたデ
ータを読み出すときに限り、ダミーセルを使用する。
は、任意の単位セルにデータを貯蔵するときにはダミー
セルを使用しない反面、任意の単位セルに貯蔵されたデ
ータを読み出すときに限り、ダミーセルを使用する。
【０１０１】以上説明したように、本実施例によると、
前述した第１実施例と同様に、任意の単位セルにデータ
を貯蔵するときにはダミーセルを使用せず、任意の単位
セルからデータを読み出すときに限り、対応するダミー
セル（つまり、逆ビットラインに連結されたダミーセ
ル）を使用するため、前述した第１実施例と同一の結
果、つまり過度のダミーセルの使用に起因する全体強誘
電体メモリの使用繰り返し回数の減少又は防止及びメモ
リの高集積化を実現することができる。また、本実施例
によると、前述した第１実施例と同様に、単位セルのプ
レート電極を共通で連結する構造を採用するため、与え
られた面積で各単位セル内キャパシターの容量を増大さ
せ得るという付随的な効果を有する。
前述した第１実施例と同様に、任意の単位セルにデータ
を貯蔵するときにはダミーセルを使用せず、任意の単位
セルからデータを読み出すときに限り、対応するダミー
セル（つまり、逆ビットラインに連結されたダミーセ
ル）を使用するため、前述した第１実施例と同一の結
果、つまり過度のダミーセルの使用に起因する全体強誘
電体メモリの使用繰り返し回数の減少又は防止及びメモ
リの高集積化を実現することができる。また、本実施例
によると、前述した第１実施例と同様に、単位セルのプ
レート電極を共通で連結する構造を採用するため、与え
られた面積で各単位セル内キャパシターの容量を増大さ
せ得るという付随的な効果を有する。
【０１０２】なお、本実施例による強誘電体メモリは、
前述した第１実施例と同様に、別途のキャパシター工程
を行ってダミーセルのキャパシターを形成することもで
き、ゲート絶縁膜をキャパシターの誘電体膜として使用
するゲートキャパシターを採用することもできる。
前述した第１実施例と同様に、別途のキャパシター工程
を行ってダミーセルのキャパシターを形成することもで
き、ゲート絶縁膜をキャパシターの誘電体膜として使用
するゲートキャパシターを採用することもできる。
【０１０３】（第１変形実施例３−１）図１０は本発明
の３実施例の第１変形実施例３−１による強誘電体メモ
リの一部を示す等価回路図である。同図に示すように、
第１変形実施例３−１による強誘電体メモリは、ダミー
セル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイ
ッチングトランジスタ（ＳＴ０〜ＳＴ３）が行間単位セ
ル内の任意の位置に配置されるという点を除き、実質的
に前述した第３実施例と同じである。
の３実施例の第１変形実施例３−１による強誘電体メモ
リの一部を示す等価回路図である。同図に示すように、
第１変形実施例３−１による強誘電体メモリは、ダミー
セル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイ
ッチングトランジスタ（ＳＴ０〜ＳＴ３）が行間単位セ
ル内の任意の位置に配置されるという点を除き、実質的
に前述した第３実施例と同じである。
【０１０４】したがって、第１変形実施例３−１のメモ
リ構造において、任意の単位セルに対してデータを貯蔵
／読み出しする過程は前述した第３実施例と実質的に同
一であるので、不要な重複記載を避けるために、ここで
の詳細な説明は省略する。ここで、このような変更構造
の第１変形実施例３−１を示すことは、本発明により、
各ビットライン（又は逆ビットライン）に連結されるダ
ミーセルが行間単位セルのどの位置にも配列できること
を例示するためである。
リ構造において、任意の単位セルに対してデータを貯蔵
／読み出しする過程は前述した第３実施例と実質的に同
一であるので、不要な重複記載を避けるために、ここで
の詳細な説明は省略する。ここで、このような変更構造
の第１変形実施例３−１を示すことは、本発明により、
各ビットライン（又は逆ビットライン）に連結されるダ
ミーセルが行間単位セルのどの位置にも配列できること
を例示するためである。
【０１０５】したがって、第１変形実施例３−１による
強誘電体メモリは、各ビットライン（又は逆ビットライ
ン）に連結されるダミーセルを行間単位セル内の任意の
位置に配置する構造的な側面が前述した第３実施例と多
少違うが、前述した第３実施例で得られる効果と実質的
に同一効果を得ることができる。
強誘電体メモリは、各ビットライン（又は逆ビットライ
ン）に連結されるダミーセルを行間単位セル内の任意の
位置に配置する構造的な側面が前述した第３実施例と多
少違うが、前述した第３実施例で得られる効果と実質的
に同一効果を得ることができる。
【０１０６】（第２変形実施例３−２）図１１は本発明
の第３実施例の第２変形実施例３−２による強誘電体メ
モリの一部を示す等価回路図である。同図に示すよう
に、第２変形実施例３−２は、各ビットライン（又は逆
ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ
１）にそれぞれ連結される単位セルを、二つずつ連続し
て対をなすように形成した点が前述した第３実施例と異
なるに過ぎず、残りの構成及び配列は実質的に同一であ
る。
の第３実施例の第２変形実施例３−２による強誘電体メ
モリの一部を示す等価回路図である。同図に示すよう
に、第２変形実施例３−２は、各ビットライン（又は逆
ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ
１）にそれぞれ連結される単位セルを、二つずつ連続し
て対をなすように形成した点が前述した第３実施例と異
なるに過ぎず、残りの構成及び配列は実質的に同一であ
る。
【０１０７】前述したような変形構造を有する第２変形
実施例３−２による強誘電体メモリは、データ“１”又
は“０”を任意の単位セルに入力する過程又は任意の単
位セルに貯蔵されたデータを読み出す過程が前述した第
３実施例と実質的に同一である。よって、第２変形実施
例によるメモリのメモリ構造において、任意の単位セル
に対してデータを貯蔵／読み出しする過程は前述した第
３実施例のものと実質的に同一であるので、不要な重複
記載を避けるため、ここでの詳細な説明は省略する。
実施例３−２による強誘電体メモリは、データ“１”又
は“０”を任意の単位セルに入力する過程又は任意の単
位セルに貯蔵されたデータを読み出す過程が前述した第
３実施例と実質的に同一である。よって、第２変形実施
例によるメモリのメモリ構造において、任意の単位セル
に対してデータを貯蔵／読み出しする過程は前述した第
３実施例のものと実質的に同一であるので、不要な重複
記載を避けるため、ここでの詳細な説明は省略する。
【０１０８】したがって、第２変形実施例３−２による
強誘電体メモリは、各ビットライン（又は逆ビットライ
ン）にそれぞれ直列に連結される単位セルを、二つずつ
連続して対をなすように形成する構造的側面で前述した
第３実施例と多少異なるが、前述した第３実施例から得
られる効果と実質的に同一の効果を得ることができる。
強誘電体メモリは、各ビットライン（又は逆ビットライ
ン）にそれぞれ直列に連結される単位セルを、二つずつ
連続して対をなすように形成する構造的側面で前述した
第３実施例と多少異なるが、前述した第３実施例から得
られる効果と実質的に同一の効果を得ることができる。
【０１０９】［実施例４］図１２は本発明の第４実施例
による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第４実施例によるメモリは、単位セ
ルに貯蔵されたデータを読み出すとき、判定の基準とな
る電圧を発生するダミーセルを隣接ビットラインに連結
する前述した第１実施例、第２実施例及び第３実施例と
は異なり、基準電圧を発生するダミーセル（ＤＣ）を別
途のダミービットライン（ＤＢＬ）に連結し、ダミービ
ットラインを多数の比較器（Ｃ０、Ｃ１）の一側に並列
に連結した点が異なる。
による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第４実施例によるメモリは、単位セ
ルに貯蔵されたデータを読み出すとき、判定の基準とな
る電圧を発生するダミーセルを隣接ビットラインに連結
する前述した第１実施例、第２実施例及び第３実施例と
は異なり、基準電圧を発生するダミーセル（ＤＣ）を別
途のダミービットライン（ＤＢＬ）に連結し、ダミービ
ットラインを多数の比較器（Ｃ０、Ｃ１）の一側に並列
に連結した点が異なる。
【０１１０】すなわち、第４実施例による強誘電体メモ
リは、別のダミービットライン（ＤＢＬ）にダミーセル
（ＤＣ）を連結するという点において、図１３に示す従
来の強誘電体メモリに多少似ているが、ダミービットラ
インに基準電圧を提供するダミーセル（ＤＣ）とスイッ
チングトランジスタ（ＳＴ）とを備えるという点と、任
意の単位セルにデータを貯蔵するときはダミーセルを使
用せず、任意の単位セルに貯蔵されたデータを読み出す
ときに限り、ダミーセルを使用するという点で、図１３
に示す従来の強誘電体メモリとは明らかに異なる。
リは、別のダミービットライン（ＤＢＬ）にダミーセル
（ＤＣ）を連結するという点において、図１３に示す従
来の強誘電体メモリに多少似ているが、ダミービットラ
インに基準電圧を提供するダミーセル（ＤＣ）とスイッ
チングトランジスタ（ＳＴ）とを備えるという点と、任
意の単位セルにデータを貯蔵するときはダミーセルを使
用せず、任意の単位セルに貯蔵されたデータを読み出す
ときに限り、ダミーセルを使用するという点で、図１３
に示す従来の強誘電体メモリとは明らかに異なる。
【０１１１】したがって、第４実施例による強誘電体メ
モリは、単位セル（Ｃ００及びＣ０１）にデータをそれ
ぞれ貯蔵する過程は前述した実施例の過程と実質的に同
一である。したがって、下記では、不要な重複記載を避
けるため、単位セル（Ｃ００及びＣ０１）に貯蔵された
データを読み出す過程のみについて一例として説明す
る。
モリは、単位セル（Ｃ００及びＣ０１）にデータをそれ
ぞれ貯蔵する過程は前述した実施例の過程と実質的に同
一である。したがって、下記では、不要な重複記載を避
けるため、単位セル（Ｃ００及びＣ０１）に貯蔵された
データを読み出す過程のみについて一例として説明す
る。
【０１１２】まず、単位セル（Ｃ００）に貯蔵されたデ
ータを読み出す場合、制御ライン（ＣＬＤ）を“オン”
状態にして、ダミーセルに貯蔵されているデータを除去
した後、再度制御ライン（ＣＬＤ）を“オフ”状態にす
る。次いで、ビットライン（ＢＬ０）とダミービットラ
イン（ＤＢＬ）に上位電圧を印加し、ワードライン（Ｗ
Ｌ０）とダミーワードライン（ＤＷＬ）を“オン”状態
にすると、ビットライン（ＢＬ０）の電位変化量は、単
位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ
０となる。すなわち、単位セル（Ｃ００）にデータ
“１”が貯蔵された場合、ビットライン（ＢＬ０）の電
位変化量はＶ１となり、単位セル（Ｃ００）にデータ
“０”が貯蔵された場合、ビットライン（ＢＬ０）の電
位変化量はＶ０となる。
ータを読み出す場合、制御ライン（ＣＬＤ）を“オン”
状態にして、ダミーセルに貯蔵されているデータを除去
した後、再度制御ライン（ＣＬＤ）を“オフ”状態にす
る。次いで、ビットライン（ＢＬ０）とダミービットラ
イン（ＤＢＬ）に上位電圧を印加し、ワードライン（Ｗ
Ｌ０）とダミーワードライン（ＤＷＬ）を“オン”状態
にすると、ビットライン（ＢＬ０）の電位変化量は、単
位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ
０となる。すなわち、単位セル（Ｃ００）にデータ
“１”が貯蔵された場合、ビットライン（ＢＬ０）の電
位変化量はＶ１となり、単位セル（Ｃ００）にデータ
“０”が貯蔵された場合、ビットライン（ＢＬ０）の電
位変化量はＶ０となる。
【０１１３】この際に、ダミービットライン（ＤＢＬ）
の電位変化量は、ダミーセル（ＤＣ）のキャパシターに
より、ｄＶ１とｄＶ０のほぼ中間値（基準電圧）とな
る。したがって、ビットライン（ＢＬ０）上の電圧とダ
ミービットライン（ＤＢＬ）上の基準電圧が比較器（Ｃ
０）に伝達されることにより、単位セル（Ｃ００）から
読み出したデータを判定する。つまりビットライン（Ｂ
Ｌ０）での出力電圧がダミービットライン（ＤＢＬ）か
ら提供される基準電圧（平均電圧）より高いとデータ
“１”を判定し、ビットライン（ＢＬ０）での出力電圧
がダミービットライン（ＤＢＬ）から提供される基準電
圧（平均電圧）より低いとデータ“０”を判定すること
になる。
の電位変化量は、ダミーセル（ＤＣ）のキャパシターに
より、ｄＶ１とｄＶ０のほぼ中間値（基準電圧）とな
る。したがって、ビットライン（ＢＬ０）上の電圧とダ
ミービットライン（ＤＢＬ）上の基準電圧が比較器（Ｃ
０）に伝達されることにより、単位セル（Ｃ００）から
読み出したデータを判定する。つまりビットライン（Ｂ
Ｌ０）での出力電圧がダミービットライン（ＤＢＬ）か
ら提供される基準電圧（平均電圧）より高いとデータ
“１”を判定し、ビットライン（ＢＬ０）での出力電圧
がダミービットライン（ＤＢＬ）から提供される基準電
圧（平均電圧）より低いとデータ“０”を判定すること
になる。
【０１１４】つぎに、単位セル（Ｃ０１）に貯蔵された
データを読み出す場合、制御ライン（ＣＬＤ）を“オ
ン”状態にして、ダミーセルに貯蔵されているデータを
除去した後、再度制御ライン（ＣＬＤ）を“オフ”状態
にする。次いで、ビットライン（ＢＬ１）とダミービッ
トライン（ＤＢＬ）に上位電圧を印加し、ワードライン
（ＷＬ０）とダミーワードライン（ＤＷＬ）を“オン”
状態にすると、ビットライン（ＢＬ１）の電位変化量
は、単位セル（Ｃ１０′）に貯蔵されたデータによりＶ
１又はＶ０となる。すなわち、単位セル（Ｃ１０′）に
データ“１”が貯蔵された場合、ビットライン（ＢＬ
１）の電位変化量はＶ１となり、単位セル（Ｃ１０′）
にデータ“０”が貯蔵された場合、ビットライン（ＢＬ
１）の電位変化量はＶ０となる。
データを読み出す場合、制御ライン（ＣＬＤ）を“オ
ン”状態にして、ダミーセルに貯蔵されているデータを
除去した後、再度制御ライン（ＣＬＤ）を“オフ”状態
にする。次いで、ビットライン（ＢＬ１）とダミービッ
トライン（ＤＢＬ）に上位電圧を印加し、ワードライン
（ＷＬ０）とダミーワードライン（ＤＷＬ）を“オン”
状態にすると、ビットライン（ＢＬ１）の電位変化量
は、単位セル（Ｃ１０′）に貯蔵されたデータによりＶ
１又はＶ０となる。すなわち、単位セル（Ｃ１０′）に
データ“１”が貯蔵された場合、ビットライン（ＢＬ
１）の電位変化量はＶ１となり、単位セル（Ｃ１０′）
にデータ“０”が貯蔵された場合、ビットライン（ＢＬ
１）の電位変化量はＶ０となる。
【０１１５】この際に、ダミービットライン（ＤＢＬ）
の電位変化量はダミーセル（ＤＣ０）のキャパシターに
よりｄＶ１とｄＶ０間のおよそ中間値（基準電圧）とな
る。したがって、ビットライン（ＢＬ１）上の電圧とダ
ミービットライン（ＤＢＬ）上の基準電圧が比較器（Ｃ
０）に伝達されることにより、単位セル（Ｃ０１）から
読み出したデータを判定する。つまりビットライン（Ｂ
Ｌ１）での出力電圧が、ダミービットライン（ＤＢＬ）
から提供される基準電圧（平均電圧）より高いとデータ
“１”を判定し、ビットライン（ＢＬ１）での出力電圧
が、ダミービットライン（ＤＢＬ）から提供される基準
電圧（平均電圧）より低いとデータ“０”を判定するこ
とになる。
の電位変化量はダミーセル（ＤＣ０）のキャパシターに
よりｄＶ１とｄＶ０間のおよそ中間値（基準電圧）とな
る。したがって、ビットライン（ＢＬ１）上の電圧とダ
ミービットライン（ＤＢＬ）上の基準電圧が比較器（Ｃ
０）に伝達されることにより、単位セル（Ｃ０１）から
読み出したデータを判定する。つまりビットライン（Ｂ
Ｌ１）での出力電圧が、ダミービットライン（ＤＢＬ）
から提供される基準電圧（平均電圧）より高いとデータ
“１”を判定し、ビットライン（ＢＬ１）での出力電圧
が、ダミービットライン（ＤＢＬ）から提供される基準
電圧（平均電圧）より低いとデータ“０”を判定するこ
とになる。
【０１１６】すなわち、本実施例による強誘電体メモリ
は、前述した実施例と同様に、任意の単位セルにデータ
を貯蔵するときにはダミーセルを使用しない反面、任意
の単位セルに貯蔵されたデータを読み出すときに限り、
ダミーセルを使用する。
は、前述した実施例と同様に、任意の単位セルにデータ
を貯蔵するときにはダミーセルを使用しない反面、任意
の単位セルに貯蔵されたデータを読み出すときに限り、
ダミーセルを使用する。
【０１１７】以上説明したように、本実施例によると、
前述した実施例と同様に、任意の単位セルにデータを貯
蔵するときには、対応するダミーセルを使用せず、任意
の単位セルからデータを読み出すときに限り、対応する
ダミーセル（つまり、逆ビットラインに連結されたダミ
ーセル）を使用するため、前述した実施例と同一の結
果、つまり過度のダミーセルの使用に起因する全体強誘
電体メモリの使用繰り返し回数の減少又は防止及びメモ
リの高集積化を実現することができる。
前述した実施例と同様に、任意の単位セルにデータを貯
蔵するときには、対応するダミーセルを使用せず、任意
の単位セルからデータを読み出すときに限り、対応する
ダミーセル（つまり、逆ビットラインに連結されたダミ
ーセル）を使用するため、前述した実施例と同一の結
果、つまり過度のダミーセルの使用に起因する全体強誘
電体メモリの使用繰り返し回数の減少又は防止及びメモ
リの高集積化を実現することができる。
【０１１８】また、本実施例によると、前述した実施例
と同様に、単位セルのプレート電極を共通で連結する構
造を採用するため、与えられた面積で各単位セル内キャ
パシターの容量を増大させ得るという付随的な効果を有
する。
と同様に、単位セルのプレート電極を共通で連結する構
造を採用するため、与えられた面積で各単位セル内キャ
パシターの容量を増大させ得るという付随的な効果を有
する。
【０１１９】なお、本実施例による強誘電体メモリは、
前述した第１実施例と同様に、別途のキャパシター工程
を行ってダミーセルのキャパシターを形成することもで
き、ゲート絶縁膜をキャパシターの誘電体膜として使用
するゲートキャパシターを採用することもできる。
前述した第１実施例と同様に、別途のキャパシター工程
を行ってダミーセルのキャパシターを形成することもで
き、ゲート絶縁膜をキャパシターの誘電体膜として使用
するゲートキャパシターを採用することもできる。
【０１２０】
【発明の効果】以上説明したように、本発明によると、
Ｍ×Ｎ個の単位セルからなった強誘電体メモリにおい
て、各単位セルを一つのトランジスタ及び一つのキャパ
シターから形成し、データ判定時に使用される基準電圧
を発生するダミーセルを各ビットライン単位で形成し、
各ダミーセルに対応するスイッチングトランジスタをそ
れぞれ形成するか又は別途のダミービットラインにダミ
ーセルを形成し、各ダミーセルに対応するスイッチング
トランジスタのオン／オフ制御により、単位セルからデ
ータを読み出すときに限り、対応するダミーセルを使用
するものとすることにより、基準電圧を発生するダミー
セルの使用頻度を最大限抑制して、強誘電体メモリの繰
り返し使用回数が低下することを防止するとともにメモ
リの高集積化を実現することができる。
Ｍ×Ｎ個の単位セルからなった強誘電体メモリにおい
て、各単位セルを一つのトランジスタ及び一つのキャパ
シターから形成し、データ判定時に使用される基準電圧
を発生するダミーセルを各ビットライン単位で形成し、
各ダミーセルに対応するスイッチングトランジスタをそ
れぞれ形成するか又は別途のダミービットラインにダミ
ーセルを形成し、各ダミーセルに対応するスイッチング
トランジスタのオン／オフ制御により、単位セルからデ
ータを読み出すときに限り、対応するダミーセルを使用
するものとすることにより、基準電圧を発生するダミー
セルの使用頻度を最大限抑制して、強誘電体メモリの繰
り返し使用回数が低下することを防止するとともにメモ
リの高集積化を実現することができる。
【０１２１】また、本発明の他の実施例による強誘電体
メモリは、プレート電極ラインを列又は行単位に分離せ
ず、一つのプレート電極をメモリセルに共通で使用する
ことにより、与えられた面積内でキャパシターの容量増
加を図ることができ、強誘電体膜を各単位セルのキャパ
シターとして使用し、強誘電体膜に比べて、疲労劣化耐
性がより強い一般の誘電体膜をダミーセルのキャパシタ
ーとして使用することにより、ダミーセルの信頼性をよ
り増進させることができる。
メモリは、プレート電極ラインを列又は行単位に分離せ
ず、一つのプレート電極をメモリセルに共通で使用する
ことにより、与えられた面積内でキャパシターの容量増
加を図ることができ、強誘電体膜を各単位セルのキャパ
シターとして使用し、強誘電体膜に比べて、疲労劣化耐
性がより強い一般の誘電体膜をダミーセルのキャパシタ
ーとして使用することにより、ダミーセルの信頼性をよ
り増進させることができる。
【図１】強誘電体膜の分極特性を示すヒステリシス特性
図
図
【図２】本発明の一実施例による強誘電体メモリの一部
を示す等価回路図
を示す等価回路図
【図３】本発明の一実施例の第１変形実施例１−１によ
る強誘電体メモリの一部を示す等価回路図
る強誘電体メモリの一部を示す等価回路図
【図４】本発明の一実施例の第２変形実施例１−２によ
る強誘電体メモリの一部を示す等価回路図
る強誘電体メモリの一部を示す等価回路図
【図５】本発明の第２実施例による強誘電体メモリの一
部を示す等価回路図
部を示す等価回路図
【図６】本発明の第２実施例の第１変形実施例２−１に
よる強誘電体メモリの一部を示す等価回路図
よる強誘電体メモリの一部を示す等価回路図
【図７】本発明の第２実施例の第２変形実施例２−２に
よる強誘電体メモリの一部を示す等価回路図
よる強誘電体メモリの一部を示す等価回路図
【図８】本発明の第２実施例の第３変形実施例２−３に
よる強誘電体メモリの一部を示す等価回路図
よる強誘電体メモリの一部を示す等価回路図
【図９】本発明の第３実施例による強誘電体メモリの一
部を示す等価回路図
部を示す等価回路図
【図１０】本発明の第３実施例の第１変形実施例３−１
による強誘電体メモリの一部を示す等価回路図
による強誘電体メモリの一部を示す等価回路図
【図１１】本発明の第３実施例の第２変形実施例３−２
による強誘電体メモリの一部を示す等価回路図
による強誘電体メモリの一部を示す等価回路図
【図１２】本発明の第４実施例による強誘電体メモリの
一部を示す等価回路図
一部を示す等価回路図
【図１３】それぞれ一つのトランジスタ／キャパシター
（１Ｔ／１Ｃ）構造を有する従来の強誘電体メモリの一
部を示す等価回路図
（１Ｔ／１Ｃ）構造を有する従来の強誘電体メモリの一
部を示す等価回路図
【図１４】それぞれ二つのトランジスタ／キャパシター
（２Ｔ／２Ｃ）構造を有する従来の強誘電体メモリの一
部を示す等価回路図
（２Ｔ／２Ｃ）構造を有する従来の強誘電体メモリの一
部を示す等価回路図
ＢＬ０、ＢＬ０′、／ＢＬ０、ＢＬ１、ＢＬ１′、／Ｂ
Ｌ１ ビットライン（逆ビットライン） ＣＬＤ、ＣＬ０〜ＣＬ３ 制御ライン Ｃ０、Ｃ１ 比較器 Ｃ００、Ｃ１０′、Ｃ１１′、Ｃ２０、Ｃ２１、Ｃ３
０′、Ｃ３１′ 単位セル ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′ ダミーセル ＤＰＬ０、ＤＰＬ１ ダミープレート電極ライン ＤＷＬ０、ＤＷＬ１ ダミーワードライン ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１ 相互連
結配線 ＰＬ０〜ＰＬ３ プレート電極ライン ＳＴ０〜ＳＴ７ スイッチングトランジスタ ＵＣ 単位セル ＷＬ０〜ＷＬ３ ワードライン
Ｌ１ ビットライン（逆ビットライン） ＣＬＤ、ＣＬ０〜ＣＬ３ 制御ライン Ｃ０、Ｃ１ 比較器 Ｃ００、Ｃ１０′、Ｃ１１′、Ｃ２０、Ｃ２１、Ｃ３
０′、Ｃ３１′ 単位セル ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′ ダミーセル ＤＰＬ０、ＤＰＬ１ ダミープレート電極ライン ＤＷＬ０、ＤＷＬ１ ダミーワードライン ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１ 相互連
結配線 ＰＬ０〜ＰＬ３ プレート電極ライン ＳＴ０〜ＳＴ７ スイッチングトランジスタ ＵＣ 単位セル ＷＬ０〜ＷＬ３ ワードライン
Claims (51)
- 【請求項１】 一側方向に伸張される多数本のビットラ
イン、及び前記各ビットラインに垂直な同一方向に伸張
される多数本のワードラインを有し、Ｍ×Ｎの配列で前
記各ラインに接続され、それぞれ一つのトランジスタと
キャパシターからなった多数の単位セルからなる強誘電
体メモリにおいて、 前記各ビットラインに隔行で又は隔列で交互に配置され
る方式でそれぞれ直列に連結される多数の単位セルから
なる多数の単位セルグループと、 前記各ビットラインの任意の位置にそれぞれ連結され、
それぞれ一つのトランジスタとキャパシターからなった
多数のダミーセルを含むダミーセルグループと、 外部からの制御信号に応じて、前記各ダミーセルと対応
する各ビットライン内の単位セル間の連結をスイッチン
グする多数のトランジスタからなった第１スイッチング
トランジスタグループと、 データの読み出し時、外部から提供される制御信号に応
じて、前記各ダミーセルに貯蔵された情報をそれぞれ除
去する多数のスイッチングトランジスタからなった第２
スイッチングトランジスタグループと、を含み、 前記多数の各ダミーセルのキャパシター誘電体膜は自発
分極特性を有さず、前記誘電体メモリは、前記多数本の
ビットラインから選択された何れか１つのビットライン
内の任意の単位セルからデータが読み出されるとき、前
記選択されたビットラインに逆ビットラインに連結され
たダミーセルから提供される一定電圧を、データ判定の
ための基準電圧として提供することを特徴とする強誘電
体メモリ。 - 【請求項２】 前記多数のダミーセルグループ及び前記
第１及び第２スイッチングトランジスタグループは前記
単位セルグループ内部の任意の位置に配置され、前記ダ
ミーセルグループ及び前記第１及び第２スイッチングト
ランジスタグループを通じてそれぞれ分離される前記各
ビットラインは対応する各相互連結配線を介して接続さ
れることを特徴とする請求項１記載の強誘電体メモリ。 - 【請求項３】 前記各単位セルのプレート電極は、行方
向に連続する一連のプレート電極ラインに、Ｎ個ずつ分
離されて連結されることを特徴とする請求項２記載の強
誘電体メモリ。 - 【請求項４】 前記各単位セルのプレート電極は、プレ
ート電極ラインを通じて共通で連結されることを特徴と
する請求項２記載の強誘電体メモリ。 - 【請求項５】 前記各ダミーセルのプレート電極は、接
地に連結されることを特徴とする請求項２記載の強誘電
体メモリ。 - 【請求項６】 前記各ダミーセルのプレート電極には、
既設定された一定電圧が印加されることを特徴とする請
求項２記載の強誘電体メモリ。 - 【請求項７】 前記各ビットラインには直列に連結され
る二つの単位セルが二つずつ連続の対として配列され、
隣接するビットライン間には単位セル対が互いに交互に
交差する方式で配置されることを特徴とする請求項２記
載の強誘電体メモリ。 - 【請求項８】 前記多数のビットラインは２本が一対の
ビットライン対に形成され、前記各ビットライン対の１
ビットラインに連結された各ダミーセルは１本のダミー
ワードラインに共通で連結され、前記各ビットライン対
の他のビットラインに連結された各ダミーセルは他のダ
ミーワードラインに共通で連結されることを特徴とする
請求項２記載の強誘電体メモリ。 - 【請求項９】 前記各単位セルのキャパシターは強誘電
体膜であり、前記ダミーセルのキャパシターは誘電体膜
であることを特徴とする請求項２記載の強誘電体メモ
リ。 - 【請求項１０】 前記各ダミーセルのキャパシターは、
ゲート絶縁膜を誘電体膜として使用するゲートキャパシ
ターであることを特徴とする請求項９記載の強誘電体メ
モリ。 - 【請求項１１】 前記第１スイッチングトランジスタグ
ループは、隔行のビットラインと前記隔行のビットライ
ンとのそれぞれに連結された各ダミーセル間をそれぞれ
スイッチングする多数のスイッチングトランジスタから
構成され、第１制御ラインに共通で連結される第１スイ
ッチンググループと、 他の隔行のビットラインと前記他の隔行のビットライン
とのそれぞれに連結された各ダミーセル間をそれぞれス
イッチングする多数のスイッチングトランジスタから構
成され、第２制御ラインに共通で連結される第２スイッ
チンググループと、から構成されることを特徴とする請
求項２記載の強誘電体メモリ。 - 【請求項１２】 任意の単位セルにデータを貯蔵すると
き、前記第１及び第２スイッチンググループは、外部か
らのスイッチング制御信号に応じてオフ状態に制御され
ることを特徴とする請求項１１記載の強誘電体メモリ。 - 【請求項１３】 任意の単位セルからデータを読み出す
とき、外部からのスイッチング制御信号に応じて、前記
第１及び第２スイッチンググループのいずれか１グルー
プはオフ状態に制御され、残りの１グループはオン状態
に制御されることを特徴とする請求項１１記載の強誘電
体メモリ。 - 【請求項１４】 一側方向に伸張される多数本のビット
ライン、及び前記各ビットラインに垂直な同一方向に伸
張される多数本のワードラインを有し、Ｍ×Ｎの配列で
前記各ラインに接続され、それぞれ一つのトランジスタ
とキャパシターからなった多数の単位セルからなる強誘
電体メモリにおいて、 前記各ビットラインに隔行で又は隔列で交互に配置され
る方式でそれぞれ直列に連結される多数の単位セルから
なる多数の単位セルグループと、 前記２ビットラインずつをビットライン対に形成し、形
成されたビットライン対のうち何れか１つのビットライ
ン内の任意の位置にそれぞれ連結され、それぞれ一つの
トランジスタとキャパシターからなった多数のダミーセ
ルを含むダミーセルグループと、 外部からの制御信号に応じて、前記各ダミーセルと対応
する各ビットライン内の単位セル間の連結をスイッチン
グする多数のスイッチングトランジスタからなった第１
スイッチングトランジスタグループと、 外部からの制御信号に応じて、ダミーセルが連結された
ビットラインと対をなす他のビットラインを接続させる
前記ダミーセルの数に相応する数のスイッチングトラン
ジスタからなった第２スイッチングトランジスタグルー
プと、 データの読み出し時、外部から提供される制御信号に応
じて、前記各ダミーセルに貯蔵された情報をそれぞれ除
去する多数のスイッチングトランジスタからなった第３
スイッチングトランジスタグループと、を含み、 前記多数の各ダミーセルのキャパシター誘電体膜は自発
分極特性を有さず、前記誘電体メモリは、前記多数本の
ビットラインから選択された何れか１つのビットライン
内の任意の単位セルからデータが読み出されるとき、前
記選択されたビットライン対に連結されたダミーセルか
ら提供される一定電圧を、データ判定のための基準電圧
として提供することを特徴とする強誘電体メモリ。 - 【請求項１５】 前記多数のダミーセルグループと前記
第１、第２及び第３スイッチングトランジスタグループ
とは、前記単位セルグループの任意の位置に配置され、
前記ダミーセルグループと前記第１、第２及び第３スイ
ッチングトランジスタグループとを通じてそれぞれ分離
される前記各ビットラインは対応する各相互連結配線を
通じて接続されることを特徴とする請求項１４記載の強
誘電体メモリ。 - 【請求項１６】 前記各単位セルのプレート電極は、行
方向に連続する一連のプレート電極ラインに、Ｎ個ずつ
分離されて連結されることを特徴とする請求項１５記載
の強誘電体メモリ。 - 【請求項１７】 前記各単位セルのプレート電極は、プ
レート電極ラインを通じて共通で連結されることを特徴
とする請求項１５記載の強誘電体メモリ。 - 【請求項１８】 前記各ダミーセルのプレート電極は、
接地に連結されることを特徴とする請求項１５記載の強
誘電体メモリ。 - 【請求項１９】 前記各ダミーセルのプレート電極に
は、既設定された一定電圧が印加されることを特徴とす
る請求項１５記載の強誘電体メモリ。 - 【請求項２０】 前記多数の単位セルの各プレート電極
は、既設定された一定電圧が印加される一つのプレート
電極ラインを通じて共通で連結され、前記多数の各ダミ
ーセルの各プレート電極は接地に連結されることを特徴
とする請求項１５記載の強誘電体メモリ。 - 【請求項２１】 前記各ビットラインには、直列に連結
される少なくとも二つの単位セルが二つずつ連続の対と
して配列され、隣接するビットライン間には、単位セル
対が互いに交互に交差する方式で配置されることを特徴
とする請求項１５記載の強誘電体メモリ。 - 【請求項２２】 前記各ダミーセルは、一つのダミーワ
ードラインに共通で連結されることを特徴とする請求項
１５記載の強誘電体メモリ。 - 【請求項２３】 前記各単位セルのキャパシターは強誘
電体膜であり、前記ダミーセルのキャパシターは誘電体
膜であることを特徴とする請求項１５記載の強誘電体メ
モリ。 - 【請求項２４】 前記各ダミーセルのキャパシターは、
ゲート絶縁膜を誘電体膜として使用するゲートキャパシ
ターであることを特徴とする請求項２３記載の強誘電体
メモリ。 - 【請求項２５】 前記第１スイッチングトランジスタグ
ループは、隔行のビットラインと前記隔行のビットライ
ンとのそれぞれに連結された各ダミーセル間をそれぞれ
スイッチングする多数のスイッチングトランジスタから
構成され、第１制御ラインに共通で連結される第１スイ
ッチンググループと、 他の隔行のビットラインと前記他の隔行のビットライン
とのそれぞれに連結された各ダミーセル間をそれぞれス
イッチングする多数のスイッチングトランジスタから構
成され、第２制御ラインに共通で連結される第２スイッ
チンググループと、から構成されることを特徴とする請
求項１５記載の強誘電体メモリ。 - 【請求項２６】 任意の単位セルにデータを貯蔵すると
き、前記第１及び第２スイッチンググループは、外部か
らのスイッチング制御信号に応じてオフ状態に制御され
ることを特徴とする請求項２５記載の強誘電体メモリ。 - 【請求項２７】 任意の単位セルからデータを読み出す
とき、外部からのスイッチング制御信号に応じて、前記
第１及び第２スイッチンググループのいずれか１グルー
プはオフ状態に制御され、残りの１グループはオン状態
に制御されることを特徴とする請求項２５記載の強誘電
体メモリ。 - 【請求項２８】 一側方向に伸張される多数本のビット
ライン、及び前記各ビットラインに垂直な同一方向に伸
張される多数本のワードラインを有し、Ｍ×Ｎの配列で
前記各ラインに接続され、それぞれ一つのトランジスタ
とキャパシターとからなった多数の単位セルからなる強
誘電体メモリにおいて、 前記各ビットラインに隔行で又は隔列で交互に配置され
る方式でそれぞれ直列に連結される多数の単位セルから
なる多数の単位セルグループと、 前記多数のビットラインをＮ個のビットライングループ
にそれぞれ分割し、分割された各ビットライングループ
内のうち何れか１つのビットラインの任意の位置に連結
され、それぞれ一つのトランジスタとキャパシターから
なった多数のダミーセルを含むダミーセルグループと、 外部からの制御信号に応じて、一つのダミーセルと対応
するビットライングループ内の単位セル間の連結をスイ
ッチングする多数のスイッチングトランジスタからなっ
た第１スイッチングトランジスタグループと、 前記ビットライングループのなかで、前記ダミーセルが
連結されたビットラインとその他のビットライン間をそ
れぞれ連結する多数のスイッチングトランジスタからな
った第２スイッチングトランジスタグループと、 データの読み出し時、外部から提供される制御信号に応
じて、前記ダミーセルに貯蔵された情報をそれぞれ除去
する一つのスイッチングトランジスタからなった第３ス
イッチングトランジスタグループと、を含み、 前記多数の各ダミーセルのキャパシター誘電体膜は自発
分極特性を有さず、前記誘電体メモリは、前記多数本の
ビットラインから選択された何れか１つのビットライン
内の任意の単位セルからデータが読み出されるとき、前
記選択されたビットライン対に隣接する逆ビットライン
から提供される一定電圧を、データ判定のための基準電
圧として提供することを特徴とする強誘電体メモリ。 - 【請求項２９】 前記各単位セルのプレート電極は、行
方向に連続する一連のプレート電極ラインに、Ｎ個ずつ
分離されて連結されることを特徴とする請求項２８記載
の強誘電体メモリ。 - 【請求項３０】 前記各単位セルのプレート電極は、プ
レート電極ラインを通じて共通で連結されることを特徴
とする請求項２８記載の強誘電体メモリ。 - 【請求項３１】 前記各ダミーセルのプレート電極は、
接地に連結されることを特徴とする請求項２８記載の強
誘電体メモリ。 - 【請求項３２】 前記各ダミーセルのプレート電極に
は、既設定された一定電圧が印加されることを特徴とす
る請求項２８記載の強誘電体メモリ。 - 【請求項３３】 前記各ビットライングループが、ダミ
ーセルが連結された第１ビットラインを含む４本のビッ
トラインから構成される場合、 前記第２スイッチングトランジスタグループは、 単位セルとダミーセルとの間で、前記第１ビットライン
と第２ビットライン間を連結する第１スイッチングトラ
ンジスタと、 単位セルとダミーセルとの間で、前記第１ビットライン
と第３ビットライン間を連結する第２スイッチングトラ
ンジスタと、 単位セルとダミーセルとの間で、前記第１ビットライン
と第４ビットライン間を連結する第３スイッチングトラ
ンジスタと、から構成されることを特徴とする請求項２
８記載の強誘電体メモリ。 - 【請求項３４】 前記４本のビットラインのうち何れか
１つのヒットライン内の任意の単位セルからデータが読
み出されるとき、前記第１ないし第３スイッチングトラ
ンジスタのうち何れか一つはオン状態に制御され、残り
の二つはオフ状態に制御されることを特徴とする請求項
３３記載の強誘電体メモリ。 - 【請求項３５】 一側方向に伸張される多数本のビット
ライン、及び前記各ビットラインに垂直な同一方向に伸
張される多数本のワードラインを有し、Ｍ×Ｎの配列で
前記各ラインに接続され、それぞれ一つのトランジスタ
とキャパシターとからなった多数の単位セルからなる強
誘電体メモリにおいて、 前記各ビットラインに隔行で又は隔列で交互に配置され
る方式でそれぞれ直列に連結される多数の単位セルから
なる多数の単位セルグループと、 前記各ビットラインの任意の位置で隔行の第１及び第２
ダミーセル群に分割され、分割された各ダミーセル群が
第１及び第２ダミーワードラインにそれぞれ連結され、
前記各ダミーセルがそれぞれ一つのトランジスタとキャ
パシターとからなったダミーセルグループと、 データの読み出し時、外部から提供される制御信号に応
じて、前記各ダミーセルに貯蔵された情報をそれぞれ除
去する多数のスイッチングトランジスタからなったスイ
ッチングトランジスタグループと、を含み、 前記多数の各ダミーセルのキャパシター誘電体膜は自発
分極特性を有さず、前記誘電体メモリは、前記多数本の
ビットラインから選択された何れか１つのビットライン
内の任意の単位セルからデータが読み出されるとき、前
記選択されたビットラインに隣接する逆ビットラインに
連結されたダミーセルから提供される一定電圧を、デー
タ判定のための基準電圧として提供することを特徴とす
る強誘電体メモリ。 - 【請求項３６】 前記多数のダミーセルグループとスイ
ッチングトランジスタグループとは、前記単位セルグル
ープ内部の任意の位置に配置されることを特徴とする請
求項３５記載の強誘電体メモリ。 - 【請求項３７】 前記各単位セルのプレート電極は、行
方向に連続する一連のプレート電極ラインにＮ個ずつ分
離されて連結されることを特徴とする請求項３６記載の
強誘電体メモリ。 - 【請求項３８】 前記各単位セルのプレート電極は、プ
レート電極ラインを通じて共通で連結されることを特徴
とする請求項３６記載の強誘電体メモリ。 - 【請求項３９】 前記各ダミーセルのプレート電極は、
接地に連結されることを特徴とする請求項３６記載の強
誘電体メモリ。 - 【請求項４０】 前記各ダミーセルのプレート電極に
は、既設定された一定電圧が印加されることを特徴とす
る請求項３６記載の強誘電体メモリ。 - 【請求項４１】 前記各ビットラインには、直列に連結
される少なくとも二つの単位セルが二つずつ連続の対と
して配列され、隣接するビットライン間には単位セル対
が互いに交互に交差する方式で配置されることを特徴と
する請求項３６記載の強誘電体メモリ。 - 【請求項４２】 前記各単位セルのキャパシターは強誘
電体膜であり、前記ダミーセルのキャパシターは誘電体
膜であることを特徴とする請求項３６記載の強誘電体メ
モリ。 - 【請求項４３】 前記各ダミーセルのキャパシターは、
ゲート絶縁膜を誘電体膜として使用するゲートキャパシ
ターであることを特徴とする請求項４２記載の強誘電体
メモリ。 - 【請求項４４】 任意の単位セルからデータを読み出す
とき、外部からの制御信号に応じて、前記第１及び第２
ダミーワードライングループのうち何れか１つのグルー
プはオフ状態に制御され、残りの１グループはオン状態
に制御されることを特徴とする請求項３６記載の強誘電
体メモリ。 - 【請求項４５】 一側方向に伸張される多数本のビット
ライン、及び前記各ビットラインに垂直な同一方向に伸
張される多数本のワードラインを有し、Ｍ×Ｎの配列で
前記各ラインに接続され、それぞれ一つのトランジスタ
とキャパシターとからなった多数の単位セルからなる強
誘電体メモリにおいて、 前記各ビットラインに直列に連結され、各ゲートが共通
の列間隔で提供される各ワードラインに連結される多数
の単位セルからなった多数の単位セルグループと、 ダミービットライン及びダミービットラインを通じて連
結され、データの読み出し時に選択されたビットライン
に、データ判定陽基準電圧を提供するための一つのトラ
ンジスタとキャパシターとからなったダミーセルと、 データの読み出し時、外部から提供される制御信号に応
じて、前記ダミーセルに貯蔵された情報を除去するスイ
ッチングトランジスタと、を含み、 前記ダミーセルのキャパシター誘電体膜は自発分極特性
を有さず、前記誘電体メモリは、前記多数本のビットラ
インから選択された何れか１つのビットライン内の任意
の単位セルからデータが読み出されるとき、前記ダミー
ビットラインに連結されたダミーセルからの一定電圧
を、前記基準電圧として提供することを特徴とする強誘
電体メモリ。 - 【請求項４６】 前記各単位セルのプレート電極は、行
方向に連続する一連のプレート電極ラインにＮ個ずつ分
離されて連結されることを特徴とする請求項４５記載の
強誘電体メモリ。 - 【請求項４７】 前記各単位セルのプレート電極は、プ
レート電極ラインを通じて共通で連結されることを特徴
とする請求項４５記載の強誘電体メモリ。 - 【請求項４８】 前記各ダミーセルのプレート電極は、
接地に連結されることを特徴とする請求項４５記載の強
誘電体メモリ。 - 【請求項４９】 前記各ダミーセルのプレート電極に
は、既設定された一定電圧が印加されることを特徴とす
る請求項４５記載の強誘電体メモリ。 - 【請求項５０】 前記各単位セルのキャパシターは強誘
電体膜であり、前記ダミーセルのキャパシターは誘電体
膜であることを特徴とする請求項４５記載の強誘電体メ
モリ。 - 【請求項５１】 前記ダミーセルのキャパシターが、ゲ
ート絶縁膜を誘電体膜として使用するゲートキャパシタ
ーであることを特徴とする請求項４５記載の強誘電体メ
モリ。
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