JP2001143470A - 半導体記憶装置 - Google Patents
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- JP2001143470A JP2001143470A JP32234899A JP32234899A JP2001143470A JP 2001143470 A JP2001143470 A JP 2001143470A JP 32234899 A JP32234899 A JP 32234899A JP 32234899 A JP32234899 A JP 32234899A JP 2001143470 A JP2001143470 A JP 2001143470A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】 レイアウト面積および消費電力が小さな半導
体装置を提供する。 【解決手段】 ＤＲＡＭコアセルの書込制御回路１５
は、センスアンプ１とＮチャネルＭＯＳトランジスタ８
〜１０を含み、ＭＯＳトランジスタ８，１０は列選択ゲ
ートを構成する。データ「１」を書込む場合は信号ＷＭ
１およびデータ線ＭＩＯＷ１を「Ｌ」レベルにしてＭＯ
Ｓトランジスタ９を非導通にし、データ「０」を書込む
場合は信号ＷＭ１およびデータ線ＭＩＯＷ１をそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルにしてＭＯＳトランジ
スタ９を導通させ、データの書換を禁止する場合は信号
ＷＭ１およびデータ線ＭＩＯＷ１をともに「Ｈ」レベル
にしてＭＯＳトランジスタ９，１０を非導通にする。デ
ータ線が２本必要であった従来に比べ、レイアウト面積
および消費電力は小さくて済む。
体装置を提供する。 【解決手段】 ＤＲＡＭコアセルの書込制御回路１５
は、センスアンプ１とＮチャネルＭＯＳトランジスタ８
〜１０を含み、ＭＯＳトランジスタ８，１０は列選択ゲ
ートを構成する。データ「１」を書込む場合は信号ＷＭ
１およびデータ線ＭＩＯＷ１を「Ｌ」レベルにしてＭＯ
Ｓトランジスタ９を非導通にし、データ「０」を書込む
場合は信号ＷＭ１およびデータ線ＭＩＯＷ１をそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルにしてＭＯＳトランジ
スタ９を導通させ、データの書換を禁止する場合は信号
ＷＭ１およびデータ線ＭＩＯＷ１をともに「Ｈ」レベル
にしてＭＯＳトランジスタ９，１０を非導通にする。デ
ータ線が２本必要であった従来に比べ、レイアウト面積
および消費電力は小さくて済む。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データの書換が可能な半導体記憶装置に関
する。
関し、特に、データの書換が可能な半導体記憶装置に関
する。
【０００２】
【従来の技術】従来より、ＤＲＡＭコアセルとロジック
回路が混載されたシステムＬＳＩが開発されている。Ｄ
ＲＡＭコアセルとロジック回路の間では、データ転送速
度の向上を図るため、同時に数百ビットのデータの入出
力が可能となっている。また、複数ビットごとに１ビッ
トのライトマスク信号の入力端子が設けられており、こ
のライトマスク信号を制御することにより対応の複数ビ
ットのメモリセルのデータの書換を禁止することが可能
となっている。
回路が混載されたシステムＬＳＩが開発されている。Ｄ
ＲＡＭコアセルとロジック回路の間では、データ転送速
度の向上を図るため、同時に数百ビットのデータの入出
力が可能となっている。また、複数ビットごとに１ビッ
トのライトマスク信号の入力端子が設けられており、こ
のライトマスク信号を制御することにより対応の複数ビ
ットのメモリセルのデータの書換を禁止することが可能
となっている。
【０００３】図６は、そのようなＤＲＡＭコアセル３０
の全体構成を示すブロック図である。図６において、こ
のＤＲＡＭコアセル３０は、行／列アドレスバッファ＋
クロック発生回路３１、行／列デコード回路３２、メモ
リマット３３およびデータ入出力回路３４を備える。こ
のＤＲＡＭコアセル３０では、同時に８ｋビット（ただ
し、ｋは１以上の整数である）のデータＤＱ１〜８ｋの
入出力が可能となっており、８ビットのデータごとに１
ビットのライトマスク信号ＷＭの入力端子が設けられて
いる。
の全体構成を示すブロック図である。図６において、こ
のＤＲＡＭコアセル３０は、行／列アドレスバッファ＋
クロック発生回路３１、行／列デコード回路３２、メモ
リマット３３およびデータ入出力回路３４を備える。こ
のＤＲＡＭコアセル３０では、同時に８ｋビット（ただ
し、ｋは１以上の整数である）のデータＤＱ１〜８ｋの
入出力が可能となっており、８ビットのデータごとに１
ビットのライトマスク信号ＷＭの入力端子が設けられて
いる。
【０００４】行／列アドレスバッファ＋クロック発生回
路３１は、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは
０以上の整数である）および外部制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥに従って、行アドレス信号ＲＡ０〜ＲＡ
ｍ、列アドレス信号ＣＡ０〜ＣＡｍ、リードクロック信
号ＣＬＫＲおよびライトクロック信号ＣＬＫＷなどを生
成し、ＤＲＡＭコアセル３０全体を制御する。
路３１は、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは
０以上の整数である）および外部制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥに従って、行アドレス信号ＲＡ０〜ＲＡ
ｍ、列アドレス信号ＣＡ０〜ＣＡｍ、リードクロック信
号ＣＬＫＲおよびライトクロック信号ＣＬＫＷなどを生
成し、ＤＲＡＭコアセル３０全体を制御する。
【０００５】メモリマット３３は、複数（図では３つ）
のセンスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置
されたメモリアレイＭＡ１，ＭＡ２とを含む。メモリア
レイＭＡ１，ＭＡ２は、それぞれが１ビットのデータを
記憶する複数のメモリセルを含む。複数のメモリセル
は、予め定められた数８ｋずつグループ化されている。
各メモリセルグループは、行アドレスおよび列アドレス
によって決定される所定のアドレスに配置される。
のセンスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置
されたメモリアレイＭＡ１，ＭＡ２とを含む。メモリア
レイＭＡ１，ＭＡ２は、それぞれが１ビットのデータを
記憶する複数のメモリセルを含む。複数のメモリセル
は、予め定められた数８ｋずつグループ化されている。
各メモリセルグループは、行アドレスおよび列アドレス
によって決定される所定のアドレスに配置される。
【０００６】行／列デコード回路３２は、行／列アドレ
スバッファ＋クロック発生回路３１から与えられる行ア
ドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０
〜ＣＡｍに従って、メモリアレイＭＡ１，ＭＡ２のアド
レスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、
後述するセンスアンプ＋入出力制御回路群が設けられて
いる。センスアンプ＋入出力制御回路群は、行／列デコ
ード回路３２によって指定されたアドレスの８ｋ個のメ
モリセルをデータ入出力回路３４に接続する。データ入
出力回路３４は、ライトドライバ＋リードアンプ帯３５
および入出力バッファ群３６を含む。ライトドライバ＋
リードアンプ帯３５には、ライトドライバ群およびリー
ドアンプ群が設けられている。
スバッファ＋クロック発生回路３１から与えられる行ア
ドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０
〜ＣＡｍに従って、メモリアレイＭＡ１，ＭＡ２のアド
レスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、
後述するセンスアンプ＋入出力制御回路群が設けられて
いる。センスアンプ＋入出力制御回路群は、行／列デコ
ード回路３２によって指定されたアドレスの８ｋ個のメ
モリセルをデータ入出力回路３４に接続する。データ入
出力回路３４は、ライトドライバ＋リードアンプ帯３５
および入出力バッファ群３６を含む。ライトドライバ＋
リードアンプ帯３５には、ライトドライバ群およびリー
ドアンプ群が設けられている。
【０００７】リードアンプ群は、リードクロック信号Ｃ
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データＱ１〜Ｑ８ｋを入出力バッファ群３
６に与える。入出力バッファ群３６は、外部制御信号／
ＯＥに応答してリードアンプ群からの読出データＱ１〜
８ｋを外部に出力する。ライトドライバ群は、ライトク
ロック信号ＣＬＫＷに同期して動作し、外部からの書込
データＤ１〜Ｄ８ｋを選択された８ｋ個のメモリセルに
書込む。ただし、８ｋ個のメモリセルのうちライトマス
ク信号ＷＭ１〜ＷＭｋによって指定されたメモリセルに
はデータは書込まれない。
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データＱ１〜Ｑ８ｋを入出力バッファ群３
６に与える。入出力バッファ群３６は、外部制御信号／
ＯＥに応答してリードアンプ群からの読出データＱ１〜
８ｋを外部に出力する。ライトドライバ群は、ライトク
ロック信号ＣＬＫＷに同期して動作し、外部からの書込
データＤ１〜Ｄ８ｋを選択された８ｋ個のメモリセルに
書込む。ただし、８ｋ個のメモリセルのうちライトマス
ク信号ＷＭ１〜ＷＭｋによって指定されたメモリセルに
はデータは書込まれない。
【０００８】図７は、図６に示したＤＲＡＭコアセル３
０の要部を示すブロック図である。図面および説明の簡
単化のため、８ビットのデータＤＱ１〜ＤＱ８およびラ
イトマスク信号ＷＭ１に関連する部分のみについて説明
する。
０の要部を示すブロック図である。図面および説明の簡
単化のため、８ビットのデータＤＱ１〜ＤＱ８およびラ
イトマスク信号ＷＭ１に関連する部分のみについて説明
する。
【０００９】図７において、メモリセルアレイＭＡ１は
８つのメモリブロック４１．１〜４１．８を含み、メモ
リアレイＭＡ２は８つのメモリブロック４２．１〜４
２．８を含み、センスアンプ帯ＳＡ１〜ＳＡ３には８つ
のセンスブロック４３．１〜４３．８が設けられてい
る。センスブロック４３．１〜４３．８は、３つのセン
スアンプ帯ＳＡ１〜ＳＡ３に分散して設けられている
が、図７では図面および説明の簡単化のためメモリアレ
イＭＡ１とＭＡ２の間に集中して設けられているものと
する。
８つのメモリブロック４１．１〜４１．８を含み、メモ
リアレイＭＡ２は８つのメモリブロック４２．１〜４
２．８を含み、センスアンプ帯ＳＡ１〜ＳＡ３には８つ
のセンスブロック４３．１〜４３．８が設けられてい
る。センスブロック４３．１〜４３．８は、３つのセン
スアンプ帯ＳＡ１〜ＳＡ３に分散して設けられている
が、図７では図面および説明の簡単化のためメモリアレ
イＭＡ１とＭＡ２の間に集中して設けられているものと
する。
【００１０】メモリブロック４１．１は、図８に示すよ
うに、複数行、ｎ＋１列（ただし、ｎは１以上の整数で
ある）に配置された複数のメモリセルＭＣと、それぞれ
複数行に対応して設けられた複数のワード線ＷＬと、そ
れぞれｎ＋１列に対応して設けられたｎ＋１組のビット
線対ＢＬ０，／ＢＬ０；…；ＢＬｎ，／ＢＮｎとを含
む。メモリセルＭＣは、アクセス用のＮチャネルＭＯＳ
トランジスタと情報記憶用のキャパシタとを含む周知の
ものである。
うに、複数行、ｎ＋１列（ただし、ｎは１以上の整数で
ある）に配置された複数のメモリセルＭＣと、それぞれ
複数行に対応して設けられた複数のワード線ＷＬと、そ
れぞれｎ＋１列に対応して設けられたｎ＋１組のビット
線対ＢＬ０，／ＢＬ０；…；ＢＬｎ，／ＢＮｎとを含
む。メモリセルＭＣは、アクセス用のＮチャネルＭＯＳ
トランジスタと情報記憶用のキャパシタとを含む周知の
ものである。
【００１１】ワード線ＷＬを選択レベルの「Ｈ」レベル
にすると、ワード線ＷＬに対応する行のメモリセルＭＣ
が活性化され、メモリセルＭＣのデータの書込／読出が
可能となる。書込動作時は、１本のワード線ＷＬを選択
レベルの「Ｈ」レベルにしてメモリセルＭＣを活性化さ
せた後、書込データＤに従って１組のビット線対のうち
の一方のビット線を「Ｈ」レベルにし他方のビット線を
「Ｌ」レベルにする。これにより、ビット線の電位が所
望のメモリセルＭＣに書込まれる。読出動作時は、ビッ
ト線対ＢＬ，／ＢＬの電位をＶＢＬ（＝ＶＣＣ／２）に
イコライズした後、１本のワード線ＷＬを選択レベルの
「Ｈ」レベルにしてメモリセルＭＣを活性化させる。こ
れにより、各ビット線対ＢＬ，／ＢＬ間にメモリセルＭ
Ｃの記憶データに応じた微小電位差が生じる。各ビット
線対間の微小電位差を電源電圧ＶＣＣに増幅した後、１
組のビット線対の電位差を検出することにより所望のメ
モリセルＭＣのデータを読出すことができる。他のメモ
リブロック４１．２〜４１．７，４２．１〜４２．８も
メモリブロック４１．１と同じ構成である。メモリブロ
ック４１．１〜４１．８，４２．１〜４２．８には、そ
れぞれワード線ＷＬが共通に設けられている。
にすると、ワード線ＷＬに対応する行のメモリセルＭＣ
が活性化され、メモリセルＭＣのデータの書込／読出が
可能となる。書込動作時は、１本のワード線ＷＬを選択
レベルの「Ｈ」レベルにしてメモリセルＭＣを活性化さ
せた後、書込データＤに従って１組のビット線対のうち
の一方のビット線を「Ｈ」レベルにし他方のビット線を
「Ｌ」レベルにする。これにより、ビット線の電位が所
望のメモリセルＭＣに書込まれる。読出動作時は、ビッ
ト線対ＢＬ，／ＢＬの電位をＶＢＬ（＝ＶＣＣ／２）に
イコライズした後、１本のワード線ＷＬを選択レベルの
「Ｈ」レベルにしてメモリセルＭＣを活性化させる。こ
れにより、各ビット線対ＢＬ，／ＢＬ間にメモリセルＭ
Ｃの記憶データに応じた微小電位差が生じる。各ビット
線対間の微小電位差を電源電圧ＶＣＣに増幅した後、１
組のビット線対の電位差を検出することにより所望のメ
モリセルＭＣのデータを読出すことができる。他のメモ
リブロック４１．２〜４１．７，４２．１〜４２．８も
メモリブロック４１．１と同じ構成である。メモリブロ
ック４１．１〜４１．８，４２．１〜４２．８には、そ
れぞれワード線ＷＬが共通に設けられている。
【００１２】メモリアレイＭＡ１，ＭＡ２に対応して、
それぞれ行デコーダ４４，４５が設けられる。行デコー
ダ４４，４５は、行アドレス信号ＲＡ０〜ＲＡｍに従っ
て、それぞれメモリアレイＭＡ１，ＭＡ２に含まれる複
数のワード線ＷＬのうちのいずれかにのワード線ＷＬを
選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レ
ベルにする。
それぞれ行デコーダ４４，４５が設けられる。行デコー
ダ４４，４５は、行アドレス信号ＲＡ０〜ＲＡｍに従っ
て、それぞれメモリアレイＭＡ１，ＭＡ２に含まれる複
数のワード線ＷＬのうちのいずれかにのワード線ＷＬを
選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レ
ベルにする。
【００１３】センスブロック４３．１〜４３．８に対応
して行／列デコーダ４６が設けられ、センスブロック４
３．１〜４３．８に対応してそれぞれリードデータ線Ｍ
ＩＯＲ１，／ＭＩＯＲ１；…；ＭＩＯＲ８，／ＭＩＯＲ
８、ライトデータ線ＭＩＯＷ１，／ＭＩＯＷ１；…；Ｍ
ＩＯＷ８，／ＭＩＯＷ８およびライトドライバ＋リード
アンプ＋入出力バッファ４７．１〜４７．８が設けられ
る。行デコーダ４４，４５および行／列デコーダ４６は
行／列デコード回路３２に含まれ、ライトドライバ＋リ
ードアンプ＋入出力バッファ４７．１〜４７．８はデー
タ入出力回路３４に含まれる。
して行／列デコーダ４６が設けられ、センスブロック４
３．１〜４３．８に対応してそれぞれリードデータ線Ｍ
ＩＯＲ１，／ＭＩＯＲ１；…；ＭＩＯＲ８，／ＭＩＯＲ
８、ライトデータ線ＭＩＯＷ１，／ＭＩＯＷ１；…；Ｍ
ＩＯＷ８，／ＭＩＯＷ８およびライトドライバ＋リード
アンプ＋入出力バッファ４７．１〜４７．８が設けられ
る。行デコーダ４４，４５および行／列デコーダ４６は
行／列デコード回路３２に含まれ、ライトドライバ＋リ
ードアンプ＋入出力バッファ４７．１〜４７．８はデー
タ入出力回路３４に含まれる。
【００１４】行／列デコーダ４６は、行アドレス信号Ｒ
Ａ０〜ＲＡｍ、列アドレス信号ＣＡ０〜ＣＡｍおよびラ
イトマスク信号ＷＭ１に従って種々の内部信号ＳＨＲ
Ｌ，ＳＨＲＲ，ＢＬＥＱ，ＶＢＬ，ＳＥ，／ＳＥ，ＣＳ
ＬＲ０〜ＣＳＬＲｎ，ＣＳＬＷ０〜ＣＳＬＷｎ，ＷＭ１
を生成しセンスブロック４３．１〜４３．８を制御す
る。
Ａ０〜ＲＡｍ、列アドレス信号ＣＡ０〜ＣＡｍおよびラ
イトマスク信号ＷＭ１に従って種々の内部信号ＳＨＲ
Ｌ，ＳＨＲＲ，ＢＬＥＱ，ＶＢＬ，ＳＥ，／ＳＥ，ＣＳ
ＬＲ０〜ＣＳＬＲｎ，ＣＳＬＷ０〜ＣＳＬＷｎ，ＷＭ１
を生成しセンスブロック４３．１〜４３．８を制御す
る。
【００１５】センスブロック４３．１〜４３．８は、信
号ＳＨＲＬが活性化レベルの「Ｈ」レベルになった場合
はメモリブロック４１．１〜４１．８に結合され、信号
ＳＨＲＲが活性化レベルの「Ｈ」レベルになった場合は
メモリブロック４２．１〜４２．８に結合される。セン
スブロック４３．１〜４３．８は、信号ＢＬＥＱが活性
化レベルの「Ｈ」レベルの場合は、メモリブロック４
１．１〜４１．８，４２．１〜４２．８の各ビット線対
ＢＬ，／ＢＬの電位をビット線電位ＶＢＬにイコライズ
する。
号ＳＨＲＬが活性化レベルの「Ｈ」レベルになった場合
はメモリブロック４１．１〜４１．８に結合され、信号
ＳＨＲＲが活性化レベルの「Ｈ」レベルになった場合は
メモリブロック４２．１〜４２．８に結合される。セン
スブロック４３．１〜４３．８は、信号ＢＬＥＱが活性
化レベルの「Ｈ」レベルの場合は、メモリブロック４
１．１〜４１．８，４２．１〜４２．８の各ビット線対
ＢＬ，／ＢＬの電位をビット線電位ＶＢＬにイコライズ
する。
【００１６】また、センスブロック４３．１〜４３．８
は、信号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」
レベルおよび「Ｌ」レベルになったことに応じて、ビッ
ト線対ＢＬ，／ＢＬ間に生じた微小電位差を電源電圧Ｖ
ＣＣに増幅する。また、センスブロック４３．１〜４
３．８の各々は、信号ＣＳＬＲ０〜ＣＳＬＲｎに従っ
て、接続されたメモリブロックに含まれるｎ＋１組のビ
ット線対ＢＬ０，／ＢＬ０；…；ＢＬｎ，／ＢＬｎのう
ちの１組のビット線対を選択し、そのビット線対を対応
のリードデータ線対ＭＩＯＲ，／ＭＩＯＲに接続する。
は、信号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」
レベルおよび「Ｌ」レベルになったことに応じて、ビッ
ト線対ＢＬ，／ＢＬ間に生じた微小電位差を電源電圧Ｖ
ＣＣに増幅する。また、センスブロック４３．１〜４
３．８の各々は、信号ＣＳＬＲ０〜ＣＳＬＲｎに従っ
て、接続されたメモリブロックに含まれるｎ＋１組のビ
ット線対ＢＬ０，／ＢＬ０；…；ＢＬｎ，／ＢＬｎのう
ちの１組のビット線対を選択し、そのビット線対を対応
のリードデータ線対ＭＩＯＲ，／ＭＩＯＲに接続する。
【００１７】さらに、センスブロック４３．１〜４３．
８の各々は、ライトマスク信号ＷＭ１が「Ｈ」レベルの
場合に活性化され、信号ＣＳＬＷ０〜ＣＳＬＷｎに従っ
て、接続されたメモリブロックに含まれるｎ＋１組のビ
ット線対ＢＬ０，／ＢＬ０；…；ＢＬｎ，／ＢＬｎのう
ちの１組のビット線対を選択し、そのビット線対を対応
のライトデータ線対ＭＩＯＷ，／ＭＩＯＷに接続する。
８の各々は、ライトマスク信号ＷＭ１が「Ｈ」レベルの
場合に活性化され、信号ＣＳＬＷ０〜ＣＳＬＷｎに従っ
て、接続されたメモリブロックに含まれるｎ＋１組のビ
ット線対ＢＬ０，／ＢＬ０；…；ＢＬｎ，／ＢＬｎのう
ちの１組のビット線対を選択し、そのビット線対を対応
のライトデータ線対ＭＩＯＷ，／ＭＩＯＷに接続する。
【００１８】ライトドライバ＋リードアンプ＋入出力バ
ッファ４７．１〜４７．８は、それぞれ、ライトデータ
線ＭＩＯＷ１，／ＭＩＯＷ１；・・・；ＭＩＯＷ８，／
ＭＩＯＷ８およびリードデータ線ＭＩＯＲ１，／ＭＩＯ
Ｗ１；・・・；ＭＩＯＲ８，／ＭＩＯＷ８の一端に接続
され、データＤＱ１〜ＤＱ８の書込／読出を行なう。
ッファ４７．１〜４７．８は、それぞれ、ライトデータ
線ＭＩＯＷ１，／ＭＩＯＷ１；・・・；ＭＩＯＷ８，／
ＭＩＯＷ８およびリードデータ線ＭＩＯＲ１，／ＭＩＯ
Ｗ１；・・・；ＭＩＯＲ８，／ＭＩＯＷ８の一端に接続
され、データＤＱ１〜ＤＱ８の書込／読出を行なう。
【００１９】図９は、センスブロック４３．１のうちの
データの書込に関連する部分を示す回路ブロック図であ
る。図９において、センスブロック４３．１は、ｎ＋１
組のセンスアンプ＋入出力制御回路５０．１〜５０．ｎ
＋１を含む。センスアンプ＋入出力制御回路５０．１〜
５０．ｎ＋１は、それぞれメモリブロック４１．１，４
２．１のビット線対ＢＬ０，／ＢＬ０；…；ＢＬｎ，／
ＢＬｎで共用される。
データの書込に関連する部分を示す回路ブロック図であ
る。図９において、センスブロック４３．１は、ｎ＋１
組のセンスアンプ＋入出力制御回路５０．１〜５０．ｎ
＋１を含む。センスアンプ＋入出力制御回路５０．１〜
５０．ｎ＋１は、それぞれメモリブロック４１．１，４
２．１のビット線対ＢＬ０，／ＢＬ０；…；ＢＬｎ，／
ＢＬｎで共用される。
【００２０】センスアンプ＋入出力制御回路５０．１
は、ＮチャネルＭＯＳトランジスタ５１〜５４、イコラ
イザ５５、センスアンプ５６およびＮチャネルＭＯＳト
ランジスタ５７〜６０を含む。ＮチャネルＭＯＳトラン
ジスタ５１，５２は、それぞれメモリブロック４１．１
のビット線ＢＬ０，／ＢＬ０とノードＮ１１，Ｎ１２と
の間に接続され、各々のゲートがともに信号ＳＨＲＬを
受ける。ＮチャネルＭＯＳトランジスタ５３，５４は、
それぞれメモリブロック４２．１のビット線ＢＬ０，／
ＢＬ０とノードＮ１１，Ｎ１２との間に接続され、各々
のゲートがともに信号ＳＨＲＲを受ける。信号ＳＨＲＬ
が活性化レベルの「Ｈ」レベルになると、ＮチャネルＭ
ＯＳトランジスタ５１，５２が導通してセンスアンプ＋
入出力制御回路５０．１はメモリブロック４１．１のビ
ット線対ＢＬ０，／ＢＬ０と結合される。信号ＳＨＲＲ
が活性化レベルの「Ｈ」レベルになると、ＮチャネルＭ
ＯＳトランジスタ５３，５４が導通してセンスアンプ＋
入出力制御回路５０．１はメモリブロック４２．１のビ
ット線対ＢＬ０，／ＢＬ０と結合される。
は、ＮチャネルＭＯＳトランジスタ５１〜５４、イコラ
イザ５５、センスアンプ５６およびＮチャネルＭＯＳト
ランジスタ５７〜６０を含む。ＮチャネルＭＯＳトラン
ジスタ５１，５２は、それぞれメモリブロック４１．１
のビット線ＢＬ０，／ＢＬ０とノードＮ１１，Ｎ１２と
の間に接続され、各々のゲートがともに信号ＳＨＲＬを
受ける。ＮチャネルＭＯＳトランジスタ５３，５４は、
それぞれメモリブロック４２．１のビット線ＢＬ０，／
ＢＬ０とノードＮ１１，Ｎ１２との間に接続され、各々
のゲートがともに信号ＳＨＲＲを受ける。信号ＳＨＲＬ
が活性化レベルの「Ｈ」レベルになると、ＮチャネルＭ
ＯＳトランジスタ５１，５２が導通してセンスアンプ＋
入出力制御回路５０．１はメモリブロック４１．１のビ
ット線対ＢＬ０，／ＢＬ０と結合される。信号ＳＨＲＲ
が活性化レベルの「Ｈ」レベルになると、ＮチャネルＭ
ＯＳトランジスタ５３，５４が導通してセンスアンプ＋
入出力制御回路５０．１はメモリブロック４２．１のビ
ット線対ＢＬ０，／ＢＬ０と結合される。
【００２１】イコライザ５５は、信号ＢＬＥＱが活性化
レベルの「Ｈ」レベルの場合に活性化され、Ｎチャネル
ＭＯＳトランジスタ５１〜５４を介してメモリブロック
４１．１，４２．１のビット線対ＢＬ０，／ＢＬ０の電
位をビット線電位ＶＢＬにイコライズする。センスアン
プ５６は、信号ＳＥ，／ＳＥがそれぞれ活性化レベルの
「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて
活性化され、ＮチャネルＭＯＳトランジスタ５１，５２
または５３，５４によってノードＮ１１，Ｎ１２に接続
されたビット線対ＢＬ０，／ＢＬ０間の微小電位差を電
源電圧ＶＣＣに増幅する。
レベルの「Ｈ」レベルの場合に活性化され、Ｎチャネル
ＭＯＳトランジスタ５１〜５４を介してメモリブロック
４１．１，４２．１のビット線対ＢＬ０，／ＢＬ０の電
位をビット線電位ＶＢＬにイコライズする。センスアン
プ５６は、信号ＳＥ，／ＳＥがそれぞれ活性化レベルの
「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて
活性化され、ＮチャネルＭＯＳトランジスタ５１，５２
または５３，５４によってノードＮ１１，Ｎ１２に接続
されたビット線対ＢＬ０，／ＢＬ０間の微小電位差を電
源電圧ＶＣＣに増幅する。
【００２２】ＮチャネルＭＯＳトランジスタ５７，５８
は、ノードＮ１１とライトデータ線ＭＩＯＷ１との間に
直列接続され、各々のゲートはそれぞれ信号ＣＳＬＷ
０，ＷＭ１を受ける。ＮチャネルＭＯＳトランジスタ５
９，６０は、ノードＮ１２とライトデータ線／ＭＩＯＷ
１との間に直列接続され、各々のゲートはそれぞれ信号
ＣＳＬＷ０，ＷＭ１を受ける。
は、ノードＮ１１とライトデータ線ＭＩＯＷ１との間に
直列接続され、各々のゲートはそれぞれ信号ＣＳＬＷ
０，ＷＭ１を受ける。ＮチャネルＭＯＳトランジスタ５
９，６０は、ノードＮ１２とライトデータ線／ＭＩＯＷ
１との間に直列接続され、各々のゲートはそれぞれ信号
ＣＳＬＷ０，ＷＭ１を受ける。
【００２３】信号ＣＳＬＷ０，ＷＭ１がともに活性化レ
ベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトラン
ジスタ５７〜６０が導通し、ノードＮ１１，Ｎ１２がそ
れぞれＮチャネルＭＯＳトランジスタ５７，５８；５
９，６０を介してライトデータ線ＭＩＯＷ１，／ＭＩＯ
Ｗ１に接続される。信号ＣＳＬＷ０，ＷＭ１のうちの少
なくとも一方が「Ｌ」レベルの場合は、ＮチャネルＭＯ
Ｓトランジスタ５７，５８のうちの少なくとも一方およ
びＮチャネルＭＯＳトランジスタ５９，６０のうちの少
なくとも一方が非導通になり、ノードＮ１１，Ｎ１２は
ライトデータ線ＭＩＯＷ１，／ＭＩＯＷ１から切離され
る。他のセンスアンプ＋入出力制御回路５０．２〜５
０．ｎ＋１もセンスアンプ＋入出力制御回路５０．１と
同じ構成である。なお、センスアンプ５６およびＮチャ
ネルＭＯＳトランジスタ５７〜６０は、書込制御回路６
１を構成する。
ベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトラン
ジスタ５７〜６０が導通し、ノードＮ１１，Ｎ１２がそ
れぞれＮチャネルＭＯＳトランジスタ５７，５８；５
９，６０を介してライトデータ線ＭＩＯＷ１，／ＭＩＯ
Ｗ１に接続される。信号ＣＳＬＷ０，ＷＭ１のうちの少
なくとも一方が「Ｌ」レベルの場合は、ＮチャネルＭＯ
Ｓトランジスタ５７，５８のうちの少なくとも一方およ
びＮチャネルＭＯＳトランジスタ５９，６０のうちの少
なくとも一方が非導通になり、ノードＮ１１，Ｎ１２は
ライトデータ線ＭＩＯＷ１，／ＭＩＯＷ１から切離され
る。他のセンスアンプ＋入出力制御回路５０．２〜５
０．ｎ＋１もセンスアンプ＋入出力制御回路５０．１と
同じ構成である。なお、センスアンプ５６およびＮチャ
ネルＭＯＳトランジスタ５７〜６０は、書込制御回路６
１を構成する。
【００２４】図１０は、図９に示したセンスブロック４
３．１の書込動作を示すタイムチャートである。初期状
態においては、センスブロック４３．１に対応するメモ
リブロック４１．１，４２．１のビット線対ＢＬ，／Ｂ
Ｌはビット線電位ＶＢＬにイコライズされた後にイコラ
イザ５５は非活性化されており、ＮチャネルＭＯＳトラ
ンジスタ５１，５２が導通しＮチャネルＭＯＳトランジ
スタ５３，５４が非導通になってメモリブロック４１．
１とセンスブロック４３．１が結合されているものとす
る。
３．１の書込動作を示すタイムチャートである。初期状
態においては、センスブロック４３．１に対応するメモ
リブロック４１．１，４２．１のビット線対ＢＬ，／Ｂ
Ｌはビット線電位ＶＢＬにイコライズされた後にイコラ
イザ５５は非活性化されており、ＮチャネルＭＯＳトラ
ンジスタ５１，５２が導通しＮチャネルＭＯＳトランジ
スタ５３，５４が非導通になってメモリブロック４１．
１とセンスブロック４３．１が結合されているものとす
る。
【００２５】まず時刻ｔ０においてメモリブロック４
１．１のうちの１本のワード線ＷＬが選択レベルの
「Ｈ」レベルに立上げられ、メモリセルＭＣが活性化さ
れてビット線ＢＬｉと／ＢＬｉ（ただし、ｉは０〜ｎの
うちのいずれかの整数である）の間に微小電位差が発生
する。
１．１のうちの１本のワード線ＷＬが選択レベルの
「Ｈ」レベルに立上げられ、メモリセルＭＣが活性化さ
れてビット線ＢＬｉと／ＢＬｉ（ただし、ｉは０〜ｎの
うちのいずれかの整数である）の間に微小電位差が発生
する。
【００２６】次いで時刻ｔ１において信号ＳＥ，／ＳＥ
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになってセ
ンスアンプ５６が活性化され、センスアンプ５６によっ
てビット線対ＢＬｉ，／ＢＬｉ間の微小電位差が電源電
圧ＶＣＣに増幅される。ここでは、ビット線ＢＬｉ，／
ＢＬｉがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにさ
れたものとする。なお、このときメモリブロック４１．
１に含まれるビット線対ＢＬｉ，／ＢＬｉ以外のビット
線対に対応するメモリセルＭＣには、データの再書込す
なわちデータのリフレッシュが行なわれる。
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになってセ
ンスアンプ５６が活性化され、センスアンプ５６によっ
てビット線対ＢＬｉ，／ＢＬｉ間の微小電位差が電源電
圧ＶＣＣに増幅される。ここでは、ビット線ＢＬｉ，／
ＢＬｉがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにさ
れたものとする。なお、このときメモリブロック４１．
１に含まれるビット線対ＢＬｉ，／ＢＬｉ以外のビット
線対に対応するメモリセルＭＣには、データの再書込す
なわちデータのリフレッシュが行なわれる。
【００２７】次に時刻ｔ２において、ライトドライバ６
３，６４によってライトデータ線ＭＩＯＷ１，／ＭＩＯ
Ｗ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ
る。次いで時刻ｔ３，ｔ４において信号ＷＭ１，ＣＳＬ
Ｗｉが順次「Ｈ」レベルに立上げられ、ライトデータ線
ＭＩＯＷ１，／ＭＩＯＷ１のレベルがＮチャネルＭＯＳ
トランジスタ５７，５８；５９，６０およびＮチャネル
ＭＯＳトランジスタ５１，５２を介してビット線対ＢＬ
ｉ，／ＢＬｉに伝達される。ライトドライバ６３，６４
の駆動力はセンスアンプ５６の駆動力よりも大きいの
で、ビット線ＢＬｉ，／ＢＬｉのレベルは反転され、ビ
ット線ＢＬｉ，／ＢＬｉはそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルにされる。
３，６４によってライトデータ線ＭＩＯＷ１，／ＭＩＯ
Ｗ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ
る。次いで時刻ｔ３，ｔ４において信号ＷＭ１，ＣＳＬ
Ｗｉが順次「Ｈ」レベルに立上げられ、ライトデータ線
ＭＩＯＷ１，／ＭＩＯＷ１のレベルがＮチャネルＭＯＳ
トランジスタ５７，５８；５９，６０およびＮチャネル
ＭＯＳトランジスタ５１，５２を介してビット線対ＢＬ
ｉ，／ＢＬｉに伝達される。ライトドライバ６３，６４
の駆動力はセンスアンプ５６の駆動力よりも大きいの
で、ビット線ＢＬｉ，／ＢＬｉのレベルは反転され、ビ
ット線ＢＬｉ，／ＢＬｉはそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルにされる。
【００２８】次いで時刻ｔ５，ｔ６において信号ＣＳＬ
Ｗｉ，ＷＭ１が順次「Ｌ」レベルに立下げられ、Ｎチャ
ネルＭＯＳトランジスタ５７〜６０が非導通になってデ
ータの書込が終了する。また、メモリブロック４１．１
でのデータの書込を行なわない場合は、ライトマスク信
号ＷＭ１は「Ｌ」レベルに固定される（時刻ｔ８〜ｔ
９）。この場合は、信号ＣＳＬＷｉが「Ｈ」レベルにさ
れてＮチャネルＭＯＳトランジスタ５７，５９が導通し
てもＮチャネルＭＯＳトランジスタ５８，６０が非導通
になるので、ライトデータ線対ＭＩＯＷ１，／ＭＩＯＷ
１とビット線対ＢＬｉ，／ＢＬｉは結合されず、ビット
線対ＢＬｉ，／ＢＬｉに対応するメモリセルＭＣのデー
タの書換は行なわれない。
Ｗｉ，ＷＭ１が順次「Ｌ」レベルに立下げられ、Ｎチャ
ネルＭＯＳトランジスタ５７〜６０が非導通になってデ
ータの書込が終了する。また、メモリブロック４１．１
でのデータの書込を行なわない場合は、ライトマスク信
号ＷＭ１は「Ｌ」レベルに固定される（時刻ｔ８〜ｔ
９）。この場合は、信号ＣＳＬＷｉが「Ｈ」レベルにさ
れてＮチャネルＭＯＳトランジスタ５７，５９が導通し
てもＮチャネルＭＯＳトランジスタ５８，６０が非導通
になるので、ライトデータ線対ＭＩＯＷ１，／ＭＩＯＷ
１とビット線対ＢＬｉ，／ＢＬｉは結合されず、ビット
線対ＢＬｉ，／ＢＬｉに対応するメモリセルＭＣのデー
タの書換は行なわれない。
【００２９】
【発明が解決しようとする課題】このように、従来のＤ
ＲＡＭコアセル３０では、データ転送速度の向上のため
数百ビットのデータを同時に入出力できるようにした
が、１ビットあたりに４本のデータ線ＭＩＯＷ，／ＭＩ
ＯＷ，ＭＩＯＲ，／ＭＩＯＲが必要であり、レイアウト
面積が大きいという問題があった。
ＲＡＭコアセル３０では、データ転送速度の向上のため
数百ビットのデータを同時に入出力できるようにした
が、１ビットあたりに４本のデータ線ＭＩＯＷ，／ＭＩ
ＯＷ，ＭＩＯＲ，／ＭＩＯＲが必要であり、レイアウト
面積が大きいという問題があった。
【００３０】また、データ線ＭＩＯＷ，／ＭＩＯＷ，Ｍ
ＩＯＲ，／ＭＩＯＲはメモリマット３３を縦断する長距
離配線であり、また、レイアウト面積を小さくするため
データ線ＭＩＯＷ，／ＭＩＯＷ，ＭＩＯＲ，／ＭＩＯＲ
のピッチを狭くせざるを得ないので、データ線ＭＩＯ
Ｗ，／ＭＩＯＷ，ＭＩＯＲ，／ＭＩＯＲの配線容量が大
きくなり、これらを駆動させるために必要な消費電力が
大きくなるという問題があった。
ＩＯＲ，／ＭＩＯＲはメモリマット３３を縦断する長距
離配線であり、また、レイアウト面積を小さくするため
データ線ＭＩＯＷ，／ＭＩＯＷ，ＭＩＯＲ，／ＭＩＯＲ
のピッチを狭くせざるを得ないので、データ線ＭＩＯ
Ｗ，／ＭＩＯＷ，ＭＩＯＲ，／ＭＩＯＲの配線容量が大
きくなり、これらを駆動させるために必要な消費電力が
大きくなるという問題があった。
【００３１】それゆえに、この発明の主たる目的は、レ
イアウト面積および消費電力が小さな半導体記憶装置を
提供することである。
イアウト面積および消費電力が小さな半導体記憶装置を
提供することである。
【００３２】
【課題を解決するための手段】請求項１に係る発明は、
データの書換が可能な半導体記憶装置であって、行列状
に配列された複数のメモリセルと、各行に対して設けら
れたワード線と、各列に対応して設けられたビット線対
とを含むメモリアレイと、各ビット線対に対応して設け
られ、対応のビット線対間に生じた電位差を増幅するセ
ンスアンプと、各ビット線対に対応して設けられ、各々
の第１の電極がそれぞれ対応のビット線対に含まれる２
本のビット線の一端に接続された第１および第２のトラ
ンジスタと、各第１のトランジスタに対応して設けら
れ、その第１の電極が対応の第１のトランジスタの第２
の電極に接続され、その第２の電極がライトマスク信号
を受ける第３のトランジスタと、複数の第２および第３
のトランジスタに共通に設けられ、各第２のトランジス
タの第２の電極および各第３のトランジスタの入力電極
に接続されたライトデータ線と、行アドレス信号に従っ
て複数のワード線のうちのいずれかのワード線を選択
し、そのワード線に対応する各メモリセルを活性化させ
る行デコーダと、列アドレス信号に従って複数のビット
線対のうちのいずれかのビット線対を選択し、そのビッ
ト線対に対応する第１および第２のトランジスタを導通
させる列デコーダと、列デコーダによって導通状態にさ
れる第１および第２のトランジスタを介して、行デコー
ダによって活性化されたメモリセルに外部データを書込
む書込制御回路を備えたものである。この書込制御回路
は、外部データが第１の論理である場合は、ライトマス
ク信号およびライトデータ線をともに第１の論理レベル
にして第３のトランジスタを非導通にし、外部データが
第２の論理である場合は、ライトマスク信号およびライ
トデータをそれぞれ第１および第２の論理レベルにして
第３のトランジスタを導通させ、外部データの書込を行
なわない場合は、ライトマスク信号およびライトデータ
線をともに第２の論理レベルにして第２および第３のト
ランジスタを非導通にする。
データの書換が可能な半導体記憶装置であって、行列状
に配列された複数のメモリセルと、各行に対して設けら
れたワード線と、各列に対応して設けられたビット線対
とを含むメモリアレイと、各ビット線対に対応して設け
られ、対応のビット線対間に生じた電位差を増幅するセ
ンスアンプと、各ビット線対に対応して設けられ、各々
の第１の電極がそれぞれ対応のビット線対に含まれる２
本のビット線の一端に接続された第１および第２のトラ
ンジスタと、各第１のトランジスタに対応して設けら
れ、その第１の電極が対応の第１のトランジスタの第２
の電極に接続され、その第２の電極がライトマスク信号
を受ける第３のトランジスタと、複数の第２および第３
のトランジスタに共通に設けられ、各第２のトランジス
タの第２の電極および各第３のトランジスタの入力電極
に接続されたライトデータ線と、行アドレス信号に従っ
て複数のワード線のうちのいずれかのワード線を選択
し、そのワード線に対応する各メモリセルを活性化させ
る行デコーダと、列アドレス信号に従って複数のビット
線対のうちのいずれかのビット線対を選択し、そのビッ
ト線対に対応する第１および第２のトランジスタを導通
させる列デコーダと、列デコーダによって導通状態にさ
れる第１および第２のトランジスタを介して、行デコー
ダによって活性化されたメモリセルに外部データを書込
む書込制御回路を備えたものである。この書込制御回路
は、外部データが第１の論理である場合は、ライトマス
ク信号およびライトデータ線をともに第１の論理レベル
にして第３のトランジスタを非導通にし、外部データが
第２の論理である場合は、ライトマスク信号およびライ
トデータをそれぞれ第１および第２の論理レベルにして
第３のトランジスタを導通させ、外部データの書込を行
なわない場合は、ライトマスク信号およびライトデータ
線をともに第２の論理レベルにして第２および第３のト
ランジスタを非導通にする。
【００３３】請求項２に係る発明では、請求項１に係る
発明のライトマスク信号は、第１の論理レベルに固定さ
れている。
発明のライトマスク信号は、第１の論理レベルに固定さ
れている。
【００３４】請求項３に係る発明は、データの書換が可
能な半導体記憶装置であって、行列状に配列された複数
のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含むメモ
リアレイと、各ビット線対に対応して設けられ、対応の
ビット線対間に生じた電位差を増幅するセンスアンプ
と、各ビット線対に対応して設けられ、各々の第１の電
極がそれぞれ対応のビット線対に含まれる２本のビット
線の一端に接続された第１および第２のトランジスタ
と、各第１のトランジスタに対応して設けられ、その第
１の電極が対応の第１のトランジスタの第２の電極に接
続され、その第２の電極が第１の論理レベルを受ける第
３のトランジスタと、各第２のトランジスタに対応して
設けられ、その第１の電極が対応の第２のトランジスタ
の第２の電極に接続され、その入力電極がライトマスク
信号を受ける第４のトランジスタと、複数の第３および
第４のトランジスタに共通に設けられ、各第３のトラン
ジスタの入力電極および各第４のトランジスタの第２の
電極に接続されたライトデータ線と、行アドレス信号に
従って複数のワード線のうちのいずれかのワード線を選
択し、そのワード線に対応する各メモリセルを活性化さ
せる行デコーダと、列アドレス信号に従って複数のビッ
ト線対のうちのいずれかのビット線対を選択し、そのビ
ット線対に対応する第１および第２のトランジスタを導
通させる列デコーダと、列デコーダによって導通状態に
される第１および第２のトランジスタを介して、行デコ
ーダによって活性化されたメモリセルに外部データを書
込む書込制御回路を備えたものである。この書込制御回
路は、外部データが第１の論理である場合は、ライトマ
スク信号およびライトデータ線をそれぞれ第２および第
１の論理レベルにして第３のトランジスタを非導通にす
るとともに第４のトランジスタを導通させ、外部データ
が第２の論理である場合は、ライトマスク信号およびラ
イトデータをともに第２の論理レベルにして第３および
第４のトランジスタを導通させ、外部データの書込を行
なわない場合は、ライトマスク信号およびライトデータ
線をともに第１の論理レベルにして第３および第４のト
ランジスタを非導通にする。
能な半導体記憶装置であって、行列状に配列された複数
のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含むメモ
リアレイと、各ビット線対に対応して設けられ、対応の
ビット線対間に生じた電位差を増幅するセンスアンプ
と、各ビット線対に対応して設けられ、各々の第１の電
極がそれぞれ対応のビット線対に含まれる２本のビット
線の一端に接続された第１および第２のトランジスタ
と、各第１のトランジスタに対応して設けられ、その第
１の電極が対応の第１のトランジスタの第２の電極に接
続され、その第２の電極が第１の論理レベルを受ける第
３のトランジスタと、各第２のトランジスタに対応して
設けられ、その第１の電極が対応の第２のトランジスタ
の第２の電極に接続され、その入力電極がライトマスク
信号を受ける第４のトランジスタと、複数の第３および
第４のトランジスタに共通に設けられ、各第３のトラン
ジスタの入力電極および各第４のトランジスタの第２の
電極に接続されたライトデータ線と、行アドレス信号に
従って複数のワード線のうちのいずれかのワード線を選
択し、そのワード線に対応する各メモリセルを活性化さ
せる行デコーダと、列アドレス信号に従って複数のビッ
ト線対のうちのいずれかのビット線対を選択し、そのビ
ット線対に対応する第１および第２のトランジスタを導
通させる列デコーダと、列デコーダによって導通状態に
される第１および第２のトランジスタを介して、行デコ
ーダによって活性化されたメモリセルに外部データを書
込む書込制御回路を備えたものである。この書込制御回
路は、外部データが第１の論理である場合は、ライトマ
スク信号およびライトデータ線をそれぞれ第２および第
１の論理レベルにして第３のトランジスタを非導通にす
るとともに第４のトランジスタを導通させ、外部データ
が第２の論理である場合は、ライトマスク信号およびラ
イトデータをともに第２の論理レベルにして第３および
第４のトランジスタを導通させ、外部データの書込を行
なわない場合は、ライトマスク信号およびライトデータ
線をともに第１の論理レベルにして第３および第４のト
ランジスタを非導通にする。
【００３５】請求項４に係る発明は、データの書換が可
能な半導体記憶装置であって、行列状に配列された複数
のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含むメモ
リアレイと、各ビット線対に対応して設けられ、対応の
ビット線対間に生じた電位差を増幅するセンスアンプ
と、各ビット線対に対応して設けられ、各々の第１の電
極がそれぞれ対応のビット線対に含まれる２本のビット
線の一端に接続された第１および第２のトランジスタ
と、各第１および第２のトランジスタに対応して設けら
れ、各々の第１の電極がそれぞれ対応の第１および第２
のトランジスタの第２の電極に接続され、各々の第２の
電極がともに第１の論理レベルを受ける第３および第４
のトランジスタと、複数の第３および第４のトランジス
タに共通に設けられ、それぞれ各第３のトランジスタの
入力電極および各第４のトランジスタの入力電極に接続
された第１および第２のライトデータ線と、行アドレス
信号に従って複数のワード線のうちのいずれかのワード
線を選択し、そのワード線に対応する各メモリセルを活
性化させる行デコーダと、列アドレス信号に従って複数
のビット線対のうちのいずれかのビット線対を選択し、
そのビット線対に対応する第１および第２のトランジス
タを導通する列デコーダと、列デコーダによって導通状
態にされる第１および第２のトランジスタを介して、行
デコーダによって活性化されたメモリセルに外部データ
を書込む書込制御回路を備えたものである。この書込制
御回路は、外部データが第１の論理である場合は、第３
および第４のトランジスタ線をそれぞれ第１および第２
の論理レベルにして、第３のトランジスタを非導通にす
るとともに第４のトランジスタを導通させ、外部データ
が第２の論理レベルである場合は、第３および第４のラ
イトデータ線をそれぞれ第２および第１の論理レベルに
して、第３のトランジスタを導通させるとともに第４の
トランジスタを非導通にし、外部データの書込を行なわ
ない場合は、第３および第４のライトデータ線をともに
第１の論理レベルにして第３および第４のトランジスタ
をともに非導通にする。
能な半導体記憶装置であって、行列状に配列された複数
のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含むメモ
リアレイと、各ビット線対に対応して設けられ、対応の
ビット線対間に生じた電位差を増幅するセンスアンプ
と、各ビット線対に対応して設けられ、各々の第１の電
極がそれぞれ対応のビット線対に含まれる２本のビット
線の一端に接続された第１および第２のトランジスタ
と、各第１および第２のトランジスタに対応して設けら
れ、各々の第１の電極がそれぞれ対応の第１および第２
のトランジスタの第２の電極に接続され、各々の第２の
電極がともに第１の論理レベルを受ける第３および第４
のトランジスタと、複数の第３および第４のトランジス
タに共通に設けられ、それぞれ各第３のトランジスタの
入力電極および各第４のトランジスタの入力電極に接続
された第１および第２のライトデータ線と、行アドレス
信号に従って複数のワード線のうちのいずれかのワード
線を選択し、そのワード線に対応する各メモリセルを活
性化させる行デコーダと、列アドレス信号に従って複数
のビット線対のうちのいずれかのビット線対を選択し、
そのビット線対に対応する第１および第２のトランジス
タを導通する列デコーダと、列デコーダによって導通状
態にされる第１および第２のトランジスタを介して、行
デコーダによって活性化されたメモリセルに外部データ
を書込む書込制御回路を備えたものである。この書込制
御回路は、外部データが第１の論理である場合は、第３
および第４のトランジスタ線をそれぞれ第１および第２
の論理レベルにして、第３のトランジスタを非導通にす
るとともに第４のトランジスタを導通させ、外部データ
が第２の論理レベルである場合は、第３および第４のラ
イトデータ線をそれぞれ第２および第１の論理レベルに
して、第３のトランジスタを導通させるとともに第４の
トランジスタを非導通にし、外部データの書込を行なわ
ない場合は、第３および第４のライトデータ線をともに
第１の論理レベルにして第３および第４のトランジスタ
をともに非導通にする。
【００３６】請求項５に係る発明では、請求項４に係る
発明に、各第３および第４のトランジスタに対応して設
けられ、各々の第１の電極がそれぞれ対応の第３および
第４のトランジスタの第１の電極に接続され、各々の第
２の電極がともに第２の論理レベルを受け、各々の入力
電極がそれぞれ第２および第１のライトデータ線に接続
され、それぞれ対応の第４および第３のトランジスタと
ともに導通する第５および第６のトランジスタがさらに
設けられる。
発明に、各第３および第４のトランジスタに対応して設
けられ、各々の第１の電極がそれぞれ対応の第３および
第４のトランジスタの第１の電極に接続され、各々の第
２の電極がともに第２の論理レベルを受け、各々の入力
電極がそれぞれ第２および第１のライトデータ線に接続
され、それぞれ対応の第４および第３のトランジスタと
ともに導通する第５および第６のトランジスタがさらに
設けられる。
【００３７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭコアセルの書込制御回
路１５の構成を示す回路図であって、図９の書込制御回
路６１と対比される図である。
明の実施の形態１によるＤＲＡＭコアセルの書込制御回
路１５の構成を示す回路図であって、図９の書込制御回
路６１と対比される図である。
【００３８】図１において、この書込制御回路１５はセ
ンスアンプ１およびＮチャネルＭＯＳトランジスタ８〜
１０を備え、センスアンプ１はＰチャネルＭＯＳトラン
ジスタ２〜４およびＮチャネルＭＯＳトランジスタ５〜
７を含む。ＭＯＳトランジスタ２，３，５，７は、電源
電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に
直列接続され、ＭＯＳトランジスタ４，６はＭＯＳトラ
ンジスタ２のドレインとＭＯＳトランジスタ７のドレイ
ンとの間に直列接続される。ＭＯＳトランジスタ２，７
のゲートは、それぞれ信号／ＳＥ，ＳＥを受ける。ＭＯ
Ｓトランジスタ３，５のゲートおよびＭＯＳトランジス
タ４，６のドレインは、ともにノードＮ１に接続され
る。ＭＯＳトランジスタ４，６のゲートおよびＭＯＳト
ランジスタ３，５のドレインは、ともにノードＮ２に接
続される。ノードＮ１，Ｎ２は、図９で示したように、
ＮチャネルＭＯＳトランジスタ５１，５２；５３，５４
を介してメモリブロック４１．１，４２．１のビット線
対ＢＬ０，／ＢＬ０に接続される。
ンスアンプ１およびＮチャネルＭＯＳトランジスタ８〜
１０を備え、センスアンプ１はＰチャネルＭＯＳトラン
ジスタ２〜４およびＮチャネルＭＯＳトランジスタ５〜
７を含む。ＭＯＳトランジスタ２，３，５，７は、電源
電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に
直列接続され、ＭＯＳトランジスタ４，６はＭＯＳトラ
ンジスタ２のドレインとＭＯＳトランジスタ７のドレイ
ンとの間に直列接続される。ＭＯＳトランジスタ２，７
のゲートは、それぞれ信号／ＳＥ，ＳＥを受ける。ＭＯ
Ｓトランジスタ３，５のゲートおよびＭＯＳトランジス
タ４，６のドレインは、ともにノードＮ１に接続され
る。ＭＯＳトランジスタ４，６のゲートおよびＭＯＳト
ランジスタ３，５のドレインは、ともにノードＮ２に接
続される。ノードＮ１，Ｎ２は、図９で示したように、
ＮチャネルＭＯＳトランジスタ５１，５２；５３，５４
を介してメモリブロック４１．１，４２．１のビット線
対ＢＬ０，／ＢＬ０に接続される。
【００３９】ＮチャネルＭＯＳトランジスタ８，９はノ
ードＮ１とＮ３の間に直列接続され、ＮチャネルＭＯＳ
トランジスタ１０はノードＮ２とＮチャネルＭＯＳトラ
ンジスタ９のゲートの間に接続される。ＮチャネルＭＯ
Ｓトランジスタ８，９のゲートはともに信号ＣＳＬＷ０
を受け、ＮチャネルＭＯＳトランジスタ９のゲートはラ
イトデータ線ＭＩＯＷ１に接続され、ノードＮ３にはラ
イトマスク信号ＷＭ１が与えられる。ライトデータ線／
ＭＩＯＷ１は設けられない。
ードＮ１とＮ３の間に直列接続され、ＮチャネルＭＯＳ
トランジスタ１０はノードＮ２とＮチャネルＭＯＳトラ
ンジスタ９のゲートの間に接続される。ＮチャネルＭＯ
Ｓトランジスタ８，９のゲートはともに信号ＣＳＬＷ０
を受け、ＮチャネルＭＯＳトランジスタ９のゲートはラ
イトデータ線ＭＩＯＷ１に接続され、ノードＮ３にはラ
イトマスク信号ＷＭ１が与えられる。ライトデータ線／
ＭＩＯＷ１は設けられない。
【００４０】次に、この書込制御回路１５を用いたデー
タ書込方法について説明する。初期状態として、ノード
Ｎ１，Ｎ２はメモリブロック４１．１のビット線対ＢＬ
０，／ＢＬ０に接続され、ビット線対ＢＬ０，／ＢＬ０
のイコライズは終了しているものとする。
タ書込方法について説明する。初期状態として、ノード
Ｎ１，Ｎ２はメモリブロック４１．１のビット線対ＢＬ
０，／ＢＬ０に接続され、ビット線対ＢＬ０，／ＢＬ０
のイコライズは終了しているものとする。
【００４１】まずメモリブロック４１．１の１本のワー
ド線ＷＬが選択レベルの「Ｈ」レベルにされてメモリセ
ルＭＣが活性化され、ビット線対ＢＬ０，／ＢＬ０間す
なわちノードＮ１，Ｎ２間に微小電位差が発生する。次
いで、信号／ＳＥ，ＳＥがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルになって、ＭＯＳトランジスタ２，７が導
通し、センスアンプ１が活性化される。ノードＮ１の電
位がノードＮ２の電位よりも微小量だけ高い場合は、Ｍ
ＯＳトランジスタ５，４の抵抗値がＭＯＳトランジスタ
６，３の抵抗値よりも小さくなって、ノードＮ１が
「Ｈ」レベル（電源電位ＶＣＣ）になり、ノードＮ２が
「Ｌ」レベル（接地電位ＧＮＤ）になる。ノードＮ２の
電位がノードＮ１の電位よりも微小量だけ高い場合は、
ＭＯＳトランジスタ６，３の抵抗値がＭＯＳトランジス
タ５，４の抵抗値よりも小さくなって、ノードＮ２が
「Ｈ」レベルになり、ノードＮ１が「Ｌ」レベルにな
る。
ド線ＷＬが選択レベルの「Ｈ」レベルにされてメモリセ
ルＭＣが活性化され、ビット線対ＢＬ０，／ＢＬ０間す
なわちノードＮ１，Ｎ２間に微小電位差が発生する。次
いで、信号／ＳＥ，ＳＥがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルになって、ＭＯＳトランジスタ２，７が導
通し、センスアンプ１が活性化される。ノードＮ１の電
位がノードＮ２の電位よりも微小量だけ高い場合は、Ｍ
ＯＳトランジスタ５，４の抵抗値がＭＯＳトランジスタ
６，３の抵抗値よりも小さくなって、ノードＮ１が
「Ｈ」レベル（電源電位ＶＣＣ）になり、ノードＮ２が
「Ｌ」レベル（接地電位ＧＮＤ）になる。ノードＮ２の
電位がノードＮ１の電位よりも微小量だけ高い場合は、
ＭＯＳトランジスタ６，３の抵抗値がＭＯＳトランジス
タ５，４の抵抗値よりも小さくなって、ノードＮ２が
「Ｈ」レベルになり、ノードＮ１が「Ｌ」レベルにな
る。
【００４２】選択されたメモリセルＭＣにデータ「１」
を書込む場合、すなわちビット線ＢＬ０，／ＢＬ０をそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルにする場合は、
まず信号ＷＭ１を「Ｌ」レベルにするとともにライトデ
ータ線ＭＩＯＷ１を「Ｌ」レベルにする。これにより、
ＮチャネルＭＯＳトランジスタ９が非導通になってＮチ
ャネルＭＯＳトランジスタ８のドレイン（ノードＮ４）
がフローティング状態になるとともに、ＮチャネルＭＯ
Ｓトランジスタ１０のドレイン（ノードＮ５）が「Ｌ」
レベルになる。次いで信号ＣＳＬＷ０を「Ｈ」レベルに
してＮチャネルＭＯＳトランジスタ８，１０を導通さ
せ、ノードＮ４とＮ１およびノードＮ５とＮ２をそれぞ
れ結合させる。これにより、ライトドライバ６３および
センスアンプ１により、ノードＮ１，Ｎ２すなわちビッ
ト線ＢＬ０，／ＢＬ０がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルに駆動される。
を書込む場合、すなわちビット線ＢＬ０，／ＢＬ０をそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルにする場合は、
まず信号ＷＭ１を「Ｌ」レベルにするとともにライトデ
ータ線ＭＩＯＷ１を「Ｌ」レベルにする。これにより、
ＮチャネルＭＯＳトランジスタ９が非導通になってＮチ
ャネルＭＯＳトランジスタ８のドレイン（ノードＮ４）
がフローティング状態になるとともに、ＮチャネルＭＯ
Ｓトランジスタ１０のドレイン（ノードＮ５）が「Ｌ」
レベルになる。次いで信号ＣＳＬＷ０を「Ｈ」レベルに
してＮチャネルＭＯＳトランジスタ８，１０を導通さ
せ、ノードＮ４とＮ１およびノードＮ５とＮ２をそれぞ
れ結合させる。これにより、ライトドライバ６３および
センスアンプ１により、ノードＮ１，Ｎ２すなわちビッ
ト線ＢＬ０，／ＢＬ０がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルに駆動される。
【００４３】また、選択されたメモリセルＭＣにデータ
「０」を書込む場合、すなわちビット線ＢＬ０，／ＢＬ
０をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする場
合は、まず信号ＷＭ１を「Ｌ」レベルにするとともにラ
イトデータ線ＭＩＯＷ１を「Ｈ」レベルにする。これに
より、ＮチャネルＭＯＳトランジスタ９が導通してノー
ドＮ４が「Ｌ」レベルになるとともに、ノードＮ５が
「Ｈ」レベルになる。次いで信号ＣＳＬＷ０を「Ｈ」レ
ベルにしてＮチャネルＭＯＳトランジスタ８，１０を導
通させ、ノードＮ４とＮ１およびノードＮ５とＮ２をそ
れぞれ結合させる。これにより、ライトドライバ６３お
よびセンスアンプ１により、ノードＮ１，Ｎ２すなわち
ビット線ＢＬ０，／ＢＬ０がそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルに駆動される。
「０」を書込む場合、すなわちビット線ＢＬ０，／ＢＬ
０をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする場
合は、まず信号ＷＭ１を「Ｌ」レベルにするとともにラ
イトデータ線ＭＩＯＷ１を「Ｈ」レベルにする。これに
より、ＮチャネルＭＯＳトランジスタ９が導通してノー
ドＮ４が「Ｌ」レベルになるとともに、ノードＮ５が
「Ｈ」レベルになる。次いで信号ＣＳＬＷ０を「Ｈ」レ
ベルにしてＮチャネルＭＯＳトランジスタ８，１０を導
通させ、ノードＮ４とＮ１およびノードＮ５とＮ２をそ
れぞれ結合させる。これにより、ライトドライバ６３お
よびセンスアンプ１により、ノードＮ１，Ｎ２すなわち
ビット線ＢＬ０，／ＢＬ０がそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルに駆動される。
【００４４】また、選択されたメモリセルＭＣのデータ
を書換えない場合は、信号ＷＭ１を「Ｈ」レベルにする
とともにライトデータ線ＭＩＯＷ１を「Ｈ」レベルにす
る。これにより、信号ＣＳＬＷ０が「Ｈ」レベルになっ
てもＮチャネルＭＯＳトランジスタ８〜１０は非導通に
なり、ノードＮ１，Ｎ２のレベルは変化しない。
を書換えない場合は、信号ＷＭ１を「Ｈ」レベルにする
とともにライトデータ線ＭＩＯＷ１を「Ｈ」レベルにす
る。これにより、信号ＣＳＬＷ０が「Ｈ」レベルになっ
てもＮチャネルＭＯＳトランジスタ８〜１０は非導通に
なり、ノードＮ１，Ｎ２のレベルは変化しない。
【００４５】以上のように、この実施の形態では、ライ
トデータ線が１つのセンスブロックについて１本で済む
ので、２本必要であった従来に比べ、レイアウト面積が
小さくて済み、書込動作時の消費電力が小さくて済む。
トデータ線が１つのセンスブロックについて１本で済む
ので、２本必要であった従来に比べ、レイアウト面積が
小さくて済み、書込動作時の消費電力が小さくて済む。
【００４６】なお、ライトマスク機能が不要な場合は、
図２に示すように、ノードＮ３を接地すればよい。デー
タ書込方法は、図１の書込制御回路１５と同様である。
データ「１」を書込む場合は、ライトデータ線ＭＩＯＷ
１を「Ｌ」レベルにした後、データ「０」を書込む場合
はライトデータ線ＭＩＯＷ１を「Ｈ」レベルにした後、
信号ＣＳＬＷ０を「Ｈ」レベルにするとよい。
図２に示すように、ノードＮ３を接地すればよい。デー
タ書込方法は、図１の書込制御回路１５と同様である。
データ「１」を書込む場合は、ライトデータ線ＭＩＯＷ
１を「Ｌ」レベルにした後、データ「０」を書込む場合
はライトデータ線ＭＩＯＷ１を「Ｈ」レベルにした後、
信号ＣＳＬＷ０を「Ｈ」レベルにするとよい。
【００４７】［実施の形態２］図３は、この発明の実施
の形態２によるＤＲＡＭコアセルの書込制御回路１６の
構成を示す回路図である。図３を参照して、この書込制
御回路１６が図１の書込制御回路１５と異なる点は、ノ
ードＮ５とライトデータ線ＭＩＯＷ１の間にＮチャネル
ＭＯＳトランジスタ１１が介挿され、信号ＷＭ１がＮチ
ャネルＭＯＳトランジスタ１１のゲートに入力され、ノ
ードＮ３が接地されている点である。
の形態２によるＤＲＡＭコアセルの書込制御回路１６の
構成を示す回路図である。図３を参照して、この書込制
御回路１６が図１の書込制御回路１５と異なる点は、ノ
ードＮ５とライトデータ線ＭＩＯＷ１の間にＮチャネル
ＭＯＳトランジスタ１１が介挿され、信号ＷＭ１がＮチ
ャネルＭＯＳトランジスタ１１のゲートに入力され、ノ
ードＮ３が接地されている点である。
【００４８】次に、この書込制御回路１６を用いたデー
タ書込方法について説明する。選択されたメモリセルＭ
Ｃにデータ「１」を書込む場合、すなわちビット線ＢＬ
０，／ＢＬ０をそれぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルにする場合は、まず信号ＷＭ１を「Ｈ」レベルすると
ともにライトデータ線ＭＩＯＷ１を「Ｌ」レベルにす
る。これにより、ＮチャネルＭＯＳトランジスタ９が非
導通になってノードＮ４がフローティング状態になると
ともに、ＮチャネルＭＯＳトランジスタ１１が導通して
ノードＮ５が「Ｌ」レベルになる。次いで信号ＣＳＬＷ
０を「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ
８，１０を導通させると、ライトドライバ６３およびセ
ンスアンプ１によってノードＮ１，Ｎ２すなわちビット
線ＢＬ０，／ＢＬ０がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにされる。
タ書込方法について説明する。選択されたメモリセルＭ
Ｃにデータ「１」を書込む場合、すなわちビット線ＢＬ
０，／ＢＬ０をそれぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルにする場合は、まず信号ＷＭ１を「Ｈ」レベルすると
ともにライトデータ線ＭＩＯＷ１を「Ｌ」レベルにす
る。これにより、ＮチャネルＭＯＳトランジスタ９が非
導通になってノードＮ４がフローティング状態になると
ともに、ＮチャネルＭＯＳトランジスタ１１が導通して
ノードＮ５が「Ｌ」レベルになる。次いで信号ＣＳＬＷ
０を「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ
８，１０を導通させると、ライトドライバ６３およびセ
ンスアンプ１によってノードＮ１，Ｎ２すなわちビット
線ＢＬ０，／ＢＬ０がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにされる。
【００４９】また、選択されたメモリセルＭＣにデータ
「０」を書込む場合、すなわちビット線ＢＬ０，／ＢＬ
０をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする場
合は、まず信号ＷＭ１およびライトデータ線ＭＩＯＷ１
をともに「Ｈ」レベルにする。これにより、Ｎチャネル
ＭＯＳトランジスタ９，１１が導通してノードＮ４，Ｎ
５がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。
次いで信号ＣＳＬＷ０を「Ｈ」レベルにしてＮチャネル
ＭＯＳトランジスタ８，１０を導通させると、ライトド
ライバ６３およびセンスアンプ１によってノードＮ１，
Ｎ２すなわちビット線ＢＬ０，／ＢＬ０それぞれは
「Ｌ」レベルおよび「Ｈ」レベルにされる。
「０」を書込む場合、すなわちビット線ＢＬ０，／ＢＬ
０をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする場
合は、まず信号ＷＭ１およびライトデータ線ＭＩＯＷ１
をともに「Ｈ」レベルにする。これにより、Ｎチャネル
ＭＯＳトランジスタ９，１１が導通してノードＮ４，Ｎ
５がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。
次いで信号ＣＳＬＷ０を「Ｈ」レベルにしてＮチャネル
ＭＯＳトランジスタ８，１０を導通させると、ライトド
ライバ６３およびセンスアンプ１によってノードＮ１，
Ｎ２すなわちビット線ＢＬ０，／ＢＬ０それぞれは
「Ｌ」レベルおよび「Ｈ」レベルにされる。
【００５０】また、選択されたメモリセルＭＣのデータ
を書換えない場合は、信号ＷＭ１を「Ｌ」レベルにする
とともにライトデータ線ＭＩＯＷ１を「Ｌ」レベルにす
る。これにより、ＮチャネルＭＯＳトランジスタ９，１
１が非導通になってノードＮ４，Ｎ５がフローティング
状態になる。したがって、信号ＣＳＬＷ０が「Ｈ」レベ
ルにされてＮチャネルＭＯＳトランジスタ８，１０が導
通してもノードＮ１，Ｎ２のレベルは変化しない。
を書換えない場合は、信号ＷＭ１を「Ｌ」レベルにする
とともにライトデータ線ＭＩＯＷ１を「Ｌ」レベルにす
る。これにより、ＮチャネルＭＯＳトランジスタ９，１
１が非導通になってノードＮ４，Ｎ５がフローティング
状態になる。したがって、信号ＣＳＬＷ０が「Ｈ」レベ
ルにされてＮチャネルＭＯＳトランジスタ８，１０が導
通してもノードＮ１，Ｎ２のレベルは変化しない。
【００５１】この実施の形態２でも、実施の形態１と同
じ効果が得られる。 ［実施の形態３］図４は、この発明の実施の形態３によ
るＤＲＡＭコアセルの書込制御回路１７の構成を示す回
路図である。図４を参照して、この書込制御回路１７が
図３の書込制御回路１６と異なる点は、ＮチャネルＭＯ
Ｓトランジスタ１１のゲートが信号ＷＭ１を受ける代わ
りにライトデータ線／ＭＩＯＷ１に接続され、Ｎチャネ
ルＭＯＳトランジスタ１１のドレインが接地されている
点である。
じ効果が得られる。 ［実施の形態３］図４は、この発明の実施の形態３によ
るＤＲＡＭコアセルの書込制御回路１７の構成を示す回
路図である。図４を参照して、この書込制御回路１７が
図３の書込制御回路１６と異なる点は、ＮチャネルＭＯ
Ｓトランジスタ１１のゲートが信号ＷＭ１を受ける代わ
りにライトデータ線／ＭＩＯＷ１に接続され、Ｎチャネ
ルＭＯＳトランジスタ１１のドレインが接地されている
点である。
【００５２】次に、この書込制御回路１７を用いたデー
タ書込方法について説明する。選択されたメモリセルＭ
Ｃにデータ「１」を書込む場合、すなわちビット線対Ｂ
Ｌ０，／ＢＬ０をそれぞれ「Ｈ」レベルおよび「Ｌ」レ
ベルにする場合は、ライトデータ線ＭＩＯＷ１，／ＭＩ
ＯＷ１をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにす
る。これにより、ＮチャネルＭＯＳトランジスタ９が非
導通になってノードＮ４はフローティング状態になり、
ＮチャネルＭＯＳトランジスタ１１が導通してノードＮ
５が「Ｌ」レベルになる。次いで信号ＣＳＬＷ０を
「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ８，
１０を導通させると、センスアンプ１７によってノード
Ｎ１，Ｎ２すなわちビット線ＢＬ０，／ＢＬ０がそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルにされる。
タ書込方法について説明する。選択されたメモリセルＭ
Ｃにデータ「１」を書込む場合、すなわちビット線対Ｂ
Ｌ０，／ＢＬ０をそれぞれ「Ｈ」レベルおよび「Ｌ」レ
ベルにする場合は、ライトデータ線ＭＩＯＷ１，／ＭＩ
ＯＷ１をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにす
る。これにより、ＮチャネルＭＯＳトランジスタ９が非
導通になってノードＮ４はフローティング状態になり、
ＮチャネルＭＯＳトランジスタ１１が導通してノードＮ
５が「Ｌ」レベルになる。次いで信号ＣＳＬＷ０を
「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ８，
１０を導通させると、センスアンプ１７によってノード
Ｎ１，Ｎ２すなわちビット線ＢＬ０，／ＢＬ０がそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルにされる。
【００５３】また、選択されたメモリセルＭＣにデータ
「０」を書込む場合、すなわちビット線対ＢＬ０，／Ｂ
Ｌ０をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする
場合は、ライトデータ線ＭＩＯＷ１，／ＭＩＯＷ１をそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルにする。これに
より、ＮチャネルＭＯＳトランジスタ９が導通してノー
ドＮ４が「Ｌ」レベルになり、ＮチャネルＭＯＳトラン
ジスタ１１が非導通になってノードＮ５がフローティン
グ状態になる。次いで信号ＣＳＬＷ０を「Ｈ」レベルに
してＮチャネルＭＯＳトランジスタ８，１０を導通させ
ると、センスアンプ１７によってノードＮ１，Ｎ２すな
わちビット線ＢＬ０，／ＢＬ０がそれぞれ「Ｌ」レベル
および「Ｈ」レベルにされる。
「０」を書込む場合、すなわちビット線対ＢＬ０，／Ｂ
Ｌ０をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする
場合は、ライトデータ線ＭＩＯＷ１，／ＭＩＯＷ１をそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルにする。これに
より、ＮチャネルＭＯＳトランジスタ９が導通してノー
ドＮ４が「Ｌ」レベルになり、ＮチャネルＭＯＳトラン
ジスタ１１が非導通になってノードＮ５がフローティン
グ状態になる。次いで信号ＣＳＬＷ０を「Ｈ」レベルに
してＮチャネルＭＯＳトランジスタ８，１０を導通させ
ると、センスアンプ１７によってノードＮ１，Ｎ２すな
わちビット線ＢＬ０，／ＢＬ０がそれぞれ「Ｌ」レベル
および「Ｈ」レベルにされる。
【００５４】また、選択されたメモリセルＭＣのデータ
を書換えない場合は、ライトデータ線ＭＩＯＷ１，／Ｍ
ＩＯＷ１をともに「Ｌ」レベルにする。これにより、Ｎ
チャネルＭＯＳトランジスタ９，１１が非導通になって
ノードＮ４，Ｎ５がフローティング状態になる。したが
って、信号ＣＳＬＷ０が「Ｈ」レベルにされてＮチャネ
ルＭＯＳトランジスタ８，１０が導通しても、ノードＮ
１，Ｎ２のレベルは変化しない。
を書換えない場合は、ライトデータ線ＭＩＯＷ１，／Ｍ
ＩＯＷ１をともに「Ｌ」レベルにする。これにより、Ｎ
チャネルＭＯＳトランジスタ９，１１が非導通になって
ノードＮ４，Ｎ５がフローティング状態になる。したが
って、信号ＣＳＬＷ０が「Ｈ」レベルにされてＮチャネ
ルＭＯＳトランジスタ８，１０が導通しても、ノードＮ
１，Ｎ２のレベルは変化しない。
【００５５】この実施の形態では、ライトマスク信号用
の配線が不要になるので、レイアウト面積が小さくて済
み、また規則的なレイアウトが可能になる。
の配線が不要になるので、レイアウト面積が小さくて済
み、また規則的なレイアウトが可能になる。
【００５６】なお、図５に示すように、ＮチャネルＭＯ
Ｓトランジスタ１２，１３を追加してもよい。Ｎチャネ
ルＭＯＳトランジスタ１２，１３は、それぞれノードＮ
４，Ｎ５と電源電位ＶＣＣのラインとの間に接続され、
各々のゲートはそれぞれライトデータ線／ＭＩＯＷ１，
ＭＩＯＷ１に接続される。ライトデータ線ＭＩＯＷ１，
／ＭＩＯＷ１をそれぞれ「Ｌ」レベルおよび「Ｈ」レベ
ルにすると、ＭＯＳトランジスタ９，１３が非導通にな
りＭＯＳトランジスタ１２，１１が導通してノードＮ
４，Ｎ５がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
なる。また、ライトデータ線ＭＩＯＷ１，／ＭＩＯＷ１
をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにすると、
ＭＯＳトランジスタ１２，１１が非導通になりＭＯＳト
ランジスタ９，１３が導通してノードＮ４，Ｎ５がそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。また、ラ
イトデータ線ＭＩＯＷ１，／ＭＩＯＷ１をともに「Ｌ」
レベルにすると、ＮチャネルＭＯＳトランジスタ９，１
１，１２，１３が非導通になってデータの書換が禁止さ
れる。
Ｓトランジスタ１２，１３を追加してもよい。Ｎチャネ
ルＭＯＳトランジスタ１２，１３は、それぞれノードＮ
４，Ｎ５と電源電位ＶＣＣのラインとの間に接続され、
各々のゲートはそれぞれライトデータ線／ＭＩＯＷ１，
ＭＩＯＷ１に接続される。ライトデータ線ＭＩＯＷ１，
／ＭＩＯＷ１をそれぞれ「Ｌ」レベルおよび「Ｈ」レベ
ルにすると、ＭＯＳトランジスタ９，１３が非導通にな
りＭＯＳトランジスタ１２，１１が導通してノードＮ
４，Ｎ５がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
なる。また、ライトデータ線ＭＩＯＷ１，／ＭＩＯＷ１
をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにすると、
ＭＯＳトランジスタ１２，１１が非導通になりＭＯＳト
ランジスタ９，１３が導通してノードＮ４，Ｎ５がそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。また、ラ
イトデータ線ＭＩＯＷ１，／ＭＩＯＷ１をともに「Ｌ」
レベルにすると、ＮチャネルＭＯＳトランジスタ９，１
１，１２，１３が非導通になってデータの書換が禁止さ
れる。
【００５７】この場合は、データ書込をより確実に行な
うことができる。今回開示された実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した説明ではなくて特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
うことができる。今回開示された実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した説明ではなくて特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【００５８】
【発明の効果】以上のように、請求項１に係る発明で
は、複数のビット線対に共通にライトデータ線を設け、
各ビット線対に含まれる２本のビット線の一端に第１お
よび第２のトランジスタの第１の電極を接続して列選択
ゲートを構成し、第３のトランジスタの第１の電極を第
１のトランジスタの第２の電極に接続し、第２のトラン
ジスタの第２の電極および第３のトランジスタの入力電
極をライトデータ線に接続し、第３のトランジスタの第
２の電極にライトマスク信号を与える。そして、外部デ
ータが第１の論理である場合は、ライトマスク信号およ
びライトデータ線をともに第１の論理レベルにして第３
のトランジスタを非導通にし、外部データが第２の論理
である場合は、ライトマスク信号およびライトデータ線
をそれぞれ第１および第２の論理レベルにして第３のト
ランジスタを導通させ、外部データの書込を行なわない
場合は、ライトマスク信号およびライトデータ線をとも
に第２の論理レベルにして第２および第３のトランジス
タを非導通にする。したがって、ライトデータ線が１本
で済むので、２本のライトデータ線を必要としていた従
来に比べ、レイアウト面積および消費電力は小さくて済
む。
は、複数のビット線対に共通にライトデータ線を設け、
各ビット線対に含まれる２本のビット線の一端に第１お
よび第２のトランジスタの第１の電極を接続して列選択
ゲートを構成し、第３のトランジスタの第１の電極を第
１のトランジスタの第２の電極に接続し、第２のトラン
ジスタの第２の電極および第３のトランジスタの入力電
極をライトデータ線に接続し、第３のトランジスタの第
２の電極にライトマスク信号を与える。そして、外部デ
ータが第１の論理である場合は、ライトマスク信号およ
びライトデータ線をともに第１の論理レベルにして第３
のトランジスタを非導通にし、外部データが第２の論理
である場合は、ライトマスク信号およびライトデータ線
をそれぞれ第１および第２の論理レベルにして第３のト
ランジスタを導通させ、外部データの書込を行なわない
場合は、ライトマスク信号およびライトデータ線をとも
に第２の論理レベルにして第２および第３のトランジス
タを非導通にする。したがって、ライトデータ線が１本
で済むので、２本のライトデータ線を必要としていた従
来に比べ、レイアウト面積および消費電力は小さくて済
む。
【００５９】請求項２に係る発明では、請求項１に係る
発明のライトマスク信号は、第１の論理レベルに固定さ
れている。この場合は、ライトマスク制御ができなくな
るが、ライトマスク信号用の配線が不要となるので、レ
イアウト面積および消費電力が一層小さくなる。
発明のライトマスク信号は、第１の論理レベルに固定さ
れている。この場合は、ライトマスク制御ができなくな
るが、ライトマスク信号用の配線が不要となるので、レ
イアウト面積および消費電力が一層小さくなる。
【００６０】請求項３に係る発明では、複数のビット線
対に共通にライトデータ線を設け、各ビット線対に含ま
れる２本のビット線の一端に第１および第２のトランジ
スタの第１の電極を接続して列選択ゲートを構成し、第
３および第４のトランジスタの第１の電極をそれぞれ第
１および第２のトランジスタの第２の電極に接続し、第
３のトランジスタの入力電極および第３のトランジスタ
の第２の電極をともにライトデータ線に接続し、第３の
トランジスタの第２の電極および第４のトランジスタの
入力電極にそれぞれ第１の論理レベルおよびライトマス
ク信号を与える。そして、外部データが第１の論理であ
る場合は、ライトマスク信号およびライトデータ線をそ
れぞれ第２および第１の論理レベルにして第３のトラン
ジスタを非導通にするとともに第４のトランジスタを導
通させ、外部データが第２の論理である場合は、ライト
マスク信号およびライトデータ線をともに第２の論理レ
ベルにして第３および第４のトランジスタを導通させ、
外部データの書込を行なわない場合は、ライトマスク信
号およびライトデータ線をともに第１の論理レベルにし
て第３および第４のトランジスタを非導通にする。した
がって、ライトデータ線が１本で済むので、２本のライ
トデータ線を必要としていた従来に比べ、レイアウト面
積および消費電力が小さくて済む。
対に共通にライトデータ線を設け、各ビット線対に含ま
れる２本のビット線の一端に第１および第２のトランジ
スタの第１の電極を接続して列選択ゲートを構成し、第
３および第４のトランジスタの第１の電極をそれぞれ第
１および第２のトランジスタの第２の電極に接続し、第
３のトランジスタの入力電極および第３のトランジスタ
の第２の電極をともにライトデータ線に接続し、第３の
トランジスタの第２の電極および第４のトランジスタの
入力電極にそれぞれ第１の論理レベルおよびライトマス
ク信号を与える。そして、外部データが第１の論理であ
る場合は、ライトマスク信号およびライトデータ線をそ
れぞれ第２および第１の論理レベルにして第３のトラン
ジスタを非導通にするとともに第４のトランジスタを導
通させ、外部データが第２の論理である場合は、ライト
マスク信号およびライトデータ線をともに第２の論理レ
ベルにして第３および第４のトランジスタを導通させ、
外部データの書込を行なわない場合は、ライトマスク信
号およびライトデータ線をともに第１の論理レベルにし
て第３および第４のトランジスタを非導通にする。した
がって、ライトデータ線が１本で済むので、２本のライ
トデータ線を必要としていた従来に比べ、レイアウト面
積および消費電力が小さくて済む。
【００６１】請求項４に係る発明では、複数のビット線
に共通に第１および第２のライトデータ線を設け、各ビ
ット線対に含まれる２本のビット線の一端に第１および
第２のトランジスタの第１の電極を接続して列選択ゲー
トを構成し、第１および第２のトランジスタの第２の電
極と第１の論理レベルのラインとの間にそれぞれ第３お
よび第４のトランジスタを接続し、第３および第４のト
ランジスタの入力電極をそれぞれ第１および第２のライ
トデータ線に接続する。そして、外部データが第１の論
理である場合は、第３および第４のライトデータ線をそ
れぞれ第１および第２の論理レベルにして第３のトラン
ジスタを非導通にするとともに第４のトランジスタを導
通させ、外部データが第２の論理である場合は、第３お
よび第４のライトデータ線をそれぞれ第２および第１の
論理レベルにして第３のトランジスタを導通させるとと
もに第４のトランジスタを非導通にし、外部データの書
込を行なわない場合は、第３および第４のライトデータ
線をともに第１の論理レベルにして第３および第４のト
ランジスタをともに非導通にする。したがって、ライト
マスク信号用の配線が不要となるので、レイアウト面積
および消費電力が小さくて済む。
に共通に第１および第２のライトデータ線を設け、各ビ
ット線対に含まれる２本のビット線の一端に第１および
第２のトランジスタの第１の電極を接続して列選択ゲー
トを構成し、第１および第２のトランジスタの第２の電
極と第１の論理レベルのラインとの間にそれぞれ第３お
よび第４のトランジスタを接続し、第３および第４のト
ランジスタの入力電極をそれぞれ第１および第２のライ
トデータ線に接続する。そして、外部データが第１の論
理である場合は、第３および第４のライトデータ線をそ
れぞれ第１および第２の論理レベルにして第３のトラン
ジスタを非導通にするとともに第４のトランジスタを導
通させ、外部データが第２の論理である場合は、第３お
よび第４のライトデータ線をそれぞれ第２および第１の
論理レベルにして第３のトランジスタを導通させるとと
もに第４のトランジスタを非導通にし、外部データの書
込を行なわない場合は、第３および第４のライトデータ
線をともに第１の論理レベルにして第３および第４のト
ランジスタをともに非導通にする。したがって、ライト
マスク信号用の配線が不要となるので、レイアウト面積
および消費電力が小さくて済む。
【００６２】請求項５に係る発明では、請求項４に係る
発明に、各第３および第４のトランジスタに対応して設
けられ、各々の第１の電極がそれぞれ対応の第３および
第４のトランジスタの第１の電極に接続され、各々の第
２の電極がともに第２の論理レベルを受け、各々の入力
電極がそれぞれ第２および第１のライトデータ線に接続
され、それぞれ対応の第４および第３のトランジスタと
ともに導通する第５および第６のトランジスタがさらに
設けられる。この場合は、データの書込を一層確実に行
なうことができる。
発明に、各第３および第４のトランジスタに対応して設
けられ、各々の第１の電極がそれぞれ対応の第３および
第４のトランジスタの第１の電極に接続され、各々の第
２の電極がともに第２の論理レベルを受け、各々の入力
電極がそれぞれ第２および第１のライトデータ線に接続
され、それぞれ対応の第４および第３のトランジスタと
ともに導通する第５および第６のトランジスタがさらに
設けられる。この場合は、データの書込を一層確実に行
なうことができる。
【図１】 この発明の実施の形態１によるＤＲＡＭコア
セルの書込制御回路の構成を示す回路図である。
セルの書込制御回路の構成を示す回路図である。
【図２】 実施の形態１の変更例を示す回路図である。
【図３】 この発明の実施の形態２によるＤＲＡＭコア
セルの書込制御回路の構成を示す回路図である。
セルの書込制御回路の構成を示す回路図である。
【図４】 この発明の実施の形態３によるＤＲＡＭコア
セルの書込制御回路の構成を示す回路図である。
セルの書込制御回路の構成を示す回路図である。
【図５】 実施の形態３の変更例を示す回路図である。
【図６】 従来のＤＲＡＭコアセルの全体構成を示すブ
ロック図である。
ロック図である。
【図７】 図６に示したＤＲＡＭコアセルの要部を示す
ブロック図である。
ブロック図である。
【図８】 図７に示したメモリブロックの構成を示すブ
ロック図である。
ロック図である。
【図９】 図７に示したセンスブロックの構成を示す回
路ブロック図である。
路ブロック図である。
【図１０】 図６〜図９で示したＤＲＡＭコアセルの動
作を示すタイムチャートである。
作を示すタイムチャートである。
１，５６ センスアンプ、２〜４ ＰチャネルＭＯＳト
ランジスタ、５〜１３，５１〜６０ ＮチャネルＭＯＳ
トランジスタ、１５，１５′，１６，１７，１７′，６
１ 書込制御回路、３１ 行／列アドレスバッファ＋ク
ロック発生回路、３２ 行／列デコード回路、３３ メ
モリマット、３４ データ入出力回路、３５ ライトド
ライバ＋リードアンプ帯、３６ 入出力バッファ群、Ｓ
Ａ１〜ＳＡ３ センスアンプ帯、ＭＡ１，ＭＡ２ メモ
リセルアレイ、４１．１〜４１．８，４２．１〜４２．
８ メモリブロック、４３．１〜４３．８ センスブロ
ック、４４，４５ 行デコーダ、４６ 行／列デコー
ダ、４７．１〜４７．８ ライトドライバ＋リードアン
プ＋入出力バッファ、５５ イコライザ、ＭＣ メモリ
セル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、Ｍ
ＩＯＷ，／ＭＩＯＷライトデータ線、ＭＩＯＲ，／ＭＩ
ＯＲ リードデータ線。
ランジスタ、５〜１３，５１〜６０ ＮチャネルＭＯＳ
トランジスタ、１５，１５′，１６，１７，１７′，６
１ 書込制御回路、３１ 行／列アドレスバッファ＋ク
ロック発生回路、３２ 行／列デコード回路、３３ メ
モリマット、３４ データ入出力回路、３５ ライトド
ライバ＋リードアンプ帯、３６ 入出力バッファ群、Ｓ
Ａ１〜ＳＡ３ センスアンプ帯、ＭＡ１，ＭＡ２ メモ
リセルアレイ、４１．１〜４１．８，４２．１〜４２．
８ メモリブロック、４３．１〜４３．８ センスブロ
ック、４４，４５ 行デコーダ、４６ 行／列デコー
ダ、４７．１〜４７．８ ライトドライバ＋リードアン
プ＋入出力バッファ、５５ イコライザ、ＭＣ メモリ
セル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、Ｍ
ＩＯＷ，／ＭＩＯＷライトデータ線、ＭＩＯＲ，／ＭＩ
ＯＲ リードデータ線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA01 AA07 BA25 BA29 CA13
Claims (5)
- 【請求項１】 データの書換えが可能な半導体記憶装置
であって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリアレイ、 各ビット線対に対応して設けられ、対応のビット線対間
に生じた電位差を増幅するセンスアンプ、 各ビット線対に対応して設けられ、各々の第１の電極が
それぞれ対応のビット線対に含まれる２本のビット線の
一端に接続された第１および第２のトランジスタ、 各第１のトランジスタに対応して設けられ、その第１の
電極が対応の第１のトランジスタの第２の電極に接続さ
れ、その第２の電極がライトマスク信号を受ける第３の
トランジスタ、 複数の前記第２および第３のトランジスタに共通に設け
られ、各第２のトランジスタの第２の電極および各第３
のトランジスタの入力電極に接続されたライトデータ
線、 行アドレス信号に従って複数の前記ワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行デコーダ、 列アドレス信号に従って複数の前記ビット線対のうちの
いずれかのビット線対を選択し、そのビット線対に対応
する第１および第２のトランジスタを導通させる列デコ
ーダ、および前記列デコーダによって導通状態にされる
第１および第２のトランジスタを介して、前記行デコー
ダによって活性化されたメモリセルに外部データを書込
む書込制御回路を備え、 前記書込制御回路は、 前記外部データが第１の論理である場合は、前記ライト
マスク信号および前記ライトデータ線をともに第１の論
理レベルにして前記第３のトランジスタを非導通にし、 前記外部データが第２の論理である場合は、前記ライト
マスク信号および前記ライトデータ線をそれぞれ第１お
よび第２の論理レベルにして前記第３のトランジスタを
導通させ、 前記外部データの書込を行なわない場合は、前記ライト
マスク信号および前記ライトデータ線をともに第２の論
理レベルにして前記第２および第３のトランジスタを非
導通にする、半導体記憶装置。 - 【請求項２】 前記ライトマスク信号は、第１の論理レ
ベルに固定されている、請求項１に記載の半導体記憶装
置。 - 【請求項３】 データの書換が可能な半導体記憶装置で
あって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリアレイ、 各ビット線対に対応して設けられ、対応のビット線対間
に生じた電位差を増幅するセンスアンプ、 各ビット線対に対応して設けられ、各々の第１の電極が
それぞれ対応のビット線対に含まれる２本のビット線の
一端に接続された第１および第２のトランジスタ、 各第１のトランジスタに対応して設けられ、その第１の
電極が対応の第１のトランジスタの第２の電極に接続さ
れ、その第２の電極が第１の論理レベルを受ける第３の
トランジスタ、 各第２のトランジスタに対応して設けられ、その第１の
電極が対応の第２のトランジスタの第２の電極に接続さ
れ、その入力電極がライトマスク信号を受ける第４のト
ランジスタ、 複数の前記第３および第４のトランジスタに共通に設け
られ、各第３のトランジスタの入力電極および各第４の
トランジスタの第２の電極に接続されたライトデータ
線、 行アドレス信号に従って複数の前記ワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行デコーダ、 列アドレス信号に従って複数の前記ビット線対のうちの
いずれかのビット線対を選択し、そのビット線対に対応
する第１および第２のトランジスタを導通させる列デコ
ーダ、および前記列デコーダによって導通状態にされる
第１および第２のトランジスタを介して、前記行デコー
ダによって活性化されたメモリセルに外部データを書込
む書込制御回路を備え、 前記書込制御回路は、 前記外部データが第１の論理である場合は、前記ライト
マスク信号および前記ライトデータ線をそれぞれ第２お
よび第１の論理レベルにして、前記第３のトランジスタ
を非導通にするとともに前記第４のトランジスタを導通
させ、 前記外部データが第２の論理である場合は、前記ライト
マスク信号および前記ライトデータ線をともに第２の論
理レベルにして前記第３および第４のトランジスタを導
通させ、 前記外部データの書込を行なわない場合は、前記ライト
マスク信号および前記ライトデータ線をともに第１の論
理レベルにして前記第３および第４のトランジスタを非
導通にする、半導体記憶装置。 - 【請求項４】 データの書換が可能な半導体記憶装置で
あって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリアレイ、 各ビット線対に対応して設けられ、対応のビット線対間
に生じた電位差を増幅するセンスアンプ、 各ビット線対に対応して設けられ、各々の第１の電極が
それぞれ対応のビット線対に含まれる２本のビット線の
一端に接続された第１および第２のトランジスタ、 各第１および第２のトランジスタに対応して設けられ、
各々の第１の電極がそれぞれ対応の第１および第２のト
ランジスタの第２の電極に接続され、各々の第２の電極
がともに第１の論理レベルを受ける第３および第４のト
ランジスタ、 複数の前記第３および第４のトランジスタに共通に設け
られ、それぞれ各第３のトランジスタの入力電極および
各第４のトランジスタの入力電極に接続された第１およ
び第２のライトデータ線、 行アドレス信号に従って複数の前記ワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行デコーダ、 列アドレス信号に従って複数の前記ビット線対のうちの
いずれかのビット線対を選択し、そのビット線対に対応
する第１および第２のトランジスタを導通する列デコー
ダ、および前記列デコーダによって導通状態にされる第
１および第２のトランジスタを介して、前記行デコーダ
によって活性化されたメモリセルに外部データを書込む
書込制御回路を備え、 前記書込制御回路は、 前記外部データが第１の論理である場合は、前記第３お
よび第４のライトデータ線をそれぞれ第１および第２の
論理レベルにして、前記第３のトランジスタを非導通に
するとともに前記第４のトランジスタを導通させ、 前記外部データが第２の論理レベルである場合は、前記
第３および第４のライトデータ線をそれぞれ第２および
第１の論理レベルにして、前記第３のトランジスタを導
通させるとともに前記第４のトランジスタを非導通に
し、 前記外部データの書込を行なわない場合は、前記第３お
よび第４のライトデータ線をともに第１の論理レベルに
して前記第３および第４のトランジスタをともに非導通
にする、半導体記憶装置。 - 【請求項５】 さらに、各第３および第４のトランジス
タに対応して設けられ、各々の第１の電極がそれぞれ対
応の第３および第４のトランジスタの第１の電極に接続
され、各々の第２の電極がともに第２の論理レベルを受
け、各々の入力電極がそれぞれ前記第２および第１のラ
イトデータ線に接続され、それぞれ対応の第４および第
３のトランジスタとともに導通する第５および第６のト
ランジスタを備える、請求項４に記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32234899A JP2001143470A (ja) | 1999-11-12 | 1999-11-12 | 半導体記憶装置 |
| US09/706,695 US6330202B1 (en) | 1999-11-12 | 2000-11-07 | Semiconductor memory device having write data line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32234899A JP2001143470A (ja) | 1999-11-12 | 1999-11-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001143470A true JP2001143470A (ja) | 2001-05-25 |
Family
ID=18142648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32234899A Withdrawn JP2001143470A (ja) | 1999-11-12 | 1999-11-12 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6330202B1 (ja) |
| JP (1) | JP2001143470A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192803A (ja) * | 2004-03-02 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2004199867A (ja) * | 2004-03-02 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| CN113948127A (zh) * | 2020-07-17 | 2022-01-18 | 美光科技公司 | 具有盖写锁存于感测放大器中的数据的驱动电路的装置 |
| JP2022043338A (ja) * | 2017-09-11 | 2022-03-15 | ウルトラメモリ株式会社 | サブアンプ、スイッチング装置、及び、半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003196983A (ja) | 2001-12-27 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003196981A (ja) | 2001-12-27 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4912016B2 (ja) * | 2005-05-23 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| WO2008002645A2 (en) * | 2006-06-28 | 2008-01-03 | Cypress Semiconductor Corporation | Memory device and method for selective write based on input data value |
| KR101883378B1 (ko) | 2012-04-23 | 2018-07-30 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US10032509B2 (en) * | 2015-03-30 | 2018-07-24 | Toshiba Memory Corporation | Semiconductor memory device including variable resistance element |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06302190A (ja) | 1993-04-15 | 1994-10-28 | Hitachi Ltd | 半導体記憶装置 |
| KR950010628B1 (ko) * | 1993-08-20 | 1995-09-20 | 현대전자산업주식회사 | 반도체 소자의 컬럼 디코더 인에이블 신호 발생회로 |
| JP4424770B2 (ja) * | 1998-12-25 | 2010-03-03 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1999
- 1999-11-12 JP JP32234899A patent/JP2001143470A/ja not_active Withdrawn
-
2000
- 2000-11-07 US US09/706,695 patent/US6330202B1/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192803A (ja) * | 2004-03-02 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2004199867A (ja) * | 2004-03-02 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2022043338A (ja) * | 2017-09-11 | 2022-03-15 | ウルトラメモリ株式会社 | サブアンプ、スイッチング装置、及び、半導体装置 |
| JP7222568B2 (ja) | 2017-09-11 | 2023-02-15 | ウルトラメモリ株式会社 | サブアンプ、スイッチング装置、及び、半導体装置 |
| CN113948127A (zh) * | 2020-07-17 | 2022-01-18 | 美光科技公司 | 具有盖写锁存于感测放大器中的数据的驱动电路的装置 |
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| Publication number | Publication date |
|---|---|
| US6330202B1 (en) | 2001-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070206 |