JP2001141784A

JP2001141784A - 半導体素子テスト回路

Info

Publication number: JP2001141784A
Application number: JP31937199A
Authority: JP
Inventors: Hiroaki Sugano; 寛明菅野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-11-10
Filing date: 1999-11-10
Publication date: 2001-05-25
Also published as: US6437589B1

Abstract

(57)【要約】【課題】簡単な手段でSCAN動作期間を調整することがで
きる半導体素子テスト回路を提供することにある。【解決手段】半導体素子（LSI）に構成されるシステム
回路に含まれるSCAN回路の最後段に期間調整用フリップ
フロップが追加される。これにより、簡単にSCAN動作期
間を調整することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の故障
を検出するための半導体素子テスト回路に係り、特に、
レーシング防止回路を含むフリップフロップ回路から構
成される半導体素子テスト回路に関する。

【０００２】

【従来の技術】近年、半導体素子のプロセス技術が向上
し、半導体素子（LSI）に構成されるシステム回路の規
模も増大してきた。これにより、開発されたシステム回
路の故障を検出するためのTEST（テスト）回路（SCAN回
路）をシステム回路に構成することが必要となってき
た。

【０００３】図４は、SCAN回路を有するシステム回路を
示す概略図である。図４において、SCAN回路は、複数の
テスト用フリップフロップ回路SCAN-FF（図４では、４
つのSCAN-FF、即ちSCAN-FF 1、SCAN-FF 2、SCAN-FF 3及
びSCAN-FF 4）が鎖状に接続する構造を有する。即ち、
各SCAN-FFのSCAN-out端子が次のSCAN-FFのSCAN-in端子
に接続する。また、図から明らかなように、SCAN回路を
構成する各SCAN-FFは、Ｄフリップフロップを有する回
路であって、システム回路１の一部である。従って、シ
ステム回路１の通常動作においては、各SCAN-FFのＤ端
子にシステム信号が入力され、Ｑ端子よりシステム信号
が出力される。

【０００４】図５は、SCAN-FFの構成例である。図示さ
れるSCAN-FFは、レーシング防止回路付きMUX-D方式SCAN
-FFと呼ばれる回路である。図５において、点線で囲ま
れる部分（２つのラッチ回路(LATCH1,LATCH2)とインバ
ータ(INVERTER1)とを含む部分）がＤフリップフロップ
を構成する。そして、LATCH1のＤ端子には、セレクタが
接続される。セレクタは、SCAN-MODE端子(SM端子)に入
力されるSCAN-MODE信号によって、システム回路１から
のシステム信号又はテスト信号であるSCAN-DATA信号の
いずれかをLATCH1のＤ端子に供給する。例えば、セレク
タは、SCAN-MODE信号がHigh（‘１’）の場合、SCAN-FF
のＤ端子からのシステム信号を選択し、SCAN-MODE信号
がLow（‘０’）の場合、SCAN-FFのSCAN-in端子からのS
CAN-DATA信号を選択する。

【０００５】さらに、図示されるSCAN-FFは、レーシン
グ防止用ラッチ回路(LATCH3)を有する。レーシング（競
合）とは、各SCAN-FFに入力されるクロックのタイミン
グと、Si端子に入力されるSCAN-DATA信号のタイミング
とがずれることにより、回路動作が不安定になる現象を
いう。LATCH３には、インバータ(INVERTER2)からのクロ
ック信号が供給されるとともに、LATCH2のＱ出力がＤ端
子に入力される。そして、LATCH3のＱ端子がSCAN-FFに
おけるSCAN-out端子となる。

【０００６】図６は、SCAN-FFの動作波形図である。図
６に示されるように、SCAN-FFは、クロック信号の立ち
上がりで、SCAN-in端子の状態をラッチし、そのラッチ
状態をＱ端子から出力する。さらに、ラッチ状態は、次
のクロック信号の立ち下がりで、SCAN-out端子から出力
される。

【０００７】このようなSCAN-FFが鎖状に接続するSCAN
回路において、テストのためのSCAN-DATA信号が選択さ
れた場合について次に説明する。

【０００８】図７は、図４のSCAN回路において、SCAN-i
n端子からのSCAN-DATA信号が選択される場合の動作波形
図である。図７において、テストが選択されると、SCAN
-MODE信号がLowに下がり、SCAN動作（テスト）が開始さ
れる。このとき、このSCAN動作期間は、SCAN回路に含ま
れるフリップフロップの数分のクロック期間に設定され
る。従って、図４に示すSCAN回路に対してテストを実施
する場合、SCAN動作期間は４クロック期間となる（以
下、説明のために、SCAN動作期間中の４つのクロックを
順にクロックCK1、CK2、CK3、CK4と称する）。

【０００９】SCAN-MODE信号によって、SCAN-DATA信号が
選択されると、まず、SCAN-FF1のSCAN-in端子（以下、S
i端子）からSCAN-DATA信号（パルスＰ）が入力される。
SCAN-FF1は、クロックCK1の立ち上がりで、SCAN-DATA信
号Ｐの状態（図ではＬ状態）をラッチし、次のクロック
CK2の立ち下がりで、SCAN-out端子（以下、So端子）か
らラッチされた状態を出力する。SCAN-FF1のSo端子から
の出力信号は、出力とほぼ同時にSCAN-FF２のSi端子に
入力される。そして、SCAN-FF2は、SCAN-FF1同様に、ク
ロックCK2の立ち上がりで、SCAN-DATA信号Ｐの状態をラ
ッチし、次のクロックCK3で立ち下がりで、So端子から
ラッチされた状態を出力する。

【００１０】同様に、SCAN-FF3は、クロックCK3の立ち
上がりで、そのSi端子に入力された状態をラッチし、次
のクロックCK4の立ち下がりで、So端子からラッチされ
た状態を出力する。さらに、SCAN-FF4は、クロックCK4
の立ち下がりで、そのSi端子に入力された状態をラッチ
する。

【００１１】

【発明が解決しようとする課題】このとき、SCAN動作期
間は、クロックCK４の立ち上がり後、次のクロックCK5
の立ち下がり前に終了してしまうので、SCAN動作期間中
に、SCAN-FF4のSo端子から出力されるSCAN-DATA信号を
得ることができない。このように、SCAN-FFが、レーシ
ング防止用のラッチ回路(LATCH3)を有することで、Si端
子から入力された信号がSo端子から出力されるまで、約
１クロック周期分の遅れが生じるため、SCAN動作期間中
に、最後段のSCAN-FF（図４では、SCAN-FF4）のSo端子
から出力されるSCAN-DATA信号を検出できないという問
題があった。

【００１２】そのため、従来、システム回路設計用のＣ
ＡＤツール（ソフトウェア）側で、SCAN動作期間のクロ
ック数を変更する必要があった。しかしながら、上述し
たように、SCAN動作期間は、ＣＡＤツールにおいて、SC
AN-FFの数分のクロック期間にあらかじめ設定されてお
り、ＣＡＤツールにおけるプログラム変更は容易でな
い。

【００１３】従って、本発明の目的は、より簡単な手段
でSCAN動作期間を調整することができる半導体素子テス
ト回路を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体素子（LSI）に構成されるシス
テム回路に含まれるSCAN回路の最後段に期間調整用フリ
ップフロップが追加される。これにより、簡単にSCAN動
作期間を調整することができる。

【００１５】例えば、上記目的を達成するための本発明
の構成は、半導体素子に構成されるシステム回路をテス
トするための半導体素子テスト回路において、それぞれ
レーシング防止回路を含むn個のテスト用フリップフロ
ップ回路と、追加のフリップフロップ回路とを備え、テ
スト用フリップフロップ回路は、システム回路の一部を
構成し、k(kは1〜n-1）番目のテスト用フリップフロッ
プ回路のテスト信号出力端子は、k+1番目のテスト用フ
リップフロップ回路のテスト信号入力端子と接続し、n
番目のテスト用フリップフロップ回路から出力されるテ
スト信号が追加のフリップフロップ回路に入力されるこ
とを特徴とする。

【００１６】このような構成において、テスト信号が追
加のフリップフロップ回路のＱ端子から出力されること
により、テスト信号をSCAN動作期間中に出力させること
ができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。しかしながら、本発明の技術的範囲が、本
実施の形態に限定されるものではない。

【００１８】図１は、本発明の実施の形態における半導
体素子テスト回路（SCAN回路）を示す図である。本発明
の実施の形態におけるSCAN（テスト）回路は、システム
回路１の一部を構成する複数のテスト用フリップフロッ
プ回路SCAN-FFに加えて、期間調整用フリップフロップ
回路FF-xを備える。FF-xは、最後段のSCAN-FFのさらに
後ろに接続される。FF-xの回路構成は、例えば、上述の
図５に示したSCAN-FFの回路構成と同様である。即ち、F
F-xは、システム信号とSCAN-DATA信号が選択的に入力さ
れるＤフリップフロップ及びレーシング防止用ラッチ回
路を備える。また、FF-xは、図５の構成の回路構成から
セレクタを除いた構成であってもよい。FF-xは、システ
ム回路の一部を構成しないので、システム回路からのシ
ステム信号が入力されないからである。さらに、FF-x
は、図５の回路構成からレーシング防止用ラッチ回路を
除いた構成であってもよい。FF-xは、SCAN回路の最後段
のフリップフロップ回路であるから、その出力信号は次
のフリップフロップ回路に入力されないので、レーシン
グを考慮する必要がないからである。即ち、FF-xは、少
なくとも１つのＤフリップフロップを含む回路である。
そして、以下に説明するように、本発明の実施の形態で
は、SCAN-DATA信号が、FF-xのＱ端子から出力される。
この期間調整用FF(FF-x)は、システム回路１の一部を構
成しないダミーのフリップフロップなので、そのＱ端子
をSCAN-DATA信号の出力のために使用することが可能と
なる。

【００１９】図２は、本発明の実施の形態におけるSCAN
回路の動作波形図である。図２において、SCAN-FF1から
SCAN-FF4までの動作は、上述の図７と同様である。即
ち、テストが選択されると、SCAN-MODE信号がLowに下が
り、SCAN動作が開始される。このとき、このSCAN動作期
間は、SCAN回路に含まれるフリップフロップの数分のク
ロック期間に設定される。本実施の形態では、FF-xが追
加されるので、図１に示すSCAN回路において、SCAN動作
（テスト）を実施する場合、SCAN動作期間は５クロック
期間となる（以下、説明のために、SCAN動作期間中の５
つのクロックを順にクロックCK1、CK2、CK3、CK4、CK5
と称する）。

【００２０】このように、本発明の実施の形態では、SC
AN回路は、システム回路１に組み込まれるSCAN-FFに加
えて、期間調整用フリップフロップFF-xを有するので、
SCAN動作期間が、SCAN-FFの数（図１では４つ）プラス
１個のクロック期間だけ設定される。これにより、SCAN
動作期間中に、SCAN-DATA信号を出力させることができ
る。

【００２１】SCAN-MODE信号によって、SCAN-DATA信号が
選択されると、まず、SCAN-FF1のSi端子からSCAN-DATA
信号（パルスＰ）が入力される。SCAN-FF1は、クロック
CK1の立ち上がりで、SCAN-DATA信号Ｐの状態（図ではＬ
状態）をラッチし、次のクロックCK2の立ち下がりで、S
o端子からラッチされた状態を出力する。SCAN-FF1のSo
端子からの出力信号は、出力とほぼ同時にSCAN-FF２のS
i端子に入力される。そして、SCAN-FF2は、SCAN-FF1同
様に、クロックCK2の立ち上がりで、SCAN-DATA信号Ｐの
状態をラッチし、次のクロックCK3で立ち下がりで、So
端子からラッチされた状態を出力する。

【００２２】同様に、SCAN-FF3、SCAN-FF4も、クロック
の立ち上がりで、そのSi端子に入力された状態をラッチ
し、その次のクロックの立ち下がりで、So端子からラッ
チした状態を出力する。従って、SCAN-FF3は、クロック
CK3の立ち上がりで、SCAN-DATA信号ＰのＬ状態をラッチ
する。そして、SCAN-FF3は、次のクロックCK4の立ち下
がりで、So端子からＬ状態を出力する。さらにSCAN-FF4
は、クロックCK4の立ち上がりで、Ｌ状態をラッチし、
次のクロックCK5の立ち下がりで、So端子からＬ状態を
出力する。SCAN-FF４のSo端子からの出力信号は、次
に、FF-xのSi端子に入力される。

【００２３】そして、FF-xは、クロックCK5の立ち上が
りで、そのＱ端子からＬ状態を出力する。FF-xのＱ出力
は、図６に示すように、クロックの立ち上がり時であ
る。また、上述したように、FF-xはシステム回路１の一
部を構成しないので、そのＱ端子をテスト用端子として
使用することができる。図示されるように、SCAN動作期
間は、クロックCK5の立ち上がり後に終了するので、FF-
xは、SCAN-FF1がクロックCK1の立ち下がりでラッチした
SCAN-DATA信号を、SCAN動作期間中に、そのＱ端子から
出力することができる。従って、SCAN動作期間中に、Ｑ
出力が変化するので、クロックの周期に同期した所定の
ストローブタイミングでＱ出力を測定する場合、Ｑ出力
の変化、即ちSCAN-DATA信号を検出することができる。
なお、クロックCK５の立ち上がり後に、SCAN動作期間が
終了してしまうので、FF-xのSo端子からは、SCAN-DATA
信号は出力されない。

【００２４】図３は、半導体素子（LSI）のテスト方法
を示す概略図である。システム回路は、半導体素子１０
内部に構成される。そして、システム回路から外部に取
り出される信号を出力する端子は、半導体素子（LSI）
の外部に設けられる複数のLSI端子に接続する。従っ
て、期間調整用フリップフロップFF-xのＱ端子も、複数
のLSI端子の一つに接続する。

【００２５】そして、FF-xのＱ端子が接続するLSI端子
に、テスタープローブ２０を接触させ、テスタープロー
ブからの信号を測定機器３０が測定することによって、
FF-xのＱ出力が検出される。

【００２６】また、一般に、半導体素子１０に組み込ま
れるシステム回路は、例えば、10000〜1000000程度のベ
ーシックセル(basic cell：bc)によって構成される。そ
して、例えば、１つのフリップフロップ（SCAN-FF、FF-
xを含む）は、通常、10〜15程度のベーシックセル(bc)
によって構成される。

【００２７】上述の本発明の実施の形態では、一つのフ
リップフロップをシステム回路に追加するだけなので、
システム回路の規模に影響を与えるほどのベーシックセ
ルを消費せずに、SCAN動作期間を調整することができ
る。

【００２８】また、上述の実施の形態において、SCAN-D
ATA信号は、１つのパルス信号に限定されず、例えば、
一定周期でHigh状態とLow状態を繰り返すような信号で
あってもよい。

【００２９】本発明の保護範囲は、上記の実施の形態に
限定されず、特許請求の範囲に記載された発明とその均
等物に及ぶものである。

【００３０】

【発明の効果】以上、本発明によれば、半導体素子（LS
I）に構成されるシステム回路に含まれるSCAN回路の最
後段に期間調整用フリップフロップが一つ追加されるの
で、SCAN動作期間が１クロック周期分延長する。これに
より、LSI設計用のＣＡＤツール（ソフトウェア）にお
けるプログラム変更することなく、簡単にSCAN動作期間
を調整することができ、SCAN-DATA信号を検出すること
ができるようになる。

【００３１】また、少ないベーシックセルで構成される
フリップフロップを一つ追加するだけなので、システム
回路の規模を制限することなく、SCAN動作期間を調整す
ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における半導体素子テスト
回路（SCAN回路）を示す図である。

【図２】本発明の実施の形態におけるSCAN回路の動作波
形図である。

【図３】半導体素子（LSI）のテスト方法を示す概略図
である。

【図４】SCAN回路を有するシステム回路を示す概略図で
ある。

【図５】SCAN-FFの構成例を示す図である。

【図６】SCAN-FFの動作波形図である。

【図７】図４のSCAN回路の動作波形図である。

【符号の説明】

１システム回路１０半導体素子（LSI） SCAN-FF テスト用フリップフロップ回路 FF-x 期間調整用フリップフロップ回路

Claims

【特許請求の範囲】

【請求項１】半導体素子に構成されるシステム回路をテ
ストするための半導体素子テスト回路において、それぞれレーシング防止回路を含むn個のテスト用フリ
ップフロップ回路と、追加のフリップフロップ回路とを備え、前記テスト用フリップフロップ回路は、前記システム回
路の一部を構成し、k(kは1〜n-1）番目のテスト用フリ
ップフロップ回路のテスト信号出力端子は、k+1番目の
テスト用フリップフロップ回路のテスト信号入力端子と
接続し、n番目のテスト用フリップフロップ回路から出
力されるテスト信号が前記追加のフリップフロップ回路
に入力されることを特徴とする半導体素子テスト回路。
【請求項２】請求項１において、前記テスト信号は、前記追加のフリップフロップ回路の
Ｑ端子から出力されることを特徴とする半導体素子テス
ト回路。
【請求項３】請求項１又は２において、前記追加のフリップフロップ回路は、少なくともＤフリ
ップフロップを含むことを特徴とする半導体素子テスト
回路。