JP2001036011A - 検査回路内蔵デジタル集積回路 - Google Patents
検査回路内蔵デジタル集積回路Info
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Abstract
(57)【要約】
【課題】 記憶回路としてラッチ回路を用いるデジタル
集積回路に関し、ラッチ回路の数が増えると高い故障検
出率を有するテストパターンの生成が困難であった。 【解決手段】 テストモード時、第１のクロック信号Ｍ
ＣＫを偶数番目のラッチ回路１２Ｌ等のゲート入力と
し、第１のクロック信号ＭＣＫとは逆相の第２のクロッ
クＳＣＫを奇数番目のラッチ回路１１Ｌ等のゲート入力
とし、第１のテスト信号ＮＴのレベルを１，０，１の順
に変更し、０の期間内に、第１のクロック信号ＭＣＫに
より偶数番目のラッチ回路１２Ｌ等がラッチ動作を行な
う場合と、第２のクロック信号ＳＣＫにより奇数番目の
ラッチ回路１１Ｌ等がラッチ動作を行なう場合との２通
りの制御をすることにより、それぞれの場合に、スキャ
ンパス検査を適用可能な回路と見なすことができ、高い
故障検出率を有するテストパターンが容易に得られる。
集積回路に関し、ラッチ回路の数が増えると高い故障検
出率を有するテストパターンの生成が困難であった。 【解決手段】 テストモード時、第１のクロック信号Ｍ
ＣＫを偶数番目のラッチ回路１２Ｌ等のゲート入力と
し、第１のクロック信号ＭＣＫとは逆相の第２のクロッ
クＳＣＫを奇数番目のラッチ回路１１Ｌ等のゲート入力
とし、第１のテスト信号ＮＴのレベルを１，０，１の順
に変更し、０の期間内に、第１のクロック信号ＭＣＫに
より偶数番目のラッチ回路１２Ｌ等がラッチ動作を行な
う場合と、第２のクロック信号ＳＣＫにより奇数番目の
ラッチ回路１１Ｌ等がラッチ動作を行なう場合との２通
りの制御をすることにより、それぞれの場合に、スキャ
ンパス検査を適用可能な回路と見なすことができ、高い
故障検出率を有するテストパターンが容易に得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のラッチ回路
を有した検査回路内蔵デジタル集積回路に関するもので
ある。
を有した検査回路内蔵デジタル集積回路に関するもので
ある。
【０００２】
【従来の技術】近年益々大規模化・高集積化の進むデジ
タル集積回路において、データ保持回路（以下、記憶回
路という）としてフリップフロップを用いる場合は、そ
の回路の検査方法としてスキャンパス検査を適用する方
法が主流となっている。
タル集積回路において、データ保持回路（以下、記憶回
路という）としてフリップフロップを用いる場合は、そ
の回路の検査方法としてスキャンパス検査を適用する方
法が主流となっている。
【０００３】一方、記憶回路としてラッチ回路を用いる
場合は、検査回路として入出力部に選択回路を設け、専
用テストモードを用いる方法で検査を行なっている。図
８は、検査回路を追加する前のデジタル集積回路の構成
を示している。記憶回路としてラッチ回路を用いてい
る。図において、４０Ｒは組合せ回路により構成される
ランダム回路であり、４１Ｌ，４２Ｌ，４３Ｌ，４４
Ｌ，・・４ＮＬはランダム回路４０Ｒに接続されたラッ
チ回路である。
場合は、検査回路として入出力部に選択回路を設け、専
用テストモードを用いる方法で検査を行なっている。図
８は、検査回路を追加する前のデジタル集積回路の構成
を示している。記憶回路としてラッチ回路を用いてい
る。図において、４０Ｒは組合せ回路により構成される
ランダム回路であり、４１Ｌ，４２Ｌ，４３Ｌ，４４
Ｌ，・・４ＮＬはランダム回路４０Ｒに接続されたラッ
チ回路である。
【０００４】図９は、図８のデジタル集積回路を検査す
るために、従来実施されていた検査回路内蔵デジタル集
積回路を示すブロック図である。ランダム回路５０Ｒと
ラッチ回路５１Ｌ，５２Ｌ，５３Ｌ，５４Ｌ，・・５Ｎ
Ｌは、それぞれ図８のランダム回路４０Ｒとラッチ回路
４１Ｌ，４２Ｌ，４３Ｌ，４４Ｌ，・・４ＮＬに対応し
ている。
るために、従来実施されていた検査回路内蔵デジタル集
積回路を示すブロック図である。ランダム回路５０Ｒと
ラッチ回路５１Ｌ，５２Ｌ，５３Ｌ，５４Ｌ，・・５Ｎ
Ｌは、それぞれ図８のランダム回路４０Ｒとラッチ回路
４１Ｌ，４２Ｌ，４３Ｌ，４４Ｌ，・・４ＮＬに対応し
ている。
【０００５】テストモード信号ＴＭによって制御される
選択回路５１Ｓは、テストモード時は入力端子ＴＩＮか
らの信号を、通常モード時は実動作入力信号ＩＮをラン
ダム回路５０Ｒの入力に導くように構成されている。
選択回路５１Ｓは、テストモード時は入力端子ＴＩＮか
らの信号を、通常モード時は実動作入力信号ＩＮをラン
ダム回路５０Ｒの入力に導くように構成されている。
【０００６】選択回路５２Ｓ，５３Ｓは、テスト専用の
出力端子の追加を避け、任意の実動作外部出力信号ＰＯ
ＵＴ１，ＰＯＵＴ２の出力端子と共用するために設けら
れた回路構成である。選択回路５２Ｓ，５３Ｓ共にテス
トモード信号ＴＭによって制御され、テストモード時
に、選択回路５２Ｓがランダム回路５０Ｒの出力信号を
出力端子ＯＵＴ１へ導き、選択回路５３Ｓがラッチ回路
５１Ｌ，５２Ｌ，５３Ｌ，５４Ｌ，・・５ＮＬの出力信
号を出力端子ＯＵＴ２へ導き、通常モード時は、選択回
路５２Ｓ，５３Ｓが上記実動作外部出力信号ＰＯＵＴ
１，ＰＯＵＴ２をそれぞれ出力端子ＯＵＴ１，ＯＵＴ２
に導くように構成されている。
出力端子の追加を避け、任意の実動作外部出力信号ＰＯ
ＵＴ１，ＰＯＵＴ２の出力端子と共用するために設けら
れた回路構成である。選択回路５２Ｓ，５３Ｓ共にテス
トモード信号ＴＭによって制御され、テストモード時
に、選択回路５２Ｓがランダム回路５０Ｒの出力信号を
出力端子ＯＵＴ１へ導き、選択回路５３Ｓがラッチ回路
５１Ｌ，５２Ｌ，５３Ｌ，５４Ｌ，・・５ＮＬの出力信
号を出力端子ＯＵＴ２へ導き、通常モード時は、選択回
路５２Ｓ，５３Ｓが上記実動作外部出力信号ＰＯＵＴ
１，ＰＯＵＴ２をそれぞれ出力端子ＯＵＴ１，ＯＵＴ２
に導くように構成されている。
【０００７】上記の構成により、図９のデジタル集積回
路はテストモード時に入力端子ＴＩＮに入力された信号
は、ランダム回路５０Ｒやラッチ回路５１Ｌ，５２Ｌ，
５３Ｌ，５４Ｌ，・・５ＮＬを通過し、さらに選択回路
５２Ｓ，５３Ｓを経由して出力端子ＯＵＴ１，ＯＵＴ２
に至る信号経路が構成される。入力端子ＴＩＮに印加す
る信号に対応して、出力端子ＯＵＴ１，ＯＵＴ２の信号
を観測することにより、ランダム回路５０Ｒやラッチ回
路５１Ｌ，５２Ｌ，５３Ｌ，５４Ｌ，・・５ＮＬに発生
した故障の検出が可能となる。
路はテストモード時に入力端子ＴＩＮに入力された信号
は、ランダム回路５０Ｒやラッチ回路５１Ｌ，５２Ｌ，
５３Ｌ，５４Ｌ，・・５ＮＬを通過し、さらに選択回路
５２Ｓ，５３Ｓを経由して出力端子ＯＵＴ１，ＯＵＴ２
に至る信号経路が構成される。入力端子ＴＩＮに印加す
る信号に対応して、出力端子ＯＵＴ１，ＯＵＴ２の信号
を観測することにより、ランダム回路５０Ｒやラッチ回
路５１Ｌ，５２Ｌ，５３Ｌ，５４Ｌ，・・５ＮＬに発生
した故障の検出が可能となる。
【０００８】
【発明が解決しようとする課題】上記図９のような検査
回路内蔵デジタル集積回路において、ラッチ回路の数Ｎ
が大きくなると、一般的に高い故障検出率を有するテス
トパターンを得ることは容易ではない。Ｎ個の記憶回路
を有する系は２のＮ乗の内部状態を持つことになり、そ
の状態遷移を外部から制御することは一般的に困難であ
ることがその理由である。図９の場合は、入力端子ＴＩ
Ｎに入力する信号によってＮ個のラッチ回路の保持デー
タを簡単に制御出来ないことが問題となる。
回路内蔵デジタル集積回路において、ラッチ回路の数Ｎ
が大きくなると、一般的に高い故障検出率を有するテス
トパターンを得ることは容易ではない。Ｎ個の記憶回路
を有する系は２のＮ乗の内部状態を持つことになり、そ
の状態遷移を外部から制御することは一般的に困難であ
ることがその理由である。図９の場合は、入力端子ＴＩ
Ｎに入力する信号によってＮ個のラッチ回路の保持デー
タを簡単に制御出来ないことが問題となる。
【０００９】本発明は、上記の問題点を解決するために
なされたもので、記憶回路としてラッチ回路を用いる場
合にもスキャンパス検査が適用可能で、高い故障検出率
を有するテストパターンを容易に得られる検査回路内蔵
デジタル集積回路を得ることを目的とする。
なされたもので、記憶回路としてラッチ回路を用いる場
合にもスキャンパス検査が適用可能で、高い故障検出率
を有するテストパターンを容易に得られる検査回路内蔵
デジタル集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の検査回路
内蔵デジタル集積回路は、複数の組合せ回路から構成さ
れ入力側に近い方から第１，第２，・・・第Ｎの内部信
号（Ｎは複数）を出力するランダム回路と、ランダム回
路の第１，第２，・・・第Ｎの内部信号をそれぞれラッ
チしてランダム回路へ出力する第１，第２，・・・第Ｎ
のラッチ回路とを備えた検査回路内蔵デジタル集積回路
であって、テスト用の入力端子と、第Ｎのラッチ回路の
出力信号を取り出すテスト用の出力端子と、テスト用の
入力端子と第１のラッチ回路との間に設けられ、第１の
内部信号およびテスト用の入力端子の信号を入力し、第
１のテスト信号が第１の論理レベルのとき第１の内部信
号を選択し第２の論理レベルのときテスト用の入力端子
の信号を選択して第１のラッチ回路のデータ入力へ出力
する第１の選択回路と、第１〜第Ｎの各ラッチ回路の間
に設けられ、第ｎの内部信号（ｎは２〜Ｎの任意の数）
および第ｎ−１のラッチ回路の出力信号を入力し、第１
のテスト信号が第１の論理レベルのとき第ｎの内部信号
を選択し第２の論理レベルのとき第ｎ−１のラッチ回路
の出力信号を選択して第ｎのラッチ回路のデータ入力へ
出力する第２の選択回路と、出力が第１〜第Ｎのラッチ
回路のうち偶数番目のラッチ回路のゲート入力に接続さ
れ、実動作ゲート信号および第１のクロック信号を入力
し、第２のテスト信号が通常モードを示すレベルのとき
実動作ゲート信号を選択しテストモードを示すレベルの
とき第１のクロック信号を選択して偶数番目のラッチ回
路のゲート入力へ出力する第３の選択回路と、出力が第
１〜第Ｎのラッチ回路のうち奇数番目のラッチ回路のゲ
ート入力に接続され、実動作ゲート信号および第１のク
ロック信号と逆相の関係にある第２のクロック信号を入
力し、第２のテスト信号が通常モードを示すレベルのと
き実動作ゲート信号を選択しテストモードを示すレベル
のとき第２のクロック信号を選択して奇数番目のラッチ
回路のゲート入力へ出力する第４の選択回路とを設けた
ことを特徴とする。
内蔵デジタル集積回路は、複数の組合せ回路から構成さ
れ入力側に近い方から第１，第２，・・・第Ｎの内部信
号（Ｎは複数）を出力するランダム回路と、ランダム回
路の第１，第２，・・・第Ｎの内部信号をそれぞれラッ
チしてランダム回路へ出力する第１，第２，・・・第Ｎ
のラッチ回路とを備えた検査回路内蔵デジタル集積回路
であって、テスト用の入力端子と、第Ｎのラッチ回路の
出力信号を取り出すテスト用の出力端子と、テスト用の
入力端子と第１のラッチ回路との間に設けられ、第１の
内部信号およびテスト用の入力端子の信号を入力し、第
１のテスト信号が第１の論理レベルのとき第１の内部信
号を選択し第２の論理レベルのときテスト用の入力端子
の信号を選択して第１のラッチ回路のデータ入力へ出力
する第１の選択回路と、第１〜第Ｎの各ラッチ回路の間
に設けられ、第ｎの内部信号（ｎは２〜Ｎの任意の数）
および第ｎ−１のラッチ回路の出力信号を入力し、第１
のテスト信号が第１の論理レベルのとき第ｎの内部信号
を選択し第２の論理レベルのとき第ｎ−１のラッチ回路
の出力信号を選択して第ｎのラッチ回路のデータ入力へ
出力する第２の選択回路と、出力が第１〜第Ｎのラッチ
回路のうち偶数番目のラッチ回路のゲート入力に接続さ
れ、実動作ゲート信号および第１のクロック信号を入力
し、第２のテスト信号が通常モードを示すレベルのとき
実動作ゲート信号を選択しテストモードを示すレベルの
とき第１のクロック信号を選択して偶数番目のラッチ回
路のゲート入力へ出力する第３の選択回路と、出力が第
１〜第Ｎのラッチ回路のうち奇数番目のラッチ回路のゲ
ート入力に接続され、実動作ゲート信号および第１のク
ロック信号と逆相の関係にある第２のクロック信号を入
力し、第２のテスト信号が通常モードを示すレベルのと
き実動作ゲート信号を選択しテストモードを示すレベル
のとき第２のクロック信号を選択して奇数番目のラッチ
回路のゲート入力へ出力する第４の選択回路とを設けた
ことを特徴とする。
【００１１】請求項２記載の検査回路内蔵デジタル集積
回路は、請求項１記載の検査回路内蔵デジタル集積回路
において、テストモード時、第１のテスト信号の論理レ
ベルを第２の論理レベル，第１の論理レベル，第２の論
理レベルの順に変更し、第１の論理レベルの期間内に、
第１のクロック信号により偶数番目のラッチ回路がラッ
チ動作を行なう場合と、第２のクロック信号により奇数
番目のラッチ回路がラッチ動作を行なう場合との２通り
に制御することを特徴とする。
回路は、請求項１記載の検査回路内蔵デジタル集積回路
において、テストモード時、第１のテスト信号の論理レ
ベルを第２の論理レベル，第１の論理レベル，第２の論
理レベルの順に変更し、第１の論理レベルの期間内に、
第１のクロック信号により偶数番目のラッチ回路がラッ
チ動作を行なう場合と、第２のクロック信号により奇数
番目のラッチ回路がラッチ動作を行なう場合との２通り
に制御することを特徴とする。
【００１２】請求項３記載の検査回路内蔵デジタル集積
回路は、請求項１記載の検査回路内蔵デジタル集積回路
において、各ラッチ回路と、各ラッチ回路のデータ入力
に接続される第１または第２の選択回路と、各ラッチ回
路のゲート入力に接続される第３または第４の選択回路
とを一体化した複合回路を用いたことを特徴とする。
回路は、請求項１記載の検査回路内蔵デジタル集積回路
において、各ラッチ回路と、各ラッチ回路のデータ入力
に接続される第１または第２の選択回路と、各ラッチ回
路のゲート入力に接続される第３または第４の選択回路
とを一体化した複合回路を用いたことを特徴とする。
【００１３】本発明の構成によれば、テスト用の入力端
子および出力端子と、第１〜第４の選択回路とを設け、
テストモード時、互いに逆相の第１と第２のクロック信
号を用い、第１のクロック信号を偶数番目のラッチ回路
のゲート入力とし、第２のクロックを奇数番目のラッチ
回路のゲート入力とし、第１のテスト信号を第２の論理
レベル，第１の論理レベル，第２の論理レベルの順に変
更し、第１の論理レベルの期間内に、第１のクロック信
号により偶数番目のラッチ回路がラッチ動作を行なう場
合と、第２のクロック信号により奇数番目のラッチ回路
がラッチ動作を行なう場合との２通りに制御することに
より、偶数番目のラッチ回路がラッチ動作を行なう場
合、奇数番目のラッチ回路がラッチ動作を行なう場合の
それぞれの場合において、スキャンパス検査が適用可能
な回路と見なすことができ、自動テストパターン生成ツ
ール（以下、ＡＴＰＧツールと略記する）を適用するこ
とが可能となり、ラッチ回路の個数が多くなっても、高
い故障検出率を有するテストパターンを容易に得ること
ができる。
子および出力端子と、第１〜第４の選択回路とを設け、
テストモード時、互いに逆相の第１と第２のクロック信
号を用い、第１のクロック信号を偶数番目のラッチ回路
のゲート入力とし、第２のクロックを奇数番目のラッチ
回路のゲート入力とし、第１のテスト信号を第２の論理
レベル，第１の論理レベル，第２の論理レベルの順に変
更し、第１の論理レベルの期間内に、第１のクロック信
号により偶数番目のラッチ回路がラッチ動作を行なう場
合と、第２のクロック信号により奇数番目のラッチ回路
がラッチ動作を行なう場合との２通りに制御することに
より、偶数番目のラッチ回路がラッチ動作を行なう場
合、奇数番目のラッチ回路がラッチ動作を行なう場合の
それぞれの場合において、スキャンパス検査が適用可能
な回路と見なすことができ、自動テストパターン生成ツ
ール（以下、ＡＴＰＧツールと略記する）を適用するこ
とが可能となり、ラッチ回路の個数が多くなっても、高
い故障検出率を有するテストパターンを容易に得ること
ができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の実施の
形態の検査回路内蔵デジタル集積回路を示すブロック図
である。この図１の回路は、図８に示すデジタル集積回
路の検査を実施するための構成であり、ランダム回路１
０Ｒとラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，・
・１ＮＬは、それぞれ図８のランダム回路４０Ｒとラッ
チ回路４１Ｌ，４２Ｌ，４３Ｌ，４４Ｌ，・・４ＮＬに
対応している。
て図面を参照しながら説明する。図１は本発明の実施の
形態の検査回路内蔵デジタル集積回路を示すブロック図
である。この図１の回路は、図８に示すデジタル集積回
路の検査を実施するための構成であり、ランダム回路１
０Ｒとラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，・
・１ＮＬは、それぞれ図８のランダム回路４０Ｒとラッ
チ回路４１Ｌ，４２Ｌ，４３Ｌ，４４Ｌ，・・４ＮＬに
対応している。
【００１５】ランダム回路１０Ｒは、例えばＮ＋１個
（Ｎは複数）の組合せ回路で構成され、各組合せ回路の
間に各ラッチ回路１１Ｌ〜１ＮＬが接続され、このラッ
チ回路１１Ｌ〜１ＮＬの総数はＮ個である。ランダム回
路１０Ｒ内のＮ＋１個の組合せ回路を、ランダム回路１
０Ｒの入力（ＩＮ）側に近い方から第１，第２，・・・
第Ｎ，第Ｎ＋１の組合せ回路とすると、ランダム回路の
入力信号ＩＮが第１の組合せ回路に入力され、第１と第
２の組合せ回路の間にラッチ回路１１Ｌが、第２と第３
の組合せ回路の間にラッチ回路１２Ｌが、・・・、第Ｎ
と第Ｎ＋１の組合せ回路の間にラッチ回路１ＮＬが接続
され、第Ｎ＋１の組合せ回路の出力がランダム回路１０
Ｒの出力信号ＯＵＴとなっている。ランダム回路１０Ｒ
からの出力（内部信号）Ｒ１，Ｒ２，Ｒ３，Ｒ４，・・
ＲＮは、それぞれ第１，第２，第３，第４，・・第Ｎの
組合せ回路の出力信号である。
（Ｎは複数）の組合せ回路で構成され、各組合せ回路の
間に各ラッチ回路１１Ｌ〜１ＮＬが接続され、このラッ
チ回路１１Ｌ〜１ＮＬの総数はＮ個である。ランダム回
路１０Ｒ内のＮ＋１個の組合せ回路を、ランダム回路１
０Ｒの入力（ＩＮ）側に近い方から第１，第２，・・・
第Ｎ，第Ｎ＋１の組合せ回路とすると、ランダム回路の
入力信号ＩＮが第１の組合せ回路に入力され、第１と第
２の組合せ回路の間にラッチ回路１１Ｌが、第２と第３
の組合せ回路の間にラッチ回路１２Ｌが、・・・、第Ｎ
と第Ｎ＋１の組合せ回路の間にラッチ回路１ＮＬが接続
され、第Ｎ＋１の組合せ回路の出力がランダム回路１０
Ｒの出力信号ＯＵＴとなっている。ランダム回路１０Ｒ
からの出力（内部信号）Ｒ１，Ｒ２，Ｒ３，Ｒ４，・・
ＲＮは、それぞれ第１，第２，第３，第４，・・第Ｎの
組合せ回路の出力信号である。
【００１６】なお、ランダム回路１０Ｒの前述した構成
は一例であり、ラッチ回路１１Ｌ〜１ＮＬの総数がＮ個
であっても、ランダム回路１０Ｒが、前述のようなＮ＋
１個の組合せ回路で構成されていない場合もある。すな
わち入力側に近い方から第１，第２，・・と順に分離独
立できない場合もある。例えば、ラッチ回路１１Ｌとラ
ッチ回路１３Ｌとの出力を入力として持つ組合せ回路が
存在する場合もある。一般的にデータパス系の回路であ
れば組合せ回路を分離独立させられる場合が多いが、状
態遷移回路（ステートマシン）の場合には必ずしも分離
できないこともある。
は一例であり、ラッチ回路１１Ｌ〜１ＮＬの総数がＮ個
であっても、ランダム回路１０Ｒが、前述のようなＮ＋
１個の組合せ回路で構成されていない場合もある。すな
わち入力側に近い方から第１，第２，・・と順に分離独
立できない場合もある。例えば、ラッチ回路１１Ｌとラ
ッチ回路１３Ｌとの出力を入力として持つ組合せ回路が
存在する場合もある。一般的にデータパス系の回路であ
れば組合せ回路を分離独立させられる場合が多いが、状
態遷移回路（ステートマシン）の場合には必ずしも分離
できないこともある。
【００１７】ラッチ回路１１Ｌのデータ入力前段には、
第１のテスト信号ＮＴにより制御される選択回路１１Ｄ
Ｓが設けられ、ゲート入力の前段には第２のテスト信号
ＴＥにより制御される選択回路１１ＧＳが設けられてい
る。同様に、ラッチ回路１２Ｌ，１３Ｌ，１４Ｌ，・・
１ＮＬに対しても、選択回路１２ＤＳ，１３ＤＳ，・・
１ＮＤＳと１２ＧＳ，１３ＧＳ，１４ＧＳ，・・１ＮＧ
Ｓが設けられている。
第１のテスト信号ＮＴにより制御される選択回路１１Ｄ
Ｓが設けられ、ゲート入力の前段には第２のテスト信号
ＴＥにより制御される選択回路１１ＧＳが設けられてい
る。同様に、ラッチ回路１２Ｌ，１３Ｌ，１４Ｌ，・・
１ＮＬに対しても、選択回路１２ＤＳ，１３ＤＳ，・・
１ＮＤＳと１２ＧＳ，１３ＧＳ，１４ＧＳ，・・１ＮＧ
Ｓが設けられている。
【００１８】スキャン入力信号は入力端子ＳＩから選択
回路１１ＤＳに入力され、ラッチ回路１１Ｌの出力信号
は選択回路１２ＤＳに入力される。同様に、ラッチ回路
１２Ｌ，１３Ｌ，１４Ｌ，・・１（Ｎ−１）Ｌの出力信
号は、各々次段の選択回路１３ＤＳ，１４ＤＳ，・・１
ＮＤＳに入力され、最終段のラッチ回路１ＮＬの出力信
号は出力端子ＳＯに接続されるように構成されている。
回路１１ＤＳに入力され、ラッチ回路１１Ｌの出力信号
は選択回路１２ＤＳに入力される。同様に、ラッチ回路
１２Ｌ，１３Ｌ，１４Ｌ，・・１（Ｎ−１）Ｌの出力信
号は、各々次段の選択回路１３ＤＳ，１４ＤＳ，・・１
ＮＤＳに入力され、最終段のラッチ回路１ＮＬの出力信
号は出力端子ＳＯに接続されるように構成されている。
【００１９】ラッチの数Ｎが偶数の場合は、第１のクロ
ック信号ＭＣＫ（マスタークロック信号）は選択回路１
２ＧＳ，１４ＧＳ，・・１ＮＧＳに入力され、第２のク
ロック信号ＳＣＫ（スレーブクロック信号）は選択回路
１１ＧＳ，１３ＧＳ，・・１（Ｎ−１）ＧＳに入力する
ように構成され、ラッチの数Ｎが奇数の場合は、第１の
クロック信号ＭＣＫは選択回路１２ＧＳ，１４ＧＳ，・
・１（Ｎ−１）ＧＳに入力され、第２のクロック信号Ｓ
ＣＫは選択回路１１ＧＳ，１３ＧＳ，・・１ＮＧＳに入
力するように構成されている。
ック信号ＭＣＫ（マスタークロック信号）は選択回路１
２ＧＳ，１４ＧＳ，・・１ＮＧＳに入力され、第２のク
ロック信号ＳＣＫ（スレーブクロック信号）は選択回路
１１ＧＳ，１３ＧＳ，・・１（Ｎ−１）ＧＳに入力する
ように構成され、ラッチの数Ｎが奇数の場合は、第１の
クロック信号ＭＣＫは選択回路１２ＧＳ，１４ＧＳ，・
・１（Ｎ−１）ＧＳに入力され、第２のクロック信号Ｓ
ＣＫは選択回路１１ＧＳ，１３ＧＳ，・・１ＮＧＳに入
力するように構成されている。
【００２０】入力端子ＳＩおよび出力端子ＳＯはテスト
用の端子として設けてあり、選択回路１１ＤＳが第１の
選択回路であり、選択回路１２ＤＳ〜１ＮＤＳが第２の
選択回路であり、偶数番目のラッチ回路１２Ｌ，１４
Ｌ，・・のＧ入力（ゲート入力）に出力が接続された選
択回路１２ＧＳ，１４ＧＳ，・・が第３の選択回路であ
り、奇数番目のラッチ回路１１Ｌ，１３Ｌ，・・のＧ入
力に出力が接続された選択回路１１ＧＳ，１３ＧＳ，・
・が第４の選択回路である。
用の端子として設けてあり、選択回路１１ＤＳが第１の
選択回路であり、選択回路１２ＤＳ〜１ＮＤＳが第２の
選択回路であり、偶数番目のラッチ回路１２Ｌ，１４
Ｌ，・・のＧ入力（ゲート入力）に出力が接続された選
択回路１２ＧＳ，１４ＧＳ，・・が第３の選択回路であ
り、奇数番目のラッチ回路１１Ｌ，１３Ｌ，・・のＧ入
力に出力が接続された選択回路１１ＧＳ，１３ＧＳ，・
・が第４の選択回路である。
【００２１】次にこの回路の動作について説明する。な
お、ラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，・・
１ＮＬは、Ｇ入力が１のときには、Ｄ入力（データ入
力）をそのままＱ出力（出力信号）として出力し、Ｇ入
力が０のときには、Ｇ入力が０になる時刻のＤ入力の値
を読み取りそれをＧ入力が０の期間保持するとともにＱ
出力として出力する。
お、ラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，・・
１ＮＬは、Ｇ入力が１のときには、Ｄ入力（データ入
力）をそのままＱ出力（出力信号）として出力し、Ｇ入
力が０のときには、Ｇ入力が０になる時刻のＤ入力の値
を読み取りそれをＧ入力が０の期間保持するとともにＱ
出力として出力する。
【００２２】まず通常モード時は、第１のテスト信号Ｎ
Ｔと第２のテスト信号ＴＥは共に０に固定されており、
選択回路１１ＤＳ，１２ＤＳ１３ＤＳ，１４ＤＳ，・・
１ＮＤＳはランダム回路１０Ｒからの出力Ｒ１，Ｒ２，
Ｒ３，Ｒ４，・・ＲＮを各ラッチ回路１１Ｌ，１２Ｌ，
１３Ｌ，１４Ｌ，・・１ＮＬのＤ入力に導き、選択回路
１１ＧＳ，１２ＧＳ１３ＧＳ，１４ＧＳ，・・１ＮＧＳ
も実動作ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・ＧＮ
を各ラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，・・
１ＮＬのＧ入力に導くことになる。これにより、本来の
デジタル集積回路の信号処理動作を行なうことになる。
Ｔと第２のテスト信号ＴＥは共に０に固定されており、
選択回路１１ＤＳ，１２ＤＳ１３ＤＳ，１４ＤＳ，・・
１ＮＤＳはランダム回路１０Ｒからの出力Ｒ１，Ｒ２，
Ｒ３，Ｒ４，・・ＲＮを各ラッチ回路１１Ｌ，１２Ｌ，
１３Ｌ，１４Ｌ，・・１ＮＬのＤ入力に導き、選択回路
１１ＧＳ，１２ＧＳ１３ＧＳ，１４ＧＳ，・・１ＮＧＳ
も実動作ゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・ＧＮ
を各ラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，・・
１ＮＬのＧ入力に導くことになる。これにより、本来の
デジタル集積回路の信号処理動作を行なうことになる。
【００２３】次にテストモード時は、第２のテスト信号
ＴＥは常時１に制御され、選択回路１１ＧＳ，１３Ｇ
Ｓ，・・を通じてラッチ回路１１Ｌ，１３Ｌ，・・のＧ
入力には第２のクロック信号ＳＣＫが導かれ、選択回路
１２ＧＳ，１４ＧＳ，・・を通じてラッチ回路１２Ｌ，
１４Ｌ，・・のＧ入力には第１のクロック信号ＭＣＫが
導かれるようになる。第１のクロック信号ＭＣＫと第２
のクロック信号ＳＣＫとは互いに位相反転の関係にある
クロック信号である。
ＴＥは常時１に制御され、選択回路１１ＧＳ，１３Ｇ
Ｓ，・・を通じてラッチ回路１１Ｌ，１３Ｌ，・・のＧ
入力には第２のクロック信号ＳＣＫが導かれ、選択回路
１２ＧＳ，１４ＧＳ，・・を通じてラッチ回路１２Ｌ，
１４Ｌ，・・のＧ入力には第１のクロック信号ＭＣＫが
導かれるようになる。第１のクロック信号ＭＣＫと第２
のクロック信号ＳＣＫとは互いに位相反転の関係にある
クロック信号である。
【００２４】ここで、第１のテスト信号ＮＴが１の場合
は、入力端子ＳＩから出力端子ＳＯまで順番に接続され
たラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，・・１
ＮＬはシフト動作を行ない、第１のテスト信号ＮＴが０
の場合は、各ラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４
Ｌ，・・１ＮＬがランダム回路１０Ｒからの出力信号Ｒ
１，Ｒ２，Ｒ３，Ｒ４，・・ＲＮの取り込みを行なうこ
とになる。
は、入力端子ＳＩから出力端子ＳＯまで順番に接続され
たラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，・・１
ＮＬはシフト動作を行ない、第１のテスト信号ＮＴが０
の場合は、各ラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１４
Ｌ，・・１ＮＬがランダム回路１０Ｒからの出力信号Ｒ
１，Ｒ２，Ｒ３，Ｒ４，・・ＲＮの取り込みを行なうこ
とになる。
【００２５】図４，図５は図１の回路において、Ｎ＝５
の場合の動作をタイミングチャートで表したものであ
り、この場合、５個のラッチ回路１１Ｌ，１２Ｌ，１３
Ｌ，１４Ｌ，１５Ｌを備え、ラッチ回路１５ＬのＱ出力
が出力端子ＳＯに接続されている。図中、ＳＡ，ＳＢ，
ＳＣ，ＳＤはそれぞれラッチ回路１１Ｌ，１２Ｌ，１３
Ｌ，１４ＬのＱ出力であり、ｓ(-３) ，ｓ(-２) ，ｓ(-
１) ，ｓ０，ｓ１，ｓ２，ｓ３，ｓ４，ｓ５，ｓ６は入
力端子ＳＩに入力される信号状態を表し、ｒ１，ｒ２，
ｒ３，ｒ４，ｒ５は第１のテスト信号ＮＴが０の期間の
ランダム回路１０Ｒの出力信号Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５の状態を表している。
の場合の動作をタイミングチャートで表したものであ
り、この場合、５個のラッチ回路１１Ｌ，１２Ｌ，１３
Ｌ，１４Ｌ，１５Ｌを備え、ラッチ回路１５ＬのＱ出力
が出力端子ＳＯに接続されている。図中、ＳＡ，ＳＢ，
ＳＣ，ＳＤはそれぞれラッチ回路１１Ｌ，１２Ｌ，１３
Ｌ，１４ＬのＱ出力であり、ｓ(-３) ，ｓ(-２) ，ｓ(-
１) ，ｓ０，ｓ１，ｓ２，ｓ３，ｓ４，ｓ５，ｓ６は入
力端子ＳＩに入力される信号状態を表し、ｒ１，ｒ２，
ｒ３，ｒ４，ｒ５は第１のテスト信号ＮＴが０の期間の
ランダム回路１０Ｒの出力信号Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５の状態を表している。
【００２６】図４は第１のテスト信号ＮＴが０の期間に
第２のクロック信号ＳＣＫの立ち下がりを１回だけ含む
ようにタイミング制御された場合の動作である。第１の
テスト信号ＮＴが１の期間は、入力端子ＳＩから入力さ
れた信号がＳＩ→ＳＡ→ＳＢ→ＳＣ→ＳＤ→ＳＯの順に
シフトされていくのがわかる。第１のテスト信号ＮＴが
０の期間に、各ラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１
４Ｌ，１５Ｌはそれぞれｒ１，ｒ２，ｒ３，ｒ４，ｒ５
の信号を取り込むが、その後のシフト動作により出力端
子ＳＯで観測される信号はｒ５，ｒ３，ｒ１であること
がわかる。
第２のクロック信号ＳＣＫの立ち下がりを１回だけ含む
ようにタイミング制御された場合の動作である。第１の
テスト信号ＮＴが１の期間は、入力端子ＳＩから入力さ
れた信号がＳＩ→ＳＡ→ＳＢ→ＳＣ→ＳＤ→ＳＯの順に
シフトされていくのがわかる。第１のテスト信号ＮＴが
０の期間に、各ラッチ回路１１Ｌ，１２Ｌ，１３Ｌ，１
４Ｌ，１５Ｌはそれぞれｒ１，ｒ２，ｒ３，ｒ４，ｒ５
の信号を取り込むが、その後のシフト動作により出力端
子ＳＯで観測される信号はｒ５，ｒ３，ｒ１であること
がわかる。
【００２７】図６は、図４のタイミングチャートで表さ
れる動作を行なう回路として、ラッチ回路に変わりスキ
ャン対応フリップフロップで構成した回路を示してい
る。すなわち図１の回路（Ｎ＝５）は、図４で示したよ
うに第１のテスト信号ＮＴが０の期間に１回だけ第２の
クロック信号ＳＣＫの立ち下がりを含むように制御する
場合は図６の回路と等価になる。図６において、選択回
路８１Ｓは第１のテスト信号ＮＴが０のときランダム回
路８０Ｒの出力信号Ｒ５を出力端子ＳＯへ出力し、第１
のテスト信号ＮＴが１のときスキャン対応フリップフロ
ップ８２Ｆの出力信号を出力端子ＳＯへ出力する。スキ
ャン対応フリップフロップ８１Ｆ，８２Ｆは、ＣＫ入力
が０から１に変化する際にＮＴ入力が０の場合はＤ入力
の値を読み取り、ＮＴ入力が１の場合はＤＴ入力の値を
読み取る。読み取られた値は直ちにＱ出力として出力さ
れ、次にＣＫ入力が０から１に変化するまでの期間保持
される。
れる動作を行なう回路として、ラッチ回路に変わりスキ
ャン対応フリップフロップで構成した回路を示してい
る。すなわち図１の回路（Ｎ＝５）は、図４で示したよ
うに第１のテスト信号ＮＴが０の期間に１回だけ第２の
クロック信号ＳＣＫの立ち下がりを含むように制御する
場合は図６の回路と等価になる。図６において、選択回
路８１Ｓは第１のテスト信号ＮＴが０のときランダム回
路８０Ｒの出力信号Ｒ５を出力端子ＳＯへ出力し、第１
のテスト信号ＮＴが１のときスキャン対応フリップフロ
ップ８２Ｆの出力信号を出力端子ＳＯへ出力する。スキ
ャン対応フリップフロップ８１Ｆ，８２Ｆは、ＣＫ入力
が０から１に変化する際にＮＴ入力が０の場合はＤ入力
の値を読み取り、ＮＴ入力が１の場合はＤＴ入力の値を
読み取る。読み取られた値は直ちにＱ出力として出力さ
れ、次にＣＫ入力が０から１に変化するまでの期間保持
される。
【００２８】図５は、第１のテスト信号ＮＴが０の期間
に第１のクロック信号ＭＣＫの立ち下がりを１回だけ含
むようにタイミング制御された場合の動作である。第１
のテスト信号ＮＴが１の期間のシフト動作については図
４の場合と同様である。第１のテスト信号ＮＴが０の期
間に取り込まれた信号の内、その後のシフト動作により
出力端子ＳＯで観測される信号はｒ４，ｒ２であること
がわかる。
に第１のクロック信号ＭＣＫの立ち下がりを１回だけ含
むようにタイミング制御された場合の動作である。第１
のテスト信号ＮＴが１の期間のシフト動作については図
４の場合と同様である。第１のテスト信号ＮＴが０の期
間に取り込まれた信号の内、その後のシフト動作により
出力端子ＳＯで観測される信号はｒ４，ｒ２であること
がわかる。
【００２９】図７は、図５のタイミングチャートで表さ
れる動作を行なう回路として、ラッチ回路に変わりスキ
ャン対応フリップフロップで構成した回路を示してい
る。すなわち図１の回路（Ｎ＝５）は、図５で示したよ
うに第１のテスト信号ＮＴが０の期間に１回だけ第１の
クロック信号ＭＣＫの立ち下がりを含むように制御する
場合は図７の回路と等価になる。図７において、スキャ
ン対応フリップフロップ９１Ｆ，９２Ｆは図６のスキャ
ン対応フリップフロップ８１Ｆ，８２Ｆと同様のもので
ある。この場合も、出力端子ＳＯに出力される信号は第
２のクロック信号ＳＣＫの立ち上がりに同期して確定す
るため、第２のクロック信号ＳＣＫがスキャン対応フリ
ップフロップ９１Ｆ，９２ＦのＣＫ入力に入力される。
れる動作を行なう回路として、ラッチ回路に変わりスキ
ャン対応フリップフロップで構成した回路を示してい
る。すなわち図１の回路（Ｎ＝５）は、図５で示したよ
うに第１のテスト信号ＮＴが０の期間に１回だけ第１の
クロック信号ＭＣＫの立ち下がりを含むように制御する
場合は図７の回路と等価になる。図７において、スキャ
ン対応フリップフロップ９１Ｆ，９２Ｆは図６のスキャ
ン対応フリップフロップ８１Ｆ，８２Ｆと同様のもので
ある。この場合も、出力端子ＳＯに出力される信号は第
２のクロック信号ＳＣＫの立ち上がりに同期して確定す
るため、第２のクロック信号ＳＣＫがスキャン対応フリ
ップフロップ９１Ｆ，９２ＦのＣＫ入力に入力される。
【００３０】なお、図４と図５では、第１のテスト信号
ＮＴの制御タイミングを変えることにより出力端子ＳＯ
に転送される信号が変わるため、図４の場合は図６とな
り、図５の場合は図７となるようにスキャン対応フリッ
プフロップで表される等価回路が異なるものである。
ＮＴの制御タイミングを変えることにより出力端子ＳＯ
に転送される信号が変わるため、図４の場合は図６とな
り、図５の場合は図７となるようにスキャン対応フリッ
プフロップで表される等価回路が異なるものである。
【００３１】図６，図７の回路はスキャンパス検査が適
用可能な回路として一般的に知られている構成である。
すなわち図１の回路に対しても、第１のテスト信号ＮＴ
の０期間のタイミング制御により図６の回路や図７の回
路と見なすことにより、ＡＴＰＧツールを適用すること
が可能となる。
用可能な回路として一般的に知られている構成である。
すなわち図１の回路に対しても、第１のテスト信号ＮＴ
の０期間のタイミング制御により図６の回路や図７の回
路と見なすことにより、ＡＴＰＧツールを適用すること
が可能となる。
【００３２】図６，図７の回路のスキャン対応フリップ
フロップの保持データは、シフト動作により制御するこ
とが可能であるため、ＡＴＰＧツールにより生成される
テストパターンは一般的に高い故障検出率を有すること
になる。
フロップの保持データは、シフト動作により制御するこ
とが可能であるため、ＡＴＰＧツールにより生成される
テストパターンは一般的に高い故障検出率を有すること
になる。
【００３３】以上のように本実施の形態によれば、テス
ト用の入力端子ＳＩおよび出力端子ＳＯと、選択回路１
１ＤＳ〜１ＮＤＳおよび選択回路１１ＧＳ〜１ＮＧＳと
を設け、テストモード時、互いに逆相の第１のクロック
信号ＭＣＫと第２のクロック信号ＳＣＫを用い、第１の
クロック信号ＭＣＫを偶数番目のラッチ回路１２Ｌ，１
４Ｌ，・・のゲート入力とし、第２のクロックＳＣＫを
奇数番目のラッチ回路１１Ｌ，１３Ｌ，・・のゲート入
力とし、第１のテスト信号ＮＴを１（＝第２の論理レベ
ル），０（＝第１の論理レベル），１（＝第２の論理レ
ベル）の順に変更し、０（＝第１の論理レベル）の期間
内に、図５のように第１のクロック信号ＭＣＫにより偶
数番目のラッチ回路１２Ｌ，１４Ｌ，・・がラッチ動作
を行なう場合と、図４のように第２のクロック信号ＳＣ
Ｋにより奇数番目のラッチ回路１１Ｌ，１３Ｌ，・・が
ラッチ動作を行なう場合との２通りに制御することによ
り、全てのラッチ回路１１Ｌ〜１ＮＬに取り込まれたデ
ータの観測が可能となる。また、偶数番目のラッチ回路
１２Ｌ，１４Ｌ，・・がラッチ動作を行なう場合、奇数
番目のラッチ回路１１Ｌ，１３Ｌ，・・がラッチ動作を
行なう場合のそれぞれの場合において、スキャンパス検
査が適用可能な回路と見なすことができ、ＡＴＰＧツー
ルを適用することが可能となり、ラッチ回路１１Ｌ〜１
ＮＬの個数が多くなっても、高い故障検出率を有するテ
ストパターンを容易に得ることができる。
ト用の入力端子ＳＩおよび出力端子ＳＯと、選択回路１
１ＤＳ〜１ＮＤＳおよび選択回路１１ＧＳ〜１ＮＧＳと
を設け、テストモード時、互いに逆相の第１のクロック
信号ＭＣＫと第２のクロック信号ＳＣＫを用い、第１の
クロック信号ＭＣＫを偶数番目のラッチ回路１２Ｌ，１
４Ｌ，・・のゲート入力とし、第２のクロックＳＣＫを
奇数番目のラッチ回路１１Ｌ，１３Ｌ，・・のゲート入
力とし、第１のテスト信号ＮＴを１（＝第２の論理レベ
ル），０（＝第１の論理レベル），１（＝第２の論理レ
ベル）の順に変更し、０（＝第１の論理レベル）の期間
内に、図５のように第１のクロック信号ＭＣＫにより偶
数番目のラッチ回路１２Ｌ，１４Ｌ，・・がラッチ動作
を行なう場合と、図４のように第２のクロック信号ＳＣ
Ｋにより奇数番目のラッチ回路１１Ｌ，１３Ｌ，・・が
ラッチ動作を行なう場合との２通りに制御することによ
り、全てのラッチ回路１１Ｌ〜１ＮＬに取り込まれたデ
ータの観測が可能となる。また、偶数番目のラッチ回路
１２Ｌ，１４Ｌ，・・がラッチ動作を行なう場合、奇数
番目のラッチ回路１１Ｌ，１３Ｌ，・・がラッチ動作を
行なう場合のそれぞれの場合において、スキャンパス検
査が適用可能な回路と見なすことができ、ＡＴＰＧツー
ルを適用することが可能となり、ラッチ回路１１Ｌ〜１
ＮＬの個数が多くなっても、高い故障検出率を有するテ
ストパターンを容易に得ることができる。
【００３４】なお、図２に示すように、ラッチ回路２１
Ｌと、選択回路２１ＤＳと、選択回路２１ＧＳとを、一
つのセルである複合ラッチ回路（複合回路）２２Ｌに一
体化して構成してもよい。図２におけるラッチ回路２１
Ｌは図１のラッチ回路１１Ｌ，１２Ｌ，・・１ＮＬと同
様のものであり、図２における選択回路２１ＤＳは図１
の選択回路１１ＤＳ，１２ＤＳ，・・１ＮＤＳと同様の
ものであり、図２における選択回路２１ＧＳは図１の選
択回路１１ＧＳ，１２ＧＳ，・・１ＮＧＳと同様のもの
である。このように構成することにより、図１の回路
は、図３の回路で示すことができる。図３における複合
ラッチ回路（複合回路）３１Ｌ，３２Ｌ，・・３ＮＬは
それぞれ図２の複合ラッチ回路２２Ｌと同様のものであ
り、図３におけるランダム回路３０Ｒは図１のランダム
回路１０Ｒと同様のものである。
Ｌと、選択回路２１ＤＳと、選択回路２１ＧＳとを、一
つのセルである複合ラッチ回路（複合回路）２２Ｌに一
体化して構成してもよい。図２におけるラッチ回路２１
Ｌは図１のラッチ回路１１Ｌ，１２Ｌ，・・１ＮＬと同
様のものであり、図２における選択回路２１ＤＳは図１
の選択回路１１ＤＳ，１２ＤＳ，・・１ＮＤＳと同様の
ものであり、図２における選択回路２１ＧＳは図１の選
択回路１１ＧＳ，１２ＧＳ，・・１ＮＧＳと同様のもの
である。このように構成することにより、図１の回路
は、図３の回路で示すことができる。図３における複合
ラッチ回路（複合回路）３１Ｌ，３２Ｌ，・・３ＮＬは
それぞれ図２の複合ラッチ回路２２Ｌと同様のものであ
り、図３におけるランダム回路３０Ｒは図１のランダム
回路１０Ｒと同様のものである。
【００３５】なお、図１の回路の場合、テスト時にラッ
チ間でデータを転送する場合に、ラッチ回路１１Ｌ，１
３Ｌ，・・の全てのＧ入力に入るクロック信号の位相を
揃え、ラッチ回路１２Ｌ，１４Ｌ，・・の全てのＧ入力
に入るクロック信号の位相を揃えることが必要となる
が、これには選択回路１１ＧＳ，１３ＧＳ，・・の全て
の出力信号を調整し、選択回路１２ＧＳ，１４ＧＳ，・
・の全ての出力信号を調整することが必要とされる。一
方、図３の回路の場合、複合ラッチ回路３１Ｌ，３３
Ｌ，・・のＧＴ入力に入力されるクロック信号は第２の
クロック信号ＳＣＫであり、複合ラッチ回路３２Ｌ，３
４Ｌ，・・のＧＴ入力に入力されるクロック信号は第１
のクロック信号ＭＣＫであるので、位相を調整する必要
がない。
チ間でデータを転送する場合に、ラッチ回路１１Ｌ，１
３Ｌ，・・の全てのＧ入力に入るクロック信号の位相を
揃え、ラッチ回路１２Ｌ，１４Ｌ，・・の全てのＧ入力
に入るクロック信号の位相を揃えることが必要となる
が、これには選択回路１１ＧＳ，１３ＧＳ，・・の全て
の出力信号を調整し、選択回路１２ＧＳ，１４ＧＳ，・
・の全ての出力信号を調整することが必要とされる。一
方、図３の回路の場合、複合ラッチ回路３１Ｌ，３３
Ｌ，・・のＧＴ入力に入力されるクロック信号は第２の
クロック信号ＳＣＫであり、複合ラッチ回路３２Ｌ，３
４Ｌ，・・のＧＴ入力に入力されるクロック信号は第１
のクロック信号ＭＣＫであるので、位相を調整する必要
がない。
【００３６】
【発明の効果】以上説明したように本発明によれば、テ
ストモード時、互いに逆相の第１と第２のクロック信号
を用い、第１のクロック信号を偶数番目のラッチ回路の
ゲート入力とし、第２のクロックを奇数番目のラッチ回
路のゲート入力とし、第１のテスト信号を第２の論理レ
ベル，第１の論理レベル，第２の論理レベルの順に変更
し、第１の論理レベルの期間内に、第１のクロック信号
により偶数番目のラッチ回路がラッチ動作を行なう場合
と、第２のクロック信号により奇数番目のラッチ回路が
ラッチ動作を行なう場合との２通りに制御することによ
り、偶数番目のラッチ回路がラッチ動作を行なう場合、
奇数番目のラッチ回路がラッチ動作を行なう場合のそれ
ぞれの場合において、スキャンパス検査が適用可能な回
路と見なすことができ、ＡＴＰＧツールを適用すること
が可能となり、ラッチ回路の個数が多くなっても、高い
故障検出率を有するテストパターンを容易に得ることが
できる。
ストモード時、互いに逆相の第１と第２のクロック信号
を用い、第１のクロック信号を偶数番目のラッチ回路の
ゲート入力とし、第２のクロックを奇数番目のラッチ回
路のゲート入力とし、第１のテスト信号を第２の論理レ
ベル，第１の論理レベル，第２の論理レベルの順に変更
し、第１の論理レベルの期間内に、第１のクロック信号
により偶数番目のラッチ回路がラッチ動作を行なう場合
と、第２のクロック信号により奇数番目のラッチ回路が
ラッチ動作を行なう場合との２通りに制御することによ
り、偶数番目のラッチ回路がラッチ動作を行なう場合、
奇数番目のラッチ回路がラッチ動作を行なう場合のそれ
ぞれの場合において、スキャンパス検査が適用可能な回
路と見なすことができ、ＡＴＰＧツールを適用すること
が可能となり、ラッチ回路の個数が多くなっても、高い
故障検出率を有するテストパターンを容易に得ることが
できる。
【図１】本発明の実施の形態の検査回路内蔵デジタル集
積回路を示すブロック図。
積回路を示すブロック図。
【図２】本発明の実施の形態における他の構成を説明す
るための図。
るための図。
【図３】本発明の実施の形態の検査回路内蔵デジタル集
積回路の他の構成を示すブロック図。
積回路の他の構成を示すブロック図。
【図４】図１の回路動作１を表すタイミングチャート。
【図５】図１の回路動作２を表すタイミングチャート。
【図６】図４に表す回路動作１に対応した図１の等価回
路図。
路図。
【図７】図５に表す回路動作２に対応した図１の等価回
路図。
路図。
【図８】記憶回路としてラッチ回路を使用する一般的な
デジタル集積回路を示すブロック図。
デジタル集積回路を示すブロック図。
【図９】図８の回路に対する従来の検査回路内蔵デジタ
ル集積回路を示すブロック図。
ル集積回路を示すブロック図。
１０Ｒ 組合せ回路で構成されるランダム回路 １１Ｌ，１２Ｌ，１３Ｌ，１４Ｌ，１ＮＬ ラッチ回路 １１ＤＳ，１２ＤＳ，１３ＤＳ，１４ＤＳ，１ＮＤＳ
選択回路 １１ＧＳ，１２ＧＳ，１３ＧＳ，１４ＧＳ，１ＮＧＳ
選択回路 ２１Ｌ ラッチ回路 ２１ＤＳ 選択回路 ２１ＧＳ 選択回路 ２２Ｌ 複合ラッチ回路 ３０Ｒ 組合せ回路で構成されるランダム回路 ３１Ｌ，３２Ｌ，３３Ｌ，３４Ｌ，３ＮＬ 複合ラッチ
回路 ４０Ｒ 組合せ回路で構成されるランダム回路 ４１Ｌ，４２Ｌ，４３Ｌ，４４Ｌ，４ＮＬ ラッチ回路 ８０Ｒ 組合せ回路で構成されるランダム回路 ８１Ｆ，８２Ｆ スキャン対応フリップフロップ ８１Ｓ 選択回路 ９０Ｒ 組合せ回路で構成されるランダム回路 ９１Ｆ，９２Ｆ スキャン対応フリップフロップ
選択回路 １１ＧＳ，１２ＧＳ，１３ＧＳ，１４ＧＳ，１ＮＧＳ
選択回路 ２１Ｌ ラッチ回路 ２１ＤＳ 選択回路 ２１ＧＳ 選択回路 ２２Ｌ 複合ラッチ回路 ３０Ｒ 組合せ回路で構成されるランダム回路 ３１Ｌ，３２Ｌ，３３Ｌ，３４Ｌ，３ＮＬ 複合ラッチ
回路 ４０Ｒ 組合せ回路で構成されるランダム回路 ４１Ｌ，４２Ｌ，４３Ｌ，４４Ｌ，４ＮＬ ラッチ回路 ８０Ｒ 組合せ回路で構成されるランダム回路 ８１Ｆ，８２Ｆ スキャン対応フリップフロップ ８１Ｓ 選択回路 ９０Ｒ 組合せ回路で構成されるランダム回路 ９１Ｆ，９２Ｆ スキャン対応フリップフロップ
Claims (3)
- 【請求項１】 複数の組合せ回路から構成され入力側に
近い方から第１，第２，・・・第Ｎの内部信号（Ｎは複
数）を出力するランダム回路と、前記ランダム回路の第
１，第２，・・・第Ｎの内部信号をそれぞれラッチして
前記ランダム回路へ出力する第１，第２，・・・第Ｎの
ラッチ回路とを備えた検査回路内蔵デジタル集積回路で
あって、 テスト用の入力端子と、 前記第Ｎのラッチ回路の出力信号を取り出すテスト用の
出力端子と、 前記テスト用の入力端子と前記第１のラッチ回路との間
に設けられ、前記第１の内部信号および前記テスト用の
入力端子の信号を入力し、第１のテスト信号が第１の論
理レベルのとき前記第１の内部信号を選択し第２の論理
レベルのとき前記テスト用の入力端子の信号を選択して
前記第１のラッチ回路のデータ入力へ出力する第１の選
択回路と、 前記第１〜第Ｎの各ラッチ回路の間に設けられ、前記第
ｎの内部信号（ｎは２〜Ｎの任意の数）および前記第ｎ
−１のラッチ回路の出力信号を入力し、前記第１のテス
ト信号が第１の論理レベルのとき前記第ｎの内部信号を
選択し第２の論理レベルのとき前記第ｎ−１のラッチ回
路の出力信号を選択して第ｎのラッチ回路のデータ入力
へ出力する第２の選択回路と、 出力が第１〜第Ｎのラッチ回路のうち偶数番目のラッチ
回路のゲート入力に接続され、実動作ゲート信号および
第１のクロック信号を入力し、第２のテスト信号が通常
モードを示すレベルのとき前記実動作ゲート信号を選択
しテストモードを示すレベルのとき前記第１のクロック
信号を選択して前記偶数番目のラッチ回路のゲート入力
へ出力する第３の選択回路と、 出力が第１〜第Ｎのラッチ回路のうち奇数番目のラッチ
回路のゲート入力に接続され、実動作ゲート信号および
前記第１のクロック信号と逆相の関係にある第２のクロ
ック信号を入力し、前記第２のテスト信号が通常モード
を示すレベルのとき前記実動作ゲート信号を選択しテス
トモードを示すレベルのとき前記第２のクロック信号を
選択して前記奇数番目のラッチ回路のゲート入力へ出力
する第４の選択回路とを設けたことを特徴とする検査回
路内蔵デジタル集積回路。 - 【請求項２】 テストモード時、第１のテスト信号の論
理レベルを第２の論理レベル，第１の論理レベル，第２
の論理レベルの順に変更し、前記第１の論理レベルの期
間内に、第１のクロック信号により偶数番目のラッチ回
路がラッチ動作を行なう場合と、第２のクロック信号に
より奇数番目のラッチ回路がラッチ動作を行なう場合と
の２通りに制御することを特徴とする請求項１記載の検
査回路内蔵デジタル集積回路。 - 【請求項３】 各ラッチ回路と、前記各ラッチ回路のデ
ータ入力に接続される第１または第２の選択回路と、前
記各ラッチ回路のゲート入力に接続される第３または第
４の選択回路とを一体化した複合回路を用いたことを特
徴とする請求項１記載の検査回路内蔵デジタル集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204106A JP2001036011A (ja) | 1999-07-19 | 1999-07-19 | 検査回路内蔵デジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204106A JP2001036011A (ja) | 1999-07-19 | 1999-07-19 | 検査回路内蔵デジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036011A true JP2001036011A (ja) | 2001-02-09 |
Family
ID=16484907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11204106A Pending JP2001036011A (ja) | 1999-07-19 | 1999-07-19 | 検査回路内蔵デジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036011A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018189604A (ja) * | 2017-05-11 | 2018-11-29 | 富士通株式会社 | 診断回路及び診断回路の制御方法 |
| JP7107602B1 (ja) | 2021-02-25 | 2022-07-27 | Ｎｅｃプラットフォームズ株式会社 | スキャンパス回路の故障個所特定装置、故障個所特定方法およびプログラム |
-
1999
- 1999-07-19 JP JP11204106A patent/JP2001036011A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018189604A (ja) * | 2017-05-11 | 2018-11-29 | 富士通株式会社 | 診断回路及び診断回路の制御方法 |
| JP7107602B1 (ja) | 2021-02-25 | 2022-07-27 | Ｎｅｃプラットフォームズ株式会社 | スキャンパス回路の故障個所特定装置、故障個所特定方法およびプログラム |
| JP2022129919A (ja) * | 2021-02-25 | 2022-09-06 | Ｎｅｃプラットフォームズ株式会社 | スキャンパス回路の故障個所特定装置、故障個所特定方法およびプログラム |
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