JP2001034351A - 電圧安定化回路およびそれを用いた半導体装置 - Google Patents
電圧安定化回路およびそれを用いた半導体装置Info
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Abstract
(57)【要約】
【課題】 負荷電流が小さい領域と大きい領域とで差動
アンプ回路電流を制御することで、消費電流を小さくし
ながら、応答速度を速くすることができる電圧安定化回
路およびそれを用いた半導体装置を提供する。 【解決手段】 負荷電流の帰還量を制限した負荷電流帰
還型レギュレータ回路であって、差動アンプ回路１、出
力回路２、電流比例／制限回路３などから構成され、電
流比例／制限回路３は、ｐＭＯＳ型のトランジスタＭ
８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ９からなり、
出力回路２の負荷電流ＩＬに基づいて制御し、負荷電流
ＩＬが小さい領域では、この負荷電流ＩＬに比例した差
動アンプ回路電流Ｉｓを差動アンプ回路１に流し、負荷
電流ＩＬが大きい領域では、電流制限用のトランジスタ
Ｍ１０により一定値に制限した差動アンプ回路電流Ｉｓ
を差動アンプ回路１に流すように構成されている。
アンプ回路電流を制御することで、消費電流を小さくし
ながら、応答速度を速くすることができる電圧安定化回
路およびそれを用いた半導体装置を提供する。 【解決手段】 負荷電流の帰還量を制限した負荷電流帰
還型レギュレータ回路であって、差動アンプ回路１、出
力回路２、電流比例／制限回路３などから構成され、電
流比例／制限回路３は、ｐＭＯＳ型のトランジスタＭ
８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ９からなり、
出力回路２の負荷電流ＩＬに基づいて制御し、負荷電流
ＩＬが小さい領域では、この負荷電流ＩＬに比例した差
動アンプ回路電流Ｉｓを差動アンプ回路１に流し、負荷
電流ＩＬが大きい領域では、電流制限用のトランジスタ
Ｍ１０により一定値に制限した差動アンプ回路電流Ｉｓ
を差動アンプ回路１に流すように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧安定化回路技
術に関し、特にＣＭＯＳロジック、ＳＲＡＭ、ＤＲＡＭ
などに搭載されるレギュレータの低消費電力化と安定化
に好適な電圧安定化回路およびそれを用いた半導体装置
に適用して有効な技術に関する。
術に関し、特にＣＭＯＳロジック、ＳＲＡＭ、ＤＲＡＭ
などに搭載されるレギュレータの低消費電力化と安定化
に好適な電圧安定化回路およびそれを用いた半導体装置
に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体装置の一例としてのＤＲＡＭなどにおいて
は、外部から供給される電源電圧を内部電圧発生回路を
介して所定の電圧に降圧したり、あるいは所定の電圧に
昇圧して所望の内部電圧を発生し、この発生された各種
の内部電圧はメモリアレー用、周辺回路用などとして、
各内部回路の動作電圧として用いられる。
て、半導体装置の一例としてのＤＲＡＭなどにおいて
は、外部から供給される電源電圧を内部電圧発生回路を
介して所定の電圧に降圧したり、あるいは所定の電圧に
昇圧して所望の内部電圧を発生し、この発生された各種
の内部電圧はメモリアレー用、周辺回路用などとして、
各内部回路の動作電圧として用いられる。
【０００３】このようなＤＲＡＭなどの内部電圧発生回
路に関する技術としては、たとえば特開平３−１５８９
１２号公報に記載されるボルテージレギュレータなどが
挙げられる。この公報の技術は、負荷電流に比例した電
流を差動アンプ回路に流すように構成した負荷電流帰還
型レギュレータ回路である。
路に関する技術としては、たとえば特開平３−１５８９
１２号公報に記載されるボルテージレギュレータなどが
挙げられる。この公報の技術は、負荷電流に比例した電
流を差動アンプ回路に流すように構成した負荷電流帰還
型レギュレータ回路である。
【０００４】
【発明が解決しようとする課題】ところで、前記特開平
３−１５８９１２号公報の技術について、本発明者が検
討した結果、以下のようなことが明らかとなった。図
５、後述する図２を用いて説明する。図５は前記公報の
負荷電流帰還型レギュレータ回路の概要を説明するため
の回路図であり、図２は負荷電流に対する差動アンプ回
路電流の依存性を示す特性図である。
３−１５８９１２号公報の技術について、本発明者が検
討した結果、以下のようなことが明らかとなった。図
５、後述する図２を用いて説明する。図５は前記公報の
負荷電流帰還型レギュレータ回路の概要を説明するため
の回路図であり、図２は負荷電流に対する差動アンプ回
路電流の依存性を示す特性図である。
【０００５】図５のように、負荷電流帰還型レギュレー
タ回路は、基準電圧との電圧差に比例した電圧を出力す
るためのトランジスタＭ１〜Ｍ６からなる差動アンプ回
路１と、この差動アンプ回路１からの出力電圧により制
御され、これに対応した負荷電流による電圧を出力し、
かつこの負荷電流を差動アンプ回路１に帰還するための
トランジスタＭ７からなる出力回路２と、この出力回路
２の負荷電流に比例した電流を差動アンプ回路１に流す
ためのトランジスタＭ８，Ｍ９からなる電流比例回路１
１などから構成されている。
タ回路は、基準電圧との電圧差に比例した電圧を出力す
るためのトランジスタＭ１〜Ｍ６からなる差動アンプ回
路１と、この差動アンプ回路１からの出力電圧により制
御され、これに対応した負荷電流による電圧を出力し、
かつこの負荷電流を差動アンプ回路１に帰還するための
トランジスタＭ７からなる出力回路２と、この出力回路
２の負荷電流に比例した電流を差動アンプ回路１に流す
ためのトランジスタＭ８，Ｍ９からなる電流比例回路１
１などから構成されている。
【０００６】このレギュレータ回路の動作は、まず、負
荷電流ＩＬが増加すると出力電圧ＶＣＬが基準電圧ＶＣ
ＬＲより低下するので、トランジスタＭ７のゲート電圧
が低下する。一方、トランジスタＭ８はトランジスタＭ
７とゲート、ソースが共通なので、トランジスタＭ８に
は負荷電流ＩＬに比例した電流が流れる。この電流はト
ランジスタＭ９を流れ、それとカレントミラー回路を構
成するトランジスタＭ６には負荷電流ＩＬに比例した差
動アンプ回路電流Ｉｓが流れる。
荷電流ＩＬが増加すると出力電圧ＶＣＬが基準電圧ＶＣ
ＬＲより低下するので、トランジスタＭ７のゲート電圧
が低下する。一方、トランジスタＭ８はトランジスタＭ
７とゲート、ソースが共通なので、トランジスタＭ８に
は負荷電流ＩＬに比例した電流が流れる。この電流はト
ランジスタＭ９を流れ、それとカレントミラー回路を構
成するトランジスタＭ６には負荷電流ＩＬに比例した差
動アンプ回路電流Ｉｓが流れる。
【０００７】ここで、トランジスタのサイズをＷ（Ｍ
７）：Ｗ（Ｍ８）＝ｌ：ｈ、Ｗ（Ｍ９）：Ｗ（Ｍ６）＝
ｉ：ｎとすれば、Ｉｓ＝ｈ／ｌ×ｎ／ｉ×ＩＬで表され
る。Ｉｓが大きくなると差動アンプ回路１はより高速に
トランジスタＭ７のゲートを引き下げることができるの
で、出力電圧ＶＣＬはもとの基準電圧ＶＣＬＲのレベル
に復帰する。ここで、Ｉｓ／ＩＬ＝ｈ／ｌ×ｎ／ｉを大
きくすれば、負荷電流ＩＬに対する差動アンプ回路電流
Ｉｓの増加量はより大きくなり、より高速動作が可能に
なる。
７）：Ｗ（Ｍ８）＝ｌ：ｈ、Ｗ（Ｍ９）：Ｗ（Ｍ６）＝
ｉ：ｎとすれば、Ｉｓ＝ｈ／ｌ×ｎ／ｉ×ＩＬで表され
る。Ｉｓが大きくなると差動アンプ回路１はより高速に
トランジスタＭ７のゲートを引き下げることができるの
で、出力電圧ＶＣＬはもとの基準電圧ＶＣＬＲのレベル
に復帰する。ここで、Ｉｓ／ＩＬ＝ｈ／ｌ×ｎ／ｉを大
きくすれば、負荷電流ＩＬに対する差動アンプ回路電流
Ｉｓの増加量はより大きくなり、より高速動作が可能に
なる。
【０００８】しかしながら、高速動作のため、その増加
量を大きくすると、負荷の動作全体にわたって見たとき
に差動アンプ回路１で消費する差動アンプ回路電流Ｉｓ
が大きくなり（図２の比較例２）、また小さくすると負
荷電流ＩＬの平均電流以下の領域での帰還の応答する速
度が遅くなる（図２の比較例１）。すなわち、差動アン
プ回路電流Ｉｓと負荷電流ＩＬとの比例係数が大きいと
消費電流が大きくなり、差動アンプ回路電流Ｉｓと負荷
電流ＩＬとの比例係数が小さいと応答速度が遅くなると
いう問題が発生することが考えられる。
量を大きくすると、負荷の動作全体にわたって見たとき
に差動アンプ回路１で消費する差動アンプ回路電流Ｉｓ
が大きくなり（図２の比較例２）、また小さくすると負
荷電流ＩＬの平均電流以下の領域での帰還の応答する速
度が遅くなる（図２の比較例１）。すなわち、差動アン
プ回路電流Ｉｓと負荷電流ＩＬとの比例係数が大きいと
消費電流が大きくなり、差動アンプ回路電流Ｉｓと負荷
電流ＩＬとの比例係数が小さいと応答速度が遅くなると
いう問題が発生することが考えられる。
【０００９】そこで、本発明の目的は、前記のような差
動アンプ回路電流と負荷電流との比例係数に対する消費
電流と応答速度との相反する関係に着目し、負荷電流が
小さい領域と大きい領域とで差動アンプ回路電流を制御
することで、消費電流を小さくしながら、応答速度を速
くすることができる電圧安定化回路およびそれを用いた
半導体装置を提供するものである。
動アンプ回路電流と負荷電流との比例係数に対する消費
電流と応答速度との相反する関係に着目し、負荷電流が
小さい領域と大きい領域とで差動アンプ回路電流を制御
することで、消費電流を小さくしながら、応答速度を速
くすることができる電圧安定化回路およびそれを用いた
半導体装置を提供するものである。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】すなわち、本発明による電圧安定化回路
は、基準電圧との電圧差に比例した電圧を出力する差動
アンプ回路と、この差動アンプ回路からの出力電圧によ
り制御され、これに対応した負荷電流による電圧を出力
し、かつこの負荷電流を差動アンプ回路に帰還する出力
回路と、この出力回路の負荷電流に基づいて制御し、負
荷電流が小さい領域では、この負荷電流に比例した電流
を差動アンプ回路に流し、負荷電流が大きい領域では、
一定値に制限した電流を差動アンプ回路に流す電流比例
／制限回路とを有するものである。
は、基準電圧との電圧差に比例した電圧を出力する差動
アンプ回路と、この差動アンプ回路からの出力電圧によ
り制御され、これに対応した負荷電流による電圧を出力
し、かつこの負荷電流を差動アンプ回路に帰還する出力
回路と、この出力回路の負荷電流に基づいて制御し、負
荷電流が小さい領域では、この負荷電流に比例した電流
を差動アンプ回路に流し、負荷電流が大きい領域では、
一定値に制限した電流を差動アンプ回路に流す電流比例
／制限回路とを有するものである。
【００１３】よって、差動アンプ回路電流と負荷電流と
の比例係数を大きくし、負荷電流を差動アンプ回路に伝
達するカレントミラー構成に電流制限回路を入れること
により、負荷電流が小さい領域で、それに比例し、大き
い領域で一定になる電流を差動アンプ回路に流すことが
できるので、スタンバイ時の消費電流を小さくすること
ができ、かつ過渡変動量を小さくすることができる。こ
の結果、半導体装置のスタンバイ電流を小さくし、高速
化を図ることができる。
の比例係数を大きくし、負荷電流を差動アンプ回路に伝
達するカレントミラー構成に電流制限回路を入れること
により、負荷電流が小さい領域で、それに比例し、大き
い領域で一定になる電流を差動アンプ回路に流すことが
できるので、スタンバイ時の消費電流を小さくすること
ができ、かつ過渡変動量を小さくすることができる。こ
の結果、半導体装置のスタンバイ電流を小さくし、高速
化を図ることができる。
【００１４】この構成において、さらなる安定化を実現
するために、差動アンプ回路のカレントミラー回路に並
列に接続され、負荷電流に比例した電流の値の半分の大
きさの値の電流をカレントミラー回路の各トランジスタ
に流す同相利得キャンセル回路を有するものである。よ
り出力電圧変動を小さくするために、差動アンプ回路か
らの出力電圧が基準電圧より低下したことを検出し、出
力回路から差動アンプ回路への帰還よりも速く応答して
電圧を出力する過渡変動量検出回路と、この過渡変動量
検出回路からの出力電圧に基づいて差動アンプ回路の電
流を制御する電流制御回路とを有するものである。これ
らの回路は、ＭＯＳトランジスタから構成するようにし
たものである。
するために、差動アンプ回路のカレントミラー回路に並
列に接続され、負荷電流に比例した電流の値の半分の大
きさの値の電流をカレントミラー回路の各トランジスタ
に流す同相利得キャンセル回路を有するものである。よ
り出力電圧変動を小さくするために、差動アンプ回路か
らの出力電圧が基準電圧より低下したことを検出し、出
力回路から差動アンプ回路への帰還よりも速く応答して
電圧を出力する過渡変動量検出回路と、この過渡変動量
検出回路からの出力電圧に基づいて差動アンプ回路の電
流を制御する電流制御回路とを有するものである。これ
らの回路は、ＭＯＳトランジスタから構成するようにし
たものである。
【００１５】また、本発明による半導体装置は、前記電
圧安定化回路を含む内部電圧発生回路と、この内部電圧
発生回路からの出力電圧により動作する所定の内部回路
とがチップ上に搭載されて構成されるものである。
圧安定化回路を含む内部電圧発生回路と、この内部電圧
発生回路からの出力電圧により動作する所定の内部回路
とがチップ上に搭載されて構成されるものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は本発明の電圧安定
化回路の実施の形態１であるレギュレータ回路を示す回
路図、図２は本実施の形態１のレギュレータ回路におい
て、負荷電流に対する差動アンプ回路電流の依存性を示
す特性図である。
化回路の実施の形態１であるレギュレータ回路を示す回
路図、図２は本実施の形態１のレギュレータ回路におい
て、負荷電流に対する差動アンプ回路電流の依存性を示
す特性図である。
【００１８】まず、図１により、本実施の形態１のレギ
ュレータ回路の構成の一例を説明する。
ュレータ回路の構成の一例を説明する。
【００１９】本実施の形態１のレギュレータ回路は、た
とえば負荷電流の帰還量を制限した負荷電流帰還型レギ
ュレータ回路であって、基準電圧との電圧差に比例した
電圧を出力する差動アンプ回路１と、この差動アンプ回
路１からの出力電圧により制御され、これに対応した負
荷電流による電圧を出力し、かつこの負荷電流を差動ア
ンプ回路１に帰還する出力回路２と、この出力回路２の
負荷電流に基づいて制御し、負荷電流が小さい領域で
は、この負荷電流に比例した電流を差動アンプ回路１に
流し、負荷電流が大きい領域では、一定値に制限した電
流を差動アンプ回路１に流す電流比例／制限回路３など
から構成されている。
とえば負荷電流の帰還量を制限した負荷電流帰還型レギ
ュレータ回路であって、基準電圧との電圧差に比例した
電圧を出力する差動アンプ回路１と、この差動アンプ回
路１からの出力電圧により制御され、これに対応した負
荷電流による電圧を出力し、かつこの負荷電流を差動ア
ンプ回路１に帰還する出力回路２と、この出力回路２の
負荷電流に基づいて制御し、負荷電流が小さい領域で
は、この負荷電流に比例した電流を差動アンプ回路１に
流し、負荷電流が大きい領域では、一定値に制限した電
流を差動アンプ回路１に流す電流比例／制限回路３など
から構成されている。
【００２０】差動アンプ回路１は、たとえばｐＭＯＳ型
のトランジスタＭ１，Ｍ２、ｎＭＯＳ型のトランジスタ
Ｍ３，Ｍ４，Ｍ５，Ｍ６などからなり、基準電圧ＶＣＬ
Ｒと出力電圧ＶＣＬとを比較し、この電圧差に比例した
電圧をトランジスタＭ１とトランジスタＭ３との共通接
続されたドレインから出力回路２、電流比例／制限回路
３に出力するように構成されている。トランジスタＭ
１，Ｍ２はカレントミラー構成となっており、各ソース
が電源電圧ＶＤＤに、各ドレインがトランジスタＭ３，
Ｍ４の各ドレインにそれぞれ接続され、またゲート同士
が接続されてトランジスタＭ２のドレインに接続され、
さらにトランジスタＭ１のドレインが出力回路２のトラ
ンジスタＭ７、電流比例／制限回路３のトランジスタＭ
８の各ゲートにそれぞれ接続されている。トランジスタ
Ｍ３，Ｍ４は、各ドレインがトランジスタＭ１，Ｍ２の
各ドレインに、各ソースが共通にトランジスタＭ５，Ｍ
６の各ドレインにそれぞれ接続され、またトランジスタ
Ｍ３のゲートが基準電圧ＶＣＬＲに、トランジスタＭ４
のゲートが出力回路２のトランジスタＭ７のドレインに
それぞれ接続されている。トランジスタＭ５，Ｍ６は、
各ドレインが共通にトランジスタＭ３，Ｍ４の各ソース
に、各ソースが接地電圧にそれぞれ接続され、またトラ
ンジスタＭ５のゲートが電源電圧ＶＤＤに、トランジス
タＭ６のゲートが電流比例／制限回路３のトランジスタ
Ｍ９のゲートにそれぞれ接続されている。
のトランジスタＭ１，Ｍ２、ｎＭＯＳ型のトランジスタ
Ｍ３，Ｍ４，Ｍ５，Ｍ６などからなり、基準電圧ＶＣＬ
Ｒと出力電圧ＶＣＬとを比較し、この電圧差に比例した
電圧をトランジスタＭ１とトランジスタＭ３との共通接
続されたドレインから出力回路２、電流比例／制限回路
３に出力するように構成されている。トランジスタＭ
１，Ｍ２はカレントミラー構成となっており、各ソース
が電源電圧ＶＤＤに、各ドレインがトランジスタＭ３，
Ｍ４の各ドレインにそれぞれ接続され、またゲート同士
が接続されてトランジスタＭ２のドレインに接続され、
さらにトランジスタＭ１のドレインが出力回路２のトラ
ンジスタＭ７、電流比例／制限回路３のトランジスタＭ
８の各ゲートにそれぞれ接続されている。トランジスタ
Ｍ３，Ｍ４は、各ドレインがトランジスタＭ１，Ｍ２の
各ドレインに、各ソースが共通にトランジスタＭ５，Ｍ
６の各ドレインにそれぞれ接続され、またトランジスタ
Ｍ３のゲートが基準電圧ＶＣＬＲに、トランジスタＭ４
のゲートが出力回路２のトランジスタＭ７のドレインに
それぞれ接続されている。トランジスタＭ５，Ｍ６は、
各ドレインが共通にトランジスタＭ３，Ｍ４の各ソース
に、各ソースが接地電圧にそれぞれ接続され、またトラ
ンジスタＭ５のゲートが電源電圧ＶＤＤに、トランジス
タＭ６のゲートが電流比例／制限回路３のトランジスタ
Ｍ９のゲートにそれぞれ接続されている。
【００２１】出力回路２は、たとえばｐＭＯＳ型のトラ
ンジスタＭ７などからなり、差動アンプ回路１からの出
力電圧によりゲート制御され、これに対応した負荷電流
ＩＬによる出力電圧ＶＣＬを出力し、かつこの負荷電流
ＩＬを差動アンプ回路１に帰還するように構成されてい
る。トランジスタＭ７は、ソースが電源電圧ＶＤＤに、
ドレインが差動アンプ回路１のトランジスタＭ４のゲー
トにそれぞれ接続され、またゲートが差動アンプ回路１
のトランジスタＭ１のドレインに接続されている。
ンジスタＭ７などからなり、差動アンプ回路１からの出
力電圧によりゲート制御され、これに対応した負荷電流
ＩＬによる出力電圧ＶＣＬを出力し、かつこの負荷電流
ＩＬを差動アンプ回路１に帰還するように構成されてい
る。トランジスタＭ７は、ソースが電源電圧ＶＤＤに、
ドレインが差動アンプ回路１のトランジスタＭ４のゲー
トにそれぞれ接続され、またゲートが差動アンプ回路１
のトランジスタＭ１のドレインに接続されている。
【００２２】電流比例／制限回路３は、たとえばｐＭＯ
Ｓ型のトランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトラン
ジスタＭ９などからなり、出力回路２の負荷電流ＩＬに
基づいて制御し、負荷電流ＩＬが小さい領域では、この
負荷電流ＩＬに比例した差動アンプ回路電流Ｉｓを差動
アンプ回路１に流し、負荷電流ＩＬが大きい領域では、
電流制限用のトランジスタＭ１０（電流リミッタ）によ
り一定値に制限した差動アンプ回路電流Ｉｓを差動アン
プ回路１に流すように構成されている。トランジスタＭ
８は、ソースが電源電圧ＶＤＤに、ドレインがトランジ
スタＭ１０のソースにそれぞれ接続され、またゲートが
差動アンプ回路１のトランジスタＭ１のドレインに接続
されている。トランジスタＭ１０は、ソースがトランジ
スタＭ８のドレインに、ドレインがトランジスタＭ９の
ドレインにそれぞれ接続され、またゲートが接地電圧に
接続されている。トランジスタＭ９は、差動アンプ回路
１のトランジスタＭ６とカレントミラー構成となってお
り、ドレインおよびゲートが共通にトランジスタＭ６の
ゲートに、ソースが接地電圧にそれぞれ接続されてい
る。
Ｓ型のトランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトラン
ジスタＭ９などからなり、出力回路２の負荷電流ＩＬに
基づいて制御し、負荷電流ＩＬが小さい領域では、この
負荷電流ＩＬに比例した差動アンプ回路電流Ｉｓを差動
アンプ回路１に流し、負荷電流ＩＬが大きい領域では、
電流制限用のトランジスタＭ１０（電流リミッタ）によ
り一定値に制限した差動アンプ回路電流Ｉｓを差動アン
プ回路１に流すように構成されている。トランジスタＭ
８は、ソースが電源電圧ＶＤＤに、ドレインがトランジ
スタＭ１０のソースにそれぞれ接続され、またゲートが
差動アンプ回路１のトランジスタＭ１のドレインに接続
されている。トランジスタＭ１０は、ソースがトランジ
スタＭ８のドレインに、ドレインがトランジスタＭ９の
ドレインにそれぞれ接続され、またゲートが接地電圧に
接続されている。トランジスタＭ９は、差動アンプ回路
１のトランジスタＭ６とカレントミラー構成となってお
り、ドレインおよびゲートが共通にトランジスタＭ６の
ゲートに、ソースが接地電圧にそれぞれ接続されてい
る。
【００２３】次に、本実施の形態１の作用について、レ
ギュレータ回路の動作を説明する。合わせて、負荷電流
ＩＬに対する差動アンプ回路電流Ｉｓの依存性を図２に
示す。
ギュレータ回路の動作を説明する。合わせて、負荷電流
ＩＬに対する差動アンプ回路電流Ｉｓの依存性を図２に
示す。
【００２４】まず、負荷電流ＩＬが増加すると出力電圧
ＶＣＬが基準電圧ＶＣＬＲより低下するので、トランジ
スタＭ７のゲート電圧が低下する。一方、トランジスタ
Ｍ８はトランジスタＭ７とゲート、ソースが共通なの
で、トランジスタＭ８には負荷電流ＩＬに比例した電流
が流れる。この電流は電流制限用のトランジスタＭ１０
を介してトランジスタＭ９を流れ、それとカレントミラ
ー回路を構成するトランジスタＭ６には負荷電流ＩＬに
比例した差動アンプ回路電流Ｉｓが流れる。
ＶＣＬが基準電圧ＶＣＬＲより低下するので、トランジ
スタＭ７のゲート電圧が低下する。一方、トランジスタ
Ｍ８はトランジスタＭ７とゲート、ソースが共通なの
で、トランジスタＭ８には負荷電流ＩＬに比例した電流
が流れる。この電流は電流制限用のトランジスタＭ１０
を介してトランジスタＭ９を流れ、それとカレントミラ
ー回路を構成するトランジスタＭ６には負荷電流ＩＬに
比例した差動アンプ回路電流Ｉｓが流れる。
【００２５】たとえば、前記図５の比較例では、差動ア
ンプ回路電流Ｉｓと負荷電流ＩＬとの関係において、比
例係数が大きいと差動アンプ回路１で消費する差動アン
プ回路電流Ｉｓが大きくなり、逆に小さいと負荷電流Ｉ
Ｌの平均電流以下の領域での帰還の応答する速度が遅く
なるという、消費電流と応答速度との間で相反する問題
が発生する。
ンプ回路電流Ｉｓと負荷電流ＩＬとの関係において、比
例係数が大きいと差動アンプ回路１で消費する差動アン
プ回路電流Ｉｓが大きくなり、逆に小さいと負荷電流Ｉ
Ｌの平均電流以下の領域での帰還の応答する速度が遅く
なるという、消費電流と応答速度との間で相反する問題
が発生する。
【００２６】これに対して、本実施の形態１において
は、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの関係
を、その比例係数を大きくして、さらに負荷電流ＩＬの
帰還ループに電流制限用のトランジスタＭ１０を加える
ことで、負荷電流ＩＬと差動アンプ回路電流Ｉｓとの関
係を図２の実線で示す特性にする。これにより、負荷電
流ＩＬが、平均値（ａｖ）以下の最小値（ｍｉｎ）付近
では負荷電流ＩＬに比例して十分に大きな差動アンプ回
路電流Ｉｓを差動アンプ回路１に流すことができ、かつ
平均値（ａｖ）付近ではその差動アンプ回路電流Ｉｓを
一定値に制限できるので、高速応答性を維持しながら、
差動アンプ回路１の消費電流を低減することができる。
は、差動アンプ回路電流Ｉｓと負荷電流ＩＬとの関係
を、その比例係数を大きくして、さらに負荷電流ＩＬの
帰還ループに電流制限用のトランジスタＭ１０を加える
ことで、負荷電流ＩＬと差動アンプ回路電流Ｉｓとの関
係を図２の実線で示す特性にする。これにより、負荷電
流ＩＬが、平均値（ａｖ）以下の最小値（ｍｉｎ）付近
では負荷電流ＩＬに比例して十分に大きな差動アンプ回
路電流Ｉｓを差動アンプ回路１に流すことができ、かつ
平均値（ａｖ）付近ではその差動アンプ回路電流Ｉｓを
一定値に制限できるので、高速応答性を維持しながら、
差動アンプ回路１の消費電流を低減することができる。
【００２７】ここで、トランジスタＭ５は負荷電流ＩＬ
が小さいときでも、負荷電流ＩＬの帰還ループに、ある
程度の応答速度を確保するためのトランジスタである。
ここに流れる電流Ｉｂは、レギュレータ回路の用途によ
っても変わるが、差動アンプ回路電流Ｉｓの最大値の１
／５〜１／２が適当である。
が小さいときでも、負荷電流ＩＬの帰還ループに、ある
程度の応答速度を確保するためのトランジスタである。
ここに流れる電流Ｉｂは、レギュレータ回路の用途によ
っても変わるが、差動アンプ回路電流Ｉｓの最大値の１
／５〜１／２が適当である。
【００２８】従って、本実施の形態１のレギュレータ回
路によれば、ｐＭＯＳ型のトランジスタＭ８，Ｍ１０、
ｎＭＯＳ型のトランジスタＭ９などからなる電流比例／
制限回路３を有し、差動アンプ回路電流Ｉｓと負荷電流
ＩＬとの比例係数を大きくできるので、負荷電流ＩＬの
帰還速度が速くでき、この結果、過渡変動量が減る。よ
って、スタンバイ時の消費電流を小さくすることがで
き、かつ過渡変動量を小さくすることができる。この結
果、半導体装置のスタンバイ電流を小さくし、高速化を
図ることができる。
路によれば、ｐＭＯＳ型のトランジスタＭ８，Ｍ１０、
ｎＭＯＳ型のトランジスタＭ９などからなる電流比例／
制限回路３を有し、差動アンプ回路電流Ｉｓと負荷電流
ＩＬとの比例係数を大きくできるので、負荷電流ＩＬの
帰還速度が速くでき、この結果、過渡変動量が減る。よ
って、スタンバイ時の消費電流を小さくすることがで
き、かつ過渡変動量を小さくすることができる。この結
果、半導体装置のスタンバイ電流を小さくし、高速化を
図ることができる。
【００２９】（実施の形態２）図３は本発明の電圧安定
化回路の実施の形態２であるレギュレータ回路を示す回
路図である。
化回路の実施の形態２であるレギュレータ回路を示す回
路図である。
【００３０】本実施の形態２のレギュレータ回路は、前
記実施の形態１と同様に、たとえば負荷電流の帰還量を
制限した負荷電流帰還型レギュレータ回路であって、前
記実施の形態１との相違点は、差動アンプ回路１のカレ
ントミラー回路に並列に接続され、負荷電流ＩＬに比例
した差動アンプ回路電流Ｉｓの値の半分の大きさの値の
電流をカレントミラー回路の各トランジスタに流す同相
利得キャンセル回路を追加して有する点である。
記実施の形態１と同様に、たとえば負荷電流の帰還量を
制限した負荷電流帰還型レギュレータ回路であって、前
記実施の形態１との相違点は、差動アンプ回路１のカレ
ントミラー回路に並列に接続され、負荷電流ＩＬに比例
した差動アンプ回路電流Ｉｓの値の半分の大きさの値の
電流をカレントミラー回路の各トランジスタに流す同相
利得キャンセル回路を追加して有する点である。
【００３１】すなわち、本実施の形態２のレギュレータ
回路は、図３に示すように、ｐＭＯＳ型のトランジスタ
Ｍ１，Ｍ２、ｎＭＯＳ型のトランジスタＭ３，Ｍ４，Ｍ
５，Ｍ６からなる差動アンプ回路１と、ｐＭＯＳ型のト
ランジスタＭ７からなる出力回路２と、ｐＭＯＳ型のト
ランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ
９からなる電流比例／制限回路３と、トランジスタＭ
１，Ｍ２と並列に接続し、それぞれに差動アンプ回路電
流Ｉｓの半分の電流を流すようにしたｐＭＯＳ型のトラ
ンジスタＭ１１，Ｍ１２からなる同相利得キャンセル回
路４と、バイアスを整合するためのｐＭＯＳ型のトラン
ジスタＭ１３、ｎＭＯＳ型のトランジスタＭ１４，Ｍ１
５からなるバイアス整合回路５などから構成されてい
る。
回路は、図３に示すように、ｐＭＯＳ型のトランジスタ
Ｍ１，Ｍ２、ｎＭＯＳ型のトランジスタＭ３，Ｍ４，Ｍ
５，Ｍ６からなる差動アンプ回路１と、ｐＭＯＳ型のト
ランジスタＭ７からなる出力回路２と、ｐＭＯＳ型のト
ランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ
９からなる電流比例／制限回路３と、トランジスタＭ
１，Ｍ２と並列に接続し、それぞれに差動アンプ回路電
流Ｉｓの半分の電流を流すようにしたｐＭＯＳ型のトラ
ンジスタＭ１１，Ｍ１２からなる同相利得キャンセル回
路４と、バイアスを整合するためのｐＭＯＳ型のトラン
ジスタＭ１３、ｎＭＯＳ型のトランジスタＭ１４，Ｍ１
５からなるバイアス整合回路５などから構成されてい
る。
【００３２】たとえば、前記実施の形態１のレギュレー
タ回路（図１）において、差動アンプ回路電流Ｉｓと負
荷電流ＩＬとの比を大きくし過ぎると、正帰還量が大き
くなり回路は不安定になる。すなわち、この回路では、
負荷電流ＩＬが増加し、差動アンプ回路電流Ｉｓが増加
すると、トランジスタＭ７のゲート、すなわちノードＡ
の電位が下がり、トランジスタＭ８の電流が増加し、さ
らに差動アンプ回路電流Ｉｓが増加し、ノードＡの電位
が下がる、といった正帰還がかかっている。よって、差
動アンプ回路電流Ｉｓと負荷電流ＩＬとの比が大きくな
ると、この正帰還量が増えて回路は不安定になる。
タ回路（図１）において、差動アンプ回路電流Ｉｓと負
荷電流ＩＬとの比を大きくし過ぎると、正帰還量が大き
くなり回路は不安定になる。すなわち、この回路では、
負荷電流ＩＬが増加し、差動アンプ回路電流Ｉｓが増加
すると、トランジスタＭ７のゲート、すなわちノードＡ
の電位が下がり、トランジスタＭ８の電流が増加し、さ
らに差動アンプ回路電流Ｉｓが増加し、ノードＡの電位
が下がる、といった正帰還がかかっている。よって、差
動アンプ回路電流Ｉｓと負荷電流ＩＬとの比が大きくな
ると、この正帰還量が増えて回路は不安定になる。
【００３３】そこで、本実施の形態２のように、トラン
ジスタＭ１，Ｍ２と並列にトランジスタＭ１１，Ｍ１２
を接続し、それぞれに差動アンプ回路電流Ｉｓの半分の
電流を流すようにすると、差動アンプ回路電流Ｉｓが増
加したとき、トランジスタＭ３，Ｍ４の電流もその分増
加するが、それと同じ量の電流がトランジスタＭ１１，
Ｍ１２から流し込まれるので、ノードＡの電位は変化せ
ずに正帰還はかからなくなる。
ジスタＭ１，Ｍ２と並列にトランジスタＭ１１，Ｍ１２
を接続し、それぞれに差動アンプ回路電流Ｉｓの半分の
電流を流すようにすると、差動アンプ回路電流Ｉｓが増
加したとき、トランジスタＭ３，Ｍ４の電流もその分増
加するが、それと同じ量の電流がトランジスタＭ１１，
Ｍ１２から流し込まれるので、ノードＡの電位は変化せ
ずに正帰還はかからなくなる。
【００３４】ここで、トランジスタＭ１４はトランジス
タＭ１５のドレイン−ソース間の電位差を小さくし、ト
ランジスタＭ１５のドレインコンダクタンスによる電流
の増加を抑える働きをしている。これにより、正確なＩ
ｓ／２の電流をトランジスタＭ１１，Ｍ１２に供給する
ことができる。もし、これがなければ、トランジスタＭ
１１，Ｍ１２にはＩｓ／２より大きな電流が流れ、負帰
還がかかり、ノードＡの電位の降下が抑えられ、出力電
圧ＶＣＬの過渡変動量は増加する。
タＭ１５のドレイン−ソース間の電位差を小さくし、ト
ランジスタＭ１５のドレインコンダクタンスによる電流
の増加を抑える働きをしている。これにより、正確なＩ
ｓ／２の電流をトランジスタＭ１１，Ｍ１２に供給する
ことができる。もし、これがなければ、トランジスタＭ
１１，Ｍ１２にはＩｓ／２より大きな電流が流れ、負帰
還がかかり、ノードＡの電位の降下が抑えられ、出力電
圧ＶＣＬの過渡変動量は増加する。
【００３５】従って、本実施の形態２のレギュレータ回
路によれば、ｐＭＯＳ型のトランジスタＭ１１，Ｍ１２
からなる同相利得キャンセル回路４と、ｐＭＯＳ型のト
ランジスタＭ１３、ｎＭＯＳ型のトランジスタＭ１４，
Ｍ１５からなるバイアス整合回路５とを有し、トランジ
スタＭ１，Ｍ２は同相利得が低減して位相余裕が増加す
るので、前記実施の形態１の特徴である低消費電力化と
高速化に加えて、さらなる安定化を実現することができ
る。これは言い換えると、通常レギュレータの出力端に
付ける安定化容量をより小さくすることができることを
意味している。
路によれば、ｐＭＯＳ型のトランジスタＭ１１，Ｍ１２
からなる同相利得キャンセル回路４と、ｐＭＯＳ型のト
ランジスタＭ１３、ｎＭＯＳ型のトランジスタＭ１４，
Ｍ１５からなるバイアス整合回路５とを有し、トランジ
スタＭ１，Ｍ２は同相利得が低減して位相余裕が増加す
るので、前記実施の形態１の特徴である低消費電力化と
高速化に加えて、さらなる安定化を実現することができ
る。これは言い換えると、通常レギュレータの出力端に
付ける安定化容量をより小さくすることができることを
意味している。
【００３６】（実施の形態３）図４は本発明の電圧安定
化回路の実施の形態３であるレギュレータ回路を示す回
路図である。
化回路の実施の形態３であるレギュレータ回路を示す回
路図である。
【００３７】本実施の形態３のレギュレータ回路は、前
記実施の形態１と同様に、たとえば負荷電流の帰還量を
制限した負荷電流帰還型レギュレータ回路であって、前
記実施の形態１との相違点は、差動アンプ回路１からの
出力電圧が基準電圧ＶＣＬＲより低下したことを検出
し、出力回路２から差動アンプ回路１への帰還よりも速
く応答して電圧を出力する過渡変動量検出回路と、この
過渡変動量検出回路からの出力電圧に基づいて差動アン
プ回路１の電流を制御する電流制御回路とを追加して有
する点である。
記実施の形態１と同様に、たとえば負荷電流の帰還量を
制限した負荷電流帰還型レギュレータ回路であって、前
記実施の形態１との相違点は、差動アンプ回路１からの
出力電圧が基準電圧ＶＣＬＲより低下したことを検出
し、出力回路２から差動アンプ回路１への帰還よりも速
く応答して電圧を出力する過渡変動量検出回路と、この
過渡変動量検出回路からの出力電圧に基づいて差動アン
プ回路１の電流を制御する電流制御回路とを追加して有
する点である。
【００３８】すなわち、本実施の形態３のレギュレータ
回路は、図４に示すように、ｐＭＯＳ型のトランジスタ
Ｍ１，Ｍ２、ｎＭＯＳ型のトランジスタＭ３，Ｍ４，Ｍ
５，Ｍ６からなる差動アンプ回路１と、ｐＭＯＳ型のト
ランジスタＭ７からなる出力回路２と、ｐＭＯＳ型のト
ランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ
９からなる電流比例／制限回路３と、ｐＭＯＳ型のトラ
ンジスタＭ１１，Ｍ１２からなる同相利得キャンセル回
路４と、ｐＭＯＳ型のトランジスタＭ１３、ｎＭＯＳ型
のトランジスタＭ１４，Ｍ１５からなるバイアス整合回
路５と、サイズが小さく高速なｐＭＯＳ型のトランジス
タＭ１６〜Ｍ１９、ｎＭＯＳ型のトランジスタＭ２０〜
Ｍ２４からなる過渡変動量検出回路６と、この過渡変動
量検出回路６の出力電圧により差動アンプ回路１の電流
を制御するようにしたｎＭＯＳ型のトランジスタＭ２５
〜Ｍ２８からなる電流制御回路７などから構成されてい
る。
回路は、図４に示すように、ｐＭＯＳ型のトランジスタ
Ｍ１，Ｍ２、ｎＭＯＳ型のトランジスタＭ３，Ｍ４，Ｍ
５，Ｍ６からなる差動アンプ回路１と、ｐＭＯＳ型のト
ランジスタＭ７からなる出力回路２と、ｐＭＯＳ型のト
ランジスタＭ８，Ｍ１０、ｎＭＯＳ型のトランジスタＭ
９からなる電流比例／制限回路３と、ｐＭＯＳ型のトラ
ンジスタＭ１１，Ｍ１２からなる同相利得キャンセル回
路４と、ｐＭＯＳ型のトランジスタＭ１３、ｎＭＯＳ型
のトランジスタＭ１４，Ｍ１５からなるバイアス整合回
路５と、サイズが小さく高速なｐＭＯＳ型のトランジス
タＭ１６〜Ｍ１９、ｎＭＯＳ型のトランジスタＭ２０〜
Ｍ２４からなる過渡変動量検出回路６と、この過渡変動
量検出回路６の出力電圧により差動アンプ回路１の電流
を制御するようにしたｎＭＯＳ型のトランジスタＭ２５
〜Ｍ２８からなる電流制御回路７などから構成されてい
る。
【００３９】この過渡変動量検出回路６は、出力電圧Ｖ
ＣＬが基準電圧ＶＣＬＲより低下したとき、レギュレー
タ回路本体の帰還ループよりも速く応答し、その出力端
子となるトランジスタＭ１６とトランジスタＭ２２との
共通接続されたドレインにハイレベルを出力する。トラ
ンジスタＭ２５はその出力を受け、差動アンプ回路１の
電流Ｉｓ２を制御する。また、トランジスタＭ２６は、
前記実施の形態２で述べた正帰還キャンセル回路に並列
に接続され、負荷電流帰還回路のトランジスタＭ１５と
同様、その電流を制御する。ここで、トランジスタＭ２
７，Ｍ２８は、トランジスタＭ１０と同様、差動アンプ
回路１の電流を制御するための電流リミッタである。
ＣＬが基準電圧ＶＣＬＲより低下したとき、レギュレー
タ回路本体の帰還ループよりも速く応答し、その出力端
子となるトランジスタＭ１６とトランジスタＭ２２との
共通接続されたドレインにハイレベルを出力する。トラ
ンジスタＭ２５はその出力を受け、差動アンプ回路１の
電流Ｉｓ２を制御する。また、トランジスタＭ２６は、
前記実施の形態２で述べた正帰還キャンセル回路に並列
に接続され、負荷電流帰還回路のトランジスタＭ１５と
同様、その電流を制御する。ここで、トランジスタＭ２
７，Ｍ２８は、トランジスタＭ１０と同様、差動アンプ
回路１の電流を制御するための電流リミッタである。
【００４０】なおここで、図４では、トランジスタＭ１
０，Ｍ２７，Ｍ２８はエンハンスメント型のｐＭＯＳお
よびｎＭＯＳの使用を想定しているが、ゲートとソース
を接続したデプレッション型のｐＭＯＳまたはｎＭＯＳ
を使用してもよい。この場合には、よりよい電流リミッ
タ特性が得られる。
０，Ｍ２７，Ｍ２８はエンハンスメント型のｐＭＯＳお
よびｎＭＯＳの使用を想定しているが、ゲートとソース
を接続したデプレッション型のｐＭＯＳまたはｎＭＯＳ
を使用してもよい。この場合には、よりよい電流リミッ
タ特性が得られる。
【００４１】従って、本実施の形態３のレギュレータ回
路によれば、ｐＭＯＳ型のトランジスタＭ１６〜Ｍ１
９、ｎＭＯＳ型のトランジスタＭ２０〜Ｍ２４からなる
過渡変動量検出回路６と、ｎＭＯＳ型のトランジスタＭ
２５〜Ｍ２８からなる電流制御回路７とを有し、出力が
低下したときの差動アンプ回路電流Ｉｓ２を増加させて
過渡変動量を低減できるので、前記実施の形態１の特徴
である低消費電力化と高速化に加えて、出力電圧ＶＣＬ
の変動に対してより高速に差動アンプ回路１の電流Ｉｓ
２を増加させることができるので、よりその出力電圧変
動を小さくすることができる。これは言い換えると、通
常レギュレータの出力端に付ける安定化容量を前記実施
の形態２よりもさらに小さくすることができることを意
味している。
路によれば、ｐＭＯＳ型のトランジスタＭ１６〜Ｍ１
９、ｎＭＯＳ型のトランジスタＭ２０〜Ｍ２４からなる
過渡変動量検出回路６と、ｎＭＯＳ型のトランジスタＭ
２５〜Ｍ２８からなる電流制御回路７とを有し、出力が
低下したときの差動アンプ回路電流Ｉｓ２を増加させて
過渡変動量を低減できるので、前記実施の形態１の特徴
である低消費電力化と高速化に加えて、出力電圧ＶＣＬ
の変動に対してより高速に差動アンプ回路１の電流Ｉｓ
２を増加させることができるので、よりその出力電圧変
動を小さくすることができる。これは言い換えると、通
常レギュレータの出力端に付ける安定化容量を前記実施
の形態２よりもさらに小さくすることができることを意
味している。
【００４２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００４３】たとえば、前記実施の形態のレギュレータ
回路は、ＣＭＯＳロジック、ＳＲＡＭ、ＤＲＡＭなどの
アクティブ時とスタンバイ時の電流の比が大きい製品に
適用して効果的であり、内部電圧発生回路として降圧電
源回路を含んだ製品全般に広く適用可能である。この半
導体装置は、レギュレータ回路を含む内部電圧発生回
路、この内部電圧発生回路からの出力電圧により動作す
る所定の内部回路とがチップ上に搭載されて構成され
る。
回路は、ＣＭＯＳロジック、ＳＲＡＭ、ＤＲＡＭなどの
アクティブ時とスタンバイ時の電流の比が大きい製品に
適用して効果的であり、内部電圧発生回路として降圧電
源回路を含んだ製品全般に広く適用可能である。この半
導体装置は、レギュレータ回路を含む内部電圧発生回
路、この内部電圧発生回路からの出力電圧により動作す
る所定の内部回路とがチップ上に搭載されて構成され
る。
【００４４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４５】(1).負荷電流が小さい領域では、この負荷
電流に比例した電流を差動アンプ回路に流し、負荷電流
が大きい領域では、一定値に制限した電流を差動アンプ
回路に流す電流比例／制限回路を有することで、負荷電
流の帰還量を制限し、スタンバイ時の消費電流を小さく
することができ、かつ過渡変動量を小さくすることがで
きるので、半導体装置のスタンバイ電流を小さくし、高
速化を図ることが可能となる。
電流に比例した電流を差動アンプ回路に流し、負荷電流
が大きい領域では、一定値に制限した電流を差動アンプ
回路に流す電流比例／制限回路を有することで、負荷電
流の帰還量を制限し、スタンバイ時の消費電流を小さく
することができ、かつ過渡変動量を小さくすることがで
きるので、半導体装置のスタンバイ電流を小さくし、高
速化を図ることが可能となる。
【００４６】(2).負荷電流に比例した電流の値の半分の
大きさの値の電流を差動アンプ回路のカレントミラー回
路の各トランジスタに流す同相利得キャンセル回路を有
することで、各トランジスタは同相利得が低減して位相
余裕が増加するので、さらなる安定化を実現することが
可能となる。
大きさの値の電流を差動アンプ回路のカレントミラー回
路の各トランジスタに流す同相利得キャンセル回路を有
することで、各トランジスタは同相利得が低減して位相
余裕が増加するので、さらなる安定化を実現することが
可能となる。
【００４７】(3).差動アンプ回路からの出力電圧が基準
電圧より低下したことを検出し、出力回路から差動アン
プ回路への帰還よりも速く応答して電圧を出力する過渡
変動量検出回路と、この過渡変動量検出回路からの出力
電圧に基づいて差動アンプ回路の電流を制御する電流制
御回路とを有することで、出力電圧の変動に対してより
高速に差動アンプ回路の電流を増加させることができる
ので、より一層、出力電圧変動を小さくすることが可能
となる。
電圧より低下したことを検出し、出力回路から差動アン
プ回路への帰還よりも速く応答して電圧を出力する過渡
変動量検出回路と、この過渡変動量検出回路からの出力
電圧に基づいて差動アンプ回路の電流を制御する電流制
御回路とを有することで、出力電圧の変動に対してより
高速に差動アンプ回路の電流を増加させることができる
ので、より一層、出力電圧変動を小さくすることが可能
となる。
【００４８】(4).前記(1) 〜(3) により、ＣＭＯＳロジ
ック、ＳＲＡＭ、ＤＲＡＭなどの降圧電源回路を含んだ
半導体装置において、消費電流を小さくしながら、応答
速度を速くすることができるので、低消費電力化と高速
化、さらなる安定化、より一層の出力電圧変動の低減を
実現することが可能となる。
ック、ＳＲＡＭ、ＤＲＡＭなどの降圧電源回路を含んだ
半導体装置において、消費電流を小さくしながら、応答
速度を速くすることができるので、低消費電力化と高速
化、さらなる安定化、より一層の出力電圧変動の低減を
実現することが可能となる。
【図１】本発明の電圧安定化回路の実施の形態１である
レギュレータ回路を示す回路図である。
レギュレータ回路を示す回路図である。
【図２】本発明の実施の形態１のレギュレータ回路にお
いて、負荷電流に対する差動アンプ回路電流の依存性を
示す特性図である。
いて、負荷電流に対する差動アンプ回路電流の依存性を
示す特性図である。
【図３】本発明の電圧安定化回路の実施の形態２である
レギュレータ回路を示す回路図である。
レギュレータ回路を示す回路図である。
【図４】本発明の電圧安定化回路の実施の形態３である
レギュレータ回路を示す回路図である。
レギュレータ回路を示す回路図である。
【図５】本発明の前提となるレギュレータ回路を示す回
路図である。
路図である。
１ 差動アンプ回路 ２ 出力回路 ３ 電流比例／制限回路 ４ 同相利得キャンセル回路 ５ バイアス整合回路 ６ 過渡変動量検出回路 ７ 電流制御回路 １１ 電流比例回路 Ｍ１〜Ｍ２８ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 海老原 隆 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 阪田 健 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5H430 BB01 BB05 BB09 BB11 BB12 BB13 EE06 EE12 FF07 FF11 GG11 HH03 JJ03
Claims (5)
- 【請求項１】 基準電圧との電圧差に比例した電圧を出
力する差動アンプ回路と、前記差動アンプ回路からの出
力電圧により制御され、これに対応した負荷電流による
電圧を出力し、かつこの負荷電流を前記差動アンプ回路
に帰還する出力回路と、前記出力回路の負荷電流に基づ
いて制御し、前記負荷電流が小さい領域では、この負荷
電流に比例した電流を前記差動アンプ回路に流し、前記
負荷電流が大きい領域では、一定値に制限した電流を前
記差動アンプ回路に流す電流比例／制限回路とを有する
ことを特徴とする電圧安定化回路。 - 【請求項２】 請求項１記載の電圧安定化回路であっ
て、前記差動アンプ回路のカレントミラー回路に並列に
接続され、前記負荷電流に比例した電流の値の半分の大
きさの値の電流を前記カレントミラー回路の各トランジ
スタに流す同相利得キャンセル回路を有することを特徴
とする電圧安定化回路。 - 【請求項３】 請求項１記載の電圧安定化回路であっ
て、前記差動アンプ回路からの出力電圧が前記基準電圧
より低下したことを検出し、前記出力回路から前記差動
アンプ回路への帰還よりも速く応答して電圧を出力する
過渡変動量検出回路と、前記過渡変動量検出回路からの
出力電圧に基づいて前記差動アンプ回路の電流を制御す
る電流制御回路とを有することを特徴とする電圧安定化
回路。 - 【請求項４】 請求項１、２または３記載の電圧安定化
回路であって、前記差動アンプ回路、前記出力回路、前
記電流比例／制限回路、前記同相利得キャンセル回路、
前記過渡変動量検出回路、前記電流制御回路は、ＭＯＳ
トランジスタから構成されることを特徴とする電圧安定
化回路。 - 【請求項５】 請求項１、２、３または４記載の電圧安
定化回路を用いた半導体装置であって、前記電圧安定化
回路を含む内部電圧発生回路と、前記内部電圧発生回路
からの出力電圧により動作する所定の内部回路とがチッ
プ上に搭載されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20560699A JP4322360B2 (ja) | 1999-07-21 | 1999-07-21 | 電圧安定化回路およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20560699A JP4322360B2 (ja) | 1999-07-21 | 1999-07-21 | 電圧安定化回路およびそれを用いた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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