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JP2001028185A - 強誘電体メモリ素子の基準電圧発生装置 - Google Patents

強誘電体メモリ素子の基準電圧発生装置

Info

Publication number
JP2001028185A
JP2001028185A JP2000195337A JP2000195337A JP2001028185A JP 2001028185 A JP2001028185 A JP 2001028185A JP 2000195337 A JP2000195337 A JP 2000195337A JP 2000195337 A JP2000195337 A JP 2000195337A JP 2001028185 A JP2001028185 A JP 2001028185A
Authority
JP
Japan
Prior art keywords
reference voltage
bit line
cell plate
linear capacitor
plate line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000195337A
Other languages
English (en)
Inventor
Tokuchu Kin
徳 柱 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JP2001028185A publication Critical patent/JP2001028185A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 本発明は、(ΔQ1+ΔQ0)/2程度の電荷を有す
る線形キャパシタを備えて基準電圧を生成することによ
って、強誘電体メモリ素子の高集積化を実現し、信頼性
を高めた、強誘電体メモリ素子の基準電圧発生装置を提
供する。 【解決手段】 本発明は、正ビットライン及び負ビット
ラインの電圧差を感知して増幅する感知増幅器と各々強
誘電体キャパシタを有する多数のメモリセルとを含む強
誘電体メモリ素子用の基準電圧発生装置であって、セル
プレートラインから入力された所定の電圧を有する信号
に応答して、所定の電荷を貯蔵する線形キャパシタと、
上記線形キャパシタを上記セルプレートラインに選択的
に連結するための第1スイッチング素子と、上記線形キ
ャパシタを上記正ビットラインに選択的に連結して、上
記基準電圧として所定の電荷量を上記正ビットラインに
提供する第2スイッチング素子とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、強誘電体キャパシ
タメモリセルを使用した不揮発性強誘電体半導体メモリ
素子に関し、特に、不揮発性強誘電体半導体メモリ素子
の読み出し動作の際、基準電圧を発生するための基準電
圧発生装置に関するものである。
【０００２】
【従来の技術】一般に、強誘電体メモリ素子、例えば、
不揮発性強誘電体メモリ(NVFRAM)は、多数のメモリセル
を有する。各メモリセルは、トランジスタと少なくとも
一つの強誘電体キャパシタとを含んでいるため、NVFRAM
は、アクセスタイム(access time)が速く、チップサイ
ズが小さいという特徴がある。
【０００３】図1は、強誘電体キャパシタのヒステリシ
ス曲線(hysteresis loop)を示す。すなわち、充電電荷
量( polarization charge)Qとキャパシタに加えられた
電圧Vとの関係を示している。強誘電体キャパシタで
は、両端間の電圧差が0となっても電荷量Qは、P1とP2の
いずれか一つの値を貯蔵することで2進形態のデータを
表す。したがって、このような特性により強誘電体キャ
パシタは、不揮発性メモリ素子として利用される。
【０００４】強誘電体キャパシタ両端に加えられた電圧
の大きさによって、図1のように、強誘電体内の分極状
態が変化してキャパシタに貯蔵された電荷量が変化す
る。
【０００５】例えば、P1とP2を各々ロジックデータ"1"
と"0"に定義し、強誘電体両端に負の電圧V1を印加した
とする。この場合、強誘電体キャパシタの初期電荷状態
がP1であるならば、キャパシタの電荷がP3に遷移するこ
ととなって、ΔQ1程度の電荷が誘導される。もし、その
初期状態がP2であるならば、キャパシタの電荷がP3に遷
移することとなって、ΔQ0程度の電荷が誘導される。こ
のようなΔQ1またはΔQ0の変化電荷量は、選択されたメ
モリセルのビットライン上に、前に誘導された電荷と電
荷共有し、ビットラインに誘導された共有電荷は、感知
増幅器で感知及び増幅されてデータとして出力される。
感知増幅器を動作させるため、基準電圧が必要である
が、この電圧は、結合された変化電荷量の平均値、(ΔQ
1+ΔQ0)/2を有する。一般的に、強誘電体ダミーセルを
利用して基準電圧を発生させる。
【０００６】図2は、従来の技術にかかる基準電圧発生
装置の回路図として、"60ns 1M bitNonvolatile Ferroe
lectric Memory with Non-driven Cell Plate Line Rea
d/Write Scheme"（IEEE Journal of Solid State Circu
its、 Vol．31、No．11、NOVEMBER 1996、コイケ ヒロ
キ等による）の論文に開示されている。図示されている
ように、二つのダミーセルは、各々強誘電体キャパシタ
C0とC1とを含んでいる。C0とC1とは、ロジックデー
タ、"0"と"1"とを各々貯蔵する。ダミーワードラインDW
Lに連結されたスイッチングトランジスタT0とT1とをタ
ーンオンさせれば、変化電荷量ΔQ0とΔQ1が、強誘電体
キャパシタC0とC1から基準ラインREF1とREF2に各々誘導
される。この場合、"ハイ"状態信号がイコールライジン
グダミーラインEDLに印加されれば、トランジスタT2が
ターンオンされて、上のΔQ0とΔQ1が合わせられること
となり、DTGNとDTGTとに連結された各トランジスタがタ
ーンオンされれば、(ΔQ1+ΔQ0)/2の電荷量がビットラ
インBL1N、BL2NやBL1T、BL2Tに印加される。
【０００７】しかし、従来の基準電圧回路で、二つのダ
ミーセルは、"1"と"0"とを貯蔵し、メモリセルにアクセ
スするための基準電圧を印加するために、少なくとも１
回のスイッチング動作が必要であるため、ダミーセルか
らなるスイッチングトランジスタの劣化が進行して、そ
の結果基準電圧の変動が引き起こされる。さらに、ダミ
ーセルは、多数のメモリセルを有するビットラインに連
結され、メモリセルを読み出す回数よりダミーセルを読
み出す回数がはるかに多くなる。したがって、素子の寿
命がダミーセルの作動に大きく依存する問題が生じる。
【０００８】また、もう一つの問題は、基準電圧発生回
路が、強誘電体キャパシタを有するダミーセルを駆動す
るのに別途複雑な回路を必要とするので、半導体の集積
度が低下するという点である。
【発明が解決しようとする課題】したがって、本発明
は、線形キャパシタを備えて基準電圧を生成することに
よって、強誘電体メモリ素子の高集積度を実現し、強誘
電体メモリ素子の信頼度を高めることのできる強誘電体
メモリ素子の基準電圧発生装置を提供することにその目
的がある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、正ビットライン及び負ビットラインの電
圧差を感知して増幅する感知増幅器と各々強誘電体キャ
パシタを有する多数のメモリセルとを含む強誘電体メモ
リ素子で基準電圧を生成する装置において、セルプレー
トラインから入力された所定の電圧を有する信号に応答
して、所定の電荷を貯蔵する線形キャパシタと、上記線
形キャパシタを上記セルプレートラインに選択的に連結
するための第1スイッチング素子と、上記線形キャパシ
タを上記正ビットラインに選択的に連結して、上記基準
電圧として所定の電荷量を上記正ビットラインに提供す
る第2スイッチング素子とを含んでなる基準電圧発生装
置を提供する。
【００１０】また、本発明は、基準電圧を生成するため
の電圧生成回路と、ビットラインと負ビットラインとの
間の電圧差を感知して増幅する感知増幅器と、各々強誘
電体キャパシタを有する多数のメモリセルを有する強誘
電体メモリ素子において、セルプレートラインから入力
された所定の電圧信号に応答して、所定の電荷を貯蔵す
るための線形キャパシタと、上記線形キャパシタを上記
セルプレートラインに選択的に連結するための第1スイ
ッチング素子と、上記線形キャパシタを上記セルプレー
トラインに選択的に連結して基準電圧として上記所定の
電荷量を上記正ビットラインに提供する第2スイッチン
グ素子とを含んでなる強誘電体メモリ素子を提供する。
【００１１】
【発明の実施の形態】以下、添付した図面を参照して本
発明にかかる好ましい実施例を詳細に説明する。
【００１２】図3は本発明の一実施例にかかる基準電圧
発生装置の回路図であり、２つのNMOSトランジスタNT0
及びNT1と、一つの線形キャパシタCaとからなる。
【００１３】NMOSトランジスタNT1のゲート端は、正基
準ワードラインrwlに連結され、ドレイン端は、基準ビ
ットラインrblに連結される。ソース端は、NMOSトラン
ジスタNT0のドレイン端と線形キャパシタCaの上部電極
に共通連結される。NT0のゲート端は、負基準ワードラ
インrwlbに連結され、NT0のドレイン端は、セルプレー
トラインVCPに連結された線形キャパシタCaの下部電極
に連結される。本発明の一実施例では、セルプレートラ
インVCPにVCC/2の電圧が印加される。
【００１４】本発明の一実施例にかかる基準電圧発生装
置の動作を下記に説明する。
【００１５】待機状態で正基準ワードラインrwlは"ロ
ー"であって、負基準ワードラインrwlbは"ハイ"となっ
て、NMOSトランジスタNT1はターンオフ、NMOSトランジ
スタNT0はターンオンされて、基準電圧の(ΔQ1+ΔQ0)/2
程度の電荷を有する線形キャパシタCaの上部電極と下部
電極にセルプレートライン電圧VCC/2が印加される。
【００１６】動作状態では、正基準ワードラインrwlが"
ハイ"レベル信号を入力されて、それによってNMOSトラ
ンジスタNT1がターンオフされて線形キャパシタCaの電
荷が基準ビットラインrblに伝達されて基準電圧を生成
することとなる。
【００１７】図4は、本発明の一実施例にかかる基準電
圧発生装置を採用して構成した強誘電体メモリ素子の回
路図である。
【００１８】強誘電体メモリ素子は、基準電圧発生回路
ブロック100とメモリセルアレイ部120と正ビットライン
bl0と負ビットラインbl0bの電圧差を感知して増幅する
感知増幅器140を含む。基準電圧発生回路ブロック100
は、正ビットラインbl0に連結されて正ビットラインbl0
に基準電圧を伝達するための第1基準電圧発生回路110と
負ビットラインbl0bに連結され負ビットラインbl0bに基
準電圧を伝達するための第2基準電圧発生回路111を備え
る。第1基準電圧発生回路110は、セルプレートラインVC
C/2及び正ビットラインbl0に連結され動作状態で正ビッ
トラインbl0に基準電圧(ΔQ1+ΔQ0)/2を印加する。第1
基準電圧発生回路は、ゲート端が第1負基準ワードライ
ンrwl0bに連結されたNMOSトランジスタNT2とゲート端が
第1正基準ワードラインrwl0に連結されたNMOSトランジ
スタNT3と、上部電極がNMOSトランジスタNT2、NT3の共
通接続端に連結され、下部電極がセルプレートラインVC
C/2に連結される線形キャパシタCa1を含む。第2電圧発
生回路111は、セルプレートラインVCC/2及び負ビットラ
インbl0b間に連結され、動作状態で負ビットラインbl0b
に基準電圧(ΔQ1+ΔQ0)/2を印加する。第2基準電圧発生
回路は、ゲート端が第2負基準ワードラインrwl1bに連結
されたNMOSトランジスタ NT4とゲート端が第2正基準ワ
ードラインrwl1に連結されたNMOSトランジスタNT5と、
上部電極がNMOSトランジスタNT4、NT5の共通接続端に連
結され、下部電極がセルプレートラインVCC/2に連結さ
れ線形キャパシタCa2を含む。
【００１９】メモリセルアレイ120は多数のメモリセル
を含んでおり、各メモリセルは各々強誘電体キャパシタ
を有する。メモリセルの構成と動作は当業者にとって周
知の技術あり、詳細な説明は省略する。
【００２０】図5は、図4の強誘電体メモリ素子を駆動さ
せるためのタイミングチャートである。
【００２１】"A" 区間で、第1ワードライン信号wl0が"
ハイ"レベルVPPにイネーブルされれば、強誘電体キャパ
シタC3に貯蔵されたデータによって"Q0"、または"Q1"の
電荷が正ビットラインbl0に流れることとなる。そして
第2正基準ワードラインrwl1も"ハイ"レベルVPPにイネー
ブルされて負ビットラインbl0bに第2基準電圧発生部111
の線形キャパシタCa2が持っている"(ΔQ1+ΔQ0)/2"程度
の電荷が流れることとなる。
【００２２】"B"区間で、感知増幅器140がイネーブルさ
れて、感知増幅器140で、"Q1"または"Q0"の電荷が誘導
された正ビットラインbl0と第2基準電圧発生回路111か
ら"(ΔQ1+ΔQ0)/2"の電荷を伝達された負ビットラインb
l0bの電位差を感知増幅して強誘電体キャパシタC3に貯
蔵された"1"または"0"データを読みだす。
【００２３】また、"C"区間で、第2ワードライン信号wl
1が"ハイ"レベルVPPにイネーブルされれば、強誘電体キ
ャパシタC4に貯蔵されたデータによって"Q0"または"Q1"
の電荷が負ビットラインbl0bに流れることとなる。そし
て、第1正基準ワードラインrwl0も"ハイ"レベルVPPにイ
ネーブルされて正ビットラインbl0に第1電圧発生回路11
0の線形キャパシタCa1が持っている"(ΔQ1+ΔQ0)/2"程
度の電荷が流れることとなる。
【００２４】"D"区間で、感知増幅器140がイネーブルさ
れて感知増幅器140で第1基準電圧発生回路110から"(ΔQ
1+ΔQ0)/2"の電荷が誘導された正ビットラインbl0と"Q
1"または"Q0"の電荷が誘導された負ビットラインbl0bの
電位差を感知増幅して強誘電体キャパシタC4に貯蔵され
た"1"または"0"データを読みだす。
【００２５】本発明の技術思想は、好ましい実施例によ
って具体的に記述されたが、本発明の技術分野における
通常の専門家であるならば、本発明の技術思想の範囲内
で種々の変更が可能であることを理解されるべきであ
る。
【００２６】
【発明の効果】上述したとおり、本発明によれば、基準
電圧発生装置は、基準電圧程度の電荷を有する線形キャ
パシタを備えることによって、強誘電体キャパシタによ
る劣化現象がなくなり、安定した基準電圧を供給するこ
とによって、強誘電体メモリ素子の信頼性を高めること
ができる効果がある。また、本発明の基準電圧発生装置
は、強誘電体キャパシタを駆動させるための別途の付加
回路が必要なく、強誘電体メモリ素子の高集積化も実現
できる。
【図面の簡単な説明】
【図１】 強誘電体キャパシタのヒステリシス曲線(hys
teresis loop)である。
【図２】 従来の強誘電体メモリ素子に採用された従来
の技術にかかる基準電圧発生装置の回路図である。
【図３】 本発明の一実施例にかかる基準電圧発生装置
の回路図である。
【図４】 本発明の一実施例にかかる基準電圧発生装置
を採用して構成した強誘電体メモリ素子の一実施回路図
である。
【図５】 図４の強誘電体メモリ素子を駆動させる方法
のフローチャートである。
【符号の説明】
Ca 線形キャパシタ NT0、NT1 NMOSトランジスタ １００ 基準電圧発生回路ブロック １１０ 第１基準電圧発生回路 １１１ 第２基準電圧発生回路 １２０ メモリセルアレイ部 １４０ 感知増幅器 １５０ コントロール回路

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 正ビットライン及び負ビットラインの電
    圧差を感知して増幅する感知増幅器と各々強誘電体キャ
    パシタを有する多数のメモリセルとを含む強誘電体メモ
    リ素子用の基準電圧発生装置であって、 セルプレートラインから入力された所定の電圧を有する
    信号に応答して、所定の電荷を貯蔵する線形キャパシタ
    と、 上記線形キャパシタを上記セルプレートラインに選択的
    に連結するための第1スイッチング素子と、 上記線形キャパシタを上記正ビットラインに選択的に連
    結して、上記基準電圧として所定の電荷量を上記正ビッ
    トラインに提供する第2スイッチング素子とを含んでな
    る基準電圧発生装置。
  2. 【請求項２】 上記所定の電荷量は、上記強誘電体キャ
    パシタから出力される第1電荷及び第2電荷の平均値によ
    り決定する請求項1に記載の基準電圧発生装置。
  3. 【請求項３】 上記信号の所定の電圧は、電源電圧の1/
    2である請求項2に記載の基準電圧発生装置。
  4. 【請求項４】 上記線形キャパシタは、 上記セルプレートラインに連結された第1端子と、 上記第1スイッチング素子を介して上記セルプレートラ
    インに連結され、上記第2スイッチング素子を介して上
    記正ビットラインに連結される請求項3に記載の基準電
    圧発生装置。
  5. 【請求項５】 読み出し及び書き込みコントロール信号
    に応答して、上記線形キャパシタを上記正ビットライン
    に連結して、読み出し動作の際に上記基準電圧として上
    記所定の電荷を正ビットラインに提供するために、上記
    第2スイッチング素子をコントロールするコントロール
    素子をさらに含む請求項1に記載の基準電圧発生装置。
  6. 【請求項６】 上記第2スイッチング素子は、上記線形
    キャパシタと正ビットラインとの間に連結されるMOSト
    ランジスタであって、上記MOSトランジスタのゲート端
    が上記コントロール素子に連結される請求項5に記載の
    基準電圧発生装置。
  7. 【請求項７】 上記第1スイッチング素子は、そのゲー
    ト端が上記コントロール素子に連結され、上記セルプレ
    ートラインと上記線形キャパシタとの間に連結されるMO
    Sトランジスタである請求項6に記載の基準電圧発生装
    置。
  8. 【請求項８】 基準電圧を生成するための電圧生成回路
    と、正ビットラインと負ビットラインとの間の電圧差を
    感知して増幅する感知増幅器と、各々強誘電体キャパシ
    タを有する多数のメモリセルを有する強誘電体メモリ素
    子であって、 セルプレートラインから入力された所定の電圧信号に応
    答して、所定の電荷を貯蔵する線形キャパシタと、 上記線形キャパシタを上記セルプレートラインに選択的
    に連結するための第1スイッチング素子と、上記線形キ
    ャパシタを上記セルプレートラインに選択的に連結して
    基準電圧として上記所定の電荷量を上記正ビットライン
    に提供する第2スイッチング素子とを含んでなる強誘電
    体メモリ素子。
  9. 【請求項９】 上記セルプレートラインから入力された
    上記所定の電圧信号に応答して、上記所定の電荷を貯蔵
    する第2線形キャパシタと、 上記線形キャパシタを上記セルプレートラインに選択的
    に連結するための第3スイッチング素子と、 上記線形キャパシタを上記負ビットラインに選択的に連
    結して、基準電圧として上記所定の電荷を正ビットライ
    ンに提供するための第4スイッチング素子とをさらに含
    む請求項8に記載の強誘電体メモリ素子。
  10. 【請求項１０】 上記所定の電荷は、上記強誘電体キャ
    パシタから出力される第1電荷と第2電荷との中間値によ
    り決定される請求項9に記載の強誘電体メモリ素子。
  11. 【請求項１１】 上記信号の所定の電圧は、電源電圧の
    1/2である請求項10に記載の強誘電体メモリ素子。
  12. 【請求項１２】 上記第1線形キャパシタは、 上記セルプレートラインに連結された第1端子と、 上記第1スイッチング素子を介して上記セルプレートラ
    インに連結され、上記第2スイッチング素子を介して上
    記正ビットラインに連結される第2端子とを含む請求項1
    1に記載の強誘電体メモリ素子。
  13. 【請求項１３】 上記第2線形キャパシタは、 上記セルプレートラインに連結される第1端子と、 上記第3スイッチング素子を介して上記セルプレートラ
    インに連結され、上記第4スイッチング素子を介して上
    記正ビットラインに連結される請求項12に記載の強誘電
    体メモリ素子。
  14. 【請求項１４】 読み出し及び書き込みコントロール信
    号に応答して、上記第1線形キャパシタと第2線形キャパ
    シタとを上記正ビットラインと負ビットラインに選択的
    に連結して、読み出し動作の際に基準電圧として上記所
    定の電荷を上記正ビットラインに提供するため、上記第
    2スイッチング素子と上記第4スイッチング素子とをコン
    トロールするコントロール素子をさらに含む請求項13に
    記載の強誘電体メモリ素子。
  15. 【請求項１５】 上記第2スイッチング素子は、そのゲ
    ート端が上記コントロール素子に連結され、上記線形キ
    ャパシタと上記ビットラインとの間に連結されるMOSト
    ランジスタである請求項14に記載の強誘電体メモリ素
    子。
  16. 【請求項１６】 上記第4スイッチング素子は、そのゲ
    ート端が上記コントロール素子に連結され、上記線形キ
    ャパシタと上記負ビットラインとの間に連結されるMOS
    トランジスタである請求項15に記載の強誘電体メモリ素
    子。
  17. 【請求項１７】 上記第1スイッチング素子は、そのゲ
    ート端が上記コントロール素子に連結され、上記線形キ
    ャパシタと上記セルプレートラインとの間に連結される
    MOSトランジスタである請求項16に記載の強誘電体メモ
    リ素子。
  18. 【請求項１８】 上記第3スイッチング素子は、そのゲ
    ート端が上記コントロール素子に連結され、上記線形キ
    ャパシタと上記セルプレートラインとの間に連結される
    MOSトランジスタである請求項17に記載の強誘電体メモ
    リ素子。
JP2000195337A 1999-06-28 2000-06-28 強誘電体メモリ素子の基準電圧発生装置 Pending JP2001028185A (ja)

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