JP2001027920A

JP2001027920A - バスブリッジ回路及びそのパワーマネージメント方法

Info

Publication number: JP2001027920A
Application number: JP11201067A
Authority: JP
Inventors: Hideki Fukuhara; 秀樹福原
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-07-15
Filing date: 1999-07-15
Publication date: 2001-01-30

Abstract

(57)【要約】【課題】ＰＣＩパワーマネージメントに未対応のデバ
イスにも対応できるバスブリッジ回路を得る。【解決手段】バスブリッジ回路１自身が持つコンフィ
ギュレーション空間１３とは別に、二次側ＰＣＩバス３
上の各デバイスのパワーマネージメント情報を保持する
手段２１と、二次側ＰＣＩバス３上の各デバイスのパワ
ーマネージメント情報によって、二次側ＰＣＩバス３上
のデバイスを制御する手段２３，２４を設ける。この手
段２１は二次側ＰＣＩデバイスへのコンフィギュレーシ
ョンサイクルにおいてパワーマネージメント情報に関す
る通信をデコードし、パワーマネージメント情報を取り
込む。二次側ＰＣＩバス上のデバイスを制御する手段２
３，２４はパワーマネージメント情報を基に、二次側Ｐ
ＣＩバス上のデバイスへのクロック制御、電源制御ある
いは二次側ＰＣＩバス制御を指示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバスブリッジ回路及
びそのパワーマネージメント方法に関し、特にペリフェ
ラルコンポーネントインタコネクトバス（周辺装置接続
バス；ＰＣＩバス）のパワーマネージメントに対応して
いないデバイスのパワーマネージメント方法に関する。

【０００２】

【従来の技術】中央演算処理装置（ＣＰＵ）に依存しな
い（直接接続されない）ＰＣＩバスを、システムバスと
して使用するコンピュータシステム（装置）が増えてき
ている。近年、かかるＰＣＩバスをインタフェースとす
るシステムデバイスが増えている一方で、新たにＰＣＩ
特別インタレストグループによって、ＰＣＩバスパワー
マネージメントインタフェース仕様が規定され、国際的
なデファクトスタンダードとなっており、各デバイスに
おいてパワーマネジメント（電力管理）を行うことが要
請されている。

【０００３】この要請に応えるためには、ＰＣＩバスパ
ワーマネージメントインタフェース仕様に規定されたコ
ンフィギュレーションレジスタと、パワーマネージメン
トを行う回路とを、各ＰＣＩデバイス（周辺装置；ＰＣ
Ｉバスに接続されるコンピュータシステムの構成装置）
に適用した回路設計を行う必要がある。すなわち、各Ｐ
ＣＩデバイスそれぞれの回路設計変更が必要となる。

【０００４】従来のコンピュータシステムの一例を図７
に示す。図７において、このシステムは、中心をなすシ
ステムコンピュータ（ＣＰＵ）６、ＣＰＵ６に直接接続
されるホストバス５、ホストバス５と一次ＰＣＩバス２
とを、相互に接続するホストバス−ＰＣＩブリッジ回路
（ゲートウエイ）７を有する。また、ホストバス−ＰＣ
Ｉブリッジ回路７に直接接続される主記憶装置８、一次
ＰＣＩバス２と二次ＰＣＩバス３とを接続するＰＣＩ−
ＰＣＩ（バス）ブリッジ回路（ゲートウエイ）１を有す
る。さらに、システムの構成周辺装置であるＰＣＩデバ
イス４１〜４ｎ、バスブリッジ回路１，７とＰＣＩデバ
イス４３〜４ｎとを、接続する一次（側）ＰＣＩバス
２、バスブリッジ回路１とＰＣＩデバイス４１，４２と
を接続する二次（側）ＰＣＩバス３を有して構成され
る。

【０００５】このシステムにおいては、例えばＰＣＩパ
ワーマネージメントに対応したＰＣＩデバイス４２と、
ＰＣＩパワーマネージメントに未対応のＰＣＩデバイス
４１とが同一のＰＣＩバス３に接続されているとする。
ＰＣＩ−ＰＣＩバスブリッジ回路１はＰＣＩパワーマネ
ージメントに対応しており、ＰＣＩバス３のクロック制
御及び電源制御を行うことが可能である。

【０００６】

【発明が解決しようとする課題】しかし、図７に示す従
来のコンピュータシステムにおいては、同一ＰＣＩバス
上にＰＣＩパワーマネージメントに対応したＰＣＩデバ
イスと、ＰＣＩパワーマネージメントに未対応のＰＣＩ
デバイスとが存在している。このため、ＰＣＩバス上の
電力消費を抑えようとしたときに、ＰＣＩパワーマネー
ジメントに未対応のＰＣＩデバイスが接続されているＰ
ＣＩバス上の電源供給を容易には停止することができな
い問題がある。

【０００７】すなわち、ＰＣＩパワーマネージメントに
未対応のＰＣＩデバイスが誤作動する可能性がある。従
って、ＰＣＩパワーマネージメントに対応しているデバ
イスがあるにも関わらず、パワーマネージメント機能を
充分に生かすことができない。さらに、ＰＣＩパワーマ
ネージメントに未対応のデバイスを、ＰＣＩパワーマネ
ージメントに対応したデバイスとする場合は、個々に設
計し直す必要がある問題がある。

【０００８】本発明の目的は、ＰＣＩパワーマネージメ
ントに未対応のデバイスにも対応できるバスブリッジ回
路及びそのパワーマネージメント方法を提供することで
ある。すなわち、ＰＣＩパワーマネージメントに未対応
のＰＣＩデバイスを、デバイスの設計変更なしに、ＣＰ
Ｕからは仮想的にＰＣＩパワーマネージメントに対応し
たＰＣＩデバイスと見えるようにして制御及び動作させ
ることが可能なＰＣＩブリッジ回路を提供することであ
る。また、すべてのＰＣＩデバイスがＰＣＩパワーマネ
ージメント（電力節約）に対応したコンピュータシステ
ムを提供することである。

【０００９】

【課題を解決するための手段】本発明によるバスブリッ
ジ回路は、コンピュータシステムの上位バスと下位バス
との間に接続されるバスブリッジ回路であって、前記下
位バス上に接続されているパワーマネージメント未対応
のデバイスのパワーマネージメントを制御するパワーマ
ネージメント制御手段を含むことを特徴とする。

【００１０】そして、前記パワーマネージメント制御手
段は、前記パワーマネージメント未対応のデバイスのパ
ワーマネージメント（電力管理）情報を記憶する記憶手
段を有することを特徴とし、また前記記憶手段の情報の
初期設定及びバワーマネージメント設定が任意に可能で
あることを特徴とする。

【００１１】更に、前記パワーマネージメント制御手段
は、前記パワーマネージメント未対応のデバイスに対し
て、前記上位バスからパワーマネージメントコンフィギ
ュレーションアクセスがあった場合、前記パワーマネー
ジメント未対応のデバイスに代わって、前記記憶手段の
内容に従って、前記上位バスに応答する手段を、更に有
することを特徴とする。また前記パワーマネージメント
制御手段は、前記パワーマネージメント未対応のデバイ
スの電源、クロック信号源、あるいは前記下位バスへの
接続／切断制御を行うことを特徴とする。

【００１２】本発明によるパワーマネージメント方法
は、コンピュータシステムの上位バスと下位バスとの間
に接続されるバスブリッジ回路のパワーマネージメント
方法であって、前記上位バスからのパワーマネージメン
ト指示に応答して、前記バスブリッジ回路に設けられた
前記下位バス上に接続されているパワーマネージメント
未対応のデバイスのパワーマネージメントコンフィギュ
レーションを格納した記憶手段の内容に従って、前記パ
ワーマネージメント未対応のデバイスのパワーマネージ
メントの制御を行うステップを含むことを特徴とする。

【００１３】また、前記上位バスからの前記パワーマネ
ージメント未対応のデバイスのパワーマネージメントコ
ンフィグレーションレジスタのアクセスに応答して、前
記記憶手段の格納情報を読み出して前記上位バスへ応答
するステップを、更に含むことを特徴とする。

【００１４】本発明の作用は次の通りである。バスブリ
ッジ回路自身が持つコンフィギュレーション（レジス
タ）空間とは別に、二次側ＰＣＩバス上の各デバイスの
パワーマネージメント情報を保持する手段と、二次側Ｐ
ＣＩバス上の各デバイスのパワーマネージメント情報に
よって、二次側ＰＣＩバス上のデバイスを制御する手段
とを設けている。このパワーマネージメント情報を保持
する手段は、二次側ＰＣＩデバイスへのコンフィギュレ
ーションサイクルにおいて、パワーマネージメント情報
に関する通信をデコードし、パワーマネージメント（指
示）情報を取り込む。

【００１５】また、二次側ＰＣＩバス上のデバイスを制
御する手段は、パワーマネージメント（指示）情報を基
に、二次側ＰＣＩバス上のデバイスへのクロック制御、
電源制御、あるいは二次側ＰＣＩバス制御を指示する。
従って、二次側ＰＣＩバス上の各デバイスのクロック制
御と、電源制御、バス制御とを行うことができ、各ＰＣ
Ｉデバイスの電力消費（パワーマネージメント）を制御
できる。

【００１６】

【発明の実施の形態】以下に本発明の実施例について図
面を参照して説明する。図１は本発明によるバスブリッ
ジ回路の実施例の構成を示すブロック図であり、図２〜
７と同等部分は同一符号にて示している。まず図６に本
発明によるＰＣＩ−ＰＣＩバスブリッジ回路１を使用し
たコンピュータシステムをブロック図として示す。

【００１７】図６において、本発明の関連するコンピュ
ータシステムは、中心をなすシステムコンピュータ（Ｃ
ＰＵ）６、ＣＰＵ６に直接接続されるホストバス５、ホ
ストバス５と一次ＰＣＩバス２とを、相互に接続するホ
ストバス−ＰＣＩブリッジ回路（ゲートウエイ）７を有
する。また、ホストバス−ＰＣＩブリッジ回路７に直接
接続される主記憶装置８、一次ＰＣＩバス２と二次ＰＣ
Ｉバス３とを、接続する本発明によるＰＣＩ−ＰＣＩ
（バス）ブリッジ回路（ゲートウエイ）１を有する。

【００１８】さらに、システムの構成周辺装置であるＰ
ＣＩデバイス４１〜４ｎ、バスブリッジ回路１，７とＰ
ＣＩデバイス４３〜４ｎとを、接続する一次（側）ＰＣ
Ｉバス２を有する。さらにまた、バスブリッジ回路１と
ＰＣＩデバイス４１，４２とを、接続する二次（側）Ｐ
ＣＩバス３、二次ＰＣＩバス３とＰＣＩデバイス４１，
４２との接続を接／断するバススイッチ５１，５２を有
する。さらにまた、ＰＣＩデバイス４１，４２への電源
ｅ供給を制御する電源スイッチ７１，７２、ＰＣＩデバ
イス４１，４２へのクロック（ＣＬＫ）信号ｋの供給を
制御するスイッチ６１，６２を有して構成される。

【００１９】本発明によるＰＣＩ−ＰＣＩバスブリッジ
回路１に、接続される二次ＰＣＩバス３には、二つのパ
ワーマネージメントに未対応のＰＣＩデバイス４１，４
２が接続されているとする。ＰＣＩデバイス４１，４２
は、それぞれクロックｋ制御用スイッチ６１，６２、バ
ススイッチ５１，５２、電源スイッチ７１，７２を有
し、システム全体から切り離すことが可能である。二次
ＰＣＩバス３に接続されるＰＣＩデバイス４１，４２の
各スイッチ５１，５２，６１，６２，７１，７２には、
本発明によるＰＣＩ−ＰＣＩバスブリッジ回路１からの
クロック制御信号ｅ，ｆ、バス制御信号ｇ，ｈ、電源制
御信号ｉ，ｊが接続される。これによって、ＰＣＩデバ
イス４１，４２は、ＰＣＩ−ＰＣＩブリッジ回路１内の
二次側ＰＣＩバスデバイス制御部２２によって（パワー
マネージメント）制御される。

【００２０】図１において、本発明による（ＰＣＩ−Ｐ
ＣＩ）バスブリッジ回路１は、二次側ＰＣＩバス３上の
ＰＣＩデバイス４１，４２の電源を制御するパワーマネ
ージメントコンフィギュレーションレジスタ２１を有す
る。また、パワーマネージメントコンフィギュレーショ
ンレジスタ２１の情報を参照して、二次ＰＣＩバスアー
ビタ１９、及びＰＣＩデバイスパワーマネージメント制
御装置２３，２４の制御を、行う二次側ＰＣＩバスデバ
イス制御部２２を有する。さらに、パワーマネジメント
コンフィギュレーションレジスタ２１のケーパビリティ
ポインタレジスタの値、パワーマネージメント（レジス
タ）の設定値等を記憶させるレジスタ情報設定部４を有
する。

【００２１】さらにまた、システム立ち上げ時にその値
をロードして、動作を確定させる二次側ＰＣＩバスデバ
イス制御部２２、それぞれのパワーマネージメント未対
応のＰＣＩデバイス４１，４２を制御するＰＣＩデバイ
スパワーマネージメント制御部２３，２４を有する。さ
らにまた、二次側ＰＣＩバス３の各バスマスタ要求を制
御する二次ＰＣＩバスアービタ１９、一次側ＰＣＩバス
２から二次側ＰＣＩバス３へ通過させる一次／二次ＰＣ
Ｉアドレスデータバス１４を有する。

【００２２】また、二次側ＰＣＩバス３から一次側ＰＣ
Ｉバス２へ通過させる二次／一次ＰＣＩアドレスデータ
バス１５、一次側ＰＣＩバス２へインタフェースする一
次側ＰＣＩバス入出力制御部１１を有する。さらに、二
次側ＰＣＩバス３へインタフェースする二次側ＰＣＩバ
ス入出力制御部２０、一次側ＰＣＩバス入出力制御部１
１及び二次側ＰＣＩバス入出力制御部２０、さらには一
次／二次ＰＣＩアドレスデータバス１４を、制御する二
次ＰＣＩマスタＩ／Ｆコントローラ１７、一次ＰＣＩス
レーブＩ／Ｆコントローラ１２を有する。

【００２３】さらにまた、一次側ＰＣＩバス入出力制御
部１１及び二次側ＰＣＩバス入出力制御部２０、さらに
は二次／一次ＰＣＩアドレスデータバス１５を、制御す
る一次ＰＣＩマスタＩ／Ｆコントローラ１６、二次ＰＣ
ＩスレーブＩ／Ｆコントローラ１８を有する。さらに、
一次／二次ＰＣＩマスタＩ／Ｆコントローラ１６，１７
と、一次／二次ＰＣＩスレーブＩ／Ｆコントローラ１
２，１８と、二次ＰＣＩバスアービタ１９と、二次側Ｐ
ＣＩバスデバイス制御部２２と等を制御するコンフィギ
ュレーションレジスタ１３を有して構成される。

【００２４】コンフィギュレーションレジスタ１３，３
０は、ＰＣＩ−ＰＣＩバスブリッジ回路１ばかりでなく
すべてのＰＣＩデバイス４１〜４ｎが保有し、自デバイ
スのＣＰＵ６から見たシステムアドレス、自デバイスの
名称・機能、パワーマネージメント機能を、保持してい
るかどうか等のコンフィギュレーション情報を保有して
いる。パワーマネージメントコンフィギュレーションレ
ジスタ２１の二次側ＰＣＩバス３へのコンフィギュレー
ションアクセスは、ＰＣＩ−ＰＣＩブリッジ回路１を通
過することによりデコード可能（ブリッジ回路１側にて
解読可能）である。

【００２５】レジスタ情報設定部４に、パワーマネージ
メントコンフィギュレーションレジスタ２１のオフセッ
トアドレスを設定しておけば、そのオフセットアドレス
へのコンフィギュレーションサイクルの情報をパワーマ
ネージメントコンフィギュレーションレジスタ２１に取
り込めばよい。このパワーマネージメントコンフィギュ
レーションレジスタ２１を複数用意し、コンフィギュレ
ーションアクセスのデバイスナンバと、二次側ＰＣＩバ
ス３のＩＤＳＥＬ信号と、（パワーマネージメント）
コンフィギュレーションレジスタ３０との対応付けを行
う。その結果、パワーマネージメントに未対応のＰＣＩ
デバイス例えば４１，４２を複数個、二次側ＰＣＩバス
３に接続することが可能となる。

【００２６】パワーマネージメントコンフィギュレーシ
ョンレジスタ２１は、二次側ＰＣＩバス３に接続可能な
ＰＣＩデバイス例えば４１，４２の個数だけ対応する形
で用意されているとする。すなわち、パワーマネージメ
ントコンフィギュレーションレジスタ２１はパワーマネ
ージメントに未対応のＰＣＩデバイス、例えば４１，４
２の仮想パワーコンフィギュレーションレジスタとな
る。その結果、コンフィギュレーションアクセスに関し
て、パワーマネジメントコンフィギュレーションレジス
タ２１へのアクセスの場合、レジスタ情報設定部４の設
定値により、このアクセスを二次側ＰＣＩバス３へ伝搬
しないように決定させることができる。すなわち、二次
側ＰＣＩバス３へ伝搬しても、ＰＣＩデバイス４１，４
２にはパワーマネージメントに関するアクセスを受ける
機能がない。

【００２７】二次側ＰＣＩバスデバイス制御部２２から
の情報により、二次側ＰＣＩバスアービタ１９はパワー
マネージメントの省電力状態にあるＰＣＩデバイス４
１，４２のバスマスタ要求を拒否する。ＰＣＩデバイス
パワーマネジメント制御部２３，２４は二次側ＰＣＩバ
スデバイス制御部２２からの情報により二次側ＰＣＩバ
ス３に接続されている各ＰＣＩデバイス４１，４２の電
源制御信号ｉ，ｊ、及びバススイッチ制御信号ｇ，ｈ等
のパワーマネージメント制御信号を生成し、二次側ＰＣ
Ｉバス３に接続されるＰＣＩデバイス４１，４２をそれ
ぞれ制御する。

【００２８】図５に、本発明によるＰＣＩ−ＰＣＩバス
ブリッジ回路１の詳細ブロック図を示す。図５におい
て、パワーマネージメントコンフィギュレーションレジ
スタ２１は、フリップフロップからなる記憶装置であ
る。二次側ＰＣＩバスデバイス制御部２２は、一次ＰＣ
Ｉスレーブインタフェースコントローラ１２、コンフィ
ギュレーションレジスタ１３、及びパワーマネージメン
トコンフィギュレーションレジスタ２１の情報を基に、
動作するステートマシーンである。

【００２９】この二次側ＰＣＩバスデバイス制御部２２
の情報を基に、電源制御信号生成部２５、バススイッチ
制御信号生成部２６、クロック制御信号生成部２７が制
御信号ｅ，ｆ，ｇ，ｈ，ｉ，ｊを生成する。これら電源
制御信号生成部２５、バススイッチ制御信号生成部２
６、クロック制御信号生成部２７からの制御信号ｅ，
ｆ，ｇ，ｈ，ｉ，ｊにより、二次側ＰＣＩバス３に接続
されたＰＣＩパワーマネジメントに、未対応のＰＣＩデ
バイス４１，４２の周辺スイッチ５１，５２，６１，６
２，７１，７２を制御する。また、二次側ＰＣＩバスデ
バイス制御部２２の情報から二次ＰＣＩバスアービタ１
９が二次側ＰＣＩバス３のバスマスタの制御を行う。

【００３０】本発明の実施例の動作を図１〜６により説
明する。まず、図６に示すＰＣＩデバイス４１のパワー
マネジメント動作を説明する。通常、ＰＣＩバスパワー
マネージメントインタフェース仕様に規定されているＤ
０状態時は、各スイッチ６１，５１，７１はすべて「接
続」状態にあり、二次ＰＣＩバス３のすべてのバスサイ
クルがＰＣＩデバイス４１に到達する。ＰＣＩデバイス
４１のＤ３ｈｏｔ（ＰＣＩバスパワーマネージメントイ
ンタフェース仕様に、規定されているソフトウエアにて
復帰する状態）パワーマネージメントを実行する場合
は、クロック用スイッチ６１とバススイッチ５１とを切
断し、バス信号３の伝達を止める。

【００３１】なお、電源スイッチ７１はオン（接続）状
態としておく。コンフィギュレーションアクセスが発生
したときのみ、スイッチ６１，５１を接続してバス信号
３を伝搬させる。

【００３２】ＰＣＩデバイス４１のＤ３ｃｏｌｄ（ＰＣ
Ｉバスパワーマネージメントインタフェース仕様に、規
定されている＃ＲＳＴ信号により復帰する状態) パワー
マネージメントを実行する場合は、スイッチ６１，５１
を切断し、その後電源スイッチ７１をオフにする。ま
た、この状態から復帰する場合は、電源スイッチ７１を
オンにする。その後、ＰＣＩバス３のリセット信号がア
クティブになって、そのときにスイッチ６１，５１を接
続する。

【００３３】まず、本発明によるＰＣＩ−ＰＣＩバスブ
リッジ回路１のパワーマネージメントに、関連する初期
化動作について、図２に示すフローチャートと、図３に
示すコンフィギュレーションレジスタ構成説明図を用い
て説明する。ただし、数字に付加された“ｈ”は１６進
（ヘキサデシマル）データを示す。初期化動作において
は、まず、レジスタ情報設定（部）４の設定値をパワー
マネージメントコンフィギュレーションレジスタ２１に
ロードする。

【００３４】また、二次側ＰＣＩバス３上に接続されて
いる各ＰＣＩデバイス４１，４２のコンフィギュレーシ
ョンレジスタ３０のパワーマネジメントステートサポー
ト情報、ケイパビリティポインタ（Capabilities Point
er）例えば３３のオフセット値、パワーマネージメント
コンフィギュレーションレジスタ２１のアドレスオフセ
ット値を確定する（ステップＳ１）。

【００３５】次に、ＣＰＵ６がＰＣＩ−ＰＣＩバスブリ
ッジ回路１を介して、二次側ＰＣＩバス３上の各ＰＣＩ
デバイス４１，４２のコンフィギュレーションを確認す
るために、コンフィギュレーションレジスタオフセット
３４ｈ（あるいは１４ｈ）３１のケイパビリティポイン
タ３３の値例えば“４０ｈ”をリードする（ステップＳ
２）。この“４０ｈ”はｄに示すように、他の拡張レジ
スタ３２のケイパビリティＩＤ（レジスタのアドレス）
である。

【００３６】ＰＣＩデバイス例えば４１からの応答があ
った場合に（ステップＳ３がＹＥＳ）、このリード値例
えば“４０ｈ”をパワーマネジメントコンフィギュレー
ションレジスタ２１の次アイテムポインタ（Next Item
pointer ）３５に設定する（ステップＳ４）。ＰＣＩデ
バイス、例えば４１からの応答がなかった場合に（ステ
ップＳ３がＮＯ）、パワーマネージメントコンフィギュ
レーションレジスタ２１の情報はすべてマスクする（ス
テップＳ５）。

【００３７】次に、ＰＣＩ−ＰＣＩブリッジ回路１の通
常時の一次側ＰＣＩバス２から、二次側ＰＣＩバス３へ
のアクセスについて、図１、図４のフローチャート及び
図３のコンフィギュレーションレジスタ構成説明図を用
いて説明する。まず、二次側ＰＣＩバス３へのコンフィ
ギュレーションリード／ライトサイクルかどうかを判断
する（ステップＳ１０）。このとき、コンフィギュレー
ションリード／ライトサイクル以外であれば（ステップ
Ｓ１０がＮＯ）、そのサイクルを二次側ＰＣＩバス３へ
と伝搬する（ステップＳ１１）。

【００３８】コンフィギュレーションリード／ライトサ
イクルであった場合には（ステップＳ１０がＹＥＳ）、
アクセスするオフセットアドレスが、パワーマネジメン
トコンフィギュレーション（レジスタ２１）を示すオフ
セット値例えば“０１ｈ”か、どうかを判定する（ステ
ップＳ１２）。

【００３９】値例えば“０１ｈ”が一致すれば（ステッ
プＳ１２がＹＥＳ）、二次側ＰＣＩバス３上のＰＣＩデ
バイス４１，４２がパワーマネージメント未対応のた
め、二次側ＰＣＩバス３へはアクセスを伝搬しない（ス
テップＳ１３）。その代わりに、ＰＣＩ−ＰＣＩブリッ
ジ回路１内のパワーマネージメントコンフィギュレーシ
ョンレジスタ２１からの書き替えあるいは読み出しを行
う（ステップＳ１４）。このとき、パワーマネージメン
トステータスが変更された場合には、それを二次側ＰＣ
Ｉバスデバイス制御部２２に伝え、二次側ＰＣＩバスデ
バイス制御部２２は対応したバス制御をＰＣＩデバイス
パワーマネジメント制御部２３あるいは２４に指示す
る。

【００４０】ステータスレジスタへのコンフィギュレー
ションリードサイクルの場合には（ステップＳ１２がＮ
Ｏであって、ステップＳ１５がＹＥＳ）、サイクルを二
次側ＰＣＩバス３に伝え、そのリード値のケイパビリテ
ィリストビットを“１”にして、一次側ＰＣＩバス２へ
結果を返す（ステップＳ１６）。ケイパビリティポイン
タ３４ｈ（１４ｈ）レジスタ３３へのコンフィギュレー
ションリードサイクルの場合には（ステップＳ１５がＮ
Ｏであって、ステップＳ１７がＹＥＳ）、サイクルを二
次側ＰＣＩバス３に伝える。

【００４１】また、そのリード値のケイパビリティポイ
ンタの１バイトを、パワーマネージメントコンフィギュ
レーションレジスタ２１のアドレスオフセット値例えば
“０１ｈ”に書き替えて、一次側ＰＣＩバス２へ結果を
返す（ステップＳ１８）。それ以外のコンフィギュレー
ションリード／ライトサイクルは（ステップＳ１７がＮ
Ｏ）、二次側ＰＣＩバス３へそのままサイクルを伝搬す
る（ステップＳ１１）。

【００４２】コンフィギュレーションレジスタ空間は、
図３のコンフィギュレーションレジスタ構成が示すとお
りのポインタｂ，ｃを形成し、ソフトウェアからは、Ｐ
ＣＩデバイス４１，４２がパワーマネジメントに対応し
ているように見える。すなわち、ＣＰＵ６側から見る
と、パワーマネージメントに未対応のＰＣＩデバイス４
１，４２があたかもパワーマネージメントに対応してい
るように見える。

【００４３】この場合、ＣＰＵ６（一次側ＰＣＩバス
２）への応答は、ＰＣＩ−ＰＣＩバスブリッジ回路１が
代わって行っており、実際のパワーマネージメントの動
作は、ＰＣＩ−ＰＣＩバスブリッジ回路１の二次側ＰＣ
Ｉバスデバイス制御部２２及びＰＣＩデバイスパワーマ
ネージメント制御部２３，２４を介して、図６に示すス
イッチ５１，５２，６１，６２，７１，７２を制御して
行う。

【００４４】

【発明の効果】以上説明したように本発明は、ＰＣＩ−
ＰＣＩバスブリッジ回路にパワーマネジメント情報を記
憶し、その情報を基に二次側ＰＣＩバス上のＰＣＩデバ
イスの制御を行うことにより、すべてのＰＣＩデバイス
がＰＣＩパワーマネジメントに、対応したコンピュータ
システムが提供される効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】本発明の実施例の初期ルーチンのフローチャー
トである。

【図３】コンフィギュレーションレジスタ構成説明図で
ある。

【図４】本発明の実施例の二次ＰＣＩバスアクセスのフ
ローチャートである。

【図５】本発明の実施例の詳細ブロック図である。

【図６】本発明の関連するコンピュータシステムのブロ
ック図である。

【図７】従来のコンピュータシステムの一例のブロック
図である。

【符号の説明】

１バスブリッジ回路２一次側ＰＣＩバス３二次側ＰＣＩバス４レジスタ情報設定部１１一次側ＰＣＩバス出力制御部１２一次ＰＣＩスレーブＩ／Ｆコントローラ１３コンフィギュレーションレジスタ１４一次／二次ＰＣＩアドレスデータバス１５二次／一次ＰＣＩアドレスデータバス１６一次ＰＣＩマスタＩ／Ｆコントローラ１７二次ＰＣＩマスタＩ／Ｆコントローラ１８二次ＰＣＩスレーブＩ／Ｆコントローラ１９二次ＰＣＩバスアービタ２０二次側ＰＣＩバス出力制御部２１パワーマネージメントコンフィギュレーションレ
ジスタ２２二次側ＰＣＩバスデバイス制御部２３，２４ＰＣＩデバイスパワーマネージメント制御
部

Claims

【特許請求の範囲】

【請求項１】コンピュータシステムの上位バスと下位
バスとの間に接続されるバスブリッジ回路であって、前
記下位バス上に接続されているパワーマネージメント未
対応のデバイスのパワーマネージメントを制御するパワ
ーマネージメント制御手段を含むことを特徴とするバス
ブリッジ回路。
【請求項２】前記パワーマネージメント制御手段は、
前記パワーマネージメント未対応のデバイスのパワーマ
ネージメント（電力管理）情報を記憶する記憶手段を有
することを特徴とする請求項１記載のバスブリッジ回
路。
【請求項３】前記記憶手段の情報の初期設定及びバワ
ーマネージメント設定が任意に可能であることを特徴と
する請求項２記載のバスブリッジ回路。
【請求項４】前記パワーマネージメント制御手段は、
前記パワーマネージメント未対応のデバイスに対して、
前記上位バスからパワーマネージメントコンフィギュレ
ーションアクセスがあった場合、前記パワーマネージメ
ント未対応のデバイスに代わって、前記記憶手段の内容
に従って、前記上位バスに応答する手段を、更に有する
ことを特徴とする請求項２または３記載のバスブリッジ
回路。
【請求項５】前記パワーマネージメント制御手段は、
前記パワーマネージメント未対応のデバイスの電源、ク
ロック信号源、あるいは前記下位バスへの接続／切断制
御を行うことを特徴とする請求項１〜４いずれか記載の
バスブリッジ回路。
【請求項６】コンピュータシステムの上位バスと下位
バスとの間に接続されるバスブリッジ回路のパワーマネ
ージメント方法であって、前記上位バスからのパワーマ
ネージメント指示に応答して、前記バスブリッジ回路に
設けられた前記下位バス上に接続されているパワーマネ
ージメント未対応のデバイスのパワーマネージメントコ
ンフィギュレーションを格納した記憶手段の内容に従っ
て、前記パワーマネージメント未対応のデバイスのパワ
ーマネージメントの制御を行うステップを含むことを特
徴とするパワーマネージメント方法。
【請求項７】前記上位バスからの前記パワーマネージ
メント未対応のデバイスのパワーマネージメントコンフ
ィグレーションレジスタのアクセスに応答して、前記記
憶手段の格納情報を読み出して前記上位バスへ応答する
ステップを、更に含むことを特徴とする請求項６記載の
パワーマネージメント方法。