JP2001007280A - 半導体装置およびその実装構造 - Google Patents
半導体装置およびその実装構造Info
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 パッケージ基板を実装基板に対して垂直に取
付けることにより、効率的に半導体チップを実装し得る
半導体装置を提供する。 【解決手段】 半導体チップ１２が、リードピン９が１
つの側端面から突き出すように設けられたパッケージ基
板１３の表裏両側の主表面それぞれに設置され、パッケ
ージ基板１３は、リードピン９が取付けられている面を
実装基板３に向けて、実装基板３に対して垂直に取付け
られている。
付けることにより、効率的に半導体チップを実装し得る
半導体装置を提供する。 【解決手段】 半導体チップ１２が、リードピン９が１
つの側端面から突き出すように設けられたパッケージ基
板１３の表裏両側の主表面それぞれに設置され、パッケ
ージ基板１３は、リードピン９が取付けられている面を
実装基板３に向けて、実装基板３に対して垂直に取付け
られている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを実装するために用いる、パッケージ基板および実装
基板を備える半導体装置およびその実装構造に関するも
のである。
プを実装するために用いる、パッケージ基板および実装
基板を備える半導体装置およびその実装構造に関するも
のである。
【０００２】
【従来の技術】従来から、半導体チップが設けられたパ
ッケージ基板を実装基板に設置して使用する半導体装置
が用いられている。従来の半導体装置は、図１４〜図１
７に示すＱＦＰ−ＬＳＩ（Quad Flat Package−Large
Scale Integration Circuit）１０１，１０２のよ
うに、１個の半導体チップ１０５が、タイパッド１０７
を介してパッケージ基板１０８の一方の主表面に設けら
れている。また、半導体チップ１０５内部の電極に接続
されたワイヤ１０６が、パッケージ基板１０８の側端面
に設けられたリードピン１０９に接続されている。ま
た、リードピン１０９および半導体チップ１０５はモー
ルド１０４により被覆され、パッケージ基板１０８に固
定されている。このＱＦＰ−ＬＳＩ１０１，１０２は、
図１７に示すように、実装基板１０３に半導体チップ１
０５が設けられていない面を向けて取付けられている。
ッケージ基板を実装基板に設置して使用する半導体装置
が用いられている。従来の半導体装置は、図１４〜図１
７に示すＱＦＰ−ＬＳＩ（Quad Flat Package−Large
Scale Integration Circuit）１０１，１０２のよ
うに、１個の半導体チップ１０５が、タイパッド１０７
を介してパッケージ基板１０８の一方の主表面に設けら
れている。また、半導体チップ１０５内部の電極に接続
されたワイヤ１０６が、パッケージ基板１０８の側端面
に設けられたリードピン１０９に接続されている。ま
た、リードピン１０９および半導体チップ１０５はモー
ルド１０４により被覆され、パッケージ基板１０８に固
定されている。このＱＦＰ−ＬＳＩ１０１，１０２は、
図１７に示すように、実装基板１０３に半導体チップ１
０５が設けられていない面を向けて取付けられている。
【０００３】
【発明が解決しようとする課題】上記ＱＦＰ−ＬＳＩ１
０１，１０２は、図１７に示すように、実装基板１０３
面上において、１個当たりａ×ｂの占有面積を必要とす
る。それにより、ｎ個のＱＦＰ−ＬＳＩを実装基板１０
３上に設けるためには、ｎ×ａ×ｂの実装基板面積と、
電気信号をＱＦＰ−ＬＳＩに送るために、ＱＦＰ−ＬＳ
Ｉのリードピンに接続される配線を設けるための配線領
域面積とが必要となる。
０１，１０２は、図１７に示すように、実装基板１０３
面上において、１個当たりａ×ｂの占有面積を必要とす
る。それにより、ｎ個のＱＦＰ−ＬＳＩを実装基板１０
３上に設けるためには、ｎ×ａ×ｂの実装基板面積と、
電気信号をＱＦＰ−ＬＳＩに送るために、ＱＦＰ−ＬＳ
Ｉのリードピンに接続される配線を設けるための配線領
域面積とが必要となる。
【０００４】このように、従来のＱＦＰ−ＬＳＩにおい
ては、半導体チップの個数に応じて実装基板を占有する
面積が増加する。また、設置されるＱＦＰ−ＬＳＩの増
加にともなってリードピンの数も増加し、実装基板上で
の配線の混雑という問題も生じている。さらに、半導体
素子の高速化とともに高集積化された半導体装置におい
ては、半導体チップから排出される熱を処理する必要が
あるが、上記のようなＱＦＰ−ＬＳＩの構造では、さら
なる放熱化のために、放熱フィンの追加やファンの追加
が必要となる。
ては、半導体チップの個数に応じて実装基板を占有する
面積が増加する。また、設置されるＱＦＰ−ＬＳＩの増
加にともなってリードピンの数も増加し、実装基板上で
の配線の混雑という問題も生じている。さらに、半導体
素子の高速化とともに高集積化された半導体装置におい
ては、半導体チップから排出される熱を処理する必要が
あるが、上記のようなＱＦＰ−ＬＳＩの構造では、さら
なる放熱化のために、放熱フィンの追加やファンの追加
が必要となる。
【０００５】本発明は上記の課題を解決するためになさ
れたものであり、その目的は、パッケージ基板を実装基
板に対して垂直に取付けることにより、効率的に半導体
チップを実装し得る半導体装置およびその実装構造を提
供することである。
れたものであり、その目的は、パッケージ基板を実装基
板に対して垂直に取付けることにより、効率的に半導体
チップを実装し得る半導体装置およびその実装構造を提
供することである。
【０００６】
【課題を解決するための手段】請求項１に記載の本発明
における半導体装置は、互いに表裏をなして対向する第
１および第２の主表面ならびに側端面を有するパッケー
ジ基板と、第１および第２の主表面のそれぞれに設けら
れた半導体チップと、側端面に設けられ、第１および第
２の主表面と略平行な一方向に延びる電気的接続用のリ
ードピンとを備えている。
における半導体装置は、互いに表裏をなして対向する第
１および第２の主表面ならびに側端面を有するパッケー
ジ基板と、第１および第２の主表面のそれぞれに設けら
れた半導体チップと、側端面に設けられ、第１および第
２の主表面と略平行な一方向に延びる電気的接続用のリ
ードピンとを備えている。
【０００７】このような構造にすることにより、パッケ
ージ基板のリードピンが設けられている面を実装基板に
向けて取付けることによって、実装基板に対してパッケ
ージ基板を垂直にして実装することができる。それによ
り、パッケージ基板の両面にそれぞれ半導体チップを取
りつけることによって、半導体装置を実装基板に対して
垂直な方向に数多く設けることができる。そのため、半
導体チップｎ個を実装する場合において、パッケージ基
板が実装基板上を占有する面積は、従来技術のように半
導体チップがパッケージ基板の一方の主表面にのみ設け
られ、実装基板に半導体チップが設けられていない面を
向けて取付けられる半導体装置の占有面積に比較して小
さくなる。その結果、同一実装基板面積で数多くの半導
体チップを設置することができるため、半導体装置を平
面的に高集積化して実装することが可能となる。
ージ基板のリードピンが設けられている面を実装基板に
向けて取付けることによって、実装基板に対してパッケ
ージ基板を垂直にして実装することができる。それによ
り、パッケージ基板の両面にそれぞれ半導体チップを取
りつけることによって、半導体装置を実装基板に対して
垂直な方向に数多く設けることができる。そのため、半
導体チップｎ個を実装する場合において、パッケージ基
板が実装基板上を占有する面積は、従来技術のように半
導体チップがパッケージ基板の一方の主表面にのみ設け
られ、実装基板に半導体チップが設けられていない面を
向けて取付けられる半導体装置の占有面積に比較して小
さくなる。その結果、同一実装基板面積で数多くの半導
体チップを設置することができるため、半導体装置を平
面的に高集積化して実装することが可能となる。
【０００８】また、請求項２に記載のように、パッケー
ジ基板の第１および第２の主表面の少なくとも一方に複
数の半導体チップを設けることによって、実装基板に対
して垂直な方向に半導体チップの実装個数を増加させる
ことにより、同一実装基板面積で、さらに数多くの半導
体チップを設置することができる。その結果、半導体装
置を平面的にさらに高集積化して実装することが可能と
なる。
ジ基板の第１および第２の主表面の少なくとも一方に複
数の半導体チップを設けることによって、実装基板に対
して垂直な方向に半導体チップの実装個数を増加させる
ことにより、同一実装基板面積で、さらに数多くの半導
体チップを設置することができる。その結果、半導体装
置を平面的にさらに高集積化して実装することが可能と
なる。
【０００９】また、共通する信号を送るパッケージ基板
に設けられる２以上の半導体チップのリードピンを１つ
にまとめることによって、全体のリードピンの数を削減
することができる。
に設けられる２以上の半導体チップのリードピンを１つ
にまとめることによって、全体のリードピンの数を削減
することができる。
【００１０】また、本発明の半導体装置においては、パ
ッケージ基板の主表面を構成する表面および裏面の両方
に半導体チップを直接設置することにより、主表面の一
方にのみ半導体チップが設けられたパッケージ基板をソ
ケット等に設けて実装基板に設置する従来用いられてい
た実装構造とする必要がなくなる。そのため、部品点数
の低減を図ることができるとともに、製造工程を簡略化
することができる。
ッケージ基板の主表面を構成する表面および裏面の両方
に半導体チップを直接設置することにより、主表面の一
方にのみ半導体チップが設けられたパッケージ基板をソ
ケット等に設けて実装基板に設置する従来用いられてい
た実装構造とする必要がなくなる。そのため、部品点数
の低減を図ることができるとともに、製造工程を簡略化
することができる。
【００１１】請求項３に記載の本発明における半導体装
置は、請求項１または２に記載の半導体装置において、
側端面のうちの、リードピンが設けられた領域以外の所
定の領域から突き出すように、半導体チップの接地用平
板が設けられている。
置は、請求項１または２に記載の半導体装置において、
側端面のうちの、リードピンが設けられた領域以外の所
定の領域から突き出すように、半導体チップの接地用平
板が設けられている。
【００１２】このような構造にすることにより、半導体
チップ内で発生した熱を、接地用平板を利用して放熱す
ることができる。また、接地用平板を大型化することに
より、接地面積が拡大するため、低インピーダンス化す
ることが可能になる。その結果、半導体装置の内部およ
び外部で発生するノイズの影響を低減することができ
る。
チップ内で発生した熱を、接地用平板を利用して放熱す
ることができる。また、接地用平板を大型化することに
より、接地面積が拡大するため、低インピーダンス化す
ることが可能になる。その結果、半導体装置の内部およ
び外部で発生するノイズの影響を低減することができ
る。
【００１３】請求項４に記載の本発明における半導体装
置は、請求項３に記載の半導体装置において、パッケー
ジ基板が実装基板に取付けられた状態のときに、接地用
平板が、その実装基板と対向する面と実装基板との間
に、他の半導体装置を挿入し得る隙間を残すような態様
で、パッケージ基板の側端面から突き出している。
置は、請求項３に記載の半導体装置において、パッケー
ジ基板が実装基板に取付けられた状態のときに、接地用
平板が、その実装基板と対向する面と実装基板との間
に、他の半導体装置を挿入し得る隙間を残すような態様
で、パッケージ基板の側端面から突き出している。
【００１４】このような構造にすることにより、上記隙
間に、従来から用いているような片面にのみ半導体チッ
プが設けられた他のパッケージ基板を、半導体基板が設
けられていない面を実装基板に接して設置することがで
きるため、同一実装基板面積でさらに数多くの半導体チ
ップを設置することができる。その結果、さらに半導体
装置を高集積化して実装することができる。
間に、従来から用いているような片面にのみ半導体チッ
プが設けられた他のパッケージ基板を、半導体基板が設
けられていない面を実装基板に接して設置することがで
きるため、同一実装基板面積でさらに数多くの半導体チ
ップを設置することができる。その結果、さらに半導体
装置を高集積化して実装することができる。
【００１５】請求項５に記載の本発明における半導体装
置は、請求項１または２に記載の半導体装置において、
側端面のうちの、リードピンが設けられた領域以外の領
域に半導体チップの接地用ピンが設けられている。
置は、請求項１または２に記載の半導体装置において、
側端面のうちの、リードピンが設けられた領域以外の領
域に半導体チップの接地用ピンが設けられている。
【００１６】このような構造にすることにより、請求項
６に記載のように、半導体装置が実装基板の主面に対し
て垂直に複数取付けられ、複数の半導体装置の接地用ピ
ン同士が接地用平板で電気的に接続された実装構造とす
ることができる。それによって、接地用平板を放熱基板
として用いるとともに、接地面積の拡大による低インピ
ーダンス化が可能となる点を利用して半導体装置の内部
および外部で発生するノイズの影響を低減することがで
きる。
６に記載のように、半導体装置が実装基板の主面に対し
て垂直に複数取付けられ、複数の半導体装置の接地用ピ
ン同士が接地用平板で電気的に接続された実装構造とす
ることができる。それによって、接地用平板を放熱基板
として用いるとともに、接地面積の拡大による低インピ
ーダンス化が可能となる点を利用して半導体装置の内部
および外部で発生するノイズの影響を低減することがで
きる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。
基づいて説明する。
【００１８】（実施の形態１）まず、本発明の実施の形
態１における半導体装置を、図１〜図８を用いて説明す
る。本実施の形態の半導体装置においては、図１〜図３
に示すように、リードピン９が一方の側端面にのみ配置
されたパッケージ基板１３の表裏両側の主表面に、半導
体チップ１１，１２がタイパッド７を介して設置されて
いる。半導体チップ１１，１２はそれぞれ、ワイヤ６に
より、パッケージ基板１３上に設けられたパッケージ基
板パッド１５に接続されている。このパッケージ基板パ
ッド１５は、パッケージ基板１３内部を通る内部配線１
４に接続されている。
態１における半導体装置を、図１〜図８を用いて説明す
る。本実施の形態の半導体装置においては、図１〜図３
に示すように、リードピン９が一方の側端面にのみ配置
されたパッケージ基板１３の表裏両側の主表面に、半導
体チップ１１，１２がタイパッド７を介して設置されて
いる。半導体チップ１１，１２はそれぞれ、ワイヤ６に
より、パッケージ基板１３上に設けられたパッケージ基
板パッド１５に接続されている。このパッケージ基板パ
ッド１５は、パッケージ基板１３内部を通る内部配線１
４に接続されている。
【００１９】また、内部配線１４は、パッケージ基板１
３の一方の側端面から外部に突き出したリードピン９に
接続されている。また、上記半導体チップ１１，１２、
タイパッド７、ワイヤ６は、パッケージ基板１３の表面
を覆うモールド４により被覆されている。
３の一方の側端面から外部に突き出したリードピン９に
接続されている。また、上記半導体チップ１１，１２、
タイパッド７、ワイヤ６は、パッケージ基板１３の表面
を覆うモールド４により被覆されている。
【００２０】さらに、図１〜図３に示すパッケージ基板
１３は、図４および図５に示すように、リードピン９を
有する側端面を向けて実装基板３の主面に対して垂直に
実装され、実装基板３上での平面的に見た占有面積はｃ
×ｄである。
１３は、図４および図５に示すように、リードピン９を
有する側端面を向けて実装基板３の主面に対して垂直に
実装され、実装基板３上での平面的に見た占有面積はｃ
×ｄである。
【００２１】また、図６〜図８には、パッケージ基板１
３の表裏両側の主表面それぞれに、３個ずつの半導体チ
ップ１６，１７，１８および半導体チップ１９，２０，
２１が設けられた態様を示している。本実施の形態で
は、パッケージ基板１３の主表面の表裏両側のぞれぞれ
に３個ずつ半導体チップを設けたが、パッケージ基板１
３表裏両側の主表面の少なくとも一方に複数個設けるよ
うな態様であってもよい。
３の表裏両側の主表面それぞれに、３個ずつの半導体チ
ップ１６，１７，１８および半導体チップ１９，２０，
２１が設けられた態様を示している。本実施の形態で
は、パッケージ基板１３の主表面の表裏両側のぞれぞれ
に３個ずつ半導体チップを設けたが、パッケージ基板１
３表裏両側の主表面の少なくとも一方に複数個設けるよ
うな態様であってもよい。
【００２２】このような構造にすることにより、パッケ
ージ基板１３のリードピン９が設けられている面を実装
基板３に向けて取付けることによって、実装基板３に対
してパッケージ基板１３を垂直にして実装することがで
きる。それにより、パッケージ基板１３の主表面の表裏
両面にそれぞれ半導体チップ１１，１２を取付けること
によって、半導体装置を実装基板に対して垂直な方向に
数多く設けることができる。そのため、半導体チップｎ
個を実装する場合において、パッケージ基板１３が実装
基板上を占有する面積ｎ×ｃ×ｄは、従来技術で示した
一方の面にのみ半導体チップが設けられたパッケージ基
板の実装基板上での占有面積ｎ×ａ×ｂに比較して小さ
くなる。その結果、同一実装基板面積で数多くの半導体
チップ１１，１２を設置することができるため、半導体
装置を平面的に高密度化して実装することが可能とな
る。
ージ基板１３のリードピン９が設けられている面を実装
基板３に向けて取付けることによって、実装基板３に対
してパッケージ基板１３を垂直にして実装することがで
きる。それにより、パッケージ基板１３の主表面の表裏
両面にそれぞれ半導体チップ１１，１２を取付けること
によって、半導体装置を実装基板に対して垂直な方向に
数多く設けることができる。そのため、半導体チップｎ
個を実装する場合において、パッケージ基板１３が実装
基板上を占有する面積ｎ×ｃ×ｄは、従来技術で示した
一方の面にのみ半導体チップが設けられたパッケージ基
板の実装基板上での占有面積ｎ×ａ×ｂに比較して小さ
くなる。その結果、同一実装基板面積で数多くの半導体
チップ１１，１２を設置することができるため、半導体
装置を平面的に高密度化して実装することが可能とな
る。
【００２３】また、図６〜図８に示す半導体チップ１
６，１７，１８および半導体装置１９，２０，２１のよ
うにパッケージ基板１３の少なくとも一方の面に半導体
チップを複数個設ければ、さらに、同一平面積で数多く
の半導体チップ５を実装することができる。
６，１７，１８および半導体装置１９，２０，２１のよ
うにパッケージ基板１３の少なくとも一方の面に半導体
チップを複数個設ければ、さらに、同一平面積で数多く
の半導体チップ５を実装することができる。
【００２４】また、共通する信号を送るパッケージ基板
１３に設けられる２つの半導体チップ１１，１２のリー
ドピンを１つにまとめることによって、全体のリードピ
ン９の数を削減することができる。
１３に設けられる２つの半導体チップ１１，１２のリー
ドピンを１つにまとめることによって、全体のリードピ
ン９の数を削減することができる。
【００２５】また、本発明においては、半導体チップ１
１，１２をパッケージ基板１３の表面および裏面に直接
設置することにより、一方の面にのみ半導体チップが設
けられたパッケージ基板をソケット等に設けて実装基板
に設置する従来のような実装構造としなくてもすむた
め、部品点数の低減を図ることができるとともに、製造
工程を簡略化できる。
１，１２をパッケージ基板１３の表面および裏面に直接
設置することにより、一方の面にのみ半導体チップが設
けられたパッケージ基板をソケット等に設けて実装基板
に設置する従来のような実装構造としなくてもすむた
め、部品点数の低減を図ることができるとともに、製造
工程を簡略化できる。
【００２６】（実施の形態２）次に、本発明の実施の形
態２における半導体装置を、図９〜図１２を用いて説明
する。本実施の形態の半導体装置は、図９〜図１２に示
すように、実施の形態１で説明した半導体装置におい
て、パッケージ基板１３の、リードピン９が取付けられ
る側端面以外の３つの側端面それぞれから突き出すよう
に、接地用平板２２がさらに設けられている。また、パ
ッケージ基板１３の左右の側端面から突き出す接地用平
板２２の下端と実装基板３との間には、所定の隙間ｅが
設けられている。このような隙間ｅを設けることによ
り、この部分に、一方の主表面にのみ半導体チップが設
置され、パッケージ基板の他方の主表面を実装基板に向
けて設置された上記従来技術で示したようなパッケージ
基板の端部を挿入することができる。
態２における半導体装置を、図９〜図１２を用いて説明
する。本実施の形態の半導体装置は、図９〜図１２に示
すように、実施の形態１で説明した半導体装置におい
て、パッケージ基板１３の、リードピン９が取付けられ
る側端面以外の３つの側端面それぞれから突き出すよう
に、接地用平板２２がさらに設けられている。また、パ
ッケージ基板１３の左右の側端面から突き出す接地用平
板２２の下端と実装基板３との間には、所定の隙間ｅが
設けられている。このような隙間ｅを設けることによ
り、この部分に、一方の主表面にのみ半導体チップが設
置され、パッケージ基板の他方の主表面を実装基板に向
けて設置された上記従来技術で示したようなパッケージ
基板の端部を挿入することができる。
【００２７】このような構造にすることにより、半導体
チップ１１，１２内で発生した熱を、接地用平板２２を
利用して放熱することができる。また、接地用平板２２
を外部まで引き出し、接地面積を拡大させることによっ
て低インピーダンス化が可能になる点を利用して、半導
体装置の内部および外部で発生するノイズの影響を低減
することができる。
チップ１１，１２内で発生した熱を、接地用平板２２を
利用して放熱することができる。また、接地用平板２２
を外部まで引き出し、接地面積を拡大させることによっ
て低インピーダンス化が可能になる点を利用して、半導
体装置の内部および外部で発生するノイズの影響を低減
することができる。
【００２８】また、上記従来技術で示したパッケージ基
板１０８のような、一方の主表面にのみ半導体チップ１
０５が設けられたパッケージ基板１０１，１０２を、他
方の主表面を実装基板３に接して、上記隙間ｅに端部を
挿入するようにしてさらに設置することができるため、
同一実装基板面積でさらに数多くの半導体チップを実装
することができる。その結果、平面的に見た半導体装置
の実装密度をさらに高めることができる。
板１０８のような、一方の主表面にのみ半導体チップ１
０５が設けられたパッケージ基板１０１，１０２を、他
方の主表面を実装基板３に接して、上記隙間ｅに端部を
挿入するようにしてさらに設置することができるため、
同一実装基板面積でさらに数多くの半導体チップを実装
することができる。その結果、平面的に見た半導体装置
の実装密度をさらに高めることができる。
【００２９】（実施の形態３）次に、本発明の実施の形
態３における半導体装置を、図１３を用いて説明する。
本実施の形態の半導体装置は、図１３に示すように、実
施の形態１で示した半導体装置と略同様の構造である
が、パッケージ基板２４，２５が、実装基板３に取付け
られる側端面と反対側の側端面に接地用ピン２６をさら
に有する点において異なる。
態３における半導体装置を、図１３を用いて説明する。
本実施の形態の半導体装置は、図１３に示すように、実
施の形態１で示した半導体装置と略同様の構造である
が、パッケージ基板２４，２５が、実装基板３に取付け
られる側端面と反対側の側端面に接地用ピン２６をさら
に有する点において異なる。
【００３０】このパッケージ基板２４，２５は、互いに
略平行に、実装基板３に対して略垂直に取付けられてい
る。また、一方のパッケージ基板２４の実装基板３に取
付けられる側と反対側の接地用ピン２６の全てが、他方
のパッケージ基板２５の実装基板３に取付けられる側端
面と反対側の側端面に設けられた接地用ピン２６の全て
と接地用平板２３で電気的に接続されている。
略平行に、実装基板３に対して略垂直に取付けられてい
る。また、一方のパッケージ基板２４の実装基板３に取
付けられる側と反対側の接地用ピン２６の全てが、他方
のパッケージ基板２５の実装基板３に取付けられる側端
面と反対側の側端面に設けられた接地用ピン２６の全て
と接地用平板２３で電気的に接続されている。
【００３１】このような構造にすることにより、上記の
接地用平板２３を放熱基板として用いるとともに、接地
面積の拡大による低インピーダンス化が可能になる機能
を利用して、半導体装置の内部および外部で発生するノ
イズの影響を低減することができる。
接地用平板２３を放熱基板として用いるとともに、接地
面積の拡大による低インピーダンス化が可能になる機能
を利用して、半導体装置の内部および外部で発生するノ
イズの影響を低減することができる。
【００３２】本実施の形態においては、リードピン９を
設けた側端面とは反対側のパッケージ基板２４，２５の
側端面に接地用ピン２６を設けて、鉛直に配した接地用
平板２３で接続したが、他の態様を採用することも可能
である。
設けた側端面とは反対側のパッケージ基板２４，２５の
側端面に接地用ピン２６を設けて、鉛直に配した接地用
平板２３で接続したが、他の態様を採用することも可能
である。
【００３３】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【００３４】
【発明の効果】請求項１に記載の本発明における半導体
装置によれば、パッケージ基板の両面にそれぞれ半導体
チップを取付けることによって、半導体装置を実装基板
に対して垂直な方向に数多く設けることができるため、
半導体装置を平面的に高密度化して実装することが可能
となる。
装置によれば、パッケージ基板の両面にそれぞれ半導体
チップを取付けることによって、半導体装置を実装基板
に対して垂直な方向に数多く設けることができるため、
半導体装置を平面的に高密度化して実装することが可能
となる。
【００３５】また、共通する信号を送るパッケージ基板
に設けられる２以上の半導体チップのリードピンを１つ
にまとめることによって、全体のリードピンの数を削減
することができる。
に設けられる２以上の半導体チップのリードピンを１つ
にまとめることによって、全体のリードピンの数を削減
することができる。
【００３６】また、請求項１に記載の半導体装置におい
ては、パッケージ基板の主表面を構成する表面および裏
面の両方に半導体チップを設置することにより、従来の
実装構造と比較して、部品点数の低減を図ることができ
るとともに、製造工程を簡略化できる。
ては、パッケージ基板の主表面を構成する表面および裏
面の両方に半導体チップを設置することにより、従来の
実装構造と比較して、部品点数の低減を図ることができ
るとともに、製造工程を簡略化できる。
【００３７】請求項２に記載の本発明の半導体装置によ
れば、パッケージ基板の少なくとも一方の主表面に複数
の半導体チップを設けることによって立体的に実装個数
を増加させることにより、半導体装置を平面的にさらに
高密度化して実装することが可能となる。
れば、パッケージ基板の少なくとも一方の主表面に複数
の半導体チップを設けることによって立体的に実装個数
を増加させることにより、半導体装置を平面的にさらに
高密度化して実装することが可能となる。
【００３８】請求項３に記載の本発明における半導体装
置によれば、半導体チップ内で発生した熱を、接地用平
板を利用して放熱することができるとともに、接地面積
の拡大による低インピーダンス化が可能になるため、半
導体装置の内部および外部で発生するノイズの影響を低
減することができる。
置によれば、半導体チップ内で発生した熱を、接地用平
板を利用して放熱することができるとともに、接地面積
の拡大による低インピーダンス化が可能になるため、半
導体装置の内部および外部で発生するノイズの影響を低
減することができる。
【００３９】請求項４に記載の本発明における半導体装
置によれば、隙間に、従来から用いているような片面に
のみ半導体チップが設けられた他のパッケージ基板を、
半導体基板が設けられていない面を実装基板に接して設
置することができるため、さらに半導体装置を平面的に
高密度化して実装することができる。
置によれば、隙間に、従来から用いているような片面に
のみ半導体チップが設けられた他のパッケージ基板を、
半導体基板が設けられていない面を実装基板に接して設
置することができるため、さらに半導体装置を平面的に
高密度化して実装することができる。
【００４０】請求項５に記載の本発明における半導体装
置によれば、請求項６に記載のように、半導体装置が実
装基板に対して垂直に複数取付けられ、複数の半導体装
置の接地用ピンそれぞれが接地用平板で接続された実装
構造とすることがでるため接地用平板を放熱基板として
用いるとともに、接地面積の拡大による低インピーダン
ス化が可能になる点を利用して半導体装置の内部および
外部で発生するノイズの影響を低減することができる。
置によれば、請求項６に記載のように、半導体装置が実
装基板に対して垂直に複数取付けられ、複数の半導体装
置の接地用ピンそれぞれが接地用平板で接続された実装
構造とすることがでるため接地用平板を放熱基板として
用いるとともに、接地面積の拡大による低インピーダン
ス化が可能になる点を利用して半導体装置の内部および
外部で発生するノイズの影響を低減することができる。
【図１】 本発明の実施の形態１における半導体装置に
おいて、パッケージ基板の第１の主表面および第２の主
表面の両方に半導体チップが設けられた状態を示す断面
図である。
おいて、パッケージ基板の第１の主表面および第２の主
表面の両方に半導体チップが設けられた状態を示す断面
図である。
【図２】 本発明の実施の形態１における半導体装置に
おいて、半導体チップが設けられた第１の主表面を示す
図である。
おいて、半導体チップが設けられた第１の主表面を示す
図である。
【図３】 本発明の実施の形態１における半導体装置に
おいて、半導体チップが設けられた第２の主表面を示す
図である。
おいて、半導体チップが設けられた第２の主表面を示す
図である。
【図４】 本発明の実施の形態１における半導体装置に
おいて、実装基板に対して垂直にパッケージ基板が取付
けられた状態を示す斜視図である。
おいて、実装基板に対して垂直にパッケージ基板が取付
けられた状態を示す斜視図である。
【図５】 本発明の実施の形態１における半導体装置に
おいて、パッケージ基板の第１の主表面および第２の主
表面の両方に半導体チップが設けられた状態で鉛直に立
てた状態を示す立面図である。
おいて、パッケージ基板の第１の主表面および第２の主
表面の両方に半導体チップが設けられた状態で鉛直に立
てた状態を示す立面図である。
【図６】 本発明の実施の形態１における半導体装置に
おいて、パッケージ基板の第１の主表面に複数の半導体
チップが設けられた状態を示す図である。
おいて、パッケージ基板の第１の主表面に複数の半導体
チップが設けられた状態を示す図である。
【図７】 本発明の実施の形態１における半導体装置に
おいて、パッケージ基板の第１の主表面および第２の主
表面に複数の半導体チップが設けられた状態を示す立面
図である。
おいて、パッケージ基板の第１の主表面および第２の主
表面に複数の半導体チップが設けられた状態を示す立面
図である。
【図８】 本発明の実施の形態１における半導体装置に
おいて、パッケージ基板の第２の主表面に複数の半導体
チップが設けられた状態を示す図である。
おいて、パッケージ基板の第２の主表面に複数の半導体
チップが設けられた状態を示す図である。
【図９】 本発明の実施の形態２における半導体装置に
おいて、接地用平板がパッケージ基板の側端面に設けら
れた状態を示す断面図である。
おいて、接地用平板がパッケージ基板の側端面に設けら
れた状態を示す断面図である。
【図１０】 本発明の実施の形態２における半導体装置
において、接地用平板がパッケージ基板の側端面に設け
られた状態の第１の主表面を示す図である。
において、接地用平板がパッケージ基板の側端面に設け
られた状態の第１の主表面を示す図である。
【図１１】 本発明の実施の形態２における半導体装置
において、接地用平板がパッケージ基板の側端面に設け
られた状態で、パッケージ基板を鉛直に立てた状態を示
す立面図である。
において、接地用平板がパッケージ基板の側端面に設け
られた状態で、パッケージ基板を鉛直に立てた状態を示
す立面図である。
【図１２】 本発明の実施の形態２における半導体装置
において、接地用平板がパッケージ基板の側端面に設け
られた状態の第２の主表面を示す図である。
において、接地用平板がパッケージ基板の側端面に設け
られた状態の第２の主表面を示す図である。
【図１３】 本発明の実施の形態３における半導体装置
において、実装基板に対して垂直に取付けられた２つの
パッケージ基板の接地用のピン同士を接地用平板で電気
的に接続した状態を示す図である。
において、実装基板に対して垂直に取付けられた２つの
パッケージ基板の接地用のピン同士を接地用平板で電気
的に接続した状態を示す図である。
【図１４】 従来の半導体装置において、パッケージ基
板の一方の主表面にのみ半導体チップが設けられた状態
の断面を示す図である。
板の一方の主表面にのみ半導体チップが設けられた状態
の断面を示す図である。
【図１５】 パッケージ基板の一方の主表面にのみ半導
体チップが設けられた従来の半導体装置において、半導
体チップが設けられた面を示す図である。
体チップが設けられた従来の半導体装置において、半導
体チップが設けられた面を示す図である。
【図１６】 パッケージ基板の一方の主表面にのみ半導
体チップが設けられた従来の半導体装置において、半導
体チップが設けられていない面を示す図である。
体チップが設けられた従来の半導体装置において、半導
体チップが設けられていない面を示す図である。
【図１７】 従来の半導体装置において、実装基板に対
して平行に複数の半導体チップが設けられた状態を示す
図である。
して平行に複数の半導体チップが設けられた状態を示す
図である。
3 実装基板、4 モールド、5 半導体チップ、6
ワイヤ、７ タイパッド、８ パッケージ基板、９ リ
ードピン、１０ パッド、１１，１２ 半導体チップ、
1３ パッケージ基板、１４ 基板内配線、１５ パッ
ケージ基板パッド、１６，１７，１８，1９，2０，２１
半導体チップ、２２，２３ 接地用平板、２４，２５
半導体チップ、２６ 接地用ピン、ｃ 半導体装置
厚、ｄ 半導体装置幅 ｅ 隙間。
ワイヤ、７ タイパッド、８ パッケージ基板、９ リ
ードピン、１０ パッド、１１，１２ 半導体チップ、
1３ パッケージ基板、１４ 基板内配線、１５ パッ
ケージ基板パッド、１６，１７，１８，1９，2０，２１
半導体チップ、２２，２３ 接地用平板、２４，２５
半導体チップ、２６ 接地用ピン、ｃ 半導体装置
厚、ｄ 半導体装置幅 ｅ 隙間。
Claims (6)
- 【請求項１】 互いに表裏をなして対向する第１および
第２の主表面ならびに側端面を有するパッケージ基板
と、 前記第１および第２の主表面のそれぞれに設けられた半
導体チップと、 前記側端面に設けられ、前記第１および第２の主表面と
略平行な一方向に延びる電気的接続用のリードピンとを
備えた、半導体装置。 - 【請求項２】 前記半導体チップが前記第１および第２
の主表面の少なくとも一方に複数設けられた、請求項１
に記載の半導体装置。 - 【請求項３】 前記側端面のうちの、前記リードピンが
設けられた領域以外の所定領域から突き出すように、前
記半導体チップの接地用平板が設けられた、請求項１ま
たは２に記載の半導体装置。 - 【請求項４】 前記パッケージ基板が実装基板に取付け
られた状態において、前記接地用平板が、その前記実装
基板と対向する面と前記実装基板との間に、他の半導体
装置を挿入し得る隙間を残す態様で、前記パッケージ基
板の前記側端面から突き出している、請求項３に記載の
半導体装置。 - 【請求項５】 前記側端面のうちの、前記リードピンが
設けられた領域以外の領域に前記半導体チップの接地用
ピンが設けられた、請求項１または２に記載の半導体装
置。 - 【請求項６】 請求項５に記載の半導体装置が実装基板
の主面に対して垂直に複数取付けられ、前記複数の半導
体装置の前記接地用ピン同士が接地用平板で電気的に接
続された、半導体装置の実装構造。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11178161A JP2001007280A (ja) | 1999-06-24 | 1999-06-24 | 半導体装置およびその実装構造 |
| FR0007430A FR2795556A1 (fr) | 1999-06-24 | 2000-06-09 | Dispositif a semiconducteur et sa structure de montage |
| TW089111833A TW490836B (en) | 1999-06-24 | 2000-06-16 | Semiconductor device and mounting structure thereof |
| DE10030144A DE10030144A1 (de) | 1999-06-24 | 2000-06-20 | Halbleitervorrichtung und zugehörige Einbaustruktur |
| KR1020000034038A KR20010021009A (ko) | 1999-06-24 | 2000-06-21 | 반도체 장치 및 그 실장 구조 |
| CN00118760A CN1287382A (zh) | 1999-06-24 | 2000-06-26 | 半导体装置及其安装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11178161A JP2001007280A (ja) | 1999-06-24 | 1999-06-24 | 半導体装置およびその実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001007280A true JP2001007280A (ja) | 2001-01-12 |
Family
ID=16043701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11178161A Withdrawn JP2001007280A (ja) | 1999-06-24 | 1999-06-24 | 半導体装置およびその実装構造 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JP2001007280A (ja) |
| KR (1) | KR20010021009A (ja) |
| CN (1) | CN1287382A (ja) |
| DE (1) | DE10030144A1 (ja) |
| FR (1) | FR2795556A1 (ja) |
| TW (1) | TW490836B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461405C (zh) * | 2004-12-28 | 2009-02-11 | 日产自动车株式会社 | 半导体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10255848B4 (de) * | 2002-11-29 | 2008-04-30 | Qimonda Ag | Halbleiterbauelement und Verfahren zu seiner Herstellung sowie Hauptplatine mit diesem Halbleiterbauelement |
| US8053891B2 (en) * | 2008-06-30 | 2011-11-08 | Alpha And Omega Semiconductor Incorporated | Standing chip scale package |
| CN102332410A (zh) * | 2011-09-29 | 2012-01-25 | 山东华芯半导体有限公司 | 一种芯片的封装方法及其封装结构 |
| CN103943581B (zh) * | 2013-01-23 | 2017-07-07 | 中兴通讯股份有限公司 | 功率器件封装结构及封装方法 |
| CN108198799A (zh) * | 2017-12-21 | 2018-06-22 | 刘梦思 | 一种基于制造感光集成电路内引线的焊接结构 |
| CN110556303B (zh) * | 2019-09-06 | 2021-07-09 | 东和半导体设备(南通)有限公司 | 一种半导体封装模具及其封装工艺 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312965A (ja) * | 1991-03-29 | 1992-11-04 | Mitsubishi Electric Corp | メモリｉｃ |
| KR100192179B1 (ko) * | 1996-03-06 | 1999-06-15 | 김영환 | 반도체 패키지 |
-
1999
- 1999-06-24 JP JP11178161A patent/JP2001007280A/ja not_active Withdrawn
-
2000
- 2000-06-09 FR FR0007430A patent/FR2795556A1/fr active Pending
- 2000-06-16 TW TW089111833A patent/TW490836B/zh not_active IP Right Cessation
- 2000-06-20 DE DE10030144A patent/DE10030144A1/de not_active Ceased
- 2000-06-21 KR KR1020000034038A patent/KR20010021009A/ko not_active Ceased
- 2000-06-26 CN CN00118760A patent/CN1287382A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461405C (zh) * | 2004-12-28 | 2009-02-11 | 日产自动车株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1287382A (zh) | 2001-03-14 |
| DE10030144A1 (de) | 2002-05-16 |
| KR20010021009A (ko) | 2001-03-15 |
| FR2795556A1 (fr) | 2000-12-29 |
| TW490836B (en) | 2002-06-11 |
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