JP2001094228A - 半導体装置の実装構造 - Google Patents
半導体装置の実装構造Info
- Publication number
- JP2001094228A JP2001094228A JP26939199A JP26939199A JP2001094228A JP 2001094228 A JP2001094228 A JP 2001094228A JP 26939199 A JP26939199 A JP 26939199A JP 26939199 A JP26939199 A JP 26939199A JP 2001094228 A JP2001094228 A JP 2001094228A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- connection layer
- intermediate connection
- electrode portion
- mounting structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H10W90/724—
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Combinations Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】熱膨張率の違いにより応力が加わってもクラッ
クを発生させることなく、高信頼性の実装構造を有する
半導体装置を提供する。 【解決手段】ＩＣチップ１２のパッド側に形成された外
部接続用の複数の突起電極（はんだバンプ）１３は、フ
レキシブルな中間接続層１４上の導電パターン１４１の
所定箇所と接続されている。中間接続層１４は、少なく
とも接続されたＩＣチップ１２の横方向に延在してい
る。この中間接続層１４の横方向に延在した主表面に対
する裏面側において端子電極部１４２が設けられてい
る。この端子電極部１４２は導電パターン１４１とビア
等を介して接続されている。すなわち、ＩＣチップ１２
の突起電極（はんだバンプ）１３は、回路基板１１の所
定箇所との接続にこの端子電極部１４２を利用する構成
となっている。
クを発生させることなく、高信頼性の実装構造を有する
半導体装置を提供する。 【解決手段】ＩＣチップ１２のパッド側に形成された外
部接続用の複数の突起電極（はんだバンプ）１３は、フ
レキシブルな中間接続層１４上の導電パターン１４１の
所定箇所と接続されている。中間接続層１４は、少なく
とも接続されたＩＣチップ１２の横方向に延在してい
る。この中間接続層１４の横方向に延在した主表面に対
する裏面側において端子電極部１４２が設けられてい
る。この端子電極部１４２は導電パターン１４１とビア
等を介して接続されている。すなわち、ＩＣチップ１２
の突起電極（はんだバンプ）１３は、回路基板１１の所
定箇所との接続にこの端子電極部１４２を利用する構成
となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の実装
形態に係り、特にＢＧＡ（Ball Grid Array）やＣＳＰ
（Chip Size Package またはChip Scale Package）の構
造を有する半導体装置の実装構造に関する。
形態に係り、特にＢＧＡ（Ball Grid Array）やＣＳＰ
（Chip Size Package またはChip Scale Package）の構
造を有する半導体装置の実装構造に関する。
【０００２】
【従来の技術】半導体装置の実装は、リードフレームを
利用した製品の実装の他、はんだバンプ等の外部接続端
子を利用して回路基板に接続する製品も多用されてい
る。その中でも、ＣＳＰ（Chip Size Package またはCh
ip Scale Package）は、半導体ベアチップ表面のパッド
に外部接続端子を直接形成し、基板に実装する構造を有
する。従ってＣＳＰは、実装面積が最小限に抑えられ、
実装面の限られた製品、あるいは携帯機器等、小型化が
要求される製品に使用される。
利用した製品の実装の他、はんだバンプ等の外部接続端
子を利用して回路基板に接続する製品も多用されてい
る。その中でも、ＣＳＰ（Chip Size Package またはCh
ip Scale Package）は、半導体ベアチップ表面のパッド
に外部接続端子を直接形成し、基板に実装する構造を有
する。従ってＣＳＰは、実装面積が最小限に抑えられ、
実装面の限られた製品、あるいは携帯機器等、小型化が
要求される製品に使用される。
【０００３】図３は、ＣＳＰに適用される従来の実装形
態を示す断面図である。実装基板３１にＣＳＰ構成のＩ
Ｃチップ３２が実装されている。すなわち、ＩＣチップ
３２の複数の外部端子（はんだバンプ）３３は、実装基
板３１上の導電パターン３１１の所定箇所とクリームは
んだ印刷等の技術を用いて接続される。パッド３４に接
続されている外部端子３３以外の領域は保護膜３５で覆
われている。実装基板３１上における導電パターン３１
１の所定箇所以外の領域には絶縁膜（保護膜）３１２で
覆われている。
態を示す断面図である。実装基板３１にＣＳＰ構成のＩ
Ｃチップ３２が実装されている。すなわち、ＩＣチップ
３２の複数の外部端子（はんだバンプ）３３は、実装基
板３１上の導電パターン３１１の所定箇所とクリームは
んだ印刷等の技術を用いて接続される。パッド３４に接
続されている外部端子３３以外の領域は保護膜３５で覆
われている。実装基板３１上における導電パターン３１
１の所定箇所以外の領域には絶縁膜（保護膜）３１２で
覆われている。
【０００４】上記のようにＣＳＰ構成のＩＣチップ３２
を実装基板３１に搭載する場合、ＩＣチップ３２を構成
するシリコンと、実装基板３１を構成するエポキシ樹脂
等の熱膨張率は異なる。矢印Ｆ１，Ｆ２は、それぞれ実
装基板３１とＩＣチップ３２の熱膨張による応力の大き
さの相違を矢印の長さで簡略的に表している。
を実装基板３１に搭載する場合、ＩＣチップ３２を構成
するシリコンと、実装基板３１を構成するエポキシ樹脂
等の熱膨張率は異なる。矢印Ｆ１，Ｆ２は、それぞれ実
装基板３１とＩＣチップ３２の熱膨張による応力の大き
さの相違を矢印の長さで簡略的に表している。
【０００５】
【発明が解決しようとする課題】外部端子（はんだバン
プ）３３の接続部は、上述のような応力の影響によっ
て、クラックＣＲＫを起こす恐れがある。クラックＣＲ
Ｋが発生すると、電気抵抗は増加し、最悪、オープンに
なるなどの不具合を招くという問題がある。
プ）３３の接続部は、上述のような応力の影響によっ
て、クラックＣＲＫを起こす恐れがある。クラックＣＲ
Ｋが発生すると、電気抵抗は増加し、最悪、オープンに
なるなどの不具合を招くという問題がある。
【０００６】本発明は上記のような事情を考慮してなさ
れたもので、その課題は、熱膨張率の違いにより応力が
加わってもクラックを発生させることなく、高信頼性の
実装構造を有する半導体装置を提供することにある。
れたもので、その課題は、熱膨張率の違いにより応力が
加わってもクラックを発生させることなく、高信頼性の
実装構造を有する半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の実
装構造は、半導体チップの突起電極部と、回路基板の電
極パターン部とが電気的に接続される実装構造に関し、
主表面において前記半導体チップの突起電極部が接続さ
れる導電パターンが形成され、少なくとも前記半導体チ
ップの横方向に延在するフレキシブルな中間接続層と、
前記中間接続層の横方向に延在した主表面に対する裏面
側において形成された前記回路基板に接続される端子電
極部とを具備したことを特徴とする。
装構造は、半導体チップの突起電極部と、回路基板の電
極パターン部とが電気的に接続される実装構造に関し、
主表面において前記半導体チップの突起電極部が接続さ
れる導電パターンが形成され、少なくとも前記半導体チ
ップの横方向に延在するフレキシブルな中間接続層と、
前記中間接続層の横方向に延在した主表面に対する裏面
側において形成された前記回路基板に接続される端子電
極部とを具備したことを特徴とする。
【０００８】本発明によれば、上記フレキシブルな中間
接続層は実装において横方向に延在する。好ましくは、
主表面の半導体チップにおける突起電極部の接続領域
と、回路基板への端子電極部の接続領域は表裏で重なる
ことなく互いに離間する。中間接続層は、回路基板や半
導体チップの応力に追従して変形する緩衝材となる。
接続層は実装において横方向に延在する。好ましくは、
主表面の半導体チップにおける突起電極部の接続領域
と、回路基板への端子電極部の接続領域は表裏で重なる
ことなく互いに離間する。中間接続層は、回路基板や半
導体チップの応力に追従して変形する緩衝材となる。
【０００９】
【発明の実施の形態】図１は、本発明の実施形態に係る
ＣＳＰ（Chip Size Package またはChip Scale Packag
e）に適用される半導体装置の実装構造を示す断面図で
ある。この発明では、回路基板１１にＣＳＰ構成のＩＣ
チップ１２を実装するにあたって、フレキシブルな中間
接続層１４を利用する。
ＣＳＰ（Chip Size Package またはChip Scale Packag
e）に適用される半導体装置の実装構造を示す断面図で
ある。この発明では、回路基板１１にＣＳＰ構成のＩＣ
チップ１２を実装するにあたって、フレキシブルな中間
接続層１４を利用する。
【００１０】ＩＣチップ１２のパッド側に形成された外
部接続用の複数の突起電極（はんだバンプ）１３は、中
間接続層１４上の導電パターン１４１の所定箇所と接続
されている。
部接続用の複数の突起電極（はんだバンプ）１３は、中
間接続層１４上の導電パターン１４１の所定箇所と接続
されている。
【００１１】中間接続層１４は、例えばポリイミドテー
プの主表面上に導電パターン１４１が形成されている。
中間接続層１４上は、導電パターン１４１の接続ポイン
ト以外は絶縁膜１４３で覆われている。中間接続層１４
は、少なくとも接続されたＩＣチップ１２の横方向に延
在している。
プの主表面上に導電パターン１４１が形成されている。
中間接続層１４上は、導電パターン１４１の接続ポイン
ト以外は絶縁膜１４３で覆われている。中間接続層１４
は、少なくとも接続されたＩＣチップ１２の横方向に延
在している。
【００１２】この中間接続層１４の横方向に延在した主
表面に対する裏面側において端子電極部１４２が設けら
れている。この端子電極部１４２は導電パターン１４１
とビア等を介して接続されている。すなわち、ＩＣチッ
プ１２の突起電極（はんだバンプ）１３は、回路基板１
１の所定箇所１１１との接続にこの端子電極部１４２を
利用する構成となっている。所定箇所１１１は導電パタ
ーンの接続ポイントであり、所定箇所１１１以外の領域
は絶縁膜（保護膜）１１２に覆われている。
表面に対する裏面側において端子電極部１４２が設けら
れている。この端子電極部１４２は導電パターン１４１
とビア等を介して接続されている。すなわち、ＩＣチッ
プ１２の突起電極（はんだバンプ）１３は、回路基板１
１の所定箇所１１１との接続にこの端子電極部１４２を
利用する構成となっている。所定箇所１１１は導電パタ
ーンの接続ポイントであり、所定箇所１１１以外の領域
は絶縁膜（保護膜）１１２に覆われている。
【００１３】上記構成によれば、ＣＳＰ構成のＩＣチッ
プ１２と実装基板１１の熱膨張率が互いに異なっていて
も、熱サイクルによる互いの伸縮は直接影響し合うこと
はない。すなわち、上記フレキシブルな中間接続層１４
は、実装において横方向に延在し、主表面の表裏で重な
ることなく互いに離間している。これにより、中間接続
層１４は、回路基板１１やＩＣチップ１２の応力に追従
して変形する緩衝材となる。従って、回路基板１１、Ｉ
Ｃチップ１２の各接続領域Ａ１，Ａ２における接続部の
クラック発生を抑制することができる。
プ１２と実装基板１１の熱膨張率が互いに異なっていて
も、熱サイクルによる互いの伸縮は直接影響し合うこと
はない。すなわち、上記フレキシブルな中間接続層１４
は、実装において横方向に延在し、主表面の表裏で重な
ることなく互いに離間している。これにより、中間接続
層１４は、回路基板１１やＩＣチップ１２の応力に追従
して変形する緩衝材となる。従って、回路基板１１、Ｉ
Ｃチップ１２の各接続領域Ａ１，Ａ２における接続部の
クラック発生を抑制することができる。
【００１４】図２は、本発明を適用したＣＳＰに適用さ
れる半導体装置の実装構造を含む応用例を示す概観図で
ある。図１と同様の箇所には同一の符号を付す。ＣＳＰ
構成のＩＣチップ１２は、フレキシブルな中間接続層１
４を介して回路基板１１に実装される。このため、回路
基板１１にＩＣチップ１２に対応しない実装エリアＳＡ
が与えられたとしても実装が可能になる場合もある。
れる半導体装置の実装構造を含む応用例を示す概観図で
ある。図１と同様の箇所には同一の符号を付す。ＣＳＰ
構成のＩＣチップ１２は、フレキシブルな中間接続層１
４を介して回路基板１１に実装される。このため、回路
基板１１にＩＣチップ１２に対応しない実装エリアＳＡ
が与えられたとしても実装が可能になる場合もある。
【００１５】すなわち、実装エリアＳＡは、中間接続層
１４の導電パターン設計と端子電極部１４２の設計が許
容できる範囲で変形が可能である。ＩＣチップ１２は、
他のＩＣ領域１５の上に中間接続層１４を介して乗せる
ことができる。これにより、実装のレイアウトの自由度
が増す。
１４の導電パターン設計と端子電極部１４２の設計が許
容できる範囲で変形が可能である。ＩＣチップ１２は、
他のＩＣ領域１５の上に中間接続層１４を介して乗せる
ことができる。これにより、実装のレイアウトの自由度
が増す。
【００１６】また、図示しないが、上記ＣＳＰ構成のＩ
Ｃチップ１２の代りに、ＣＳＰよりも実装面積が大きく
なるＢＧＡ（Ball Grid Array）の実装に本発明を適用
してもよい。回路基板への実装エリアがＢＧＡ実装面よ
り小さくても実装を可能とすることもある。もちろん、
熱サイクルにおけるクラック防止に寄与する。
Ｃチップ１２の代りに、ＣＳＰよりも実装面積が大きく
なるＢＧＡ（Ball Grid Array）の実装に本発明を適用
してもよい。回路基板への実装エリアがＢＧＡ実装面よ
り小さくても実装を可能とすることもある。もちろん、
熱サイクルにおけるクラック防止に寄与する。
【００１７】以上説明したように、中間接続層１４は、
ポリイミドなどのテープを用いるので、柔らかく、相手
側の形状に追従する。よって、回路基板１１への接続領
域Ａ１と、ＩＣチップ１２における接続領域Ａ２で構成
される各接続部への応力は極めて小さくなる。
ポリイミドなどのテープを用いるので、柔らかく、相手
側の形状に追従する。よって、回路基板１１への接続領
域Ａ１と、ＩＣチップ１２における接続領域Ａ２で構成
される各接続部への応力は極めて小さくなる。
【００１８】特に、回路基板１１では加熱、冷却時に発
生する伸縮は著しいが、これがＩＣチップ１２に直接影
響しない。これにより、ＣＳＰのようなＩＣチップ１２
に直接突起電極１３を形成するような構成への接続部の
クラック発生を抑制することができる。
生する伸縮は著しいが、これがＩＣチップ１２に直接影
響しない。これにより、ＣＳＰのようなＩＣチップ１２
に直接突起電極１３を形成するような構成への接続部の
クラック発生を抑制することができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、Ｉ
Ｃチップの突起電極と回路基板とがフレキシブルな中間
接続層を介して離間しつつ実装される。これにより、Ｉ
Ｃチップと回路基板の熱膨張率の違いによる応力の影響
は中間接続層に吸収される。また、ＩＣチップの突起電
極パターンに必ずしも従わなくてもよいので、実装エリ
アに自由度が与えられる。この結果、各々実装に関係す
る接続部にクラックを発生させることなく、また、レイ
アウトの自由度が得られる高信頼性の実装構造を有する
半導体装置の実装構造を提供することができる。
Ｃチップの突起電極と回路基板とがフレキシブルな中間
接続層を介して離間しつつ実装される。これにより、Ｉ
Ｃチップと回路基板の熱膨張率の違いによる応力の影響
は中間接続層に吸収される。また、ＩＣチップの突起電
極パターンに必ずしも従わなくてもよいので、実装エリ
アに自由度が与えられる。この結果、各々実装に関係す
る接続部にクラックを発生させることなく、また、レイ
アウトの自由度が得られる高信頼性の実装構造を有する
半導体装置の実装構造を提供することができる。
【図１】本発明の実施形態に係るＣＳＰに適用される半
導体装置の実装構造を示す断面図である。
導体装置の実装構造を示す断面図である。
【図２】本発明を適用したＣＳＰに適用される半導体装
置の実装構造を含む応用例を示す概観図である。
置の実装構造を含む応用例を示す概観図である。
【図３】ＣＳＰに適用される従来の実装形態を示す断面
図である。
図である。
１１…回路基板 １２…ＣＳＰを構成するＩＣチップ １３…突起電極（はんだバンプ） １４…中間接続層 １４１…導電パターン １４２…端子電極部 １４３，１１２…絶縁膜（保護膜） １５…他のＩＣ領域 １１１…導電パターンの所定箇所
Claims (2)
- 【請求項１】 半導体チップの突起電極部と、回路基板
の電極パターン部とが電気的に接続される実装構造に関
し、 主表面において前記半導体チップの突起電極部が接続さ
れる導電パターンが形成され、少なくとも前記半導体チ
ップの横方向に延在するフレキシブルな中間接続層と、 前記中間接続層の横方向に延在した主表面に対する裏面
側において形成された前記回路基板に接続される端子電
極部と、を具備したことを特徴とする半導体装置の実装
構造。 - 【請求項２】 前記中間接続層における前記半導体チッ
プの突起電極部の接続領域と前記端子電極部の回路基板
への接続領域は表裏で重なることなく互いに離間してい
ることを特徴とする請求項１記載の半導体装置の実装構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26939199A JP2001094228A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26939199A JP2001094228A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001094228A true JP2001094228A (ja) | 2001-04-06 |
Family
ID=17471764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26939199A Withdrawn JP2001094228A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001094228A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002034019A1 (en) * | 2000-10-20 | 2002-04-25 | Silverbrook Research Pty. Ltd. | Method of manufacturing an integrated circuit carrier |
| WO2002034020A1 (en) * | 2000-10-20 | 2002-04-25 | Silverbrook Research Pty. Ltd. | An integrated circuit carrier |
| WO2002035896A1 (en) * | 2000-10-20 | 2002-05-02 | Silverbrook Research Pty. Ltd. | Integrated circuit carrier with recesses |
| US6507099B1 (en) | 2000-10-20 | 2003-01-14 | Silverbrook Research Pty Ltd | Multi-chip integrated circuit carrier |
| AU2004203181B2 (en) * | 2000-10-20 | 2005-07-21 | Silverbrook Research Pty Ltd | An integrated circuit assembly |
| AU2005200943B2 (en) * | 2000-10-20 | 2005-09-01 | Silverbrook Research Pty Ltd | Integrated Circuit and Carrier Assembly |
-
1999
- 1999-09-22 JP JP26939199A patent/JP2001094228A/ja not_active Withdrawn
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002034019A1 (en) * | 2000-10-20 | 2002-04-25 | Silverbrook Research Pty. Ltd. | Method of manufacturing an integrated circuit carrier |
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| AU2002210256B2 (en) * | 2000-10-20 | 2004-04-22 | Silverbrook Research Pty Ltd | An integrated circuit carrier |
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| US7187086B2 (en) | 2000-10-20 | 2007-03-06 | Silverbrook Research Pty Ltd | Integrated circuit arrangement |
| US7221043B1 (en) | 2000-10-20 | 2007-05-22 | Silverbrook Research Pty Ltd | Integrated circuit carrier with recesses |
| US7247941B2 (en) | 2000-10-20 | 2007-07-24 | Silverbrook Research Pty Ltd | Printed circuit board assembly with strain-alleviating structures |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |