JP2001092544A - 定電圧回路 - Google Patents

Abstract

(57)【要約】 【課題】基準電圧を発生する基準電圧発生回路と、電圧
降下用のトランジスタを制御するためのコンパレータに
対し電源電圧として外部電源電圧に依存しない一定の電
圧を供給することを最も主要な特徴とする。 【解決手段】端子１１、１２と、ソース、ドレイン間の
電流通路の一端が端子１１に接続され、ゲートが端子１
２に接続され、制限された電圧ＶＬＩＭを発生するデプ
レッション型のトランジスタ１３と、電圧ＶＬＩＭによ
って動作し、基準電圧ＶＲＥＦを発生する基準電圧発生
回路１４と、ソース、ドレイン間の電流通路の一端が端
子１１に接続されたトランジスタ１７と、トランジスタ
１７の電流通路の他端と端子１１との間に生じる電圧を
分割して分割電圧を発生する電圧分割回路２０と、電圧
ＶＬＩＭによって動作し、基準電圧ＶＲＥＦと分割電圧
ＶＫＥＮとを比較するコンパレータ２１とを具備したこ
とを特徴とする

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路に
内蔵される定電圧回路に係り、特に外部より供給される
電源電圧よりも低い一定電圧を発生する定電圧回路に関
する。

【０００２】

【従来の技術】従来、電池電源など、電圧が変動する電
源を使用する大規模半導体集積回路（以下、ＬＳＩと称
する）には、（１）ＬＳＩに供給される電源電圧が定格
で規定された動作電源電圧範囲を超えないようにする、
（２）ＬＳＩ内部の電源電圧の値を低く押さえて消費電
流を低減させる、（３）ＬＳＩ外部回路とのインターフ
ェースを取るために電源電圧を合わせ込む、などの目的
から、外部より供給される電源電圧を、ＬＳＩに内蔵さ
れた定電圧回路で一定電圧に降圧して、ＬＳＩ内部回路
の電源として供給するシステムがある。このようなシス
テムでは、定電圧化に際して厳しい精度が要求されるこ
とが多い。

【０００３】ここで、従来の定電圧回路の一例を図８に
示す。この定電圧回路には端子１１、１２が設けられて
いる。一方の端子１１には電池の高電位側電圧ＶＢＡＴ
が供給され、他方の端子１２には基準電位側の接地電圧
ＧＮＤが供給される。基準電圧発生回路１４は、上記電
圧ＶＢＡＴで動作し、この電圧ＶＢＡＴからそれよりも
値が低い基準電圧ＶＲＥＦを発生する。

【０００４】また、上記端子１１とＬＳＩ内部回路１５
の電源ノード１６との間には、端子１１の電圧を降圧し
てＬＳＩ内部回路１５に供給する電圧降圧用のＰチャネ
ルＭＯＳトランジスタ１７のソース、ドレイン間が挿入
されている。上記電源ノード１６に得られる電圧ＶＤＤ
は、一対の抵抗１８、１９からなる電圧分割回路２０に
よって所定の比率で分割される。

【０００５】コンパレータ２１は、上記電圧ＶＢＡＴで
動作し、基準電圧発生回路１４で発生された基準電圧Ｖ
ＲＥＦと、電圧分割回路２０で発生された分割電圧ＶＫ
ＥＮとを比較する。そして、このコンパレータ２１から
の出力は上記トランジスタ１７のゲートに供給される。

【０００６】ここで、図８の定電圧回路の動作を簡単に
説明する。端子１１に電池の電圧ＶＢＡＴが供給される
と、基準電圧発生回路１４は、上記電圧ＶＢＡＴの値に
依存しない一定の基準電圧ＶＲＥＦを発生する。なお、
電圧分割回路２０における一対の抵抗１８、１９は、Ｌ
ＳＩ内部回路１５の電源ノード１６における電圧ＶＤＤ
が所望の値になったときに、分割電圧ＶＫＥＮと基準電
圧ＶＲＥＦとが実質的に等しくなるように抵抗比が設定
されている。従って、ＶＤＤが所望の値よりも低い時は
ＶＫＥＮ＜ＶＲＥＦとなり、このときのコンパレータ２
１の出力によってトランジスタ１７がオンするように制
御される。すると、電源ノード１６の電圧ＶＤＤはＶＢ
ＡＴに近付くように上昇を始める。逆に、ＶＤＤが所望
の値よりも高い時はＶＫＥＮ＞ＶＲＥＦとなり、このと
きのコンパレータ２１の出力によってトランジスタ１７
はオフするように制御される。このとき、電源ノード１
６の電圧ＶＤＤは、ＬＳＩ内部回路１５の消費電流によ
って順次低下していく。ここで、電圧ＶＢＡＴの値が変
動しても基準電圧ＶＲＥＦの値は変動しないので、電源
ノード１６における電圧ＶＤＤは予め設定された所望の
値と一致するように制御される。

【０００７】

【発明が解決しようとする課題】ところで、図８に示し
た従来の定電圧回路では、電圧ＶＢＡＴの値がＬＳＩの
定格値を超える仕様の場合、トランジスタ１７や基準電
圧発生回路１４及びコンパレータ２１を構成するトラン
ジスタは、十分な耐圧を持たせるために、高耐圧プロセ
スなどの特殊なプロセスを用いて形成する必要がある。
この場合、次のような種々の問題が生じる。

【０００８】（１）設計ルールが標準耐圧のトランジス
タと異なるために、標準耐圧の設計ルールで設計された
実績のある既存回路ブロックが使用できず、専用に再設
計が必要となる。

【０００９】（２）高耐圧プロセスは耐圧を保持するた
めに、標準耐圧の設計ルールよりもトランジスタサイズ
が大きくなり、パターン面積が増大し、ＬＳＩの製造コ
ストが高くなる。

【００１０】（３）高耐圧プロセスは耐圧を高めるため
に、トランジスタのドレイン領域を通常の拡散領域の他
にそれよりも不純物濃度が薄い拡散領域を持つＬＤＤ
（Lightly Doped Drain）構造にする必要がある。従っ
て、一般的な標準耐圧プロセスよりもチャネル長変調効
果やしきい値のばらつきなどのプロセスばらつきが大き
く、基準電圧発生回路１４の電源電圧依存性や絶対精度
が悪くなり、ＬＳＩ内部回路１６に供給される降圧され
た電圧ＶＤＤの精度も悪くなる。

【００１１】一方、高耐圧プロセスなどの追加プロセス
を用いない場合には、定電圧回路をＬＳＩ内部回路１５
と一体的に集積化せずに、外付け回路としてＬＳＩの外
部に設けるなど、ＬＳＩ外部で電源電圧を押さえるシス
テム対策が不可欠となり、コストの高騰やセット上の基
板スペース確保が難しいなどの不具合が生じる。

【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、上記したような種々の
問題点を解消して、高精度、低コストの定電圧回路を提
供することである。

【００１３】

【課題を解決するための手段】この発明の定電圧回路
は、ソース、ドレイン間の電流通路の一端が上記第１の
端子に接続され、ゲートが上記第２の端子に接続された
デプレッション型の第１のトランジスタと、上記第１の
トランジスタの電流通路の他端と上記第２の端子との間
に生じる電圧によって動作し、基準電圧を発生する基準
電圧発生回路と、ソース、ドレイン間の電流通路の一端
が上記第１の端子に接続された第２のトランジスタと、
上記第２のトランジスタの電流通路の他端と上記第２の
端子との間に生じる電圧を分割して分割電圧を発生する
電圧分割回路と、上記第１のトランジスタの電流通路の
他端と上記第２の端子との間に生じる電圧によって動作
し、上記基準電圧発生回路で発生される基準電圧と上記
電圧分割回路で発生される分割電圧とを比較し、その出
力で上記第２のトランジスタのゲートを制御するコンパ
レータとを具備したことを特徴とする。

【００１４】この発明の定電圧回路は、第１及び第２の
端子と、ソース、ドレイン間の電流通路の一端が上記第
１の端子に接続されたデプレッション型の第１のトラン
ジスタと、ソース、ドレイン間の電流通路の一端が上記
第１の端子に接続され、電流通路の他端が上記第１のト
ランジスタのゲートに接続され、ゲートが上記第２の端
子に接続されたデプレッション型の第２のトランジスタ
と、上記第１のトランジスタのゲートと上記第２のトラ
ンジスタの電流通路の他端との接続ノードと上記第２の
端子との間に接続された定電流素子と、上記第１のトラ
ンジスタの電流通路の他端と上記第２の端子との間に生
じる電圧によって動作し、基準電圧を発生する基準電圧
発生回路と、ソース、ドレイン間の電流通路の一端が上
記第１の端子に接続された第３のトランジスタと、上記
第３のトランジスタの電流通路の他端と上記第２の端子
との間に生じる電圧を分割して分割電圧を発生する電圧
分割回路と、上記第１のトランジスタの電流通路の他端
と上記第２の端子との間に生じる電圧によって動作し、
上記基準電圧発生回路で発生される基準電圧と上記電圧
分割回路で発生される分割電圧とを比較し、その出力で
上記第３のトランジスタのゲートを制御するコンパレー
タとを具備したことを特徴とする。

【００１５】

【発明の実施の形態】以下図面を参照してこの発明を実
施の形態により説明する。

【００１６】図１はこの発明に係る定電圧回路の第１の
実施の形態による回路図である。この定電圧回路には端
子１１、１２が設けられている。一方の端子１１には電
池の高電位側電圧ＶＢＡＴが供給され、他方の端子１２
には基準電位側の接地電圧ＧＮＤが供給される。上記端
子１１にはＮチャネルでデプレッション型のＭＯＳトラ
ンジスタ１３のソース、ドレイン間の電流通路の一端が
接続されている。このトランジスタ１３のゲートは上記
端子１２に接続されている。

【００１７】基準電圧発生回路１４は、上記トランジス
タ１３のソース、ドレイン間の電流通路の他端に得られ
る電圧ＶＬＩＭで動作し、この電圧ＶＬＩＭからそれよ
りも値が低い一定の基準電圧ＶＲＥＦを発生する。

【００１８】また、上記端子１１とＬＳＩ内部回路１５
の電源ノード１６との間には、端子１１の電圧を降圧し
てＬＳＩ内部回路１５に供給する電圧降圧用のＰチャネ
ルでエンハンスメント型のＭＯＳトランジスタ１７のソ
ース、ドレイン間の電流通路が挿入されている。上記電
源ノード１６に得られる電圧ＶＤＤは、電源ノード１６
と端子１２との間に直列に接続された一対の抵抗１８、
１９からなる電圧分割回路２０によって、抵抗１８、１
９の抵抗比に応じた所定の比率で分割される。

【００１９】コンパレータ２１は、上記電圧ＶＬＩＭで
動作し、基準電圧発生回路１４で発生された基準電圧Ｖ
ＲＥＦと電圧分割回路２０で発生された分割電圧ＶＫＥ
Ｎとを比較する。そして、このコンパレータ２１からの
出力は上記トランジスタ１７のゲートに供給される。

【００２０】次に、上記のように構成された回路の動作
を説明する。なお、上記デプレッション型のＭＯＳトラ
ンジスタ１３は、しきい値Ｖｔｈが例えば−２Ｖ程度と
なるように、予めチャネル領域に対して所定の不純物イ
オンが所定のドーズ量で注入されているとする。

【００２１】外部から端子１１に電池の電圧ＶＢＡＴが
供給されると、デプレッション型のＭＯＳトランジスタ
１３がオンし、端子１１に接続されている側とは反対側
のソース、ドレイン間の電流通路の他端における電圧Ｖ
ＬＩＭが電圧ＶＢＡＴに近付くように上昇を始める。こ
こで、上記トランジスタ１３のゲートは接地電圧ＧＮＤ
（０Ｖ）の端子１２に接続されているので、電圧ＶＬＩ
Ｍがゲートの電圧（ＧＮＤ）に対し、しきい値の絶対値
分だけ高くなると、このトランジスタ１３がオフする。
すなわち、電圧ＶＬＩＭが２Ｖ程度を超えるとトランジ
スタ１３がオフし、電圧ＶＬＩＭの上昇が停止するの
で、電圧ＶＢＡＴが２Ｖ以上に上昇しても電圧ＶＬＩＭ
は２Ｖ程度に制限される。この電圧ＶＬＩＭは基準電圧
発生回路１４及びコンパレータ２１に対して電源電圧と
して供給されており、電圧ＶＢＡＴが２Ｖ以上に上昇し
てもこれら基準電圧発生回路１４及びコンパレータ２１
には２Ｖ程度の電源電圧（ＶＬＩＭ）しか加わらない。
ここで、上記電圧ＶＢＡＴとＶＬＩＭとの関係を図２の
特性図に示す。

【００２２】基準電圧発生回路１４は、電圧ＶＢＡＴや
ＶＬＩＭに依存せず、それらよりも低い値の基準電圧Ｖ
ＲＥＦを上記電圧ＶＬＩＭから発生する。また、電圧分
割回路２０における一対の抵抗１８、１９は、ＬＳＩ内
部回路１５の電源ノード１６における電圧ＶＤＤが所望
の値になったときに、分割電圧ＶＫＥＮと基準電圧ＶＲ
ＥＦとが実質的に等しくなるように抵抗比が設定されて
いるとする。よって、ＶＤＤが所望の値よりも低い時は
ＶＫＥＮ＜ＶＲＥＦとなり、このとき、コンパレータ２
１の出力によって、トランジスタ１７はオンするように
制御される。すると、電源ノード１６の電圧ＶＤＤはＶ
ＢＡＴに近付くように上昇を始める。逆に、ＶＤＤが所
望の値よりも高い時はＶＫＥＮ＞ＶＲＥＦとなり、この
とき、コンパレータ２１の出力によって、トランジスタ
１７はオフするように制御される。このとき、電源ノー
ド１６の電圧ＶＤＤは、ＬＳＩ内部回路１５の消費電流
によって順次低下していく。ここで、電圧ＶＢＡＴの値
が変動しても基準電圧ＶＲＥＦの値は変動しないので、
電源ノード１６の電圧ＶＤＤは予め設定された所望の値
と一致するように制御される。

【００２３】図１に示した定電圧回路では、端子１１に
電圧ＶＢＡＴとしてＬＳＩの標準耐圧プロセスの定格を
超える高電圧が供給される場合であっても、トランジス
タ１３と１７のみに高電圧が印加されるだけであり、基
準電圧発生回路１４及びコンパレータ２１には標準耐圧
以下の電圧（２Ｖ程度）しか印加されないようにでき
る。また、基準電圧発生回路１４及びコンパレータ２１
に供給される電圧ＶＬＩＭは、電池電圧ＶＢＡＴが２Ｖ
以上であっても一定値となるので、基準電圧発生回路１
４及びコンパレータ２１の電源依存性が小さくなり、よ
り高精度に電圧ＶＤＤの出力制御を行うことができる。

【００２４】このように第１の実施の形態による定電圧
回路によれば、以下のような効果を得ることかできる。

【００２５】（１）電池電圧ＶＢＡＴがＬＳＩの定格を
超える仕様の場合であっても、基準電圧発生回路１４及
びコンパレータ２１の各回路ブロックに高耐圧トランジ
スタを用いる必要がない。従って、基準電圧発生回路１
４及びコンパレータ２１では標準設計ルールで設計され
た実績のある既存回路ブロックが使用でき、設計期間の
短縮や確度の向上が期待できる。

【００２６】（２）上記（１）で説明したように、基準
電圧発生回路１４及びコンパレータ２１は標準設計ルー
ルで設計され、高耐圧プロセスの設計ルールを使用しな
いので、パターン面積が増大せず、製造コストが安くな
る。

【００２７】（３）上記（１）で説明したように、基準
電圧発生回路１４及びコンパレータ２１は標準設計ルー
ルで設計できるので、トランジスタのしきい値ばらつき
などのプロセスばらつきが高耐圧プロセスに比較して小
さくなる。また、基準電圧発生回路１４に供給される電
源電圧が制限されるので、電圧依存性が小さく、ＬＳＩ
内部回路１５に供給される電源電圧ＶＤＤの精度が非常
に良くなる。このとき、消費電流など他の特性への影響
もほとんどない。

【００２８】（４）ＬＳＩ内部回路１５と一体的に集積
化することができ、外付け回路としてＬＳＩの外部に設
ける必要がないので、低コスト化やセット上の基板スペ
ースの縮小化が可能になる。

【００２９】なお、上記第１の実施の形態において、ト
ランジスタ１３のしきい値を２Ｖ程度に設定する場合に
ついて説明したが、これは必要に応じて任意の値に設定
することができる。

【００３０】次に、この発明の第２の実施の形態につい
て、図３を参照して説明する。

【００３１】図１に示した第１の実施の形態によるもの
では、Ｎチャネルでデプレッション型のＭＯＳトランジ
スタ１３のゲートを接地電圧ＧＮＤが供給される端子１
２に接続していたが、この第２の実施の形態による定電
圧回路では、トランジスタ１３のゲートを、定電流素子
である抵抗２２を介して端子１２に接続するようにして
いる。さらにこの第２の実施の形態による定電圧回路で
は、Ｎチャネルでデプレッション型のＭＯＳトランジス
タ２３が追加されている。この新たに追加されたトラン
ジスタ２３のソース、ドレイン間の電流通路は、端子１
１と前記トランジスタ１３のゲートとの間に挿入されて
おり、このトランジスタ２３のゲートは端子１２に接続
されている。なお、それ以外の構成は図１と同じなので
説明は省略する。

【００３２】ここで、新たに追加された抵抗２２の抵抗
値は新たに追加されたトランジスタ２３のオン抵抗の値
よりも十分に大きくなるように設定されていると共に、
追加されたトランジスタ２３は、前記トランジスタ１３
と同様に、しきい値Ｖｔｈが例えば−２Ｖ程度となるよ
うに予めチャネル領域に対して所定の不純物イオンが所
定のドーズ量で注入されているとする。

【００３３】このような構成において、端子１１に電池
の電圧ＶＢＡＴが供給されると、ゲートが接地電圧ＧＮ
Ｄの端子１２に接続されているトランジスタ２３がオン
し、トランジスタ１３のゲートにおける電圧がＶＢＡＴ
に近付くように上昇を始める。ここで、トランジスタ２
３のゲートは接地電圧ＧＮＤ（０Ｖ）の端子１２に接続
されているので、トランジスタ１３のゲート電圧が接地
電圧ＧＮＤに対してトランジスタ２３のしきい値の絶対
値分だけ高くなると、このトランジスタ２３がオフす
る。すなわち、トランジスタ１３のゲート電圧が２Ｖ程
度を超えるとトランジスタ２３がオフしてトランジスタ
１３のゲート電圧の上昇が停止し、このゲート電圧は２
Ｖ程度に制限される。

【００３４】一方、端子１１に電池の電圧ＶＢＡＴが供
給された後は、トランジスタ１３もオンし、電圧ＶＬＩ
Ｍが電圧ＶＢＡＴに近付くように上昇を始める。そし
て、電圧ＶＬＩＭの値がトランジスタ１３のゲート電圧
に対してそのしきい値の絶対値分だけ高くなると、この
トランジスタ１３がオフする。従って、電池の電圧ＶＢ
ＡＴが４Ｖ以上に上昇しても、電圧ＶＬＩＭの値はトラ
ンジスタ２３、１３の両しきい値の絶対値の和である４
Ｖ程度に制限される。この電圧ＶＬＩＭは基準電圧発生
回路１４及びコンパレータ２１に対して電源電圧として
供給されており、電圧ＶＢＡＴが４Ｖ以上に上昇しても
これら基準電圧発生回路１４及びコンパレータ２１には
４Ｖ程度の電源電圧（ＶＬＩＭ）しか加わらない。ここ
で、上記電圧ＶＢＡＴとＶＬＩＭとの関係を図４の特性
図に示す。

【００３５】この図３の実施の形態の回路では、トラン
ジスタ２３がオンする際に抵抗２２を介して電流が流れ
る。しかし、トランジスタ２３のオン抵抗に対して抵抗
２２の抵抗値が十分に高く設定されており、この抵抗２
２で消費される電流はＬＳＩ内部回路１５における消費
電流に対して非常に小さく、ＬＳＩ内部回路１５の消費
電流特性に対してほとんど影響を及ぼさない。

【００３６】この実施の形態の場合にも、上記第１の実
施の形態と同様の効果が得られる上に、電圧ＶＤＤが２
個のトランジスタ１３、２３のしきい値の絶対値の和の
電圧に制限されるので、基準電圧発生回路１４及びコン
パレータ２１に供給される電源電圧としての電圧ＶＬＩ
Ｍの値をより自由に設定することができるという効果も
得られる。

【００３７】なお、上記第２の実施の形態において、抵
抗２２とトランジスタ２３とからなる回路を１段の回路
とし、この回路をｎ段接続する構成とすることによっ
て、電圧ＶＬＩＭをトランジスタ１３、２３のしきい値
Ｖｔｈの（ｎ＋１）倍の値に制限することもできる。ま
た、各トランジスタのしきい値を異ならせることによ
り、電圧ＶＬＩＭの値を種々に設定することもできる。

【００３８】次に、この発明の第３の実施の形態につい
て、図５を参照して説明する。

【００３９】図３に示した第２の実施の形態では、トラ
ンジスタ１３のゲートと端子１２との間に定電流素子と
して抵抗２２を接続する場合を説明したが、この第３の
実施の形態では定電流素子として抵抗２２の代りに定電
流源２４を接続するようにしたものである。この定電流
源２４は、同じＬＳＩ内の他の回路、例えば基準電圧発
生回路１４などにおいて、ゲートに所定のバイアス電圧
が供給されていてソース、ドレイン間に所定の電流が流
れるようにされた定電流源用のトランジスタに対して、
ゲートが共通に接続された単一のトランジスタによって
構成されている。

【００４０】この実施の形態よれば、図３の実施の形態
と同様の効果が得られる上に、集積回路上で大きなパタ
ーン面積を占める前記抵抗２２に代えて単一のトランジ
スタによって構成されている定電流源２４を用いるよう
にしているので、より小さなパターン面積が実現できる
効果が得られる。

【００４１】すなわち、集積回路上の抵抗としては、半
導体基板に含まれる不純物とは反対導電型の不純物を基
板に拡散して形成される拡散抵抗が一般に使用される。
また、拡散抵抗に流れる電流を少くするためには、拡散
抵抗のパターン形状の長さ／幅で決定される抵抗値を大
きくする必要がある。しかし、拡散抵抗の幅は設計ルー
ルによって最小寸法が決められているために、大きな抵
抗値を実現するためにはパターン的に長い形状の抵抗素
子が必要になり、これによってパターン面積が増大す
る。ところが、第３の実施の形態によれば、ＬＳＩ上で
大きなパターン面積を占める抵抗の代わりに、パターン
面積の小さいトランジスタを用いるようにしてるので、
図３に示した実施の形態のものに比べて、より小さなパ
ターン面積が実現できる。

【００４２】図６は、上記第１ないし第３の各実施の形
態で使用される基準電圧発生回路１４の詳細な回路の一
例を示している。この回路は、前記電圧ＶＬＩＭが供給
されるノードにそれぞれのソースが接続されたＰチャネ
ルでエンハンスメント型のＭＯＳトランジスタ３１〜３
３と、接地電圧ＧＮＤが供給されるノードにそれぞれの
ソースが接続されたＮチャネルでエンハンスメント型の
ＭＯＳトランジスタ３４、３５と、上記トランジスタ３
１及び３４の両ドレイン相互間に接続された抵抗３６
と、上記トランジスタ３３のドレインと接地電圧ＧＮＤ
が供給されるノードとの間に接続された抵抗３７とから
構成されている。

【００４３】そして、上記トランジスタ３２のゲートと
ドレインとの間が短絡され、かつ上記トランジスタ３１
〜３３のゲートが共通に接続されており、これら３個の
トランジスタ３１〜３３はカレントミラー回路を構成
し、かつトランジスタ３１〜３３はそれぞれ定電流源と
して作用する。

【００４４】また、上記トランジスタ３４のゲートはト
ランジスタ３１のドレインに接続され、トランジスタ３
５のゲートはトランジスタ３４のドレインに接続されて
いる。そして、前記基準電圧ＶＲＥＦは、トランジスタ
３３のドレインと抵抗３７との接続ノードに得られる。

【００４５】この基準電圧発生回路では、トランジスタ
３４、３５を弱反転領域で動作させている。そして、両
トランジスタ３４、３５のゲート相互間であってトラン
ジスタ３１に流れる定電流の経路に抵抗３６を挿入する
ことにより、トランジスタ３４、３５のゲートバイアス
電圧を異ならせて、トランジスタ３３に一定電流を流
し、これによって抵抗３７に一定の電圧降下を生じさせ
て一定の基準電圧ＶＲＥＦを得るようにしている。

【００４６】図７は、上記第１ないし第３の各実施の形
態で使用されるコンパレータ２１の詳細な回路の一例を
示している。この回路は、前記電圧ＶＬＩＭが供給され
るノードにそれぞれの一端が接続された定電流源４１、
４２と、上記定電流源４１の他端にそれぞれのソースが
接続され、それぞれのゲートに前記電圧ＶＫＥＮ、ＶＲ
ＥＦがそれぞれ供給される差動対を構成する２個のＰチ
ャネルでエンハンスメント型のＭＯＳトランジスタ４
３、４４と、上記トランジスタ４３のドレインと接地電
圧ＧＮＤの供給ノードとの間にドレイン、ソース間が接
続されたＮチャネルでエンハンスメント型のＭＯＳトラ
ンジスタ４５と、上記トランジスタ４４のドレインと接
地電圧ＧＮＤの供給ノードにとの間にドレイン、ソース
間が接続されたＮチャネルでエンハンスメント型のＭＯ
Ｓトランジスタ４６と、上記定電流源４２の他端と接地
電圧ＧＮＤの供給ノードにとの間にドレイン、ソース間
が接続されたＮチャネルでエンハンスメント型のＭＯＳ
トランジスタ４７とから構成されている。

【００４７】そして、上記トランジスタ４６のゲートと
ドレインとの間が短絡され、トランジスタ４５、４６の
ゲートが共通接続されて、この両トランジスタ４５、４
６はカレントミラー回路を構成し、かつトランジスタ４
５、４６はそれぞれ能動負荷として作用する。また、ト
ランジスタ４３のドレインとトランジスタ４５のドレイ
ンとの接続ノードにトランジスタ４７のゲートが接続さ
れる。そして、上記定電流源４２とトランジスタ４７と
の接続ノードから前記トランジスタ１７のゲートに供給
するための信号電圧が得られる。

【００４８】このような構成のコンパレータにおいて、
差動対を構成する２個のＰチャネルでエンハンスメント
型のＭＯＳトランジスタ４３、４４のゲートに供給され
る電圧ＶＫＥＮ、ＶＲＥＦの大小関係に応じてトランジ
スタ４７のゲート電圧が変化し、このトランジスタ４７
の導通状態に応じて定電流源４２との接続ノードに発生
する電圧が変化する。

【００４９】

【発明の効果】以上説明したようにこの発明によれば、
従来の種々の問題点を解消して、高精度、低コストの定
電圧回路を提供することができる。

【図面の簡単な説明】

【図１】この発明に係る定電圧回路の第１の実施の形態
の回路図。

【図２】図１の実施の形態回路の特性図。

【図３】この発明に係る定電圧回路の第２の実施の形態
の回路図。

【図４】図３の実施の形態回路の特性図。

【図５】この発明に係る定電圧回路の第３の実施の形態
の回路図。

【図６】第１ないし第３の各実施の形態の回路で使用さ
れる基準電圧発生回路の詳細な回路図。

【図７】第１ないし第３の各実施の形態の回路で使用さ
れるコンパレータの詳細な回路図。

【図８】従来の定電圧回路の回路図。

【符号の説明】

１１、１２…端子、 １３…Ｎチャネルでデプレッション型のＭＯＳトランジ
スタ、 １４…基準電圧発生回路、 １５…ＬＳＩ内部回路、 １６…ＬＳＩ内部回路の電源ノード、 １７…電圧降圧用のＰチャネルでエンハンスメント型の
ＭＯＳトランジスタ、 １８、１９…抵抗、 ２０…電圧分割回路、 ２１…コンパレータ、 ２２…抵抗、 ２３…Ｎチャネルでデプレッション型のＭＯＳトランジ
スタ、 ２４…定電流源。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の端子と、 ソース、ドレイン間の電流通路の一端が上記第１の端子
   に接続され、ゲートが上記第２の端子に接続されたデプ
   レッション型の第１のトランジスタと、 上記第１のトランジスタの電流通路の他端と上記第２の
   端子との間に生じる電圧によって動作し、基準電圧を発
   生する基準電圧発生回路と、 ソース、ドレイン間の電流通路の一端が上記第１の端子
   に接続された第２のトランジスタと、 上記第２のトランジスタの電流通路の他端と上記第２の
   端子との間に生じる電圧を分割して分割電圧を発生する
   電圧分割回路と、 上記第１のトランジスタの電流通路の他端と上記第２の
   端子との間に生じる電圧によって動作し、上記基準電圧
   発生回路で発生される基準電圧と上記電圧分割回路で発
   生される分割電圧とを比較し、その出力で上記第２のト
   ランジスタのゲートを制御するコンパレータとを具備し
   たことを特徴とする定電圧回路。
2. 【請求項２】 第１及び第２の端子と、 ソース、ドレイン間の電流通路の一端が上記第１の端子
   に接続されたデプレッション型の第１のトランジスタ
   と、 ソース、ドレイン間の電流通路の一端が上記第１の端子
   に接続され、電流通路の他端が上記第１のトランジスタ
   のゲートに接続され、ゲートが上記第２の端子に接続さ
   れたデプレッション型の第２のトランジスタと、 上記第１のトランジスタのゲート及び上記第２のトラン
   ジスタの電流通路の他端の接続ノードと上記第２の端子
   との間に接続された定電流素子と、 上記第１のトランジスタの電流通路の他端と上記第２の
   端子との間に生じる電圧によって動作し、基準電圧を発
   生する基準電圧発生回路と、 ソース、ドレイン間の電流通路の一端が上記第１の端子
   に接続された第３のトランジスタと、 上記第３のトランジスタの電流通路の他端と上記第２の
   端子との間に生じる電圧を分割して分割電圧を発生する
   電圧分割回路と、 上記第１のトランジスタの電流通路の他端と上記第２の
   端子との間に生じる電圧によって動作し、上記基準電圧
   発生回路で発生される基準電圧と上記電圧分割回路で発
   生される分割電圧とを比較し、その出力で上記第３のト
   ランジスタのゲートを制御するコンパレータとを具備し
   たことを特徴とする定電圧回路。
3. 【請求項３】 前記定電流素子が抵抗である請求項２に
   記載の定電圧回路。
4. 【請求項４】 前記定電流素子が定電流源である請求項
   ２に記載の定電圧回路。