JP2001075504A - Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus - Google Patents
Electro-optical device, method of manufacturing electro-optical device, and electronic apparatusInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 239000010408 film Substances 0.000 claims abstract description 488
- 239000004065 semiconductor Substances 0.000 claims abstract description 115
- 239000000758 substrate Substances 0.000 claims abstract description 112
- 239000010410 layer Substances 0.000 claims abstract description 111
- 239000011229 interlayer Substances 0.000 claims abstract description 79
- 239000003990 capacitor Substances 0.000 claims abstract description 62
- 239000000463 material Substances 0.000 claims abstract description 34
- 239000010409 thin film Substances 0.000 claims description 78
- 238000003860 storage Methods 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 239000005368 silicate glass Substances 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052804 chromium Inorganic materials 0.000 claims description 8
- 230000003287 optical effect Effects 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052745 lead Inorganic materials 0.000 claims description 5
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 61
- 239000011159 matrix material Substances 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 5
- 230000002411 adverse Effects 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 description 23
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 230000006870 function Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000011651 chromium Substances 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000010365 information processing Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000003566 sealing material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910001092 metal group alloy Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000004988 Nematic liquid crystal Substances 0.000 description 2
- 239000004983 Polymer Dispersed Liquid Crystal Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 102000020897 Formins Human genes 0.000 description 1
- 108091022623 Formins Proteins 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 125000003698 tetramethyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 アクティブマトリクス駆動方式の液晶装置等
の電気光学装置において、反射光防止用の遮光膜による
半導体膜への悪影響を低減し、安定性、信頼性を向上す
る。
【解決手段】 液晶装置は、TFTアレイ基板(10)
上にTFT(30)、データ線(6a)、走査線(3
a)、容量線(3b)及び画素電極(9a)を備える。
TFT(30)の半導体膜(1a)の下側には、反射光
を遮光する第1遮光膜11aが配設され、走査線3aの
上方には第1層間絶縁膜を介して第1遮光膜11aと同
一材料からなる第2遮光膜(24)が配設されている。
これら2つの遮光膜により半導体層を挟持して、半導体
層(1a)に印加される応力を緩和する。
(57) Abstract: In an electro-optical device such as a liquid crystal device of an active matrix drive system, an adverse effect on a semiconductor film due to a light-shielding film for preventing reflected light is reduced, and stability and reliability are improved. A liquid crystal device includes a TFT array substrate (10).
The TFT (30), the data line (6a), and the scanning line (3
a), a capacitor line (3b) and a pixel electrode (9a).
Below the semiconductor film (1a) of the TFT (30), there is provided a first light-shielding film 11a for shielding reflected light, and above the scanning line 3a via a first interlayer insulating film. A second light shielding film (24) made of the same material as 11a is provided.
The semiconductor layer is sandwiched between these two light-shielding films to reduce the stress applied to the semiconductor layer (1a).
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明の技術分野は、アクテ
ィブマトリクス駆動方式の電気光学装置及びその製造方
法の技術分野に属し、特に半導体膜への反射光を遮光す
るための遮光膜を備えた電気光学装置及びその製造方法
に属する。また本発明の技術分野はこのような電気光学
装置を備えたライトバルブを有する電子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The technical field of the present invention belongs to the technical field of an electro-optical device of an active matrix drive system and a method of manufacturing the same, and in particular, an electric device having a light shielding film for shielding light reflected on a semiconductor film. It belongs to an optical device and its manufacturing method. Further, the technical field of the present invention relates to an electronic apparatus having a light valve provided with such an electro-optical device.
【0002】[0002]
【従来の技術】従来、TFT駆動によるアクティブマト
リクス駆動方式の電気光学装置においては、縦横に夫々
配列された多数の走査線及びデータ線並びにこれらの各
交点に対応して多数のTFTがTFTアレイ基板上に設
けられている。そして、TFTのゲート電極に走査線を
介して走査信号が供給されると、TFTはオン状態とさ
れ、半導体層のソース領域にデータ線を介して供給され
る画像信号が当該TFTのソース−ドレイン間を介して
画素電極に供給される。このような画像信号の供給は、
各TFTを介して画素電極毎に極めて短時間しか行われ
ない。このため、極短時間だけオン状態とされたTFT
を介して供給される画像信号の電圧を、このオン状態と
された時間よりも遥かに長時間に亘って保持するため
に、各画素電極には液晶容量と並列に蓄積容量が形成さ
れるのが一般的である。2. Description of the Related Art Conventionally, in an electro-optical device of an active matrix driving system by TFT driving, a large number of scanning lines and data lines arranged vertically and horizontally and a large number of TFTs corresponding to their intersections are provided on a TFT array substrate. It is provided above. When a scanning signal is supplied to the gate electrode of the TFT via a scanning line, the TFT is turned on, and an image signal supplied to the source region of the semiconductor layer via the data line is supplied to the source-drain of the TFT. It is supplied to the pixel electrode through the space. The supply of such an image signal
Only a very short time is carried out for each pixel electrode via each TFT. For this reason, a TFT that is turned on only for a very short time
In order to hold the voltage of the image signal supplied via the pixel electrode for a much longer time than the time when the pixel is turned on, a storage capacitor is formed in each pixel electrode in parallel with the liquid crystal capacitor. Is common.
【0003】ところで、例えば液晶パネルなどのライト
バルブを用いた投射型表示装置の場合、入射光の一部は
液晶パネルを透過した後反射光として再び液晶パネルに
戻ることが知られている。この反射光によって薄膜トラ
ンジスタの半導体膜に光電流が生起し、スイッチング素
子の特性に悪影響を及ぼすという問題がある。In the case of a projection type display device using a light valve such as a liquid crystal panel, for example, it is known that a part of incident light returns to the liquid crystal panel as reflected light after passing through the liquid crystal panel. The reflected light generates a photocurrent in the semiconductor film of the thin film transistor, which has a problem of adversely affecting the characteristics of the switching element.
【0004】このような反射光の半導体膜への影響を回
避する手法として、半導体膜と基板との間に遮光膜を設
けるものがある。遮光膜としては例えばTi、Cr、
W、Ta、Mo、またはPbのような不透明金属の単
体、合金、あるいはシリサイドなどが用いられる。As a method of avoiding the influence of the reflected light on the semiconductor film, there is a method of providing a light-shielding film between the semiconductor film and the substrate. For example, Ti, Cr,
A simple substance, an alloy, or a silicide of an opaque metal such as W, Ta, Mo, or Pb is used.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、発明者
の得た知見によれば、例えばWSi(タングステンシリ
サイド)等から遮光膜を構成した場合、このような遮光
膜に起因して薄膜トランジスタの半導体膜に応力が加わ
り、この応力により例えば薄膜トランジスタのオフ耐圧
等の各種特性が劣化し、電気光学装置の表示性能、信頼
性が低下するという問題がある。However, according to the knowledge obtained by the inventor, when the light shielding film is made of, for example, WSi (tungsten silicide) or the like, the semiconductor film of the thin film transistor is formed due to such a light shielding film. When a stress is applied, various characteristics such as an off-breakdown voltage of a thin film transistor are deteriorated by the stress, and there is a problem that display performance and reliability of the electro-optical device are reduced.
【0006】本発明は上述の問題点に鑑みなされたもの
であり、戻り光を遮蔽する遮光膜を備えるとともに、特
性の安定した薄膜トランジスタを備えた電気光学装置及
びその製造方法を提供することを課題とする。また本発
明は、信頼性が高く、高品位の画像表示が可能な電気光
学装置及びその製造方法を提供することを課題とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide an electro-optical device including a light-shielding film for blocking return light, a thin-film transistor having stable characteristics, and a method of manufacturing the same. And Another object of the present invention is to provide a highly reliable electro-optical device capable of displaying high-quality images and a method of manufacturing the same.
【0007】[0007]
【課題を解決するための手段】上記課題を解決するた
め、本発明の電気光学装置は、基板と、前記基板の上方
に配設された半導体膜と、この半導体膜のチャネル領域
上に配設されたゲート電極とを有するスイッチング素子
と、前記半導体膜の前記基板側に、前記半導体膜と対向
するように配設された第1遮光膜と、前記ゲート電極の
上方に配設され、少なくとも前記半導体膜の前記チャネ
ル領域と対向するように配設された第2遮光膜とを具備
し、前記第1遮光膜および前記第2遮光膜は、前記半導
体膜へ印加される応力を緩和するように配設されたもの
である。このような構成を採用することにより本発明の
電気光学装置においては半導体層にかかる応力を小さく
抑制、低減し、半導体素子の特性を安定させ、素子およ
び電気光学装置の信頼性を向上することができる。In order to solve the above-mentioned problems, an electro-optical device according to the present invention comprises a substrate, a semiconductor film disposed above the substrate, and a semiconductor film disposed on a channel region of the semiconductor film. A switching element having a gate electrode, a first light-shielding film disposed on the substrate side of the semiconductor film so as to face the semiconductor film, and a switching element disposed above the gate electrode; A second light-shielding film disposed so as to face the channel region of the semiconductor film, wherein the first light-shielding film and the second light-shielding film reduce stress applied to the semiconductor film. It is arranged. By adopting such a configuration, in the electro-optical device of the present invention, the stress applied to the semiconductor layer can be reduced and reduced, the characteristics of the semiconductor element can be stabilized, and the reliability of the element and the electro-optical device can be improved. it can.
【0008】本発明の電気光学装置は、基板と、前記基
板の上方に配設された半導体膜と、この半導体膜のチャ
ネル領域上に配設されたゲート電極とを有するスイッチ
ング素子と、前記半導体膜の下層側に、前記半導体膜と
対向するように配設された第1遮光膜と、前記ゲート電
極の上層に配設され、少なくとも前記半導体膜の前記チ
ャネル領域と対向するように配設された第2遮光膜と、
を具備し、前記第1遮光膜と前記第2遮光膜とは実質的
に同一の材料からなることを特徴とする。本発明では、
第1遮光膜と第2遮光膜とが実質的に同一の材料である
ので、第1遮光膜に起因して半導体膜に生じる応力と第
2遮光膜に起因して半導体膜に生じる応力とが相殺さ
れ、半導体膜に生じる応力が緩和される。これにより、
半導体素子の特性を安定させ、素子および電気光学装置
の信頼性を向上することができる。An electro-optical device according to the present invention is a switching element having a substrate, a semiconductor film provided above the substrate, and a gate electrode provided on a channel region of the semiconductor film; A first light-shielding film provided on a lower layer side of the film so as to face the semiconductor film; and a first light-shielding film provided on the gate electrode and provided so as to face at least the channel region of the semiconductor film. A second light shielding film,
Wherein the first light-shielding film and the second light-shielding film are made of substantially the same material. In the present invention,
Since the first light-shielding film and the second light-shielding film are substantially the same material, the stress generated in the semiconductor film due to the first light-shielding film and the stress generated in the semiconductor film due to the second light-shielding film are different. The offset cancels out the stress generated in the semiconductor film. This allows
The characteristics of the semiconductor element can be stabilized, and the reliability of the element and the electro-optical device can be improved.
【0009】本発明の電気光学装置は、基板と、前記基
板の上方に配設された半導体膜と、この半導体膜のチャ
ネル領域上に配設されたゲート電極とを有するスイッチ
ング素子と、前記半導体膜の下層側に、前記半導体膜と
対向するように配設された第1遮光膜と、前記ゲート電
極の上層に配設され、少なくとも前記半導体膜の前記チ
ャネル領域と対向するように配設された第2遮光膜と、
を具備し、前記第1遮光膜と前記第2遮光膜とは熱膨張
係数の同じ材料からなることを特徴とする。本発明で
は、第1遮光膜と第2遮光膜とが熱膨張係数の同じ材料
からなるので、第1遮光膜に起因して半導体膜に生じる
応力と第2遮光膜に起因して半導体膜に生じる応力とが
相殺され、半導体膜に生じる応力が緩和される。これに
より、半導体素子の特性を安定させ、素子および電気光
学装置の信頼性を向上することができる。An electro-optical device according to the present invention is a switching element having a substrate, a semiconductor film provided above the substrate, and a gate electrode provided on a channel region of the semiconductor film; A first light-shielding film provided on a lower layer side of the film so as to face the semiconductor film; and a first light-shielding film provided on the gate electrode and provided so as to face at least the channel region of the semiconductor film. A second light shielding film,
Wherein the first light-shielding film and the second light-shielding film are made of materials having the same thermal expansion coefficient. In the present invention, the first light-shielding film and the second light-shielding film are made of a material having the same coefficient of thermal expansion. The generated stress is offset, and the stress generated in the semiconductor film is reduced. Thereby, the characteristics of the semiconductor element can be stabilized, and the reliability of the element and the electro-optical device can be improved.
【0010】本発明の電気光学装置の態様では、前記第
1遮光膜または前記第2遮光膜は、ポリシリコンよりも
熱膨張係数の大きな材料からなる。また本発明の電気光
学装置の態様では、前記第1遮光膜または前記第2遮光
膜は、シリケートガラス膜、窒化シリコン膜、または酸
化シリコン膜よりも熱膨張係数の大きな材料からなる。In the electro-optical device according to the aspect of the invention, the first light-shielding film or the second light-shielding film is made of a material having a larger thermal expansion coefficient than polysilicon. In the electro-optical device according to the aspect of the invention, the first light-shielding film or the second light-shielding film is made of a material having a larger coefficient of thermal expansion than a silicate glass film, a silicon nitride film, or a silicon oxide film.
【0011】このような遮光膜の材料としては、Ti、
Cr、W、Ta、Mo、またはPbなどの金属単体、合
金、またはこれらのうちの少なくとも一つを含むシリサ
イドをあげることができる。As a material of such a light shielding film, Ti,
Metals such as Cr, W, Ta, Mo, and Pb, simple metals, alloys, and silicides containing at least one of them can be given.
【0012】本発明の電気光学装置においては、前記第
2の遮光膜は前記ゲート電極と電気的に接続させてもよ
いし、絶縁層を介するなどして電気的に独立に配設する
ようにしてもよい。In the electro-optical device according to the present invention, the second light-shielding film may be electrically connected to the gate electrode, or may be electrically independent via an insulating layer. You may.
【0013】すなわち第2遮光膜とゲート電極あるいは
走査線とを接続する態様では、第2遮光膜によりゲート
電極、あるいは走査線を低抵抗化することができる。ま
たゲート電極、あるいは走査線を冗長化することができ
る。第2の遮光膜は前記ゲート電極または走査線上に直
接成膜するようにしても良いし、前記ゲート電極と前記
第2遮光膜との間に介挿された第1層間絶縁膜を具備
し、この前記第1層間絶縁膜に配設されたスルーホール
を介して電気的に接続するようにしてもよい。That is, in the mode in which the second light-shielding film is connected to the gate electrode or the scanning line, the resistance of the gate electrode or the scanning line can be reduced by the second light-shielding film. Further, the gate electrode or the scanning line can be made redundant. The second light-shielding film may be formed directly on the gate electrode or the scanning line, or may include a first interlayer insulating film interposed between the gate electrode and the second light-shielding film, Electrical connection may be made through a through hole provided in the first interlayer insulating film.
【0014】また第2遮光膜と容量線とを電気的に独立
にする(接続しない)態様では、第2遮光膜を補助容量
電極のとして用いることができる。これにより単位画素
により大きな補助容量を付加することができ、表示品質
を向上することができる。In a mode in which the second light-shielding film and the capacitance line are electrically independent (not connected), the second light-shielding film can be used as an auxiliary capacitance electrode. As a result, a larger storage capacitor can be added to the unit pixel, and the display quality can be improved.
【0015】また本発明の電気光学装置の第2の遮光膜
は、対向基板などに形成されるブラックマスク又はブラ
ックマトリクスと称される遮光膜ではなく、基板(通常
はTFTアレイ基板)上に内蔵遮光膜(即ち、遮光膜か
らなる導電層)として設けられるものである。このよう
にアレイ基板の一部或いは全部を設ける構成は、製造プ
ロセスにおける基板と対向基板との位置ずれによって画
素開口率の低下を招かないなど極めて有利な点を有す
る。The second light-shielding film of the electro-optical device of the present invention is not a light-shielding film called a black mask or a black matrix formed on a counter substrate or the like, but is built on a substrate (usually a TFT array substrate). It is provided as a light-shielding film (that is, a conductive layer made of a light-shielding film). The configuration in which a part or the whole of the array substrate is provided has an extremely advantageous point that the pixel aperture ratio does not decrease due to the displacement between the substrate and the counter substrate in the manufacturing process.
【0016】このように構成すれば、薄膜トランジスタ
よりも基板に近い側、即ち薄膜トランジスタの下側に設
けた第1遮光膜により、基板側からの戻り光等が薄膜ト
ランジスタのチャネル領域やLDD(Lightly Doped Dr
ain)領域に入射する事態を未然に防ぐことができ、これ
に起因した光電流の発生により薄膜トランジスタの特性
が劣化することを防止できる。そして、この遮光膜によ
り画素開口領域の一部又は全部を規定することも可能と
なる。そして前述のように本発明の電気光学装置では、
第1の遮光膜と第2の遮光膜は、半導体層に及ぼされる
応力を緩和するように配設されている。これにより第1
遮光膜のみ採用した構成と比較して、例えば熱付加など
に伴って半導体層に印加される応力がより小さく緩和さ
れる。したがってオフ耐圧などの薄膜トランジスタの特
性が安定し、信頼性も向上することができる。According to this structure, the first light-shielding film provided on the side closer to the substrate than the thin film transistor, that is, below the thin film transistor allows return light and the like from the substrate side to pass through the channel region of the thin film transistor and an LDD (Lightly Doped Droop).
It is possible to prevent the incident on the ain) region beforehand, and to prevent the deterioration of the characteristics of the thin film transistor due to the generation of the photocurrent caused by the incident. Further, it is possible to define a part or the whole of the pixel opening region by the light shielding film. And, as described above, in the electro-optical device of the present invention,
The first light-shielding film and the second light-shielding film are provided so as to reduce stress applied to the semiconductor layer. This makes the first
As compared with a configuration employing only a light-shielding film, for example, stress applied to a semiconductor layer due to heat application or the like is reduced to a smaller extent. Therefore, characteristics of the thin film transistor such as the off-state breakdown voltage are stabilized, and the reliability can be improved.
【0017】このような遮光膜を備えた態様では、少な
くとも前記第1遮光膜は、前記走査線の下に延設されて
定電位源に接続されてもよい。このように構成すれば、
遮光膜の電位が変動して、当該遮光膜の上方に下地絶縁
膜を介して設けられる薄膜トランジスタにおける特性が
劣化する事態を未然に防げる。In the aspect having such a light-shielding film, at least the first light-shielding film may be extended below the scanning line and connected to a constant potential source. With this configuration,
It is possible to prevent a situation in which the characteristics of the thin film transistor provided over the light-shielding film via the base insulating film due to the fluctuation of the potential of the light-shielding film are deteriorated.
【0018】或いは、この遮光膜を備えた態様では、前
記第1遮光膜は、前記第1遮光膜と前記半導体層との間
に介在する下地絶縁膜に開孔されたコンタクトホールを
介して前記容量線と電気的接続されてもよい。Alternatively, in the aspect including the light-shielding film, the first light-shielding film is provided via a contact hole formed in a base insulating film interposed between the first light-shielding film and the semiconductor layer. It may be electrically connected to a capacitance line.
【0019】このように構成すれば、容量線及び遮光膜
の電位を同一にでき、容量線及び遮光膜のいずれか一方
を所定電位とする構成を採れば、他方の電位も所定電位
とできる。この結果、容量線や遮光膜における電位揺れ
による悪影響を低減できる。また、遮光膜からなる配線
と容量線とを相互に冗長配線として機能させ得る。According to this structure, the potentials of the capacitance line and the light-shielding film can be made equal, and if one of the capacitance line and the light-shielding film is set to the predetermined potential, the other potential can be set to the predetermined potential. As a result, it is possible to reduce adverse effects due to potential fluctuations in the capacitance line and the light shielding film. Further, the wiring formed of the light-shielding film and the capacitance line can be made to function as a redundant wiring mutually.
【0020】本発明の電気光学装置は、基板に複数の走
査線及び複数のデータ線と、各前記走査線及び各前記デ
ータ線に接続された薄膜トランジスタと、該薄膜トラン
ジスタに接続された画素電極と、該画素電極に蓄積容量
を付加するための容量線と、前記薄膜トランジスタのソ
ース領域及びドレイン領域並びに第1蓄積容量電極を構
成する半導体層と、該半導体層上に形成されている絶縁
薄膜と、該絶縁薄膜上に形成されていると共に前記走査
線の一部からなる前記薄膜トランジスタのゲート電極
と、前記絶縁薄膜上に形成されていると共に前記容量線
の一部からなる第2蓄積容量電極と、前記走査線及び前
記容量線の上方に形成された第1層間絶縁膜と、該第1
層間絶縁膜の上方に形成された導電層と、該導電層の上
方に形成された第2層間絶縁膜とを具備しており、前記
半導体膜の前記基板側に、前記半導体膜と対向するよう
に配設された第1遮光膜と、前記第1層間絶縁膜を介し
て前記ゲート電極を覆うように配設され、かつ少なくと
も前記半導体膜の前記チャネル領域と対向するように配
設された第2遮光膜とを具備している。前述のように前
記第1遮光膜および前記第2遮光膜により、前記半導体
膜へ印加される応力が緩和される。このような構成を採
用することにより本発明の電気光学装置においては半導
体層にかかる応力を小さく抑制、低減し、半導体素子の
特性を安定させ、素子および電気光学装置の信頼性を向
上することができる。According to the electro-optical device of the present invention, a substrate includes a plurality of scanning lines and a plurality of data lines, a thin film transistor connected to each of the scanning lines and each of the data lines, and a pixel electrode connected to the thin film transistor. A capacitor line for adding a storage capacitor to the pixel electrode; a semiconductor layer forming a source region and a drain region of the thin film transistor and a first storage capacitor electrode; an insulating thin film formed on the semiconductor layer; A gate electrode of the thin film transistor formed on the insulating thin film and including a part of the scanning line; a second storage capacitor electrode formed on the insulating thin film and including a part of the capacitor line; A first interlayer insulating film formed above the scanning line and the capacitor line;
A conductive layer formed above the interlayer insulating film; and a second interlayer insulating film formed above the conductive layer. The second interlayer insulating film is provided on the substrate side of the semiconductor film so as to face the semiconductor film. A first light-shielding film provided on the semiconductor substrate, and a first light-shielding film provided to cover the gate electrode with the first interlayer insulating film interposed therebetween, and provided so as to face at least the channel region of the semiconductor film. 2 light shielding films. As described above, the stress applied to the semiconductor film is reduced by the first light shielding film and the second light shielding film. By adopting such a configuration, in the electro-optical device of the present invention, the stress applied to the semiconductor layer can be reduced and reduced, the characteristics of the semiconductor element can be stabilized, and the reliability of the element and the electro-optical device can be improved. it can.
【0021】本発明の電気光学装置の製造方法は、例え
ば上述したような本発明の電気光学装置を製造するため
の方法の例である。The method for manufacturing an electro-optical device according to the present invention is an example of a method for manufacturing the electro-optical device according to the present invention as described above.
【0022】本発明の電気光学装置の製造方法は、基板
上に第1遮光膜を形成する工程と、前記第1遮光膜を覆
うように下地絶縁膜を形成する工程と、前記下地絶縁膜
上に前記第1遮光膜と対向するように、前記薄膜トラン
ジスタのソース領域、チャネル領域及び前記ドレイン領
域並びに前記蓄積容量の第1蓄積容量電極となる半導体
層を形成する工程と、前記半導体層上に絶縁薄膜を形成
する工程と、前記絶縁薄膜上に前記走査線を形成する工
程と、前記走査線の上方に第2遮光膜を配設する工程
と、を含み、前記第1遮光膜および前記第2遮光膜は、
前記半導体膜へ印加される応力が緩和するように配設さ
れる。本発明の電気光学装置の製造方法では、第1の遮
光膜と第2の遮光膜とは、これら遮光膜あるいはそのほ
かの積層膜によって半導体膜に生じる応力が緩和される
ように、その構成材料、物性、膜厚、大きさ、配設パタ
ーンなどが調節される。例えば本発明の電気光学装置の
製造方法の態様では、前記第1遮光膜と前記第2遮光膜
とは実質的に同一の材料からなる。また本発明の電気光
学装置の製造方法の態様では、前記第1遮光膜と前記第
2遮光膜とは熱膨張係数の同じ材料からなる。また本発
明の電気光学装置の製造方法の態様では、前記第1遮光
膜または前記第2遮光膜は、ポリシリコンよりも熱膨張
係数の大きな材料からなる。また本発明の電気光学装置
の製造方法の態様では、前記第1遮光膜または前記第2
遮光膜は、シリケートガラス膜、窒化シリコン膜、また
は酸化シリコン膜よりも熱膨張係数の大きな材料からな
る。According to the method of manufacturing an electro-optical device of the present invention, a step of forming a first light-shielding film on a substrate, a step of forming a base insulating film so as to cover the first light-shielding film, Forming a source layer, a channel region, and a drain region of the thin film transistor and a semiconductor layer serving as a first storage capacitor electrode of the storage capacitor so as to face the first light shielding film; Forming a thin film, forming the scanning line on the insulating thin film, and disposing a second light shielding film above the scanning line, wherein the first light shielding film and the second light shielding film The light shielding film is
It is provided so that the stress applied to the semiconductor film is reduced. In the method of manufacturing an electro-optical device according to the present invention, the first light-shielding film and the second light-shielding film are made of constituent materials such that the stress generated in the semiconductor film by the light-shielding film or another laminated film is reduced. Physical properties, film thickness, size, arrangement pattern and the like are adjusted. For example, in the aspect of the method of manufacturing an electro-optical device according to the present invention, the first light-shielding film and the second light-shielding film are made of substantially the same material. In the aspect of the method of manufacturing an electro-optical device according to the present invention, the first light-shielding film and the second light-shielding film are made of materials having the same coefficient of thermal expansion. In the aspect of the method of manufacturing an electro-optical device according to the present invention, the first light-shielding film or the second light-shielding film is made of a material having a larger thermal expansion coefficient than polysilicon. Further, in the aspect of the method of manufacturing an electro-optical device according to the present invention, the first light-shielding film or the second
The light-shielding film is made of a material having a larger coefficient of thermal expansion than a silicate glass film, a silicon nitride film, or a silicon oxide film.
【0023】本発明の電気光学装置の製造方法の別の態
様は、複数の走査線と、複数のデータ線と、前記各走査
線とデータ線に接続された薄膜トランジスタと、前記薄
膜トランジスタに接続された画素電極と蓄積容量とを有
する電気光学装置の製造方法において、基板に第1遮光
膜を形成する工程と、前記第1遮光膜を覆うように下地
絶縁膜を形成する工程と、前記下地絶縁膜上に、前記第
1遮光膜と対向するように、前記薄膜トランジスタのソ
ース領域、チャネル領域及び前記ドレイン領域並びに前
記蓄積容量の第1蓄積容量電極となる半導体層を形成す
る工程と、前記半導体層上に絶縁薄膜を形成する工程
と、前記絶縁薄膜上に前記走査線を形成する工程と、前
記走査線を覆うように第1層間絶縁膜を形成する工程
と、前記走査線上から少なくとも前記半導体膜の前記チ
ャネル領域覆うように第2遮光膜を形成する工程とを含
むものである。この態様によれば第1層間絶縁膜によ
り、第2遮光膜と容量線とが電気的に独立に形成され、
第2遮光膜を補助容量電極として用いることができるよ
うになる。According to another aspect of the method of manufacturing an electro-optical device of the present invention, a plurality of scanning lines, a plurality of data lines, a thin film transistor connected to each of the scanning lines and the data line, and a thin film transistor connected to the thin film transistor In a method for manufacturing an electro-optical device having a pixel electrode and a storage capacitor, a step of forming a first light-shielding film on a substrate, a step of forming a base insulating film so as to cover the first light-shielding film, Forming a source region, a channel region, and a drain region of the thin film transistor and a semiconductor layer serving as a first storage capacitor electrode of the storage capacitor so as to face the first light shielding film; Forming an insulating thin film on the insulating thin film; forming the scanning line on the insulating thin film; forming a first interlayer insulating film so as to cover the scanning line; It is intended to include a step of forming a second light-shielding film so as to cover the channel region of the semiconductor film even without. According to this aspect, the second light-shielding film and the capacitor line are formed electrically independently by the first interlayer insulating film,
The second light-shielding film can be used as an auxiliary capacitance electrode.
【0024】また、本発明の電気光学装置の製造方法の
別の態様は、複数の走査線と、複数のデータ線と、前記
各走査線とデータ線に接続された薄膜トランジスタと、
前記薄膜トランジスタに接続された画素電極と蓄積容量
とを有する電気光学装置の製造方法において、本発明の
電気光学装置の製造方法の別の態様は、基板に第1遮光
膜を形成する工程と、前記第1遮光膜を覆うように下地
絶縁膜を形成する工程と、前記下地絶縁膜上に、前記第
1遮光膜と対向するように、前記薄膜トランジスタのソ
ース領域、チャネル領域及び前記ドレイン領域並びに前
記蓄積容量の第1蓄積容量電極となる半導体層を形成す
る工程と、前記半導体層上に絶縁薄膜を形成する工程
と、前記絶縁薄膜上に前記走査線を形成する工程と、前
記走査線を覆うように第1層間絶縁膜を形成する工程
と、前記走査線上の前記第1層間絶縁膜に対しコンタク
トホールを開孔する工程と、前記コンタクトホールを介
して前記走査線と接続するように前記第1層間絶縁膜上
に第2遮光膜を形成する工程とを含むものである。この
態様によれば第2遮光膜がコンタクトホールを介してゲ
ート電極または走査線と接続されるから、前記第2遮光
膜によりゲート電極、あるいは走査線を低抵抗化するこ
とができる。またゲート電極、あるいは走査線を冗長化
し、電気光学装置の生産性、信頼性を向上することがで
きる。Another aspect of the method of manufacturing an electro-optical device according to the present invention includes a plurality of scanning lines, a plurality of data lines, a thin film transistor connected to each of the scanning lines and the data lines,
In a method for manufacturing an electro-optical device having a pixel electrode and a storage capacitor connected to the thin film transistor, another aspect of the method for manufacturing an electro-optical device according to the present invention includes a step of forming a first light-shielding film on a substrate; Forming a base insulating film so as to cover the first light shielding film; and forming a source region, a channel region, a drain region, and a storage region of the thin film transistor on the base insulating film so as to face the first light shielding film. Forming a semiconductor layer serving as a first storage capacitor electrode of a capacitor, forming an insulating thin film on the semiconductor layer, forming the scanning line on the insulating thin film, and covering the scanning line. Forming a first interlayer insulating film, forming a contact hole in the first interlayer insulating film on the scanning line, and connecting to the scanning line via the contact hole. It is intended to include a step of forming a second light-shielding layer on the first interlayer insulating film on so that. According to this aspect, since the second light shielding film is connected to the gate electrode or the scanning line via the contact hole, the resistance of the gate electrode or the scanning line can be reduced by the second light shielding film. Further, the gate electrode or the scanning line can be made redundant, and the productivity and reliability of the electro-optical device can be improved.
【0025】本発明の電気光学装置の製造方法の別の態
様は、複数の走査線と、複数のデータ線と、前記各走査
線とデータ線に接続された薄膜トランジスタと、前記薄
膜トランジスタに接続された画素電極と蓄積容量とを有
する電気光学装置の製造方法において、基板に第1遮光
膜を形成する工程と、前記第1遮光膜を覆うように下地
絶縁膜を形成する工程と、前記下地絶縁膜上に、前記第
1遮光膜と対向するように、前記薄膜トランジスタのソ
ース領域、チャネル領域及び前記ドレイン領域並びに前
記蓄積容量の第1蓄積容量電極となる半導体層を形成す
る工程と、前記半導体層上に絶縁薄膜を形成する工程
と、前記絶縁薄膜上に前記走査線及び前記容量線を夫々
形成する工程と、前記第1遮光膜と前記容量線とを覆う
ように第1層間絶縁膜を形成する工程と、前記ドレイン
領域上の前記絶縁薄膜及び前記第1層間絶縁膜に対し第
1コンタクトホールを形成するとともに、前記ゲート電
極上の前記第1層間絶縁膜に対し第3コンタクトホール
を形成する工程と、前記第1コンタクトホールを介して
前記半導体層に接続するように前記第1層間絶縁膜上に
導電層を形成する工程と、前記第3コンタクトホールを
介して前記ゲート電極と接続するように前記第1層間絶
縁膜上に第2遮光膜を形成する工程とを含むものであ
る。According to another aspect of the method of manufacturing an electro-optical device of the present invention, a plurality of scanning lines, a plurality of data lines, a thin film transistor connected to each of the scanning lines and the data line, and a thin film transistor connected to the thin film transistor In a method for manufacturing an electro-optical device having a pixel electrode and a storage capacitor, a step of forming a first light-shielding film on a substrate, a step of forming a base insulating film so as to cover the first light-shielding film, Forming a source region, a channel region, and a drain region of the thin film transistor and a semiconductor layer serving as a first storage capacitor electrode of the storage capacitor so as to face the first light shielding film; Forming an insulating thin film on the insulating thin film, forming the scanning line and the capacitor line on the insulating thin film, respectively, and forming a first interlayer insulating film so as to cover the first light shielding film and the capacitor line. Forming a first contact hole in the insulating thin film and the first interlayer insulating film on the drain region, and forming a third contact hole in the first interlayer insulating film on the gate electrode. Forming, forming a conductive layer on the first interlayer insulating film so as to connect to the semiconductor layer via the first contact hole, and connecting to the gate electrode via the third contact hole Forming a second light-shielding film on the first interlayer insulating film.
【0026】本発明の電気光学装置の製造方法の別の態
様は、前記導電層及び前記第2遮光膜上に第2層間絶縁
膜を形成する工程と、前記第2層間絶縁膜上に前記デー
タ線を形成する工程と、前記データ線上に第3層間絶縁
膜を形成する工程と、前記第2及び第3層間絶縁膜に対
し前記第2コンタクトホールを開孔する工程と、前記第
2コンタクトホールを介して前記導電層に接続されるよ
うに画素電極を形成する工程とをさらに含むようにして
もよい。この態様によれば、薄膜トランジスタの下側に
遮光膜が設けられた電気光学装置を比較的少ない工程数
で且つ比較的簡単な各工程を用いて製造できる。According to another aspect of the method of manufacturing an electro-optical device of the present invention, a step of forming a second interlayer insulating film on the conductive layer and the second light-shielding film; Forming a line, forming a third interlayer insulating film on the data line, opening the second contact hole in the second and third interlayer insulating films, and forming the second contact hole. Forming a pixel electrode so that the pixel electrode is connected to the conductive layer via the first electrode. According to this aspect, an electro-optical device in which a light-shielding film is provided below a thin film transistor can be manufactured with a relatively small number of steps and using relatively simple steps.
【0027】本発明の電子機器は、上述のような本発明
の電気光学装置、または電気光学装置の製造方法により
製造した電気光学装置を有するライトバルブを、光源
と、入射光を投射する光学系との間に介挿したものであ
る。光源光は、ライトバルブにより変調され、前記投射
光学系へと導かれ、例えばスクリーンなどに投影され
る。本発明の電気光学装置は、反射光の薄膜トランジス
タへの悪影響を防止するとともに、薄膜トランジスタの
特性が安定しており、また信頼性も高いので、高品位の
画像を投影することができる。An electronic apparatus according to the present invention includes a light valve having the electro-optical device according to the present invention as described above or an electro-optical device manufactured by the method for manufacturing an electro-optical device, a light source, and an optical system for projecting incident light. Between the two. The light from the light source is modulated by a light valve, guided to the projection optical system, and projected on, for example, a screen. The electro-optical device of the present invention can prevent a reflected light from adversely affecting a thin film transistor, and can project a high-quality image because the characteristics of the thin film transistor are stable and the reliability is high.
【0028】[0028]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0029】(電気光学装置の第1実施形態)本発明に
よる電気光学装置の第1実施形態である液晶装置の構成
について、図1から図3を参照して説明する。図1は、
液晶装置の画像表示領域を構成するマトリクス状に形成
された複数の画素における各種素子、配線等の等価回路
であり、図2は、データ線、走査線、画素電極、遮光膜
等が形成されたTFTアレイ基板の相隣接する複数の画
素群の平面図であり、図3は、図2のA−A’断面図で
ある。尚、図3においては、各層や各部材を図面上で認
識可能な程度の大きさとするため、各層や各部材毎に縮
尺を異ならしめてある。(First Embodiment of Electro-Optical Device) The configuration of a liquid crystal device which is a first embodiment of the electro-optical device according to the present invention will be described with reference to FIGS. FIG.
FIG. 2 shows an equivalent circuit of various elements, wiring, and the like in a plurality of pixels formed in a matrix forming an image display area of a liquid crystal device. FIG. 2 shows a data line, a scanning line, a pixel electrode, a light-shielding film, and the like. FIG. 3 is a plan view of a plurality of pixel groups adjacent to each other on the TFT array substrate, and FIG. 3 is a sectional view taken along line AA ′ of FIG. In FIG. 3, the scale of each layer and each member is different so that each layer and each member have a size that can be recognized in the drawing.
【0030】図1において、本実施形態における液晶装
置の画像表示領域を構成するマトリクス状に配設された
複数の画素には、画素電極9aを制御するためのTFT
30がそれぞれ形成されており、画像信号が供給される
データ線6aが当該TFT30のソースに電気的に接続
されている。データ線6aに書き込む画像信号S1、S
2、…、Snは、この順に線順次に供給しても構わない
し、相隣接する複数のデータ線6a同士に対して、グル
ープ毎に供給するようにしても良い。また、TFT30
のゲートに走査線3aが電気的に接続されており、所定
のタイミングで、走査線3aにパルス的に走査信号G
1、G2、…、Gmを、この順に線順次で印加するよう
に構成されている。画素電極9aは、TFT30のドレ
インに電気的に接続されており、スイッチング素子であ
るTFT30を一定期間だけそのスイッチを閉じること
により、データ線6aから供給される画像信号S1、S
2、…、Snを所定のタイミングで書き込む。画素電極
9aを介して液晶に書き込まれた所定レベルの画像信号
S1、S2、…、Snは、対向基板(後述する)に形成
された対向電極(後述する)との間で一定期間保持され
る。液晶は、印加される電圧レベルにより分子集合の配
向や秩序が変化することにより、光を変調し、階調表示
を可能にする。ここで、保持された画像信号がリークす
るのを防ぐために、画素電極9aと対向電極との間に形
成される液晶容量と並列に蓄積容量70を付加する。In FIG. 1, a plurality of pixels arranged in a matrix forming an image display area of a liquid crystal device according to the present embodiment have TFTs for controlling a pixel electrode 9a.
The data line 6a to which an image signal is supplied is electrically connected to the source of the TFT 30. Image signals S1 and S written to data line 6a
2,..., Sn may be supplied line-sequentially in this order, or may be supplied to a plurality of adjacent data lines 6a for each group. Also, the TFT 30
The scanning line 3a is electrically connected to the gate of the scanning line 3a, and the scanning signal G is pulsed to the scanning line 3a at a predetermined timing.
, Gm are applied line-sequentially in this order. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and by closing the switch of the TFT 30 as a switching element for a certain period, the image signals S1 and S1 supplied from the data line 6a.
2, ..., Sn are written at a predetermined timing. The image signals S1, S2,..., Sn of a predetermined level written in the liquid crystal via the pixel electrodes 9a are held for a certain period between the counter electrodes (described later) formed on the counter substrate (described later). . The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gray scale display. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with a liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode.
【0031】図2において、液晶装置のTFTアレイ基
板上には、マトリクス状に複数の透明な画素電極9a
(点線部9a’により輪郭が示されている)が設けられ
ており、画素電極9aの縦横の境界に各々沿ってデータ
線6a、走査線3a及び容量線3bが設けられている。
データ線6aは、コンタクトホール5を介してポリシリ
コン膜等からなる半導体層1aのうち後述のソース領域
に電気的接続されており、画素電極9aは、図中右上が
りの斜線で示した領域に夫々形成されておりバッファと
して機能する導電層80(以下、バリア層と称す。)を
中継して、第1コンタクトホール8a及び第2コンタク
トホール8bを介して半導体層1aのうち後述のドレイ
ン領域に電気的接続されている。また、半導体層1aの
うちチャネル領域1a’(図中右下りの斜線の領域)に
対向するように走査線3aが配置されており、走査線3
aはゲート電極として機能する。このように、走査線3
aとデータ線6aとの交差する個所には夫々、チャネル
領域1a’に走査線3aがゲート電極として対向配置さ
れたTFT30が設けられている。In FIG. 2, a plurality of transparent pixel electrodes 9a are arranged in a matrix on a TFT array substrate of a liquid crystal device.
(The outline is indicated by a dotted line portion 9a ′), and the data line 6a, the scanning line 3a, and the capacitor line 3b are provided along the vertical and horizontal boundaries of the pixel electrode 9a.
The data line 6a is electrically connected to a source region described later in the semiconductor layer 1a made of a polysilicon film or the like via the contact hole 5, and the pixel electrode 9a is connected to a region shown by oblique lines rising to the right in the figure. The conductive layer 80 (hereinafter, referred to as a barrier layer), which is formed and functions as a buffer, is connected to a drain region of the semiconductor layer 1a via a first contact hole 8a and a second contact hole 8b. Electrically connected. In addition, the scanning line 3a is arranged so as to face the channel region 1a '(the hatched region downward in the figure) of the semiconductor layer 1a.
a functions as a gate electrode. Thus, scanning line 3
The TFT 30 is provided at each intersection of the data line 6a with the scanning line 3a facing the channel region 1a 'as a gate electrode.
【0032】容量線3bは、走査線3aに沿ってほぼ直
線状に伸びる本線部と、データ線6aと交差する箇所か
らデータ線6aに沿って前段側(図中、上向き)に突出
した突出部とを有する。The capacitance line 3b has a main line portion extending substantially linearly along the scanning line 3a, and a protruding portion protruding forward (upward in the drawing) along the data line 6a from a point intersecting the data line 6a. And
【0033】また、図中太線で示した領域には夫々、走
査線3a、容量線3b及びTFT30の下側を通るよう
に、第1遮光膜11aが設けられている。より具体的に
は図2において、第1遮光膜11aは夫々、走査線3a
に沿って縞状に形成されていると共に、データ線6aと
交差する箇所が図中下方に幅広に形成されており、この
幅広の部分により各TFTのチャネル領域1a’をTF
Tアレイ基板側から見て夫々覆う位置に設けられてい
る。A first light-shielding film 11a is provided in a region indicated by a thick line in the drawing so as to pass below the scanning line 3a, the capacitor line 3b and the TFT 30, respectively. More specifically, in FIG. 2, the first light-shielding films 11a
Are formed in a striped shape along with the data line 6a, and a portion intersecting with the data line 6a is formed wide downward in the figure, and the channel portion 1a 'of each TFT is formed by the wide portion.
It is provided at a position to cover each as viewed from the T array substrate side.
【0034】そして本実施形態では、第1遮光膜11a
に加え、第1遮光膜11aと同一材料からなる第2遮光
膜24が、第1層間絶縁膜81の上側から半導体膜の少
なくともチャネル領域1a’を覆うように配設されてい
る(図3参照)。この例では第1遮光膜11a及び第2
遮光膜24はどちらもタングステンシリサイドにより構
成されている。また第2遮光膜24は、第1層間絶縁膜
に形成されたコンタクトホールを介して走査線(ゲート
電極)3aと電気的に接続しているが、バリア層80、
データ線6aとは電気的に独立を保つようにパターニン
グされている。In this embodiment, the first light shielding film 11a
In addition, a second light-shielding film 24 made of the same material as the first light-shielding film 11a is provided so as to cover at least the channel region 1a 'of the semiconductor film from above the first interlayer insulating film 81 (see FIG. 3). ). In this example, the first light-shielding film 11a and the second
Each of the light shielding films 24 is made of tungsten silicide. The second light-shielding film 24 is electrically connected to the scanning line (gate electrode) 3a via a contact hole formed in the first interlayer insulating film.
It is patterned so as to be electrically independent from the data line 6a.
【0035】次に図3の断面図に示すように、液晶装置
は、透明な一方の基板の一例を構成するTFTアレイ基
板10と、これに対向配置される透明な他方の基板の一
例を構成する対向基板20とを備えている。TFTアレ
イ基板10は、例えば石英基板からなり、対向基板20
は、例えばガラス基板や石英基板からなる。TFTアレ
イ基板10には、画素電極9aが設けられており、その
上側には、ラビング処理等の所定の配向処理が施された
配向膜16が設けられている。画素電極9aは例えば、
ITO(Indium Tin Oxide)膜などの透明導電性薄膜か
らなる。また配向膜16は例えば、ポリイミド薄膜など
の有機薄膜からなる。Next, as shown in the cross-sectional view of FIG. 3, the liquid crystal device comprises a TFT array substrate 10 which constitutes an example of one transparent substrate, and an example of another transparent substrate which is disposed to face the TFT array substrate. And the opposing substrate 20. The TFT array substrate 10 is made of, for example, a quartz substrate, and has a counter substrate 20.
Is made of, for example, a glass substrate or a quartz substrate. The pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 on which a predetermined alignment process such as a rubbing process is performed is provided above the pixel electrode 9a. The pixel electrode 9a is, for example,
It is composed of a transparent conductive thin film such as an ITO (Indium Tin Oxide) film. The alignment film 16 is made of, for example, an organic thin film such as a polyimide thin film.
【0036】他方、対向基板20には、その全面に渡っ
て対向電極(共通電極)21が設けられており、その下
側には、ラビング処理等の所定の配向処理が施された配
向膜22が設けられている。対向電極21は例えば、I
TO膜などの透明導電性薄膜からなる。また配向膜22
は、ポリイミド薄膜などの有機薄膜からなる。On the other hand, a counter electrode (common electrode) 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 on which a predetermined alignment process such as a rubbing process is performed is provided below the counter electrode. Is provided. The counter electrode 21 is, for example, I
It is made of a transparent conductive thin film such as a TO film. Also, the alignment film 22
Consists of an organic thin film such as a polyimide thin film.
【0037】TFTアレイ基板10には、各画素電極9
aに隣接する位置に、各画素電極9aをスイッチング制
御する画素スイッチング用TFT30が設けられてい
る。Each pixel electrode 9 is provided on the TFT array substrate 10.
A pixel switching TFT 30 that controls switching of each pixel electrode 9a is provided at a position adjacent to the pixel electrode 9a.
【0038】対向基板20には、更に図3に示すよう
に、各画素の非開口領域に、ブラックマスク或いはブラ
ックマトリクスと称される第3遮光膜23を設けても良
い。このため、対向基板20の側から入射光が画素スイ
ッチング用TFT30の半導体層1aのチャネル領域1
a’やソース側LDD領域1b及びドレイン側LDD領
域1cに侵入することはない。更に、第3遮光膜23
は、コントラストの向上、カラーフィルタを形成した場
合における色材の混色防止などの機能を有する。As shown in FIG. 3, a third light-shielding film 23 called a black mask or a black matrix may be provided in the non-opening area of each pixel in the counter substrate 20. For this reason, incident light from the side of the counter substrate 20 is applied to the channel region 1 of the semiconductor layer 1 a of the pixel switching TFT 30.
a 'and the source side LDD region 1b and the drain side LDD region 1c do not enter. Further, the third light shielding film 23
Has functions of improving contrast, preventing color mixture of color materials when a color filter is formed, and the like.
【0039】このように構成され、画素電極9aと対向
電極21とが対面するように配置されたTFTアレイ基
板10と対向基板20との間には、後述のシール材(図
10参照)により囲まれた空間に電気光学物質の一例で
ある液晶が封入され、液晶層50が形成される。液晶層
50は、例えば一種又は数種類のネマティック液晶を混
合した液晶からなる。The sealing member (see FIG. 10) described later surrounds the space between the TFT array substrate 10 and the opposing substrate 20, which are arranged so that the pixel electrode 9a and the opposing electrode 21 face each other. A liquid crystal, which is an example of an electro-optical material, is sealed in the space provided, and a liquid crystal layer 50 is formed. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several kinds of nematic liquid crystals are mixed.
【0040】更に図3に示すように、画素スイッチング
用TFT30に各々対向する位置においてTFTアレイ
基板10と各画素スイッチング用TFT30との間に
は、第1遮光膜11aが設けられている。第1遮光膜1
1a、第2遮光膜24は、好ましくは不透明な高融点金
属であるTi、Cr、W、Ta、Mo及びPbのうちの
少なくとも一つを含む、金属単体、合金、金属シリサイ
ド等から構成される。このような材料から構成すれば、
TFTアレイ基板10上の第1遮光膜11aの形成工程
の後に行われる画素スイッチング用TFT30の形成工
程における高温処理により、第1遮光膜11aが破壊さ
れたり溶融しないようにできる。第1遮光膜11aが形
成されているので、TFTアレイ基板10の側からの反
射光(戻り光)等が光に対して励起しやすい画素スイッ
チング用TFT30のチャネル領域1a’やソース側L
DD領域1b、ドレイン側LDD1cに入射する事態を
未然に防ぐことができ、これに起因した光電流の発生に
より画素スイッチング用TFT30の特性が劣化するこ
とはない。Further, as shown in FIG. 3, a first light-shielding film 11a is provided between the TFT array substrate 10 and each pixel switching TFT 30 at a position facing each of the pixel switching TFTs 30. First light shielding film 1
1a, the second light-shielding film 24 is preferably made of a simple metal, an alloy, a metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pb, which are preferably opaque refractory metals. . If constructed from such materials,
The high temperature treatment in the step of forming the pixel switching TFT 30 performed after the step of forming the first light-shielding film 11a on the TFT array substrate 10 can prevent the first light-shielding film 11a from being broken or melted. Since the first light shielding film 11a is formed, the channel region 1a 'of the pixel switching TFT 30 or the source side L of the pixel switching TFT 30 in which reflected light (return light) from the side of the TFT array substrate 10 is easily excited by light.
The incident on the DD region 1b and the drain-side LDD 1c can be prevented beforehand, and the characteristics of the pixel switching TFT 30 do not deteriorate due to the generation of the photocurrent due to this.
【0041】更に、第1遮光膜11aと複数の画素スイ
ッチング用TFT30との間には、下地絶縁膜12が設
けられている。下地絶縁膜12は、画素スイッチング用
TFT30を構成する半導体層1aを第1遮光膜11a
から電気的絶縁するために設けられるものである。更
に、下地絶縁膜12は、TFTアレイ基板10の全面に
形成されることにより、画素スイッチング用TFT30
のための下地膜としての機能をも有する。即ち、TFT
アレイ基板10の表面の研磨時における荒れや、洗浄後
に残る汚れ等で画素スイッチング用TFT30の特性の
劣化を防止する機能を有する。下地絶縁膜12は、例え
ば、NSG(ノンドープトシリケートガラス)などの高
絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等
からなる。下地絶縁膜12により、第1遮光膜11aが
画素スイッチング用TFT30等を汚染する事態を未然
に防ぐこともできる。Further, a base insulating film 12 is provided between the first light shielding film 11a and the plurality of pixel switching TFTs 30. The base insulating film 12 is formed by forming the semiconductor layer 1a constituting the pixel switching TFT 30 into a first light shielding film 11a.
It is provided for electrical insulation from Further, the base insulating film 12 is formed on the entire surface of the TFT array substrate 10 so that the pixel switching TFT 30 is formed.
It also has a function as a base film for the purpose. That is, TFT
It has a function of preventing deterioration of the characteristics of the pixel switching TFT 30 due to roughening of the surface of the array substrate 10 during polishing, dirt remaining after cleaning, and the like. The base insulating film 12 is made of, for example, a highly insulating glass such as NSG (non-doped silicate glass), a silicon oxide film, a silicon nitride film, or the like. The base insulating film 12 can prevent the first light-shielding film 11a from contaminating the pixel switching TFT 30 and the like.
【0042】そして本実施形態の液晶装置では、第1遮
光膜11aに加え、第1遮光膜11aと同一材料からな
る第2遮光膜24が、第1層間絶縁膜81の上側から半
導体膜の少なくともチャネル領域1a’を覆うように配
設されている(図2参照)。この例では第1遮光膜11
a及び第2遮光膜24はどちらも同一材料(例えばタン
グステンシリサイド)により構成されている。また第2
遮光膜24は、第1層間絶縁膜に形成されたコンタクト
ホールを介して走査線3aと電気的に接続しているが、
バリア層80、データ線6aとは電気的に独立を保つよ
うにパターニングされている。第1遮光膜11aおよび
第2遮光膜24は、半導体膜1a、特にチャネル領域1
a’へ印加される応力が緩和するように配設されてい
る。このような構成を採用することにより本発明の電気
光学装置においては半導体層にかかる応力を小さく抑
制、低減し、半導体素子の特性を安定させ、液晶装置の
信頼性を向上することができる。さらにこの例では、第
2遮光膜24は走査線3aの抵抗を低くする機能、走査
線を冗長化する機能も有しており、液晶装置の信頼性、
生産性を向上することができる。In the liquid crystal device of the present embodiment, in addition to the first light-shielding film 11a, the second light-shielding film 24 made of the same material as the first light-shielding film 11a is provided on at least the semiconductor film from above the first interlayer insulating film 81. It is provided so as to cover the channel region 1a '(see FIG. 2). In this example, the first light shielding film 11
a and the second light shielding film 24 are both made of the same material (for example, tungsten silicide). Also the second
The light shielding film 24 is electrically connected to the scanning line 3a via a contact hole formed in the first interlayer insulating film.
The barrier layer 80 and the data line 6a are patterned so as to be electrically independent. The first light-shielding film 11a and the second light-shielding film 24 are formed of the semiconductor film 1a, in particular, the channel region 1.
The arrangement is such that the stress applied to a ′ is reduced. By employing such a configuration, in the electro-optical device of the present invention, the stress applied to the semiconductor layer can be suppressed and reduced to a small extent, the characteristics of the semiconductor element can be stabilized, and the reliability of the liquid crystal device can be improved. Further, in this example, the second light-shielding film 24 also has a function of lowering the resistance of the scanning line 3a and a function of making the scanning line redundant, thereby improving the reliability of the liquid crystal device.
Productivity can be improved.
【0043】また本実施形態では、半導体層1aを高濃
度ドレイン領域1eから延設して第1蓄積容量電極1f
とし、これに対向する容量線3bの一部を第2蓄積容量
電極とし、ゲート絶縁膜2を走査線3aに対向する位置
から延設してこれらの電極間に挟持された第1誘電体膜
とすることにより、第1蓄積容量70aが構成されてい
る。更に、この第2蓄積容量電極と対向するバリア層8
0の一部を第3蓄積容量電極80bとし、これらの電極
間に第1層間絶縁膜81を設ける。第1層間絶縁膜81
は第2誘電体膜としても機能し、第2蓄積容量70bが
形成されている。そして、これら第1及び第2蓄積容量
70a及び70bが第1コンタクトホール8aを介して
並列接続されて蓄積容量70が構成されている。この例
ではバリア層80は第2遮光膜24と別個に形成され、
構成材料も異なっているが、バリア層80と第2遮光膜
24とを同時に第1遮光膜と実質的に同一の物性値(例
えば熱膨張係数など)を有する不透明導体材料から成
膜、パターニングするようにしてもよい。In this embodiment, the semiconductor layer 1a extends from the high-concentration drain region 1e to form the first storage capacitor electrode 1f.
And a part of the capacitance line 3b opposed thereto is used as a second storage capacitance electrode, and the gate insulating film 2 is extended from a position opposed to the scanning line 3a, and the first dielectric film sandwiched between these electrodes is formed. By doing so, the first storage capacitor 70a is configured. Further, the barrier layer 8 facing the second storage capacitor electrode
A part of 0 is a third storage capacitor electrode 80b, and a first interlayer insulating film 81 is provided between these electrodes. First interlayer insulating film 81
Functions also as a second dielectric film, and a second storage capacitor 70b is formed. The first and second storage capacitors 70a and 70b are connected in parallel via the first contact hole 8a to form the storage capacitor 70. In this example, the barrier layer 80 is formed separately from the second light shielding film 24,
Although the constituent materials are different, the barrier layer 80 and the second light-shielding film 24 are simultaneously formed and patterned from an opaque conductor material having substantially the same physical property value (for example, thermal expansion coefficient) as the first light-shielding film. You may do so.
【0044】図3において、画素スイッチング用TFT
30は、LDD構造を有しており、走査線3a、当該走
査線3aからの電界によりチャネルが形成される半導体
層1aのチャネル領域1a’、走査線3aと半導体層1
aとを絶縁するゲート絶縁膜2、データ線6a、半導体
層1aの低濃度ソース領域(ソース側LDD領域)1b
及び低濃度ドレイン領域(ドレイン側LDD領域)1
c、半導体層1aの高濃度ソース領域1d並びに高濃度
ドレイン領域1eを備えている。高濃度ドレイン領域1
eには、複数の画素電極9aのうちの対応する一つがバ
リア層80を中継して接続されている。本実施形態では
特にデータ線6aは、Al等の低抵抗な金属膜や金属シ
リサイド等の合金膜などの遮光性且つ導電性の薄膜から
構成されている。また、バリア層80及び第2誘電体膜
(第1層間絶縁膜)81の上には、高濃度ソース領域1
dへ通じるコンタクトホール5及びバリア層80へ通じ
るコンタクトホール8bが各々形成された第2層間絶縁
膜4が形成されている。この高濃度ソース領域1dへの
コンタクトホール5を介して、データ線6aは高濃度ソ
ース領域1dに電気的接続されている。更に、データ線
6a及び第2層間絶縁膜4の上には、バリア層80への
コンタクトホール8bが形成された第3層間絶縁膜7が
形成されている。このコンタクトホール8bを介して、
画素電極9aはバリア層80に電気的接続されており、
更にバリア層80を中継してコンタクトホール8aを介
して高濃度ドレイン領域1eに電気的接続されている。
前述の画素電極9aは、このように構成された第3層間
絶縁膜7の上面に設けられている。In FIG. 3, the pixel switching TFT
Reference numeral 30 denotes a scanning line 3a, a channel region 1a 'of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, a scanning line 3a and the semiconductor layer 1.
a, a low concentration source region (source-side LDD region) 1b of the semiconductor layer 1a.
And low concentration drain region (drain side LDD region) 1
c, a high-concentration source region 1d and a high-concentration drain region 1e of the semiconductor layer 1a. High concentration drain region 1
To e, a corresponding one of the plurality of pixel electrodes 9a is connected via the barrier layer 80. In the present embodiment, in particular, the data line 6a is formed of a light-shielding and conductive thin film such as a low-resistance metal film such as Al or an alloy film such as metal silicide. The high concentration source region 1 is formed on the barrier layer 80 and the second dielectric film (first interlayer insulating film) 81.
A second interlayer insulating film 4 in which a contact hole 5 leading to d and a contact hole 8b leading to the barrier layer 80 are respectively formed is formed. The data line 6a is electrically connected to the high-concentration source region 1d via the contact hole 5 to the high-concentration source region 1d. Further, a third interlayer insulating film 7 in which a contact hole 8b to the barrier layer 80 is formed is formed on the data line 6a and the second interlayer insulating film 4. Through this contact hole 8b,
The pixel electrode 9a is electrically connected to the barrier layer 80,
Further, it is electrically connected to the high-concentration drain region 1e via the contact hole 8a via the barrier layer 80.
The above-described pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 configured as described above.
【0045】画素スイッチング用TFT30は、好まし
くは上述のようにLDD構造を持つが、低濃度ソース領
域1b及び低濃度ドレイン領域1cに不純物イオンの打
ち込みを行わないオフセット構造を持ってよいし、ゲー
ト電極3aをマスクとして高濃度で不純物イオンを打ち
込み、自己整合的に高濃度ソース及びドレイン領域を形
成するセルフアライン型のTFTであってもよい。The pixel switching TFT 30 preferably has the LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low-concentration source region 1b and the low-concentration drain region 1c. A self-aligned TFT in which impurity ions are implanted at a high concentration using 3a as a mask to form high-concentration source and drain regions in a self-aligned manner may be used.
【0046】(電気光学装置の第1実施形態における製
造プロセス)次に、以上のような構成を持つ実施形態に
おける液晶装置の製造プロセスについて、図4から図7
を参照して説明する。尚、図4から図7は各工程におけ
るTFTアレイ基板側の各層を、図3と同様に図2のA
−A’断面に対応させて示す工程図である。(Manufacturing Process in First Embodiment of Electro-Optical Device) Next, a manufacturing process of the liquid crystal device in the embodiment having the above-described configuration will be described with reference to FIGS.
This will be described with reference to FIG. FIGS. 4 to 7 show each layer on the TFT array substrate side in each step, as in FIG.
It is a process drawing shown corresponding to -A 'cross section.
【0047】先ず図4の工程(1)に示すように、石英
基板、ハードガラス、シリコン基板等のTFTアレイ基
板10を用意する。ここで、好ましくはN2(窒素)等
の不活性ガス雰囲気且つ約900〜1300℃の高温で
アニール処理し、後に実施される高温プロセスにおける
TFTアレイ基板10に生じる歪みが少なくなるように
前処理しておく。即ち、製造プロセスにおける最高温で
高温処理される温度に合わせて、事前にTFTアレイ基
板10を同じ温度かそれ以上の温度で熱処理しておく。
そして、このように処理されたTFTアレイ基板10の
全面に、Ti、Cr、W、Ta、Mo及びPb等の金属
や金属シリサイド等の金属合金膜を、スパッタリングに
より、100〜500nm程度の膜厚、好ましくは約2
00nmの膜厚の遮光膜11を形成する。尚、遮光膜1
1上には、表面反射を緩和するためにポリシリコン膜等
の反射防止膜を形成しても良い。First, as shown in step (1) of FIG. 4, a TFT array substrate 10 such as a quartz substrate, hard glass, or silicon substrate is prepared. Here, annealing is preferably performed in an inert gas atmosphere such as N 2 (nitrogen) and at a high temperature of about 900 to 1300 ° C., and a pre-treatment is performed so that distortion generated in the TFT array substrate 10 in a high-temperature process performed later is reduced. Keep it. That is, the TFT array substrate 10 is preliminarily heat-treated at the same temperature or higher in accordance with the highest processing temperature at the highest temperature in the manufacturing process.
Then, a metal such as Ti, Cr, W, Ta, Mo and Pb or a metal alloy film such as metal silicide is formed on the entire surface of the TFT array substrate 10 thus processed by sputtering to a thickness of about 100 to 500 nm. , Preferably about 2
A light-shielding film 11 having a thickness of 00 nm is formed. The light shielding film 1
An anti-reflection film such as a polysilicon film may be formed on the substrate 1 to reduce surface reflection.
【0048】次に工程(2)に示すように、該形成され
た遮光膜11上にフォトリソグラフィにより第1遮光膜
11aのパターン(図2参照)に対応するレジストマス
クを形成し、該レジストマスクを介して遮光膜11に対
しエッチングを行うことにより、第1遮光膜11aを形
成する。Next, as shown in step (2), a resist mask corresponding to the pattern of the first light-shielding film 11a (see FIG. 2) is formed on the formed light-shielding film 11 by photolithography. The first light-shielding film 11a is formed by etching the light-shielding film 11 through the step.
【0049】次に工程(3)に示すように、第1遮光膜
11aの上に、例えば、常圧又は減圧CVD法等により
TEOS(テトラ・エチル・オルソ・シリケート)ガ
ス、TEB(テトラ・エチル・ボートレート)ガス、T
MOP(テトラ・メチル・オキシ・フォスレート)ガス
等を用いて、NSG、PSG、BSG、BPSGなどの
シリケートガラス膜、窒化シリコン膜や酸化シリコン膜
等からなる下地絶縁膜12を形成する。この下地絶縁膜
12の膜厚は、例えば、約500〜2000nmとす
る。Next, as shown in step (3), TEOS (tetra-ethyl-ortho-silicate) gas, TEB (tetra-ethyl) is formed on the first light-shielding film 11a by, for example, normal pressure or reduced pressure CVD.・ Boat rate) Gas, T
The underlying insulating film 12 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed using MOP (tetramethyl oxyphosphate) gas or the like. The thickness of the base insulating film 12 is, for example, about 500 to 2000 nm.
【0050】次に工程(4)に示すように、下地絶縁膜
12の上に、約450〜550℃、好ましくは約500
℃の比較的低温環境中で、流量約400〜600cc/
minのモノシランガス、ジシランガス等を用いた減圧
CVD(例えば、圧力約20〜40PaのCVD)によ
り、アモルファスシリコン膜を形成する。その後、窒素
雰囲気中で、約600〜700℃にて約1〜10時間、
好ましくは、4〜6時間のアニール処理を施することに
より、ポリシリコン膜1を約50〜200nmの厚さ、
好ましくは約100nmの厚さとなるまで固相成長させ
る。固相成長させる方法としては、RTA(Rapid Ther
mal Anneal)を使ったアニール処理でも良いし、エキシ
マレーザー等を用いたレーザーアニールでも良い。Next, as shown in step (4), a temperature of about 450 to 550 ° C., preferably about 500
Flow rate of about 400 to 600 cc /
An amorphous silicon film is formed by low-pressure CVD (for example, CVD at a pressure of about 20 to 40 Pa) using a monosilane gas, a disilane gas, or the like for min. Thereafter, in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours,
Preferably, the polysilicon film 1 is formed to a thickness of about 50 to 200 nm by performing an annealing process for 4 to 6 hours.
Preferably, the solid phase is grown to a thickness of about 100 nm. As a method for solid phase growth, RTA (Rapid Ther
(Mal Anneal) or laser annealing using an excimer laser or the like.
【0051】この際、図3に示した画素スイッチング用
TFT30として、nチャネル型の画素スイッチング用
TFT30を作成する場合には、当該チャネル領域にS
b(アンチモン)、As(砒素)、P(リン)などのV
族元素のドーパントを僅かにイオン注入等によりドープ
しても良い。また、画素スイッチング用TFT30をp
チャネル型とする場合には、B(ボロン)、Ga(ガリ
ウム)、In(インジウム)などのIII族元素のドーパ
ントを僅かにイオン注入等によりドープしても良い。
尚、アモルファスシリコン膜を経ないで、減圧CVD法
等によりポリシリコン膜1を直接形成しても良い。或い
は、減圧CVD法等により堆積したポリシリコン膜にシ
リコンイオンを打ち込んで一旦非晶質化(アモルファス
化)し、その後アニール処理等により再結晶化させてポ
リシリコン膜1を形成しても良い。At this time, when an n-channel type pixel switching TFT 30 is formed as the pixel switching TFT 30 shown in FIG.
V such as b (antimony), As (arsenic), and P (phosphorus)
A group element dopant may be slightly doped by ion implantation or the like. Also, the pixel switching TFT 30 is set to p
In the case of a channel type, a dopant of a group III element such as B (boron), Ga (gallium), or In (indium) may be slightly doped by ion implantation or the like.
The polysilicon film 1 may be directly formed by a low pressure CVD method or the like without passing through the amorphous silicon film. Alternatively, the polysilicon film 1 may be formed by implanting silicon ions into a polysilicon film deposited by a low-pressure CVD method or the like to make the polysilicon film once amorphous (amorphized), and then recrystallize by annealing or the like.
【0052】次に工程(5)に示すように、フォトリソ
グラフィ工程、エッチング工程等により、図2に示した
如き第1蓄積容量電極1fを含む所定パターンを有する
半導体層1aを形成する。Next, as shown in a step (5), a semiconductor layer 1a having a predetermined pattern including the first storage capacitor electrode 1f as shown in FIG. 2 is formed by a photolithography step, an etching step and the like.
【0053】次に工程(6)に示すように、画素スイッ
チング用TFT30を構成する半導体層1aと共に第1
蓄積容量電極1fを約900〜1300℃の温度、好ま
しくは約1000℃の温度により熱酸化することによ
り、約30nmの比較的薄い厚さの熱酸化シリコン膜2
aを形成し、更に工程(7)に示すように、減圧CVD
法等により高温酸化シリコン膜(HTO膜)や窒化シリ
コン膜からなる絶縁膜2bを約50nmの比較的薄い厚
さに堆積し、熱酸化シリコン膜2a及び絶縁膜2bを含
む多層構造を持つ画素スイッチング用TFT30のゲー
ト絶縁膜2と共に蓄積容量形成用の第1誘電体膜2を同
時に形成する。この結果、第1蓄積容量電極1fの厚さ
は、約30〜150nmの厚さ、好ましくは約35〜5
0nmの厚さとなり、ゲート絶縁膜2(第1誘電体膜)
の厚さは、約20〜150nmの厚さ、好ましくは約3
0〜100nmの厚さとなる。このように高温熱酸化時
間を短くすることにより、特に8インチ程度の大型基板
を使用する場合に熱によるそりを防止することができ
る。但し、ポリシリコン膜1を熱酸化することのみによ
り、単一層構造を持つゲート絶縁膜2を形成してもよ
い。Next, as shown in the step (6), the first layer together with the semiconductor layer 1a constituting the pixel switching TFT 30 is formed.
By thermally oxidizing the storage capacitor electrode 1f at a temperature of about 900 to 1300 ° C., preferably at a temperature of about 1000 ° C., a relatively thin thermally oxidized silicon film 2 of about 30 nm is formed.
a, and then, as shown in step (7),
An insulating film 2b made of a high-temperature silicon oxide film (HTO film) or a silicon nitride film is deposited to a relatively thin thickness of about 50 nm by a method or the like, and a pixel switching having a multilayer structure including the thermal silicon oxide film 2a and the insulating film 2b The first dielectric film 2 for forming a storage capacitor is formed simultaneously with the gate insulating film 2 of the TFT 30 for use. As a result, the first storage capacitor electrode 1f has a thickness of about 30 to 150 nm, preferably about 35 to 5 nm.
The thickness becomes 0 nm, and the gate insulating film 2 (first dielectric film)
Has a thickness of about 20 to 150 nm, preferably about 3 nm.
The thickness is 0 to 100 nm. By shortening the high-temperature thermal oxidation time in this way, warpage due to heat can be prevented particularly when a large substrate of about 8 inches is used. However, the gate insulating film 2 having a single-layer structure may be formed only by thermally oxidizing the polysilicon film 1.
【0054】次に工程(8)に示すように、フォトリソ
グラフィ工程、エッチング工程等によりレジスト層50
0を第1蓄積容量電極1fとなる部分を除く半導体層1
a上に形成した後、例えばPイオンをドーズ量約3×1
012/cm2でドープして、第1蓄積容量電極1fを
低抵抗化しても良い。Next, as shown in a step (8), a resist layer 50 is formed by a photolithography step, an etching step and the like.
0 is the semiconductor layer 1 excluding the portion serving as the first storage capacitor electrode 1f
After forming on P.a, for example, P ions are dosed at about 3 × 1
The resistance of the first storage capacitor electrode 1f may be reduced by doping at 0 12 / cm 2 .
【0055】次に工程(9)に示すように、レジスト層
500を除去した後、減圧CVD法等によりポリシリコ
ン膜3を堆積し、更にリン(P)を熱拡散し、ポリシリ
コン膜3を導電化する。又は、Pイオンをポリシリコン
膜3の成膜と同時に導入したドープトシリコン膜を用い
てもよい。ポリシリコン膜3の膜厚は、約100〜50
0nmの厚さ、好ましくは約300nmに堆積する。Next, as shown in step (9), after the resist layer 500 is removed, a polysilicon film 3 is deposited by a low pressure CVD method or the like, and phosphorus (P) is thermally diffused to form the polysilicon film 3. It becomes conductive. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. The thickness of the polysilicon film 3 is about 100 to 50.
Deposit to a thickness of 0 nm, preferably about 300 nm.
【0056】次に図5の工程(10)に示すように、レ
ジストマスクを用いたフォトリソグラフィ工程、エッチ
ング工程等により、図2に示した如き所定パターンの走
査線3aと共に容量線3bを形成する。走査線3a及び
容量線3bは、高融点金属や金属シリサイド等の金属合
金膜で形成しても良いし、ポリシリコン膜等と組み合わ
せた多層配線としても良い。Next, as shown in a step (10) of FIG. 5, by a photolithography step using a resist mask, an etching step, and the like, a predetermined pattern of the scanning lines 3a and the capacitance lines 3b as shown in FIG. 2 are formed. . The scanning line 3a and the capacitance line 3b may be formed of a metal alloy film such as a high melting point metal or a metal silicide, or may be a multilayer wiring combined with a polysilicon film or the like.
【0057】次に工程(11)に示すように、図3に示
した画素スイッチング用TFT30をLDD構造を持つ
nチャネル型のTFTとする場合、半導体層1aに、先
ず低濃度ソース領域1b及び低濃度ドレイン領域1cを
形成するために、走査線3a(ゲート電極)をマスクと
して、PなどのV族元素のドーパントを低濃度で(例え
ば、Pイオンを1〜3×1013/cm2のドーズ量に
て)ドープする。これにより走査線3a下の半導体層1
aはチャネル領域1a’となる。この不純物のドープに
より容量線3b及び走査線3aも低抵抗化される。Next, as shown in step (11), when the pixel switching TFT 30 shown in FIG. 3 is an n-channel type TFT having an LDD structure, the semiconductor layer 1a first includes the low-concentration source region 1b and the low-concentration source region 1b. In order to form the concentration drain region 1c, a dopant of a group V element such as P is used at a low concentration (for example, P ions are doped at a dose of 1 to 3 × 10 13 / cm 2 ) using the scanning line 3a (gate electrode) as a mask. Dope in amount). Thereby, the semiconductor layer 1 under the scanning line 3a
a becomes the channel region 1a '. The resistance of the capacitance line 3b and the scanning line 3a is also reduced by the doping of the impurity.
【0058】次に工程(12)に示すように、画素スイ
ッチング用TFT30を構成する高濃度ソース領域1d
及び高濃度ドレイン領域1eを形成するために、走査線
3aよりも幅の広いマスクでレジスト層600を走査線
3a上に形成した後、同じくPなどのV族元素のドーパ
ントを高濃度で(例えば、Pイオンを1〜3×1015
/cm2のドーズ量にて)ドープする。また、画素スイ
ッチング用TFT30をpチャネル型とする場合、半導
体層1aに、低濃度ソース領域1b及び低濃度ドレイン
領域1c並びに高濃度ソース領域1d及び高濃度ドレイ
ン領域1eを形成するために、BなどのIII族元素のド
ーパントを用いてドープする。尚、例えば、低濃度のド
ープを行わずに、オフセット構造のTFTとしてもよ
く、走査線3aをマスクとして、Pイオン、Bイオン等
を用いたイオン注入技術によりセルフアライン型のTF
Tとしてもよい。この不純物のドープにより容量線3b
及び走査線3aも更に低抵抗化される。Next, as shown in step (12), the high concentration source region 1d constituting the pixel switching TFT 30
After forming the resist layer 600 on the scanning line 3a with a mask wider than the scanning line 3a in order to form the high-concentration drain region 1e, a dopant of a group V element such as P is also added at a high concentration (for example, , P ions from 1 to 3 × 10 15
/ Cm 2 (dose amount). When the pixel switching TFT 30 is of a p-channel type, B or the like is used to form the low-concentration source region 1b and the low-concentration drain region 1c and the high-concentration source region 1d and the high-concentration drain region 1e in the semiconductor layer 1a. Using a Group III element dopant. Note that, for example, a TFT having an offset structure may be used without doping at a low concentration, and a self-aligned TF may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask.
It may be T. The capacitance line 3b is formed by doping this impurity.
Further, the resistance of the scanning line 3a is further reduced.
【0059】尚、これらのTFT30の素子形成工程と
並行して、nチャネル型TFT及びpチャネル型TFT
から構成される相補型構造を持つデータ線駆動回路、走
査線駆動回路等の周辺回路をTFTアレイ基板10上の
周辺部に形成してもよい。このように、本実施形態にお
いて画素スイッチング用TFT30を構成する半導体層
1aをポリシリコンで形成すれば、画素スイッチング用
TFT30の形成時にほぼ同一工程で、周辺回路を形成
することができ、製造上有利である。Incidentally, in parallel with the element forming process of the TFT 30, an n-channel TFT and a p-channel TFT
Peripheral circuits such as a data line driving circuit and a scanning line driving circuit having a complementary structure composed of the TFT array substrate may be formed in the peripheral portion on the TFT array substrate 10. As described above, if the semiconductor layer 1a constituting the pixel switching TFT 30 in this embodiment is formed of polysilicon, the peripheral circuit can be formed in substantially the same process when the pixel switching TFT 30 is formed, which is advantageous in manufacturing. It is.
【0060】次に工程(13)に示すように、レジスト
層600を除去した後、容量線3b及び走査線3a並び
にゲート絶縁膜2(第1誘電体膜)上に、減圧CVD
法、プラズマCVD法等により高温酸化シリコン膜(H
TO膜)や窒化シリコン膜からなる第1層間絶縁膜81
を10nm以上200nm以下の比較的薄い厚さに堆積
する。但し、前述のように、第1層間絶縁膜81は、多
層膜から構成してもよいし、一般にTFTのゲート絶縁
膜を形成するのに用いられる各種の公知技術により、第
1層間絶縁膜81を形成可能である。第1層間絶縁膜8
1の場合には、第2層間絶縁膜4の場合のように余り薄
くするとデータ線6a及び走査線3a間の寄生容量が大
きくなってしまうことはなく、またTFT30における
ゲート絶縁膜2のように余り薄く構成するとトンネル効
果等の特異現象が発生することもない。また、第1層間
絶縁膜81は、第2蓄積容量電極3bとバリア層80の
間で、第2誘電体膜として機能する。そして、第2誘電
体膜81を薄くする程、第2蓄積容量70bは大きくな
るので、結局、膜破れなどの欠陥が生じないことを条件
に、ゲート絶縁膜2よりも薄い50nm以下の厚みを持
つ極薄い絶縁膜となるように第2誘電体膜81を形成す
ると本実施形態の効果を増大させることができる。Next, as shown in a step (13), after the resist layer 600 is removed, a low pressure CVD is performed on the capacitance line 3b, the scanning line 3a, and the gate insulating film 2 (first dielectric film).
High-temperature silicon oxide film (H
TO film) or a first interlayer insulating film 81 made of a silicon nitride film
Is deposited to a relatively thin thickness of 10 nm or more and 200 nm or less. However, as described above, the first interlayer insulating film 81 may be composed of a multilayer film, or may be formed by various known techniques generally used for forming a gate insulating film of a TFT. Can be formed. First interlayer insulating film 8
In the case of 1, if the thickness is too small as in the case of the second interlayer insulating film 4, the parasitic capacitance between the data line 6a and the scanning line 3a does not increase, and also, as in the case of the gate insulating film 2 in the TFT 30, If it is made too thin, no unique phenomenon such as a tunnel effect will occur. In addition, the first interlayer insulating film 81 functions as a second dielectric film between the second storage capacitor electrode 3b and the barrier layer 80. Then, as the second dielectric film 81 is made thinner, the second storage capacitor 70b becomes larger. As a result, a thickness of 50 nm or less, which is thinner than the gate insulating film 2, is set on condition that defects such as film breakage do not occur. When the second dielectric film 81 is formed so as to have an extremely thin insulating film, the effect of the present embodiment can be increased.
【0061】次に工程(14)に示すように、バリア層
80と高濃度ドレイン領域1eとを電気的接続するため
のコンタクトホール8a及び第2遮光膜24と走査線3
aとを接続するためのコンタクトホール8cを、例えば
反応性イオンエッチング、反応性イオンビームエッチン
グ等のドライエッチングにより形成する。このようなド
ライエッチングは、指向性が高いため、小さな径のコン
タクトホール8a、8cを開孔可能である。或いは、コ
ンタクトホール8aが半導体層1aを突き抜けるのを防
止するのに有利なウエットエッチングを併用してもよ
い。このウエットエッチングは、コンタクトホール8a
に対し、より良好なコンタクトをとるためのテーパを付
与する観点からも有効である。Next, as shown in step (14), the contact hole 8a for electrically connecting the barrier layer 80 and the high-concentration drain region 1e, the second light-shielding film 24 and the scanning line 3 are formed.
A contact hole 8c for connecting to a is formed by dry etching such as reactive ion etching or reactive ion beam etching. Since such dry etching has high directivity, the contact holes 8a and 8c having a small diameter can be formed. Alternatively, wet etching which is advantageous for preventing the contact hole 8a from penetrating through the semiconductor layer 1a may be used together. This wet etching is performed in the contact hole 8a.
On the other hand, it is also effective from the viewpoint of providing a taper for obtaining better contact.
【0062】次に工程(15)に示すように、第1層間
絶縁膜81及びコンタクトホール8aを介して覗く高濃
度ドレイン領域1eの全面に、Ti、Cr、W、Ta、
Mo及びPb等の金属や金属シリサイド等の金属合金膜
をスパッタ処理により堆積して、50〜500nm程度
の膜厚の導電膜80’を形成する。50nm程度の厚み
があれば、後に第2コンタクトホール8bを開孔する時
に突き抜ける可能性は殆どない。尚、この導電膜80’
上には、表面反射を緩和するためにポリシリコン膜等の
反射防止膜を形成しても良い。また、導電膜80’は応
力緩和のためにドープトポリシリコン膜等を用いても良
い。Next, as shown in step (15), Ti, Cr, W, Ta, and Ti are formed on the entire surface of the high-concentration drain region 1e viewed through the first interlayer insulating film 81 and the contact hole 8a.
A metal such as Mo and Pb or a metal alloy film such as a metal silicide is deposited by sputtering to form a conductive film 80 'having a thickness of about 50 to 500 nm. If the thickness is about 50 nm, there is almost no possibility that the second contact hole 8b will be penetrated when the second contact hole 8b is later formed. The conductive film 80 '
An anti-reflection film such as a polysilicon film may be formed thereon to reduce surface reflection. The conductive film 80 'may be a doped polysilicon film or the like for stress relaxation.
【0063】次に図6の工程(16)に示すように、該
形成された導電膜80’上にフォトリソグラフィにより
バリア層80のパターン(図2参照)に対応するととも
に、走査線3aに接続される第2遮光膜24に対応する
レジストマスクを形成し、該レジストマスクを介して導
電膜80’に対しエッチングを行うことにより、第3蓄
積容量電極80aを含むバリア層80及び第2遮光膜2
4を形成する。Next, as shown in a step (16) of FIG. 6, the pattern corresponding to the pattern of the barrier layer 80 (see FIG. 2) is formed on the formed conductive film 80 'by photolithography and connected to the scanning line 3a. A resist mask corresponding to the second light-shielding film 24 to be formed is formed, and the conductive film 80 'is etched through the resist mask, thereby forming the barrier layer 80 including the third storage capacitor electrode 80a and the second light-shielding film. 2
4 is formed.
【0064】また、同時に、この場合、第2遮光膜24
は、第1遮光膜11aと同一材料を用いて成膜すれば、
応力緩和に特に効果的である。At the same time, in this case, the second light shielding film 24
Is formed using the same material as the first light-shielding film 11a,
Particularly effective for stress relaxation.
【0065】この後、さらに第1層間絶縁膜81、第2
遮光膜24及びバリア層80を覆うように、例えば、常
圧又は減圧CVD法やTEOSガス等を用いて、NS
G、PSG(リンシリケートガラス)、BSG(ボロン
シリケートガラス)、BPSG(ボロンリンシリケート
ガラス)などのシリケートガラス膜、窒化シリコン膜や
酸化シリコン膜等からなる第2層間絶縁膜4を形成す
る。第2層間絶縁膜4の膜厚は、約500〜1500n
mが好ましい。第2層間絶縁膜4の膜厚が500nm以
上あれば、データ線6a及び走査線3a間における寄生
容量は余り又は殆ど問題とならない。Thereafter, the first interlayer insulating film 81 and the second
For example, by using a normal pressure or low pressure CVD method, a TEOS gas, or the like, the NS is applied so as to cover the light shielding film 24 and the barrier layer 80.
A second interlayer insulating film 4 made of a silicate glass film such as G, PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), a silicon nitride film, a silicon oxide film, or the like is formed. The thickness of the second interlayer insulating film 4 is about 500 to 1500 n
m is preferred. If the thickness of the second interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the scanning line 3a causes little or no problem.
【0066】次に工程(17)の段階で、高濃度ソース
領域1d及び高濃度ドレイン領域1eを活性化するため
に約1000℃のアニール処理を20分程度行った後、
データ線6aに対するコンタクトホール5を開孔する。
また、走査線3aや容量線3bを基板周辺領域において
図示しない配線と接続するためのコンタクトホールも、
コンタクトホール5と同一の工程により第2層間絶縁膜
4に開孔することができる。Next, in the step (17), an annealing process at about 1000 ° C. is performed for about 20 minutes to activate the high-concentration source region 1d and the high-concentration drain region 1e.
A contact hole 5 for the data line 6a is opened.
Also, contact holes for connecting the scanning lines 3a and the capacitance lines 3b to wirings (not shown) in the peripheral region of the substrate are provided.
The second interlayer insulating film 4 can be opened by the same process as the contact hole 5.
【0067】次に、工程(18)に示すように、第2層
間絶縁膜4の上に、スパッタリング等により、遮光性の
Al等の低抵抗金属や金属シリサイド等を金属膜6とし
て、約100〜500nmの厚さ、好ましくは約300
nmに堆積する。Then, as shown in step (18), a low-resistance metal such as Al or a metal silicide having a light-shielding property is formed on the second interlayer insulating ~ 500 nm thickness, preferably about 300
nm.
【0068】次に工程(19)に示すように、フォトリ
ソグラフィ工程、エッチング工程等により、データ線6
aを形成する。Next, as shown in a step (19), the data lines 6 are formed by a photolithography step, an etching step and the like.
a is formed.
【0069】次に図7の工程(20)に示すように、デ
ータ線6a上を覆うように、例えば、常圧又は減圧CV
D法やTEOSガス等を用いて、NSG、PSG、BS
G、BPSGなどのシリケートガラス膜、窒化シリコン
膜や酸化シリコン膜等からなる第3層間絶縁膜7を形成
する。第3層間絶縁膜7の膜厚は、約500〜1500
nmが好ましい。Next, as shown in step (20) of FIG. 7, for example, normal pressure or reduced pressure CV is applied so as to cover the data line 6a.
NSG, PSG, BS using D method or TEOS gas
A third interlayer insulating film 7 made of a silicate glass film such as G or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed. The thickness of the third interlayer insulating film 7 is about 500 to 1500
nm is preferred.
【0070】次に工程(21)に示すように、画素電極
9aとバリア層80とを電気的接続するためのコンタク
トホール8bを、反応性イオンエッチング、反応性イオ
ンビームエッチング等のドライエッチングにより形成す
る。また、テーパ状にするためにウェットエッチングを
用いても良い。Next, as shown in step (21), a contact hole 8b for electrically connecting the pixel electrode 9a and the barrier layer 80 is formed by dry etching such as reactive ion etching or reactive ion beam etching. I do. Further, wet etching may be used to form a tapered shape.
【0071】次に工程(22)に示すように、第3層間
絶縁膜7の上に、スパッタ処理等により、ITO膜等の
透明導電性薄膜9を、約50〜200nmの厚さに堆積
し、更に工程(23)に示すように、フォトリソグラフ
ィ工程、エッチング工程等により、画素電極9aを形成
する。尚、当該液晶装置を反射型の液晶装置に用いる場
合には、Al等の反射率の高い不透明な材料から画素電
極9aを形成してもよい。Next, as shown in step (22), a transparent conductive thin film 9 such as an ITO film is deposited on the third interlayer insulating film 7 by sputtering or the like to a thickness of about 50 to 200 nm. Then, as shown in the step (23), the pixel electrode 9a is formed by a photolithography step, an etching step and the like. When the liquid crystal device is used for a reflection type liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
【0072】続いて、画素電極9aの上にポリイミド系
の配向膜の塗布液を塗布した後、所定のプレティルト角
を持つように且つ所定方向でラビング処理を施すこと等
により、配向膜16(図3参照)が形成される。Subsequently, after applying a coating liquid for a polyimide-based alignment film on the pixel electrode 9a, a rubbing process is performed so as to have a predetermined pretilt angle and in a predetermined direction. 3) is formed.
【0073】他方、図3に示した対向基板20について
は、ガラス基板等が先ず用意され、第3遮光膜23及び
額縁としての第3遮光膜(図10及び図11参照)が、
例えば金属クロムをスパッタした後、フォトリソグラフ
ィ工程、エッチング工程を経て形成される。尚、これら
の第2及び第3遮光膜は、Cr、Ni、Alなどの金属
材料の他、カーボンやTiをフォトレジストに分散した
樹脂ブラックなどの材料から形成してもよい。尚、TF
Tアレイ基板10上で、データ線6a、バリア層80、
第1遮光膜11a、第2遮光膜24等で遮光領域を規定
すれば、対向基板20上の第3遮光膜23を省くことが
できる。On the other hand, for the counter substrate 20 shown in FIG. 3, a glass substrate or the like is first prepared, and the third light shielding film 23 and the third light shielding film as a frame (see FIGS. 10 and 11) are provided.
For example, it is formed through a photolithography process and an etching process after sputtering metal chromium. The second and third light-shielding films may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist, in addition to a metal material such as Cr, Ni, or Al. TF
On the T array substrate 10, the data line 6a, the barrier layer 80,
If the light shielding region is defined by the first light shielding film 11a, the second light shielding film 24, and the like, the third light shielding film 23 on the counter substrate 20 can be omitted.
【0074】その後、対向基板20の全面にスパッタ処
理等により、ITO等の透明導電性薄膜を約50〜20
0nmの厚さに堆積することにより、対向電極21を形
成する。更に、対向電極21の全面にポリイミド系の配
向膜の塗布液を塗布した後、所定のプレティルト角を持
つように且つ所定方向でラビング処理を施すこと等によ
り、配向膜22(図3参照)が形成される。Thereafter, a transparent conductive thin film such as ITO is applied to the entire surface of the counter substrate 20 by sputtering or the like for about 50 to 20 minutes.
The counter electrode 21 is formed by depositing it to a thickness of 0 nm. Furthermore, after applying a coating liquid for a polyimide-based alignment film to the entire surface of the counter electrode 21, a rubbing process is performed so as to have a predetermined pretilt angle and in a predetermined direction, so that the alignment film 22 (see FIG. 3) is formed. It is formed.
【0075】最後に、上述のように各層が形成されたT
FTアレイ基板10と対向基板20とは、配向膜16及
び22が対面するようにシール材(図9及び図10参
照)により貼り合わされ、真空吸引等により、両基板間
の空間に、例えば複数種類のネマティック液晶を混合し
てなる液晶が吸引されて、所定層厚の液晶層50が形成
される。Finally, the T on which each layer is formed as described above
The FT array substrate 10 and the counter substrate 20 are bonded together with a sealing material (see FIGS. 9 and 10) so that the alignment films 16 and 22 face each other. The liquid crystal formed by mixing the above nematic liquid crystals is sucked to form a liquid crystal layer 50 having a predetermined thickness.
【0076】上述の実施形態においては、走査線3aと
バリア層80とを同一膜で同時に形成及びパターニング
することにより、少ない工程で蓄積容量の付加と走査線
の低抵抗化及び遮光膜による応力緩和を実現することが
できる。In the above-described embodiment, the scanning line 3a and the barrier layer 80 are simultaneously formed and patterned with the same film, so that the storage capacitor can be added in a small number of steps, the resistance of the scanning line can be reduced, and the stress can be alleviated by the light shielding film. Can be realized.
【0077】上述の実施形態では、第2遮光膜24とバ
リア層80を同一膜により同時に形成したが、工程は増
えるが、別材料で別工程で形成しても同様な効果は得ら
れる。In the above-described embodiment, the second light-shielding film 24 and the barrier layer 80 are simultaneously formed of the same film. However, the number of steps is increased, but the same effect can be obtained by forming the second light-shielding film 24 and the barrier layer 80 in different steps using different materials.
【0078】さらに図8に本発明の電気光学装置の例で
ある液晶装置の別の例を示す。図8は、上述の実施形態
とほぼ同様な構成を有し、バリア層80を有さない点が
異なり、異なる点のみ記載する。FIG. 8 shows another example of a liquid crystal device which is an example of the electro-optical device of the present invention. FIG. 8 has a configuration substantially similar to that of the above-described embodiment, and is different in that it does not have the barrier layer 80. Only different points are described.
【0079】図8の液晶装置では走査線3a及び容量線
3bの形成までは、上述の実施形態と同様な構成を有
し、しかる後に、走査線3a上に不透明性導電層を形成
し、パターニングしては第2遮光膜24を形成する。次
に、第2遮光膜24及び容量線3bの上に第2層間絶縁
膜4を形成し、第2層間絶縁膜4に形成されたコンタク
トホール5を介してデータ線6aを形成し、データ線6
a上に第3層間絶縁膜7を形成し、第3層間絶縁膜7及
び第2層間絶縁膜4及び第1層間絶縁膜81に形成され
たコンタクトホール8を介して画素電極9aを形成す
る。このような構成でも図3の例と同様に第2遮光膜に
よりゲート電極、あるいは走査線を低抵抗化することが
できる。またゲート電極、あるいは走査線を冗長化する
ことができる。さらに、第1遮光膜11aと第2遮光膜
24が同一の材料あるいは、熱膨張係数を同様にするこ
とにより、応力緩和することが可能となる。The liquid crystal device shown in FIG. 8 has the same configuration as that of the above embodiment up to the formation of the scanning lines 3a and the capacitance lines 3b. Thereafter, an opaque conductive layer is formed on the scanning lines 3a and patterned. Then, the second light shielding film 24 is formed. Next, a second interlayer insulating film 4 is formed on the second light-shielding film 24 and the capacitor line 3b, and a data line 6a is formed through a contact hole 5 formed in the second interlayer insulating film 4, thereby forming a data line. 6
A third interlayer insulating film 7 is formed on a, and a pixel electrode 9a is formed through contact holes 8 formed in the third interlayer insulating film 7, the second interlayer insulating film 4, and the first interlayer insulating film 81. Even in such a configuration, similarly to the example of FIG. 3, the resistance of the gate electrode or the scanning line can be reduced by the second light shielding film. Further, the gate electrode or the scanning line can be made redundant. Further, the first light-shielding film 11a and the second light-shielding film 24 can be made of the same material or have the same thermal expansion coefficient, so that stress can be relaxed.
【0080】(電気光学装置の全体構成)以上のように
構成された各実施形態における液晶装置の全体構成を図
9及び図10を参照して説明する。尚、図9は、TFT
アレイ基板10をその上に形成された各構成要素と共に
対向基板20の側から見た平面図であり、図10は、図
9のH−H’断面図である。(Overall Configuration of Electro-Optical Device) The overall configuration of the liquid crystal device in each embodiment configured as described above will be described with reference to FIGS. 9 and 10. FIG. FIG. 9 shows a TFT
FIG. 10 is a plan view of the array substrate 10 together with the components formed thereon as viewed from the counter substrate 20, and FIG. 10 is a cross-sectional view taken along the line HH 'of FIG.
【0081】図9において、TFTアレイ基板10の上
には、シール材52がその縁に沿って設けられており、
その内側に並行して、例えば第3遮光膜23と同じ或い
は異なる材料から成る画像表示領域の周辺を規定する額
縁としての第3遮光膜53が設けられている。シール材
52の外側の領域には、データ線6aに画像信号を所定
タイミングで供給することによりデータ線6aを駆動す
るデータ線駆動回路101及び実装端子102がTFT
アレイ基板10の一辺に沿って設けられており、走査線
3aに走査信号を所定タイミングで供給することにより
走査線3aを駆動する走査線駆動回路104が、この一
辺に隣接する2辺に沿って設けられている。そして、図
10に示すように、図9に示したシール材52とほぼ同
じ輪郭を持つ対向基板20が当該シール材52によりT
FTアレイ基板10に固着されている。尚、本実施の形
態によれば、対向基板20上の第3遮光膜23はTFT
アレイ基板10の遮光領域よりも小さく形成すれば良
い。また、液晶装置の用途により、第3遮光膜23は容
易に取り除くことができる。In FIG. 9, a sealing material 52 is provided on the TFT array substrate 10 along its edge.
A third light-shielding film 53 as a frame defining the periphery of the image display area made of the same or different material as the third light-shielding film 23 is provided in parallel with the inside. In a region outside the sealing material 52, a data line driving circuit 101 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing and a mounting terminal 102 are provided with a TFT.
A scanning line driving circuit 104 provided along one side of the array substrate 10 and driving the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Is provided. Then, as shown in FIG. 10, the counter substrate 20 having substantially the same contour as the sealing material 52 shown in FIG.
It is fixed to the FT array substrate 10. According to the present embodiment, the third light-shielding film 23 on the opposite substrate 20 is a TFT.
What is necessary is just to form smaller than the light shielding area of the array substrate 10. Further, the third light shielding film 23 can be easily removed depending on the use of the liquid crystal device.
【0082】以上図1から図10を参照して説明した各
実施形態では、データ線駆動回路101及び走査線駆動
回路104をTFTアレイ基板10の上に設ける代わり
に、例えばTAB(Tape Automated Bonding)基板上に
実装された駆動用LSIに、TFTアレイ基板10の周
辺部に設けられた異方性導電フィルムを介して電気的及
び機械的に接続するようにしてもよい。また、対向基板
20の投射光が入射する側及びTFTアレイ基板10の
出射光が出射する側には各々、例えば、TN(Twisted
Nematic)モード、VA(Vertically Aligned)モード、
PDLC(Polymer Dispersed Liquid Crystal)モード等
の動作モードや、ノーマリーホワイトモード/ノーマリ
ーブラックモードの別に応じて、偏光フィルム、位相差
フィルム、偏光板などが所定の方向で配置される。In each of the embodiments described above with reference to FIGS. 1 to 10, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, TAB (Tape Automated Bonding) The driving LSI mounted on the substrate may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. For example, TN (Twisted) is provided on each of the side of the opposite substrate 20 where the projection light is incident and the side where the emission light of the TFT array substrate 10 is emitted.
Nematic) mode, VA (Vertically Aligned) mode,
A polarizing film, a retardation film, a polarizing plate, and the like are arranged in a predetermined direction according to an operation mode such as a PDLC (Polymer Dispersed Liquid Crystal) mode or a normally white mode / a normally black mode.
【0083】以上説明した各実施形態における液晶装置
は、カラー液晶プロジェクタに適用される場合、対向基
板20に、カラーフィルタは設けられていない。しかし
ながら、第3遮光膜23の形成されていない画素電極9
aに対向する所定領域にRGBのカラーフィルタをその
保護膜と共に、対向基板20上に形成してもよい。ある
いは、TFTアレイ基板10上のRGBに対向する画素
電極9a下にカラーフィルタ層を形成することも可能で
ある。このようにすれば、液晶プロジェクタ以外の直視
型や反射型のカラー液晶テレビなどのカラー液晶装置に
各実施形態における液晶装置を適用できる。When the liquid crystal device according to each of the embodiments described above is applied to a color liquid crystal projector, the opposing substrate 20 is not provided with a color filter. However, the pixel electrode 9 on which the third light shielding film 23 is not formed
An RGB color filter may be formed on the opposing substrate 20 together with the protective film in a predetermined area opposing to a. Alternatively, it is also possible to form a color filter layer below the pixel electrode 9a facing the RGB on the TFT array substrate 10. In this way, the liquid crystal device in each embodiment can be applied to a color liquid crystal device such as a direct-view or reflection type color liquid crystal television other than the liquid crystal projector.
【0084】以上説明した各実施形態における液晶装置
では、従来と同様に入射光を対向基板20の側から入射
することとしたが、第1遮光膜11aを設けているの
で、TFTアレイ基板10の側から入射光を入射し、対
向基板20の側から出射するようにしても良い。即ち、
このように液晶装置を液晶プロジェクタに取り付けて
も、半導体層1aのチャネル領域1a’及びソース側L
DD領域1b、ドレイン側LDD領域1cに光が入射す
ることを防ぐことが出来、高画質の画像を表示すること
が可能である。ここで、従来は、TFTアレイ基板10
の裏面側での反射を防止するために、反射防止用のAR
(Anti Reflection)被膜された偏光板を別途配置した
り、ARフィルムを貼り付ける必要があったが、各実施
形態では、TFTアレイ基板10の表面と半導体層1a
の少なくともチャネル領域1a’及びソース側LDD領
域1b、ドレイン側LDD領域1cとの間に第1遮光膜
11aが形成されているため、このようなAR被膜され
た偏光板やARフィルムを用いたり、TFTアレイ基板
10そのものをAR処理した基板を使用する必要が無く
なる。従って、各実施形態によれば、材料コストを削減
でき、また偏光板貼り付け時に、ごみ、傷等により、歩
留まりを落とすことがなく大変有利である。また、耐光
性が優れているため、明るい光源を使用したり、偏光ビ
ームスプリッタにより偏光変換して、光利用効率を向上
させても、光によるクロストーク等の画質劣化を生じな
い。In the liquid crystal device according to each of the embodiments described above, incident light is made to enter from the side of the counter substrate 20 as in the related art. However, since the first light shielding film 11a is provided, the TFT array substrate 10 The incident light may be incident from the side and emitted from the counter substrate 20 side. That is,
Thus, even if the liquid crystal device is mounted on the liquid crystal projector, the channel region 1a 'of the semiconductor layer 1a and the source side L
Light can be prevented from entering the DD region 1b and the drain-side LDD region 1c, and a high-quality image can be displayed. Here, conventionally, the TFT array substrate 10
Anti-reflection AR to prevent reflection on the back side of the
(Anti Reflection) Although it was necessary to separately arrange a coated polarizing plate or attach an AR film, in each embodiment, the surface of the TFT array substrate 10 and the semiconductor layer 1a
Since the first light-shielding film 11a is formed between at least the channel region 1a ', the source-side LDD region 1b, and the drain-side LDD region 1c, such an AR-coated polarizing plate or AR film may be used. There is no need to use a substrate obtained by subjecting the TFT array substrate 10 to an AR process. Therefore, according to each of the embodiments, the material cost can be reduced, and the yield is not significantly reduced due to dust, scratches or the like when attaching the polarizing plate, which is very advantageous. In addition, since light resistance is excellent, even if a bright light source is used or polarization conversion is performed by a polarizing beam splitter to improve light use efficiency, image quality deterioration such as crosstalk due to light does not occur.
【0085】また、各画素に設けられるスイッチング素
子としては、正スタガ型又はコプラナー型のポリシリコ
ンTFTであるとして説明したが、逆スタガ型のTFT
やアモルファスシリコンTFT等の他の形式のTFTに
対しても、各実施形態は有効である。The switching element provided in each pixel has been described as a normal stagger type or coplanar type polysilicon TFT.
The embodiments are also effective for other types of TFTs such as TFTs and amorphous silicon TFTs.
【0086】(電子機器)次に、以上詳細に説明した液
晶装置100を備えた電子機器の実施の形態について図
11から図13を参照して説明する。(Electronic Apparatus) Next, an embodiment of an electronic apparatus including the liquid crystal device 100 described in detail above will be described with reference to FIGS.
【0087】先ず図11に、このように液晶装置100
を備えた電子機器の概略構成を示す。First, FIG. 11 shows the liquid crystal device 100
1 shows a schematic configuration of an electronic device provided with.
【0088】図11において、電子機器は、表示情報出
力源1000、表示情報処理回路1002、駆動回路1
004、液晶装置100、クロック発生回路1008並
びに電源回路1010を備えて構成されている。表示情
報出力源1000は、ROM(Read Only Memory)、R
AM(Random Access Memory)、光ディスク装置などの
メモリ、画像信号を同調して出力する同調回路等を含
み、クロック発生回路1008からのクロック信号に基
づいて、所定フォーマットの画像信号などの表示情報を
表示情報処理回路1002に出力する。表示情報処理回
路1002は、増幅・極性反転回路、シリアル−パラレ
ル変換回路、ローテーション回路、ガンマ補正回路、ク
ランプ回路等の周知の各種処理回路を含んで構成されて
おり、クロック信号に基づいて入力された表示情報から
デジタル信号を順次生成し、クロック信号CLKと共に駆
動回路1004に出力する。駆動回路1004は、液晶
装置100を駆動する。電源回路1010は、上述の各
回路に所定電源を供給する。尚、液晶装置100を構成
するTFTアレイ基板の上に、駆動回路1004を搭載
してもよく、これに加えて表示情報処理回路1002を
搭載してもよい。In FIG. 11, the electronic equipment includes a display information output source 1000, a display information processing circuit 1002, and a drive circuit 1.
004, a liquid crystal device 100, a clock generation circuit 1008, and a power supply circuit 1010. The display information output source 1000 includes a ROM (Read Only Memory),
It includes a memory such as an AM (Random Access Memory), an optical disk device, and a tuning circuit that tunes and outputs an image signal, and displays display information such as an image signal in a predetermined format based on a clock signal from a clock generation circuit 1008. Output to the information processing circuit 1002. The display information processing circuit 1002 includes various known processing circuits such as an amplification / polarity inversion circuit, a serial-parallel conversion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit, and is input based on a clock signal. Digital signals are sequentially generated from the display information and output to the drive circuit 1004 together with the clock signal CLK. The drive circuit 1004 drives the liquid crystal device 100. The power supply circuit 1010 supplies a predetermined power to each of the above-described circuits. Note that the drive circuit 1004 may be mounted on the TFT array substrate included in the liquid crystal device 100, and in addition, the display information processing circuit 1002 may be mounted.
【0089】次に図12から図13に、このように構成
された電子機器の具体例を各々示す。Next, FIGS. 12 and 13 show specific examples of the electronic apparatus thus configured.
【0090】図12において、電子機器の一例たる液晶
プロジェクタ1100は、上述した駆動回路1004が
TFTアレイ基板上に搭載された液晶装置100を含む
液晶表示モジュールを3個用意し、各々RGB用のライ
トバルブ100R、100G及び100Bとして用いた
プロジェクタとして構成されている。液晶プロジェクタ
1100では、メタルハライドランプ等の白色光源のラ
ンプユニット1102から投射光が発せられると、3枚
のミラー1106及び2枚のダイクロイックミラー11
08によって、RGBの3原色に対応する光成分R、
G、Bに分けられ、各色に対応するライトバルブ100
R、100G及び100Bに各々導かれる。この際特に
B光は、長い光路による光損失を防ぐために、入射レン
ズ1122、リレーレンズ1123及び出射レンズ11
24からなるリレーレンズ系1121を介して導かれ
る。そして、ライトバルブ100R、100G及び10
0Bにより各々変調された3原色に対応する光成分は、
ダイクロイックプリズム1112により再度合成された
後、投射レンズ1114を介してスクリーン1120に
カラー画像として投射される。In FIG. 12, a liquid crystal projector 1100, which is an example of electronic equipment, prepares three liquid crystal display modules each including the liquid crystal device 100 in which the above-described drive circuit 1004 is mounted on a TFT array substrate, and each of the light sources for RGB. The projector is used as the bulbs 100R, 100G, and 100B. In the liquid crystal projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, three mirrors 1106 and two dichroic mirrors 11 are provided.
08, light components R corresponding to the three primary colors of RGB,
Light valve 100 divided into G and B and corresponding to each color
R, 100G and 100B, respectively. At this time, in particular, the B light is used to prevent light loss due to a long optical path, so that the input lens 1122, the relay lens 1123, and the output lens 11
24, through a relay lens system 1121. Then, the light valves 100R, 100G and 10
The light components corresponding to the three primary colors, each modulated by 0B,
After being recombined by the dichroic prism 1112, it is projected as a color image on the screen 1120 via the projection lens 1114.
【0091】図13において、電子機器の他の例たるマ
ルチメディア対応のラップトップ型のパーソナルコンピ
ュータ(PC)1200は、上述した液晶装置100が
トップカバーケース内に設けられており、更にCPU、
メモリ、モデム等を収容すると共にキーボード1202
が組み込まれた本体1204を備えている。In FIG. 13, a laptop personal computer (PC) 1200 for multimedia, which is another example of electronic equipment, has the above-described liquid crystal device 100 provided in a top cover case, and further includes a CPU,
The keyboard 1202 accommodates a memory, a modem, and the like.
Is provided.
【0092】以上図12から図13を参照して説明した
電子機器の他にも、液晶テレビ、ビューファインダ型又
はモニタ直視型のビデオテープレコーダ、カーナビゲー
ション装置、電子手帳、電卓、ワードプロセッサ、エン
ジニアリング・ワークステーション(EWS)、携帯電
話、テレビ電話、POS端末、タッチパネルを備えた装
置等などが図11に示した電子機器の例として挙げられ
る。In addition to the electronic devices described above with reference to FIGS. 12 to 13, a liquid crystal television, a viewfinder type or a monitor direct-view type video tape recorder, a car navigation device, an electronic organizer, a calculator, a word processor, an engineering machine, etc. A workstation (EWS), a mobile phone, a video phone, a POS terminal, a device equipped with a touch panel, and the like are examples of the electronic device shown in FIG.
【0093】以上説明したように、本実施の形態によれ
ば、製造効率が高く高品位の画像表示が可能な液晶装置
を備えた各種の電子機器を実現できる。As described above, according to the present embodiment, it is possible to realize various electronic devices having a liquid crystal device capable of displaying high-quality images with high manufacturing efficiency.
【図1】 電気光学装置の第1実施形態である液晶装置
における画像表示領域を構成するマトリクス状の複数の
画素に設けられた各種素子、配線等の等価回路である。FIG. 1 is an equivalent circuit of various elements, wirings, and the like provided in a plurality of pixels in a matrix forming an image display area in a liquid crystal device according to a first embodiment of the electro-optical device.
【図2】 第1実施形態の液晶装置におけるデータ線、
走査線、画素電極、遮光膜等が形成されたTFTアレイ
基板の相隣接する複数の画素群の平面図である。FIG. 2 shows a data line in the liquid crystal device according to the first embodiment;
FIG. 3 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which a scanning line, a pixel electrode, a light shielding film, and the like are formed.
【図3】 図2のA−A’断面図である。FIG. 3 is a sectional view taken along line A-A 'of FIG.
【図4】 第1実施形態の液晶装置の製造プロセスを順
を追って示す工程図(その1)である。FIG. 4 is a process diagram (part 1) for sequentially illustrating the manufacturing process of the liquid crystal device of the first embodiment.
【図5】 第1実施形態の液晶装置の製造プロセスを順
を追って示す工程図(その2)である。FIG. 5 is a process diagram (part 2) for sequentially illustrating the manufacturing process of the liquid crystal device of the first embodiment.
【図6】 第1実施形態の液晶装置の製造プロセスを順
を追って示す工程図(その3)である。FIG. 6 is a process diagram (part 3) for sequentially illustrating the manufacturing process of the liquid crystal device of the first embodiment.
【図7】 第1実施形態の液晶装置の製造プロセスを順
を追って示す工程図(その4)である。FIG. 7 is a process diagram (part 4) for sequentially illustrating the manufacturing process of the liquid crystal device of the first embodiment.
【図8】 電気光学装置の別の実施形態である液晶装置
の断面図である。FIG. 8 is a sectional view of a liquid crystal device which is another embodiment of the electro-optical device.
【図9】 各実施形態の液晶装置におけるTFTアレイ
基板をその上に形成された各構成要素と共に対向基板の
側から見た平面図である。FIG. 9 is a plan view of a TFT array substrate in the liquid crystal device of each embodiment together with components formed thereon as viewed from a counter substrate side.
【図10】 図9のH−H’断面図である。FIG. 10 is a sectional view taken along line H-H ′ of FIG. 9;
【図11】本発明による電子機器の実施の形態の概略構
成を示すブロック図である。FIG. 11 is a block diagram showing a schematic configuration of an embodiment of an electronic device according to the present invention.
【図12】電子機器の一例として液晶プロジェクタを示
す断面図である。FIG. 12 is a cross-sectional view illustrating a liquid crystal projector as an example of an electronic apparatus.
【図13】電子機器の他の例としてのパーソナルコンピ
ュータを示す正面図である。FIG. 13 is a front view illustrating a personal computer as another example of the electronic apparatus.
1a…半導体層 1a’…チャネル領域 1b…低濃度ソース領域(ソース側LDD領域) 1c…低濃度ドレイン領域(ドレイン側LDD領域) 1d…高濃度ソース領域 1e…高濃度ドレイン領域 1f…第1蓄積容量電極 2…ゲート絶縁膜(第1誘電体膜) 3a…走査線 3b…容量線(第2蓄積容量電極) 4…第2層間絶縁膜 5…コンタクトホール 6a…データ線 7…第3層間絶縁膜 8a…第1コンタクトホール 8b…第2コンタクトホール 8c…第3コンタクトホール 9a…画素電極 10…TFTアレイ基板 11a、11b…第1遮光膜 12…下地絶縁膜 15…コンタクトホール 16…配向膜 20…対向基板 21…対向電極 22…配向膜 23…第3遮光膜 24…第3遮光膜 30…画素スイッチング用TFT 50…液晶層 52…シール材 53…第3遮光膜 70…蓄積容量 70a…第1蓄積容量 70b…第2蓄積容量 80…バリア層 81…第1層間絶縁膜(第2誘電体膜) 101…データ線駆動回路 104…走査線駆動回路 1a semiconductor layer 1a 'channel region 1b low concentration source region (source side LDD region) 1c low concentration drain region (drain side LDD region) 1d high concentration source region 1e high concentration drain region 1f first accumulation Capacitance electrode 2 ... Gate insulating film (first dielectric film) 3a ... Scan line 3b ... Capacitance line (second storage capacitor electrode) 4 ... Second interlayer insulating film 5 ... Contact hole 6a ... Data line 7 ... Third interlayer insulating Film 8a: First contact hole 8b: Second contact hole 8c: Third contact hole 9a: Pixel electrode 10: TFT array substrate 11a, 11b: First light-shielding film 12: Base insulating film 15: Contact hole 16: Alignment film 20 ... counter substrate 21 ... counter electrode 22 ... alignment film 23 ... third light shielding film 24 ... third light shielding film 30 ... pixel switching TFT 50 ... liquid crystal layer 5 ... seal material 53 ... third light shielding film 70 ... storage capacitance 70a ... first storage capacitance 70b ... second storage capacitance 80 ... barrier layer 81 ... first interlayer insulating film (second dielectric film) 101 ... data line driving circuit 104 ... Scanning line drive circuit
Claims (20)
のチャネル領域上に配設されたゲート電極とを有するス
イッチング素子と、 前記半導体膜の下層側に、前記半導体膜と対向するよう
に配設された第1遮光膜と、 前記ゲート電極の上層に配設され、少なくとも前記半導
体膜の前記チャネル領域と対向するように配設された第
2遮光膜と、を具備し、 前記第1遮光膜および前記第2遮光膜は、前記半導体膜
へ印加される応力を緩和するように配設されたことを特
徴とする電気光学装置。A switching element having a substrate, a semiconductor film provided above the substrate, and a gate electrode provided on a channel region of the semiconductor film; A first light-shielding film provided to face the semiconductor film; a second light-shielding film provided on the gate electrode and provided so as to face at least the channel region of the semiconductor film; An electro-optical device, wherein the first light-shielding film and the second light-shielding film are arranged so as to reduce stress applied to the semiconductor film.
のチャネル領域上に配設されたゲート電極とを有するス
イッチング素子と、 前記半導体膜の下層側に、前記半導体膜と対向するよう
に配設された第1遮光膜と、 前記ゲート電極の上層に配設され、少なくとも前記半導
体膜の前記チャネル領域と対向するように配設された第
2遮光膜と、を具備し、 前記第1遮光膜と前記第2遮光膜とは実質的に同一の材
料からなることを特徴とする電気光学装置。A switching element having a substrate, a semiconductor film provided above the substrate, and a gate electrode provided on a channel region of the semiconductor film; A first light-shielding film provided to face the semiconductor film; a second light-shielding film provided on the gate electrode and provided so as to face at least the channel region of the semiconductor film; Wherein the first light-shielding film and the second light-shielding film are made of substantially the same material.
のチャネル領域上に配設されたゲート電極とを有するス
イッチング素子と、 前記半導体膜の下層側に、前記半導体膜と対向するよう
に配設された第1遮光膜と、 前記ゲート電極の上層に配設され、少なくとも前記半導
体膜の前記チャネル領域と対向するように配設された第
2遮光膜と、を具備し、 前記第1遮光膜と前記第2遮光膜とは熱膨張係数の同じ
材料からなることを特徴とする電気光学装置。A switching element having a substrate, a semiconductor film disposed above the substrate, and a gate electrode disposed on a channel region of the semiconductor film; A first light-shielding film provided to face the semiconductor film; a second light-shielding film provided on the gate electrode and provided so as to face at least the channel region of the semiconductor film; Wherein the first light-shielding film and the second light-shielding film are made of materials having the same thermal expansion coefficient.
は、ポリシリコンよりも熱膨張係数の大きな材料からな
ることを特徴とする請求項1から請求項3のいずれか一
項に記載の電気光学装置。4. The method according to claim 1, wherein the first light-shielding film or the second light-shielding film is made of a material having a larger coefficient of thermal expansion than polysilicon. Electro-optical device.
は、シリケートガラス膜、窒化シリコン膜、及び酸化シ
リコン膜よりも熱膨張係数の大きな材料からなることを
特徴とする請求項1から請求項4のいずれか一項に記載
の電気光学装置。5. The light-shielding film according to claim 1, wherein the first light-shielding film or the second light-shielding film is made of a material having a larger thermal expansion coefficient than a silicate glass film, a silicon nitride film, and a silicon oxide film. Item 5. The electro-optical device according to any one of items 4.
は、Ti、Cr、W、Ta、Mo、およびPbからなる
群のうちの少なくとも一つを含むシリサイドからなるこ
とを特徴とする請求項1から請求項5のいずれか一項に
記載の電気光学装置。6. The first light-shielding film or the second light-shielding film is made of a silicide containing at least one of a group consisting of Ti, Cr, W, Ta, Mo, and Pb. The electro-optical device according to claim 1.
的に接続したことを特徴とする請求項1から請求項6の
いずれか一項に記載の電気光学装置。7. The electro-optical device according to claim 1, wherein the gate electrode and the second light-shielding film are electrically connected.
に介挿された第1層間絶縁膜をさらに具備し、前記ゲー
ト電極と前記第2遮光膜とは前記第1層間絶縁膜に配設
されたスルーホールを介して電気的に接続したことを特
徴とする請求項1から請求項7のいずれか一項に記載の
電気光学装置。8. The semiconductor device according to claim 1, further comprising a first interlayer insulating film interposed between the gate electrode and the second light shielding film, wherein the gate electrode and the second light shielding film are formed on the first interlayer insulating film. The electro-optical device according to any one of claims 1 to 7, wherein the electro-optical device is electrically connected through a provided through hole.
的に独立に配設されたことを特徴とする請求項1から請
求項6のいずれか一項に記載の電気光学装置。9. The electro-optical device according to claim 1, wherein the gate electrode and the second light-shielding film are provided electrically independently.
線と、各前記走査線及び各前記データ線に接続された薄
膜トランジスタと、該薄膜トランジスタに接続された画
素電極と、該画素電極に蓄積容量を付加するための容量
線と、前記薄膜トランジスタのソース領域及びドレイン
領域並びに第1蓄積容量電極を構成する半導体層と、該
半導体層上に形成されている絶縁薄膜と、該絶縁薄膜上
に形成されていると共に前記走査線の一部からなる前記
薄膜トランジスタのゲート電極と、前記絶縁薄膜上に形
成されていると共に前記容量線の一部からなる第2蓄積
容量電極と、前記走査線及び前記容量線の上方に形成さ
れた第1層間絶縁膜と、該第1層間絶縁膜の上方に形成
された導電層と、該導電層の上方に形成された第2層間
絶縁膜とを具備しており、 前記半導体膜の前記基板側に、前記半導体膜と対向する
ように配設された第1遮光膜と、 前記第1層間絶縁膜を介して前記ゲート電極を覆うよう
に配設され、かつ少なくとも前記半導体膜の前記チャネ
ル領域と対向するように配設された第2遮光膜と、 を具備したことを特徴とする電気光学装置。10. A plurality of scanning lines and a plurality of data lines on a substrate, a thin film transistor connected to each of the scanning lines and each of the data lines, a pixel electrode connected to the thin film transistor, and a storage capacitor in the pixel electrode , A semiconductor layer forming source and drain regions and a first storage capacitor electrode of the thin film transistor, an insulating thin film formed on the semiconductor layer, and a semiconductor layer formed on the insulating thin film. A gate electrode of the thin film transistor that is formed of a part of the scanning line, a second storage capacitor electrode that is formed on the insulating thin film and that is formed of a part of the capacitance line, the scanning line and the capacitance line A first interlayer insulating film formed above the first interlayer insulating film, a conductive layer formed above the first interlayer insulating film, and a second interlayer insulating film formed above the conductive layer. A first light-shielding film disposed on the substrate side of the semiconductor film so as to face the semiconductor film; and a first light-shielding film disposed to cover the gate electrode with the first interlayer insulating film interposed therebetween. An electro-optical device, comprising: a second light-shielding film disposed so as to face at least the channel region of the semiconductor film.
上に形成されると共に前記絶縁薄膜並びに前記第1及び
第2層間絶縁膜に形成されたコンタクトホールを介し
て、前記半導体層のソース領域に電気的接続されている
ことを特徴とする請求項10に記載の電気光学装置。11. The source of the semiconductor layer is formed on the second interlayer insulating film through a contact hole formed in the insulating thin film and the first and second interlayer insulating films. The electro-optical device according to claim 10, wherein the electro-optical device is electrically connected to the region.
記第1層間絶縁膜及び前記絶縁薄膜に形成されたコンタ
クトホールを介して前記半導体層のドレイン領域に電気
的接続されていることを特徴とする請求項10から請求
項11のいずれか一項に記載の電気光学装置。12. The semiconductor device according to claim 1, wherein the conductive layer and the second light-shielding film are electrically connected to a drain region of the semiconductor layer via a contact hole formed in the first interlayer insulating film and the insulating thin film. The electro-optical device according to any one of claims 10 to 11, wherein the electro-optical device is characterized in that:
は、前記半導体膜へ印加される応力を緩和するように配
設されたことを特徴とする請求項10から請求項12の
いずれか一項に記載の電気光学装置。13. The light-shielding film according to claim 10, wherein the first light-shielding film and the second light-shielding film are arranged so as to reduce stress applied to the semiconductor film. An electro-optical device according to claim 1.
実質的に同一の材料からなることを特徴とする請求項2
に記載の電気光学装置。請求項10から請求項13のい
ずれか一項に記載の電気光学装置。14. The light-shielding film according to claim 2, wherein said first light-shielding film and said second light-shielding film are made of substantially the same material.
An electro-optical device according to claim 1. An electro-optical device according to any one of claims 10 to 13.
と、 前記第1遮光膜を覆うように下地絶縁膜を形成する工程
と、 前記下地絶縁膜上に前記第1遮光膜と対向するように、
前記薄膜トランジスタのソース領域、チャネル領域及び
前記ドレイン領域並びに前記蓄積容量の第1蓄積容量電
極となる半導体層を形成する工程と、 前記半導体層上に絶縁薄膜を形成する工程と、 前記絶縁薄膜上に前記走査線を形成する工程と、 前記走査線の上方に第2遮光膜を配設する工程と、を含
み、 前記第1遮光膜および前記第2遮光膜は、前記半導体膜
へ印加される応力が緩和するように配設されることを特
徴とする電気光学装置の製造方法。15. A step of forming a first light-shielding film on a substrate, a step of forming a base insulating film so as to cover the first light-shielding film, and facing the first light-shielding film on the base insulating film. like,
Forming a source layer, a channel region, the drain region of the thin film transistor, and a semiconductor layer to be a first storage capacitor electrode of the storage capacitor; forming an insulating thin film on the semiconductor layer; Forming the scanning line; and arranging a second light-shielding film above the scanning line, wherein the first light-shielding film and the second light-shielding film have a stress applied to the semiconductor film. A method of manufacturing an electro-optical device, wherein the method is provided so as to mitigate the problem.
前記各走査線とデータ線に接続された薄膜トランジスタ
と、前記薄膜トランジスタに接続された画素電極と蓄積
容量とを有する電気光学装置の製造方法において、 基板に第1遮光膜を形成する工程と、 前記第1遮光膜を覆うように下地絶縁膜を形成する工程
と、 前記下地絶縁膜上に、前記第1遮光膜と対向するよう
に、前記薄膜トランジスタのソース領域、チャネル領域
及び前記ドレイン領域並びに前記蓄積容量の第1蓄積容
量電極となる半導体層を形成する工程と、 前記半導体層上に絶縁薄膜を形成する工程と、 前記絶縁薄膜上に前記走査線を形成する工程と、 前記走査線を覆うように第1層間絶縁膜を形成する工程
と、 前記走査線上から少なくとも前記半導体膜の前記チャネ
ル領域覆うように第2遮光膜を形成する工程と、 を含むことを特徴とする電気光学装置の製造方法。16. A plurality of scanning lines, a plurality of data lines,
A method of manufacturing an electro-optical device having a thin film transistor connected to each of the scanning lines and the data lines, a pixel electrode connected to the thin film transistor, and a storage capacitor; forming a first light-shielding film on a substrate; (1) forming a base insulating film so as to cover the light shielding film; and forming a source region, a channel region, a drain region, and a storage capacitor of the thin film transistor on the base insulating film so as to face the first light shielding film. Forming a semiconductor layer to be a first storage capacitor electrode, forming an insulating thin film on the semiconductor layer, forming the scanning line on the insulating thin film, and covering the scanning line. Forming a first interlayer insulating film; and forming a second light-shielding film so as to cover at least the channel region of the semiconductor film from above the scanning line. Method of manufacturing an electro-optical device comprising and.
前記各走査線とデータ線に接続された薄膜トランジスタ
と、前記薄膜トランジスタに接続された画素電極と蓄積
容量とを有する電気光学装置の製造方法において、 基板に第1遮光膜を形成する工程と、 前記第1遮光膜を覆うように下地絶縁膜を形成する工程
と、 前記下地絶縁膜上に、前記第1遮光膜と対向するよう
に、前記薄膜トランジスタのソース領域、チャネル領域
及び前記ドレイン領域並びに前記蓄積容量の第1蓄積容
量電極となる半導体層を形成する工程と、 前記半導体層上に絶縁薄膜を形成する工程と、 前記絶縁薄膜上に前記走査線を形成する工程と、 前記走査線を覆うように第1層間絶縁膜を形成する工程
と、 前記走査線上の前記第1層間絶縁膜に対しコンタクトホ
ールを開孔する工程と、 前記コンタクトホールを介して前記走査線と接続するよ
うに前記第1層間絶縁膜上に第2遮光膜を形成する工程
と、 を含むことを特徴とする電気光学装置の製造方法。A plurality of scanning lines, a plurality of data lines,
A method of manufacturing an electro-optical device having a thin film transistor connected to each of the scanning lines and the data lines, a pixel electrode connected to the thin film transistor, and a storage capacitor; forming a first light-shielding film on a substrate; (1) forming a base insulating film so as to cover the light shielding film; and forming a source region, a channel region, a drain region, and a storage capacitor of the thin film transistor on the base insulating film so as to face the first light shielding film. Forming a semiconductor layer to be a first storage capacitor electrode, forming an insulating thin film on the semiconductor layer, forming the scanning line on the insulating thin film, and covering the scanning line. Forming a first interlayer insulating film, forming a contact hole in the first interlayer insulating film on the scanning line, and via the contact hole Method of manufacturing an electro-optical device which comprises a step of forming a second light-shielding layer on the first interlayer insulating film so as to be connected to the serial scan line, the.
前記各走査線とデータ線に接続された薄膜トランジスタ
と、前記薄膜トランジスタに接続された画素電極と蓄積
容量とを有する電気光学装置の製造方法において、 基板に第1遮光膜を形成する工程と、 前記第1遮光膜を覆うように下地絶縁膜を形成する工程
と、 前記下地絶縁膜上に、前記第1遮光膜と対向するよう
に、前記薄膜トランジスタのソース領域、チャネル領域
及び前記ドレイン領域並びに前記蓄積容量の第1蓄積容
量電極となる半導体層を形成する工程と、 前記半導体層上に絶縁薄膜を形成する工程と、 前記絶縁薄膜上に前記走査線及び前記容量線を夫々形成
する工程と、 前記第1遮光膜と前記容量線とを覆うように第1層間絶
縁膜を形成する工程と、 前記ドレイン領域上の前記絶縁薄膜及び前記第1層間絶
縁膜に対し第1コンタクトホールを形成するとともに、
前記ゲート電極上の前記第1層間絶縁膜に対し第3コン
タクトホールを形成する工程と、 前記第1コンタクトホールを介して前記半導体層に接続
するように前記第1層間絶縁膜上に導電層を形成する工
程と、 前記第3コンタクトホールを介して前記ゲート電極と接
続するように前記第1層間絶縁膜上に第2遮光膜を形成
する工程と、 を含むことを特徴とする電気光学装置の製造方法。18. A plurality of scanning lines, a plurality of data lines,
A method of manufacturing an electro-optical device having a thin film transistor connected to each of the scanning lines and the data lines, a pixel electrode connected to the thin film transistor, and a storage capacitor; forming a first light-shielding film on a substrate; (1) forming a base insulating film so as to cover the light-shielding film; Forming a semiconductor layer to be a first storage capacitor electrode, forming an insulating thin film on the semiconductor layer, forming the scanning line and the capacitor line on the insulating thin film, respectively, (1) forming a first interlayer insulating film so as to cover the light-shielding film and the capacitor line; and (c) forming a first layer on the insulating thin film and the first interlayer insulating film on the drain region. While forming a contact hole,
Forming a third contact hole in the first interlayer insulating film on the gate electrode; and forming a conductive layer on the first interlayer insulating film so as to connect to the semiconductor layer through the first contact hole. Forming a second light-shielding film on the first interlayer insulating film so as to be connected to the gate electrode via the third contact hole. Production method.
2層間絶縁膜を形成する工程と、 前記第2層間絶縁膜上に前記データ線を形成する工程
と、 前記データ線上に第3層間絶縁膜を形成する工程と、 前記第2及び第3層間絶縁膜に対し前記第2コンタクト
ホールを開孔する工程と、 前記第2コンタクトホールを介して前記導電層に接続さ
れるように画素電極を形成する工程とをさらに含むこと
を特徴とする請求項18に記載の電気光学装置の製造方
法。19. a step of forming a second interlayer insulating film on the conductive layer and the second light-shielding film, a step of forming the data line on the second interlayer insulating film, and a third step on the data line. Forming an interlayer insulating film; opening the second contact hole in the second and third interlayer insulating films; and forming a pixel so as to be connected to the conductive layer via the second contact hole. The method of manufacturing an electro-optical device according to claim 18, further comprising: forming an electrode.
の光を変調して前記光学系に導く、請求項1から請求項
15のいずれか一項に記載の電気光学装置または請求項
16から請求項19のいずれか一項に記載の製造方法に
より製造した電気光学装置を有するライトバルブと、 を具備したことを特徴とする電子機器。20. A light source, an optical system for projecting incident light, and interposed between the light source and the optical system, for modulating light from the light source to guide the light to the optical system. A light valve having the electro-optical device according to claim 15 or an electro-optical device manufactured by the manufacturing method according to any one of claims 16 to 19. And electronic equipment.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030062156A (en) * | 2002-01-16 | 2003-07-23 | 일진다이아몬드(주) | Lcd panel with storage capacity and process of same |
| JP2003330036A (en) * | 2002-05-10 | 2003-11-19 | Seiko Epson Corp | Electro-optical device and method for manufacturing semiconductor device |
| KR100501128B1 (en) * | 2001-03-30 | 2005-07-18 | 산요덴키가부시키가이샤 | Active matrix display device with secondary capacitance to each pixel |
| US7027109B2 (en) | 2001-08-03 | 2006-04-11 | Nec Corporation | TFT array substrate and active-matrix addressing liquid-crystal display device |
-
1999
- 1999-08-31 JP JP24656199A patent/JP3697964B2/en not_active Expired - Fee Related
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| CN100409087C (en) * | 2001-08-03 | 2008-08-06 | 日本电气株式会社 | TFT matrix substrate and active matrix addressable liquid crystal display device |
| KR20030062156A (en) * | 2002-01-16 | 2003-07-23 | 일진다이아몬드(주) | Lcd panel with storage capacity and process of same |
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