[go: up one dir, main page]

JP2001068689A - ショットキーバリアダイオードの製造方法 - Google Patents

ショットキーバリアダイオードの製造方法

Info

Publication number
JP2001068689A
JP2001068689A JP24017399A JP24017399A JP2001068689A JP 2001068689 A JP2001068689 A JP 2001068689A JP 24017399 A JP24017399 A JP 24017399A JP 24017399 A JP24017399 A JP 24017399A JP 2001068689 A JP2001068689 A JP 2001068689A
Authority
JP
Japan
Prior art keywords
layer
low
concentration layer
low concentration
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP24017399A
Other languages
English (en)
Other versions
JP4312306B2 (ja
Inventor
Shinji Ogino
慎次 荻野
Hiroshi Kanamaru
浩 金丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP24017399A priority Critical patent/JP4312306B2/ja
Publication of JP2001068689A publication Critical patent/JP2001068689A/ja
Application granted granted Critical
Publication of JP4312306B2 publication Critical patent/JP4312306B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

(57)【要約】 【課題】シリーズ抵抗の増加を招くことなく逆漏れ電流
を抑えたＳＢＤを、容易に、しかも安定して製造できる
方法を提供する。 【解決手段】酸化膜形成や、逆導電型領域の形成等の高
温熱処理をともなう操作をおこなった後、例えば分子線
エピタキシー法のような方法で１０００℃以下の低温で
低濃度層を形成し、その低濃度層表面へのショツトキー
電極の形成をおこなう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、金属−半導体界面
からなるショットキ接合を利用した半導体整流装置であ
るショットキーバリアダイオード（以下ＳＢＤと略す）
の製造方法に関する。
【０００２】
【従来技術】半導体に対してショットキーバリアを生じ
る材料を接合すると、thermo-emmisionが支配的な場合
には式（１）で示す整流特性が得られる。 J =J0 ｛exp(qV/kT)-1｝ （１） J0は逆方向飽和電流密度であり、次式であらわされる。 J0=A* T2exp ｛-q( φb - Δφb )/kT｝ （２） Δφb は鏡像効果によるバリア高さの減少分であり、次
式であらわされる。 Δφb =(qEmax /4πεs )1/2 （３） ここで、 J : 電流密度 V : 印加電圧 φb : バリア高さ A * : リチャードソン定数 T : 温度 q : 電荷量 k : ボルツマン定数 E max : ショットキー接合における最大電界強度 Nd : ドナー濃度 εs : 半導体の誘電率 ξ : フェルミレベルと伝導帯の底との差 である。
【０００３】式（２) から明らかなように、バリア高さ
φb が高くなると、J0が小さくなるので、逆漏れ電流を
抑えることができる。しかし実効的なバリア高さは、(
φb- Δφb ) であり、鏡像効果によるバリア高さの減
少分Δφb が逆方向特性を劣化させている。
【０００４】逆漏れ電流の増加を防ぐには式（２）にお
ける鏡像効果による減少分△φb を少なくすればよい。
式（３）、（４）に示すようにショット障高さの減少分
△φ b は最大電界強度の平方根に比例し、更に最大電界
強度はキャリア濃度の平方根に比例する。
【０００５】従って、逆電圧印加時のもれ電流を低減す
る方法としては、バリア金属の接触する半導体表面層の
キャリア濃度= 不純物濃度を低くする方法がある。
【０００６】しかし、単一層で不純物濃度を低くする
と、シリーズ抵抗が増加し、電流を流した時の順方向電
圧の増大を招く。
【０００７】また、式（１）からバリア高さφb が高い
時は、より大きい順方向電圧V を印加しないと、同じ順
方向電流が得られないことがわかる。
【０００８】このようにＳＢＤの順方向特性と逆方向特
性にはトレードオフの関係があるが、このトレードオフ
の関係を改善して、順方向電圧を低くし、しかも逆方向
特性も改善する試みがなされている。
【０００９】例えば、ジャンクションバリアショットキ
ーダイオード（Junction Barrier Schottky Diode 以下
ＪＢＳと略す、 Chang,H. -R. and Baliga, B. J.,Soli
d State Electron., Vol.29, (1986) p.359 参照 )や、
トレンチモスバリアショットキーダイオード（Trench M
OS Barrier Schottky Diode 以下ＴＭＢＳと略す、Mehr
otra, M., Baliga,B. J., Solid-state Electron. Vo
l.38, (1995) p.801参照 )、トレンチジャンクションバ
リアショットキーダイオード（Trench Junction Barrie
r Schottoky Diode 以下ＴＪＢＳと略す、 Kim, H. -
S., Kim,S. -D., Han,M. -K. and Choi,Y. -I.,Jpn.
J. Appl. Phys., Vol.34, (1995), p.913参照 )、デュ
アルメタルトレンチショットキーダイオード（Dual Met
al TrenchShcottky Diode 以下ＤＭＴＳと略す、 Scho
en, K. J., Henning,J. P., Woodall,J. M., CooperJ
r., J. A. and Melloch, M. R., IEEE Electron Devic
e Lett., Vol.19, (1998), p.97.参照）などである。こ
れらは、ｐｎ接合やＭＯＳ構造等により、逆電圧引加時
の空乏層を互いに連結させ（ピンチオフという）、表面
での電界強度を低下させて、漏れ電流の増大を抑えたＳ
ＢＤである。
【００１０】しかし、このような構造のＳＢＤは、その
製造に微細プロセスが必要であり、実現は容易でない。
【００１１】トレードオフの関係を改善を図ったＳＢＤ
としてはまた、特開平７−１１５２１１号公報に、エピ
タキシャル層の不純物に濃度勾配をつけ、深部では不純
物濃度を高く、表面側では不純物濃度を低くした構造が
開示されている。
【００１２】
【発明が解決しようとする課題】特開平７−１１５２１
１号公報に記載されたＳＢＤの製造方法は、エピタキシ
ャル成長時に不純物濃度を制御する方法と、低濃度のエ
ピタキシャル層を成長した後サブストレートからの不純
物の拡散を利用する方法である。
【００１３】図８は、エピタキシャル成長により濃度勾
配をつけた従来のＳＢＤの断面図である。
【００１４】主面がほぼ（１１１）面の高不純物濃度の
ｎ+ 下地板１０上に、厚さ３μm のｎエピタキシャル層
１１と、ｎエピタキシャル層１１より低不純物濃度のｎ
- 低濃度層１２とを成長したエピタキシャルウェハを用
いた。２０は、電界集中を防ぐためのｐガードリングで
ある。２１は保護膜としての酸化膜である。３１はクロ
ム（以下Ｃｒと記す）のバリア金属膜、３２はアルミニ
ウム（以下Ａｌと記す）のキャップ金属膜である。９０
は、金／ニッケル／チタン（以下それぞれＡｕ、Ｎｉ、
Ｔｉと記す）からなるオーミック電極である。
【００１５】しかし、エピタキシャル成長時に不純物濃
度を制御する方法では、モノシラン（ＳｉＨ4 ）やジク
ロロシラン（ＳｉＨ2 Ｃｌ2 ）のような原料ガスの熱分
解反応を利用するため、成長温度が１０００℃以上と高
く、オートドーピングや拡散が起きやすく、順方向特性
に影響しない厚さ（例えば１μm以下）の精密な不純物
濃度制御は困難である。
【００１６】また、サブストレートからの不純物の拡散
を利用する方法では、表面の不純物濃度がエピタキシャ
ル層の厚さ依存し、やはり精密な制御が困難である。ま
た、エピタキシャル層の厚さが厚くなると、拡散に要す
る時間が長くなるという問題もある。
【００１７】イオン注入法によりエピタキシャル層の表
面層に逆導電型の不純物を注入して表面付近のキャリア
を補償することにより、表面層の高抵抗化を図る方法も
原理的には考えられるが、実際にキャリア濃度や厚さを
精密に制御することの技術的難度は高い。
【００１８】このような状況に鑑み本発明の目的は、シ
リーズ抵抗の増加を招くことなく逆漏れ電流を抑えたＳ
ＢＤを、容易に、しかも安定して製造できる方法を提供
することにある。
【００１９】
【課題を解決するための手段】上記の課題解決のため本
発明は、高不純物濃度の半導体下地板上にエピタキシャ
ル層と、そのエピタキシャル層より低不純物濃度の低濃
度層とを有し、その低濃度層の表面にショットキー接合
を形成する電極を設けたショットキーバリアダイオード
の製造方法において、エピタキシャル層の表面に熱酸化
により酸化膜を形成し、その酸化膜への窓開け後に低濃
度層を形成し、その低濃度層表面へのショツトキー電極
の形成をおこなうものとする。
【００２０】そのようにすれば、低濃度層を形成後に高
温加熱する工程がないことにより、下地板やエピタキシ
ャル層から低濃度層へのオートドーピング等が抑止さ
れ、低濃度層表面が低濃度に保たれる。
【００２１】エピタキシャル層の表面層に逆導電型不純
物の選択的な導入により空乏領域を形成した後に熱酸化
をおこない、またはエピタキシャル層の表面層にトレン
チを形成し、そのトレンチ内に酸化膜を形成し、その内
側に導電性の材料を充填し、トレンチの頂上面に低濃度
層を形成してもよい。
【００２２】そのようにすれば、後記のように、低濃度
層をもつＪＢＳやＴＭＢＳが実現される。
【００２３】酸化膜形成前に、エピタキシャル層の表面
層に逆導電型不純物の選択的な導入によりガードリング
を形成してもよい。
【００２４】ガードリングを形成することにより、表面
電界が緩和され、高耐圧化が図られるが、本発明の効果
は変わらない。
【００２５】低濃度層の成膜温度が１０００℃以下であ
ることが重要である。
【００２６】１０００℃を越える成膜をおこなうと、オ
ートドーピング等が起き、低濃度層の表面の濃度が高く
なってしまう。
【００２７】成膜温度が１０００℃以下の具体的な方法
としては、分子線エピタキシー法や、ガス分子線エピタ
キシー法であれば良い。
【００２８】低濃度層の膜厚が１００nm以下であれば、
直列抵抗成分は余り問題にならないが、膜厚が１００nm
を大きく越えると、順方向電圧が大きくなり始める。
【００２９】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。
【００３０】〔実施例１〕図１（ａ）は、本発明第一の
実施例のＳＢＤの断面図である。
【００３１】主面がほぼ（１１１）面の高不純物濃度の
ｎ+ サブストレート１０上に、低不純物濃度の厚さ３μ
m のｎエピタキシャル層１１を成長したエピタキシャル
ウェハを用いた。２０は、電界集中を防ぐためのガード
リングである。２１は保護膜としての酸化膜層である。
２２は、不純物濃度が約一桁小さくなっているｎ- 低濃
度層である。３１はクロム（以下Ｃｒと記す）のバリア
金属膜、３２はアルミニウム（以下Ａｌと記す）のキャ
ップ金属膜である。９０は、金／ニッケル／チタン（以
下それぞれＡｕ、Ｎｉ、Ｔｉと記す）からなるオーミッ
ク電極である。
【００３２】次に本発明のＳＢＤの製造方法について図
を参照しながら説明する。図２（ａ）〜（ｄ）は図１の
ＳＢＤの製造工程順の断面図である。
【００３３】まず、ｎサブストレート１０を準備する。
ｎ+ サブストレート１０は、例えば砒素（Ａｓ）ドー
プ、不純物濃度２×１０19cm-3、厚さ５００μm であ
る。ｎ+サブストレート１０の表面の全面に、ＳｉＨ4
の熱分解により１１００℃でｎエピタキシャル層１１を
成長する。ｎエピタキシャル層１１の不純物濃度は１．
５×１０16cm-3である。
【００３４】次いで、ｎエピタキシャル層１１の表面
に、フォトレジスト４０をパターニングして動作領域の
外周部に開口部を有するマスクを形成し、ｐガードリン
グ２０のためのｐ型不純物、例えばほう素（Ｂ）を選択
的にイオン注入する〔図２（ａ）〕。イオン注入の加速
電圧は１００keV 、ドーズ量は１×１０15cm-2である。
【００３５】フォトレジストを除去後１１５０℃３０分
間の酸化工程をおこなって、ｐガードリング２０を形成
する。このとき、約０．５μmの熱酸化膜２１がウエハ
ー全面（裏面を含む）に形成される。フォトリソグラフ
ィによりその酸化膜２１の中央部を除去し、コンタクト
領域６０を形成する〔同図（ｂ）〕。このときウエハの
裏面にもフォトレジストを塗布して、ウエハーの裏面の
酸化膜を残す。
【００３６】フォトレジストを除去した後、分子線エピ
タキシャル（以下ＭＢＥと記す）法により、ｎ- 低濃度
層２２を形成する〔同図（ｃ）〕。成長条件は、基板温
度を７００℃に保持し，シリコン源を電子ビームで加熱
して蒸発させ、５０nmの厚さに成膜した。成長速度は約
０．０５nms -1である。ドーピングはおこなわなかっ
た。ｎ- 低濃度層２２の不純物濃度は、同時に成膜した
別のサンプルの広がり抵抗（ＳＲ）測定から、１×１０
15cm-3であり、ｎエピタキシャル層１１よりも低いこと
を確認した。
【００３７】ｎ- 低濃度層２２を成長したウェハをＭＢ
Ｅ装置から取り出し、電極成膜用の真空蒸着装置にてバ
リア金属膜３１として厚さ２００nmのＴｉを電子ビーム
蒸着で形成し，次いでキャップ金属膜３２として厚さ１
μm のＡｌを電子ビーム蒸着で形成した〔同図
（ｄ）〕。
【００３８】電極等のパターニングのため、フォトレジ
スト４１をパターニングする〔同図（ｅ）〕。
【００３９】リン酸と硝酸との混合溶液からなるエッチ
ング液で、キャップ金属膜３２をエッチングした後，フ
ッ酸溶液でバリア金属膜３１をエッチングする。ついで
フッ酸、硝酸、酢酸の混合溶液でｎ- 低濃度層２２をエ
ッチングする〔同図（ｆ）〕尚、酸化膜２１で電極部以
外の全面を覆っているので、ｎエピタキシャル層１１は
エッチングされない。最後に裏面に金／ニッケル／チタ
ン三層のオーミック電極９０を形成してＳＢＤを完成す
る。
【００４０】本実施例１のＳＢＤの電流−電圧特性の測
定をおこなった。図３（ａ）は、順方向の、図３（ｂ）
は逆方向の電流−電圧特性図である。比較のため、従来
のエピタキシャル成長によりｎ- 低濃度層を形成したＳ
ＢＤ（比較例）の電流−電圧特性も記した。
【００４１】実施例１のＳＢＤと比較例の特性とを比較
すると、順方向特性には有意な差は見られない。しか
し、Ｖｒ＝２０Ｖでの逆漏れ電流は、比較例の約１／５
に低減されている。
【００４２】種々の実験の結果、ｎ- 低濃度層２２の成
長温度が１０００℃以下の場合には、エピタキシャル層
１１との間にドーパントの拡散がほとんどなく、逆漏れ
電流が低減された。しかし、成長温度が１０００℃を越
すと、ドーパントがｎ- 低濃度層２２の表面まで拡散
し、逆漏れ電流が抑制されなかった。従って、ｐガード
リング２０の形成や、酸化膜２１の成膜も、予めｎ- 低
濃度層２２の形成前におこなっておくか、或いはｎ- 低
濃度層２２の形成後であれば１０００℃以下でおこなわ
ねばならない。
【００４３】また、ｎ- 低濃度層２２の厚さについて実
験した。図４は、ｎ- 低濃度層２２の厚さの順方向電圧
に与える影響を示す特性図である。横軸は、ｎ- 低濃度
層２２の厚さ、縦軸は電流密度１７５Acm -2における順
方向電圧である。
【００４４】ｎ- 低濃度層２２の厚さが１００nmを越す
と順方向電圧が増大しはじめ、２００nmを越すと急激に
増大することがわかる。
【００４５】従って、ｎ- 低濃度層２２の厚さは２００
nm以下、できれば１００nm以下が望ましい。
【００４６】〔実施例２〕図５は、本発明第二の実施例
のＳＢＤの断面図であり、ＪＢＳに適用した例である。
【００４７】ｎエピタキシャル層１１に選択的にほう素
をイオン注入した後、図示しない熱酸化を形成する。こ
のとき注入されたイオンが活性化され、同時にｐ拡散領
域７０が形成された。電極形成部を窓開けした後、実施
例１と同様にしてＭＢＥ法によりｎ- 低濃度層２２を形
成した。バリア金属膜３１としてＴｉ、その上キャップ
金属膜３２としてＡｌを蒸着し、パターニングした。
【００４８】その結果、通常のエピタキシャル法により
ｎ- 低濃度層を形成した従来のＪＢＳに比べ、Ｖｒ＝２
０Ｖでの逆漏れ電流が約１／２に低減された。すなわ
ち、図３の比較例に比べると、逆れ電流が約１／８に低
減された。
【００４９】〔実施例３〕図６は、本発明第三の実施例
のＳＢＤの断面図であり、ＴＭＢＳに適用した例であ
る。
【００５０】エピタキシャル層１１の表面層に幅１．２
μｍ、深さ１．２μｍの溝状のトレンチ５０を形成し、
その内面に熱酸化膜５１を形成した。ＣＶＤ法によりト
レンチに多結晶シリコン５２を埋め込み、トレンチ頂上
面の多結晶シリコンおよび酸化膜を除去した後、実施例
１と同様にしてＭＢＥ法によりｎ- 低濃度層２２を形成
した。更に、バリア金属膜３１としてＴｉ、その上キャ
ップ金属膜３２としてＡｌを蒸着し、パターニングし
た。
【００５１】その結果、通常のエピタキシャル法により
ｎ- 低濃度層を形成した従来のＴＭＢＳに比べ、Ｖｒ＝
２０Ｖでの逆漏れ電流が約１／２に低減された。すなわ
ち、図３の比較例に比べると、逆れ電流が約１／１０に
低減された。
【００５２】〔実施例４〕図７は、本発明第四の実施例
のＳＢＤの断面図である。
【００５３】実施例１の製造方法において、ＭＢＥ法に
よるｎ- 低濃度層２２の成長の際のシリコン原料を、固
体のシリコンからシランガスに変更したＧＳＭＢＥ(ガ
スソース ＭＢＥ)によるものである。
【００５４】その場合、酸化膜２１上では、シランは分
解しないので図に示すように、酸化膜２１で囲まれたｎ
エピタキシャル層１１上にのみ、ｎ- 低濃度層２２が成
長する。成長条件は、ほぼ実施例１と同様で良い。
【００５５】この方法によれば、電極のパターニング後
のｎ- 低濃度層２２のパターニング工程を省略すること
ができる利点がある。
【００５６】他にも、バックグランドの真空度が１０-7
Pa台のロードロック式のＣＶＤ(化学的気相成長法)装置
を使ってｎ- 低濃度層２２を成長しても同様の結果が得
られた。
【００５７】
【発明の効果】以上説明したように本発明によれば、表
面に低濃度層を設けたショットキーバリアダイオードの
製造方法において、酸化膜形成や、逆導電型領域の形成
等の高温熱処理をともなう操作をおこなった後、例えば
分子線エピタキシー法のような方法で１０００℃以下の
低温で低濃度層を形成し、その低濃度層表面へのショツ
トキー電極の形成をおこなうことにより、低濃度層の不
純物濃度が維持され、逆順方向と逆方向の両方向の特性
を共に改善したＳＢＤを供給することが可能となる。実
施例で示したように、通常のＳＢＤのみに限らず、ＪＢ
Ｓ、ＴＭＢＳにも適用され、順方向電圧を同じにしたと
き、逆漏れ電流を１／８〜１／１０に低減できた。低濃
度層の厚さを１００nm以下に抑えることにより、シリー
ズ抵抗の増加を抑えられる。
【００５８】よって本発明は、低電圧電源用の整流素子
としてのショットキーバリアダイオードの普及発展に大
きな貢献をなすものである。
【図面の簡単な説明】
【図１】本発明実施例１のＳＢＤの断面図
【図２】（ａ）〜（ｆ）は実施例１のＳＢＤの製造工程
順の部分断面図
【図３】実施例１のＳＢＤおよび比較例の電流−電圧特
性図
【図４】順方向電圧の低濃度層厚さ依存性を示す特性図
【図５】本発明実施例２のＳＢＤの断面図
【図６】本発明実施例３のＳＢＤの断面図
【図７】本発明実施例４のＳＢＤの断面図
【図８】従来のＳＢＤの断面図
【符号の説明】
１０：ｎ+ サブストレート １１：ｎエピタキシャル層 １２、２２：ｎ- 低濃度層 ２０：ｐガードリング ２１：酸化膜 ３１：バリア金属膜 ３２：キャップ金属膜 ４０、４１：フォトレジスト ５０：トレンチ ５１：トレンチ内面の酸化膜 ５２：多結晶シリコン膜 ６０：コンタクト領域 ７０：ｐ拡散領域 ９０：オーミック電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB14 CC03 DD35 DD64 FF31 FF35 GG03 HH20 5F103 AA01 AA04 DD16 DD28 GG01 JJ03 LL20 NN01 RR05

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】高不純物濃度の半導体下地板上にエピタキ
    シャル層と、そのエピタキシャル層より低不純物濃度の
    低濃度層とを有し、その低濃度層の表面にショットキー
    接合を形成する電極を設けたショットキーバリアダイオ
    ードの製造方法において、エピタキシャル層の表面に熱
    酸化により酸化膜を形成し、その酸化膜への窓開け後に
    低濃度層を形成し、その低濃度層表面へのショツトキー
    電極の形成をおこなうことを特徴とするショットキーバ
    リアダイオードの製造方法。
  2. 【請求項２】エピタキシャル層の表面層に不純物の選択
    的な導入により逆電圧印加時に空乏層を広げるための逆
    導電型領域を形成した後に熱酸化をおこなうことを特徴
    とする請求項１に記載のショットキーバリアダイオード
    の製造方法。
  3. 【請求項３】エピタキシャル層の表面層にトレンチを形
    成し、そのトレンチ内に酸化膜を形成し、その内側に導
    電性の材料を充填した後に、トレンチの頂上面に低濃度
    層を形成することを特徴とする請求項１に記載のショッ
    トキーバリアダイオードの製造方法。
  4. 【請求項４】酸化膜を形成前に、エピタキシャル層の表
    面層に逆導電型不純物の選択的な導入によりガードリン
    グを形成することを特徴とする請求項１ないし３のいず
    れかに記載のショットキーバリアダイオードの製造方
    法。
  5. 【請求項５】低濃度層の形成温度が１０００℃以下であ
    ることを特徴とする請求項１ないし４のいずれかに記載
    のショットキーバリアダイオードの製造方法。
  6. 【請求項６】分子線エピタキシー法により低濃度層を成
    長することを特徴とする請求項５に記載のショットキー
    バリアダイオードの製造方法。
  7. 【請求項７】ガス分子線エピタキシー法により低濃度層
    を成長することを特徴とする請求項６に記載のショット
    キーバリアダイオードの製造方法。
  8. 【請求項８】低濃度層の膜厚を１００nm以下とすること
    を特徴とする請求項６または７に記載のショットキーバ
    リアダイオードの製造方法。
JP24017399A 1999-08-26 1999-08-26 ショットキーバリアダイオードの製造方法 Expired - Fee Related JP4312306B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24017399A JP4312306B2 (ja) 1999-08-26 1999-08-26 ショットキーバリアダイオードの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24017399A JP4312306B2 (ja) 1999-08-26 1999-08-26 ショットキーバリアダイオードの製造方法

Publications (2)

Publication Number Publication Date
JP2001068689A true JP2001068689A (ja) 2001-03-16
JP4312306B2 JP4312306B2 (ja) 2009-08-12

Family

ID=17055572

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24017399A Expired - Fee Related JP4312306B2 (ja) 1999-08-26 1999-08-26 ショットキーバリアダイオードの製造方法

Country Status (1)

Country Link
JP (1) JP4312306B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006295062A (ja) * 2005-04-14 2006-10-26 Rohm Co Ltd 半導体装置
JP2007324327A (ja) * 2006-05-31 2007-12-13 Sumitomo Electric Ind Ltd ショットキバリアダイオードおよびエピタキシャル基板
WO2009090974A1 (ja) * 2008-01-16 2009-07-23 Nec Corporation 半導体装置及びその製造方法
CN102983177A (zh) * 2012-12-07 2013-03-20 杭州士兰集成电路有限公司 肖特基二极管及其制作方法
JP2014027253A (ja) * 2012-06-22 2014-02-06 Toshiba Corp 整流回路
RU196936U1 (ru) * 2019-12-13 2020-03-23 Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Тестовый элемент для контроля качества изготовления высоковольтных карбидокремниевых диодов шоттки
CN115083922A (zh) * 2022-05-31 2022-09-20 中国电子科技集团公司第十三研究所 一种正磨角氧化镓肖特基二极管器件及其制备方法
US11757048B1 (en) 2022-05-31 2023-09-12 The 13Th Research Institute Of China Electronics Technology Group Corporation Method for producing gallium oxide Schottky barrier diode with negative beveled angle terminal

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637812B (zh) * 2013-11-13 2017-10-24 上海华虹宏力半导体制造有限公司 成长高可靠性igbt终端保护环的方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006295062A (ja) * 2005-04-14 2006-10-26 Rohm Co Ltd 半導体装置
JP2007324327A (ja) * 2006-05-31 2007-12-13 Sumitomo Electric Ind Ltd ショットキバリアダイオードおよびエピタキシャル基板
WO2009090974A1 (ja) * 2008-01-16 2009-07-23 Nec Corporation 半導体装置及びその製造方法
JP2014027253A (ja) * 2012-06-22 2014-02-06 Toshiba Corp 整流回路
CN102983177A (zh) * 2012-12-07 2013-03-20 杭州士兰集成电路有限公司 肖特基二极管及其制作方法
RU196936U1 (ru) * 2019-12-13 2020-03-23 Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Тестовый элемент для контроля качества изготовления высоковольтных карбидокремниевых диодов шоттки
CN115083922A (zh) * 2022-05-31 2022-09-20 中国电子科技集团公司第十三研究所 一种正磨角氧化镓肖特基二极管器件及其制备方法
US11757048B1 (en) 2022-05-31 2023-09-12 The 13Th Research Institute Of China Electronics Technology Group Corporation Method for producing gallium oxide Schottky barrier diode with negative beveled angle terminal
WO2023231382A1 (zh) * 2022-05-31 2023-12-07 中国电子科技集团公司第十三研究所 一种正磨角氧化镓肖特基二极管器件及其制备方法
CN115083922B (zh) * 2022-05-31 2025-08-12 中国电子科技集团公司第十三研究所 一种正磨角氧化镓肖特基二极管器件及其制备方法

Also Published As

Publication number Publication date
JP4312306B2 (ja) 2009-08-12

Similar Documents

Publication Publication Date Title
CN108682695B (zh) 一种大电流低正向压降碳化硅肖特基二极管芯片及其制备方法
US9349800B2 (en) Semiconductor device
US20070235745A1 (en) Semiconductor device and manufacturing method thereof
JP2002314099A (ja) ショットキーダイオード及びその製造方法
JP2004529506A5 (ja)
CN114823911B (zh) 集成高速续流二极管的沟槽碳化硅mosfet及制备方法
US20080217721A1 (en) High efficiency rectifier
JP2003318413A (ja) 高耐圧炭化珪素ダイオードおよびその製造方法
CN116487445B (zh) 一种用n-区包围p+渐变环的碳化硅功率器件及其制备方法
JP2001085705A (ja) ショットキーバリアダイオードの製造方法
US20110169015A1 (en) Bipolar semiconductor device and method for manufacturing same
CN116895699A (zh) 一种具有异质结的共源共栅沟槽mosfet及制备方法
JP2000252479A (ja) ショットキーバリアダイオードおよびその製造方法
JP2001068689A (ja) ショットキーバリアダイオードの製造方法
JP7748549B2 (ja) 炭化ケイ素半導体デバイスおよび製造方法
JP6014322B2 (ja) 炭化珪素半導体装置の製造方法
JP3673334B2 (ja) 半導体ダイオード
CN113471301B (zh) 一种沟槽肖特基二极管及其制备方法
US10304971B2 (en) High speed Schottky rectifier
JP3635956B2 (ja) 炭化けい素ショットキーバリアダイオードの製造方法
JP4000927B2 (ja) 半導体装置およびその製造方法
CN115207097B (zh) 横向结构AlN外延的肖特基二极管及制作工艺
CN113299732A (zh) 半导体器件、芯片、设备和制造方法
CN112713199B (zh) 碳化硅肖特基二极管及其制备方法
CN112310226B (zh) 快恢复二极管及其制备方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20031225

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20040216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060516

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060703

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060718

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060817

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090421

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090513

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140522

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees