JP2001068498A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 動作周波数の向上と高速スイッチング動作を
達成する。 【解決手段】 半導体チップ１には、縦型のＭＯＳＦＥ
Ｔが形成される。半導体チップ１の裏面は、ＭＯＳＦＥ
Ｔのドレインとなり、フレーム放熱部２−１に固着され
る。半導体チップ１の主表面には、ソース電極５及びゲ
ート電極６が形成される。ソース電極５は、ボンディン
グワイヤ３ａ，３ｃにより、外部電極２−２−１，２−
２−２に接続される。ゲート電極６は、ボンディングワ
イヤ３ｂにより、外部電極２−３に接続される。２つの
外部電極２−２−１，２−２−２は、共に、ソース電極
として機能する。
達成する。 【解決手段】 半導体チップ１には、縦型のＭＯＳＦＥ
Ｔが形成される。半導体チップ１の裏面は、ＭＯＳＦＥ
Ｔのドレインとなり、フレーム放熱部２−１に固着され
る。半導体チップ１の主表面には、ソース電極５及びゲ
ート電極６が形成される。ソース電極５は、ボンディン
グワイヤ３ａ，３ｃにより、外部電極２−２−１，２−
２−２に接続される。ゲート電極６は、ボンディングワ
イヤ３ｂにより、外部電極２−３に接続される。２つの
外部電極２−２−１，２−２−２は、共に、ソース電極
として機能する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のパッ
ケージ構造に関し、特に、ＭＯＳＦＥＴ、ＩＧＢＴなど
の高入力インピーダンス素子に使用される。
ケージ構造に関し、特に、ＭＯＳＦＥＴ、ＩＧＢＴなど
の高入力インピーダンス素子に使用される。
【０００２】
【従来の技術】比較的小型の電力用半導体装置（〜１０
０Ａ、〜３００Ｗ）は、一般に、半導体チップを樹脂に
より封止したパッケージング構造を有している。
０Ａ、〜３００Ｗ）は、一般に、半導体チップを樹脂に
より封止したパッケージング構造を有している。
【０００３】例えば、パワーＭＯＳＦＥＴのパッケージ
ング構造は、図１０及び図１１に示すようになってい
る。半導体チップ１には、ＭＯＳＦＥＴ（電力用スイッ
チング素子）が形成され、その裏面は、ＭＯＳＦＥＴの
ドレインとなっている。半導体チップ１の裏面は、半田
や導電性樹脂により、フレーム放熱部２−１に固着され
ている。
ング構造は、図１０及び図１１に示すようになってい
る。半導体チップ１には、ＭＯＳＦＥＴ（電力用スイッ
チング素子）が形成され、その裏面は、ＭＯＳＦＥＴの
ドレインとなっている。半導体チップ１の裏面は、半田
や導電性樹脂により、フレーム放熱部２−１に固着され
ている。
【０００４】フレーム放熱部２−１は、半導体チップ１
において発生する熱をパッケージの外部に放出する機能
を有すると共に、ＭＯＳＦＥＴのドレインの外部端子
（Ｄ）としても機能する。
において発生する熱をパッケージの外部に放出する機能
を有すると共に、ＭＯＳＦＥＴのドレインの外部端子
（Ｄ）としても機能する。
【０００５】半導体チップ１の主表面には、ＭＯＳＦＥ
Ｔのソース電極５及びゲート電極６が形成されている。
ソース電極５は、ボンディングワイヤ３ａによりＭＯＳ
ＦＥＴのソースの外部端子（Ｓ）２−２に接続されてい
る。ゲート電極６は、ボンディングワイヤ３ｂによりＭ
ＯＳＦＥＴのゲートの外部端子（Ｇ）２−３に接続され
ている。ボンディングワイヤ３ａ，３ｂは、例えば、ア
ルミニウム、金などの金属材料から構成されている。
Ｔのソース電極５及びゲート電極６が形成されている。
ソース電極５は、ボンディングワイヤ３ａによりＭＯＳ
ＦＥＴのソースの外部端子（Ｓ）２−２に接続されてい
る。ゲート電極６は、ボンディングワイヤ３ｂによりＭ
ＯＳＦＥＴのゲートの外部端子（Ｇ）２−３に接続され
ている。ボンディングワイヤ３ａ，３ｂは、例えば、ア
ルミニウム、金などの金属材料から構成されている。
【０００６】半導体チップ１及びその周辺部は、ＭＯＳ
ＦＥＴのドレイン、ソース、ゲートの各外部端子の一部
を除き、樹脂４により覆われている。
ＦＥＴのドレイン、ソース、ゲートの各外部端子の一部
を除き、樹脂４により覆われている。
【０００７】なお、外部端子（Ｄ，Ｓ，Ｇ）の位置に関
しては、様々な変形が可能である。例えば、図１０及び
図１１において、ゲートの外部端子（Ｇ）の位置とソー
スの外部端子（Ｓ）の位置を逆にしてもよいし、ゲート
の外部端子（Ｇ）とソースの外部端子（Ｓ）の間にドレ
インの外部端子（Ｄ）を配置し、各端子が一列に並ぶよ
うにしてもよい。
しては、様々な変形が可能である。例えば、図１０及び
図１１において、ゲートの外部端子（Ｇ）の位置とソー
スの外部端子（Ｓ）の位置を逆にしてもよいし、ゲート
の外部端子（Ｇ）とソースの外部端子（Ｓ）の間にドレ
インの外部端子（Ｄ）を配置し、各端子が一列に並ぶよ
うにしてもよい。
【０００８】現在、大電力半導体装置は、ＤＣ−ＤＣコ
ンバータ、モータ制御回路、電源回路などのスイッチン
グ素子として主に用いられ、その構造は、高入力インピ
ーダンスのＭＯＳ型が主流となりつつある。これは、Ｍ
ＯＳ型大電力半導体装置を用いたドライブ回路は、バイ
ポーラ型大電力半導体装置を用いたドライブ回路に比べ
て小型化できる等の理由による。
ンバータ、モータ制御回路、電源回路などのスイッチン
グ素子として主に用いられ、その構造は、高入力インピ
ーダンスのＭＯＳ型が主流となりつつある。これは、Ｍ
ＯＳ型大電力半導体装置を用いたドライブ回路は、バイ
ポーラ型大電力半導体装置を用いたドライブ回路に比べ
て小型化できる等の理由による。
【０００９】大電力半導体装置（スイッチング素子）の
出力効率は、主に、オン状態でのロス（損失）と、オン
−オフ移行時（スイッチング動作時）のロスで決まる。
従って、従来では、オン抵抗を小さくすることや、スイ
ッチングスピードを上げること（高周波動作特性を向上
させること）を目的として、大電力半導体装置の開発が
行われてきた。
出力効率は、主に、オン状態でのロス（損失）と、オン
−オフ移行時（スイッチング動作時）のロスで決まる。
従って、従来では、オン抵抗を小さくすることや、スイ
ッチングスピードを上げること（高周波動作特性を向上
させること）を目的として、大電力半導体装置の開発が
行われてきた。
【００１０】即ち、パワーＭＯＳＦＥＴの特性と使用条
件は、ここ数年で、大幅に向上している。例えば、オン
抵抗に関しては、数年前のＭＯＳＦＥＴに比べて、１／
１０〜１／１５に小さくなっており、また、動作周波数
に関しては、５０ｋＨｚから１００ｋＨｚへと向上して
いる。
件は、ここ数年で、大幅に向上している。例えば、オン
抵抗に関しては、数年前のＭＯＳＦＥＴに比べて、１／
１０〜１／１５に小さくなっており、また、動作周波数
に関しては、５０ｋＨｚから１００ｋＨｚへと向上して
いる。
【００１１】しかし、動作周波数が１００ｋＨｚ近傍又
はそれ以上になると、上述のようなＭＯＳＦＥＴの特性
の改善という効果が頭打ちになる問題が新たに発生して
きた。これは、インピーダンスが、 １／ｚ ＝ １／
ｒ ＋ １／２πｆＬ、 ｚ Ｌ ＝ ２πｆＬの関係に
あり、ＭＯＳＦＥＴの導通抵抗成分が増加するためと考
えられている。
はそれ以上になると、上述のようなＭＯＳＦＥＴの特性
の改善という効果が頭打ちになる問題が新たに発生して
きた。これは、インピーダンスが、 １／ｚ ＝ １／
ｒ ＋ １／２πｆＬ、 ｚ Ｌ ＝ ２πｆＬの関係に
あり、ＭＯＳＦＥＴの導通抵抗成分が増加するためと考
えられている。
【００１２】また、電子部品の基板実装は、機器、装置
の小型化とコストの低下という要求に伴い、いわゆる面
実装に移行し、かつ、部品形状の薄型化、小型化が進行
している。例えば、半導体ＩＣ用のパッケージであるＤ
ＩＰ（Dual Inline Package）やＰＧＡ（Pin Grid Arra
y）は、ＳＯＰ（Small Outline Package）やＢＧＡ（Ba
ll Grid Array）に変わりつつある。また、個別半導体
用パッケージに関しても、面実装型のパッケージが主流
となりつつある。
の小型化とコストの低下という要求に伴い、いわゆる面
実装に移行し、かつ、部品形状の薄型化、小型化が進行
している。例えば、半導体ＩＣ用のパッケージであるＤ
ＩＰ（Dual Inline Package）やＰＧＡ（Pin Grid Arra
y）は、ＳＯＰ（Small Outline Package）やＢＧＡ（Ba
ll Grid Array）に変わりつつある。また、個別半導体
用パッケージに関しても、面実装型のパッケージが主流
となりつつある。
【００１３】しかし、従来の面実装に対応した個別半導
体パッケージは、主に、既存のピン挿入タイプのパッケ
ージのビス留め部及び外部端子（ピン）を切り落とした
だけであり、十分に、機器、装置の小型化とコストの低
下という要求は満たされていなかった。
体パッケージは、主に、既存のピン挿入タイプのパッケ
ージのビス留め部及び外部端子（ピン）を切り落とした
だけであり、十分に、機器、装置の小型化とコストの低
下という要求は満たされていなかった。
【００１４】
【発明が解決しようとする課題】このように、従来で
は、ＭＯＳＦＥＴ、ＩＧＢＴなどの高入力インピーダン
ス素子において、動作周波数が１００ｋＨｚ近傍又はそ
れ以上になると、素子の特性の向上が頭打ちになる欠点
があった。また、このような素子のパッケージであっ
て、面実装に適する薄型、小型のパッケージの開発も不
十分であった。
は、ＭＯＳＦＥＴ、ＩＧＢＴなどの高入力インピーダン
ス素子において、動作周波数が１００ｋＨｚ近傍又はそ
れ以上になると、素子の特性の向上が頭打ちになる欠点
があった。また、このような素子のパッケージであっ
て、面実装に適する薄型、小型のパッケージの開発も不
十分であった。
【００１５】本発明は、上記欠点を解決すべくなされた
もので、その目的は、高入力インピーダンス素子のパッ
ケージであって、その動作周波数が１００ｋＨｚ近傍又
はそれ以上になっても、素子の特性（例えば、スイッチ
ング速度）の向上が頭打ちになることがなく、面実装に
も適したパッケージを提供することにある。
もので、その目的は、高入力インピーダンス素子のパッ
ケージであって、その動作周波数が１００ｋＨｚ近傍又
はそれ以上になっても、素子の特性（例えば、スイッチ
ング速度）の向上が頭打ちになることがなく、面実装に
も適したパッケージを提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、スイッチング素子が形成さ
れる半導体チップと、前記半導体チップを覆うパッケー
ジと、前記スイッチング素子の制御電極に接続される第
１外部端子と、前記スイッチング素子の第１電極に接続
される第２外部端子と、前記スイッチング素子の第２電
極に接続される第３及び第４外部端子とを備え、前記第
１外部端子と前記第３外部端子の間に入力電圧を印加
し、前記第２外部端子と前記第４外部端子の間に出力電
流を流す。
め、本発明の半導体装置は、スイッチング素子が形成さ
れる半導体チップと、前記半導体チップを覆うパッケー
ジと、前記スイッチング素子の制御電極に接続される第
１外部端子と、前記スイッチング素子の第１電極に接続
される第２外部端子と、前記スイッチング素子の第２電
極に接続される第３及び第４外部端子とを備え、前記第
１外部端子と前記第３外部端子の間に入力電圧を印加
し、前記第２外部端子と前記第４外部端子の間に出力電
流を流す。
【００１７】前記第１外部端子と前記第３外部端子は、
互いに隣接して配置される。前記第１外部端子と前記第
３外部端子は、前記パッケージの同一面内に配置され
る。
互いに隣接して配置される。前記第１外部端子と前記第
３外部端子は、前記パッケージの同一面内に配置され
る。
【００１８】前記スイッチング素子は、高入力インピー
ダンス素子である。前記スイッチング素子は、１００Ｗ
以上の許容損失を有し、１００ｋＨｚ以上の動作周波数
で動作する。
ダンス素子である。前記スイッチング素子は、１００Ｗ
以上の許容損失を有し、１００ｋＨｚ以上の動作周波数
で動作する。
【００１９】前記スイッチング素子は、ＭＯＳＦＥＴで
あり、前記第２電極は、前記ＭＯＳＦＥＴのソース電極
である。前記第１乃至第４外部端子は、その表面の一部
が前記パッケージの表面と実質的に一致している。
あり、前記第２電極は、前記ＭＯＳＦＥＴのソース電極
である。前記第１乃至第４外部端子は、その表面の一部
が前記パッケージの表面と実質的に一致している。
【００２０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置について詳細に説明する。
明の半導体装置について詳細に説明する。
【００２１】図１は、本発明の第１実施の形態に関わる
半導体装置を示している。また、図２は、図１の半導体
装置の断面図を示している。本例では、大電力面実装型
ＭＯＳＦＥＴ素子について説明する。
半導体装置を示している。また、図２は、図１の半導体
装置の断面図を示している。本例では、大電力面実装型
ＭＯＳＦＥＴ素子について説明する。
【００２２】半導体チップ１には、縦型のＭＯＳＦＥＴ
（電力用スイッチング素子）が形成され、その裏面は、
ＭＯＳＦＥＴのドレインとなっている。半導体チップ１
の裏面は、半田や導電性樹脂により、フレーム放熱部２
−１に固着されている。フレーム放熱部２−１は、半導
体チップ１において発生する熱をパッケージの外部に放
出する機能を有すると共に、ＭＯＳＦＥＴのドレインの
外部端子（Ｄ）としても機能する。
（電力用スイッチング素子）が形成され、その裏面は、
ＭＯＳＦＥＴのドレインとなっている。半導体チップ１
の裏面は、半田や導電性樹脂により、フレーム放熱部２
−１に固着されている。フレーム放熱部２−１は、半導
体チップ１において発生する熱をパッケージの外部に放
出する機能を有すると共に、ＭＯＳＦＥＴのドレインの
外部端子（Ｄ）としても機能する。
【００２３】半導体チップ１の主表面には、ＭＯＳＦＥ
Ｔのソース電極５及びゲート電極６が形成されている。
ソース電極５は、ボンディングワイヤ３ａによりＭＯＳ
ＦＥＴのソースの外部端子（Ｓ１）２−２−１に接続さ
れると共に、ボンディングワイヤ３ｃによりＭＯＳＦＥ
Ｔのソースの外部端子（Ｓ２）２−２−２に接続されて
いる。ゲート電極６は、ボンディングワイヤ３ｂにより
ＭＯＳＦＥＴのゲートの外部端子（Ｇ）２−３に接続さ
れている。
Ｔのソース電極５及びゲート電極６が形成されている。
ソース電極５は、ボンディングワイヤ３ａによりＭＯＳ
ＦＥＴのソースの外部端子（Ｓ１）２−２−１に接続さ
れると共に、ボンディングワイヤ３ｃによりＭＯＳＦＥ
Ｔのソースの外部端子（Ｓ２）２−２−２に接続されて
いる。ゲート電極６は、ボンディングワイヤ３ｂにより
ＭＯＳＦＥＴのゲートの外部端子（Ｇ）２−３に接続さ
れている。
【００２４】ＭＯＳＦＥＴのソースの外部端子２−２−
１は、出力電流を取り出すための出力端子として機能
し、外部端子２−２−２は、外部端子２−３と共に、入
力電圧を印加するための入力端子として機能する。
１は、出力電流を取り出すための出力端子として機能
し、外部端子２−２−２は、外部端子２−３と共に、入
力電圧を印加するための入力端子として機能する。
【００２５】ボンディングワイヤ３ａ，３ｂは、例え
ば、アルミニウム（ＡＬ）、金（Ａｕ）などの金属材料
から構成されている。半導体チップ１及びその周辺部
は、ＭＯＳＦＥＴのドレイン、ソース、ゲートの各外部
端子の一部を除き、樹脂４により覆われている。
ば、アルミニウム（ＡＬ）、金（Ａｕ）などの金属材料
から構成されている。半導体チップ１及びその周辺部
は、ＭＯＳＦＥＴのドレイン、ソース、ゲートの各外部
端子の一部を除き、樹脂４により覆われている。
【００２６】上述の半導体装置の特徴は、ＭＯＳＦＥＴ
のソースの外部端子が２つ存在している点にある。そし
て、外部端子（Ｓ１）２−２−１は、出力電流を取り出
すための出力端子として機能し、外部端子（Ｓ２）２−
２−２は、外部端子２−３と共に、入力電圧を印加する
ための入力端子として機能する。
のソースの外部端子が２つ存在している点にある。そし
て、外部端子（Ｓ１）２−２−１は、出力電流を取り出
すための出力端子として機能し、外部端子（Ｓ２）２−
２−２は、外部端子２−３と共に、入力電圧を印加する
ための入力端子として機能する。
【００２７】外部端子２−２−１は、出力電流を取り出
すための端子なので、その大きさは、できるだけ大き
く、かつ、ソース電極５と外部端子２−２−１を繋ぐボ
ンディングワイヤ３ａの数も多くしてある。
すための端子なので、その大きさは、できるだけ大き
く、かつ、ソース電極５と外部端子２−２−１を繋ぐボ
ンディングワイヤ３ａの数も多くしてある。
【００２８】また、ＭＯＳＦＥＴのソースから外部端子
２−２−１までの間には、半導体チップ１の内部配線や
ボンディングワイヤ３ａによる抵抗成分やインダクタン
ス成分（図５のＺｉ）が存在する。
２−２−１までの間には、半導体チップ１の内部配線や
ボンディングワイヤ３ａによる抵抗成分やインダクタン
ス成分（図５のＺｉ）が存在する。
【００２９】従って、半導体チップ１の内部配線を短く
したり、ボンディングワイヤ３ａの数を増やしたりする
ことで、ＭＯＳＦＥＴのソースから外部端子２−２−１
までの間の抵抗成分やインダクタンス成分をできるだけ
小さくする。
したり、ボンディングワイヤ３ａの数を増やしたりする
ことで、ＭＯＳＦＥＴのソースから外部端子２−２−１
までの間の抵抗成分やインダクタンス成分をできるだけ
小さくする。
【００３０】一方、外部端子２−２−２は、外部端子２
−３と共に、入力電圧ＶＧＳを印加するための端子なの
で、その大きさは、外部端子２−２−１よりも小さくて
よく、かつ、ソース電極５と外部端子２−２−２を繋ぐ
ボンディングワイヤ３ｃの数も少なくてよい。
−３と共に、入力電圧ＶＧＳを印加するための端子なの
で、その大きさは、外部端子２−２−１よりも小さくて
よく、かつ、ソース電極５と外部端子２−２−２を繋ぐ
ボンディングワイヤ３ｃの数も少なくてよい。
【００３１】つまり、外部端子２−２−２，２−３は、
入力電圧ＶＧＳを印加するための端子であるため、特
に、ＭＯＳＦＥＴのソースから外部端子２−２−２まで
の間の抵抗成分やインダクタンス成分は問題とならな
い。
入力電圧ＶＧＳを印加するための端子であるため、特
に、ＭＯＳＦＥＴのソースから外部端子２−２−２まで
の間の抵抗成分やインダクタンス成分は問題とならな
い。
【００３２】このような構成を備えることにより、素子
の特性（例えば、スイッチング速度）の向上を達成する
ことが可能になる。この効果は、１００Ｗ以上の許容損
失Ｐ Ｄを有するデバイス、又は、１００ｋＨｚ近傍又は
それ以上の動作周波数で動作するデバイスに顕著に生じ
る。なお、スイッチング速度などに関する具体的な効果
については、後に詳述する。
の特性（例えば、スイッチング速度）の向上を達成する
ことが可能になる。この効果は、１００Ｗ以上の許容損
失Ｐ Ｄを有するデバイス、又は、１００ｋＨｚ近傍又は
それ以上の動作周波数で動作するデバイスに顕著に生じ
る。なお、スイッチング速度などに関する具体的な効果
については、後に詳述する。
【００３３】また、上述の半導体装置では、面実装型の
パッケージを採用している。また、ＭＯＳＦＥＴのソー
スの外部端子（入力端子）２−２−２とゲートの外部端
子（入力端子）２−３が互いに隣接して配置されている
ため、実装基板側における配線のレイアウトが容易とな
る。結果として、機器、装置、システムの小型化やコス
トの低下などを図ることができる。
パッケージを採用している。また、ＭＯＳＦＥＴのソー
スの外部端子（入力端子）２−２−２とゲートの外部端
子（入力端子）２−３が互いに隣接して配置されている
ため、実装基板側における配線のレイアウトが容易とな
る。結果として、機器、装置、システムの小型化やコス
トの低下などを図ることができる。
【００３４】なお、図１において、ゲートの外部端子２
−３の位置とソースの外部端子２−２−１，２−２−２
の位置を逆にしてもよい。但し、ソースの外部端子２−
２−２とゲートの外部端子２−３は、互いに隣接するよ
うに配置する。
−３の位置とソースの外部端子２−２−１，２−２−２
の位置を逆にしてもよい。但し、ソースの外部端子２−
２−２とゲートの外部端子２−３は、互いに隣接するよ
うに配置する。
【００３５】図３は、本発明の第２実施の形態に関わる
半導体装置を示している。また、図４は、図３の半導体
装置の断面図を示している。本例も、大電力面実装型Ｍ
ＯＳＦＥＴ素子について説明する。
半導体装置を示している。また、図４は、図３の半導体
装置の断面図を示している。本例も、大電力面実装型Ｍ
ＯＳＦＥＴ素子について説明する。
【００３６】本例の半導体装置は、モジュール装置など
への実装の利便性を考慮した形状を有している点に特徴
を有する。つまり、ゲートの外部端子２−３及びソース
の２つの外部端子２−２−１，２−２−２がそれぞれパ
ッケージの一面側に配置され、ドレインの外部端子２−
１がパッケージの他面側に配置されている。
への実装の利便性を考慮した形状を有している点に特徴
を有する。つまり、ゲートの外部端子２−３及びソース
の２つの外部端子２−２−１，２−２−２がそれぞれパ
ッケージの一面側に配置され、ドレインの外部端子２−
１がパッケージの他面側に配置されている。
【００３７】以下、本例の半導体装置の構成について具
体的に説明する。半導体チップ１には、縦型のＭＯＳＦ
ＥＴ（電力用スイッチング素子）が形成され、その裏面
は、ＭＯＳＦＥＴのドレインとなっている。半導体チッ
プ１の裏面は、半田や導電性樹脂により、フレーム放熱
部２−１に固着されている。フレーム放熱部２−１は、
半導体チップ１において発生する熱をパッケージの外部
に放出する機能を有すると共に、ＭＯＳＦＥＴのドレイ
ンの外部端子（Ｄ）としても機能する。
体的に説明する。半導体チップ１には、縦型のＭＯＳＦ
ＥＴ（電力用スイッチング素子）が形成され、その裏面
は、ＭＯＳＦＥＴのドレインとなっている。半導体チッ
プ１の裏面は、半田や導電性樹脂により、フレーム放熱
部２−１に固着されている。フレーム放熱部２−１は、
半導体チップ１において発生する熱をパッケージの外部
に放出する機能を有すると共に、ＭＯＳＦＥＴのドレイ
ンの外部端子（Ｄ）としても機能する。
【００３８】半導体チップ１の主表面には、ＭＯＳＦＥ
Ｔのソース電極５及びゲート電極６が形成されている。
ソース電極５は、ＭＯＳＦＥＴのソースの外部端子（Ｓ
１）２−２−１に接続されると共に、ＭＯＳＦＥＴのソ
ースの外部端子（Ｓ２）２−２−２に接続されている。
ゲート電極６は、ＭＯＳＦＥＴのゲートの外部端子
（Ｇ）２−３に接続されている。
Ｔのソース電極５及びゲート電極６が形成されている。
ソース電極５は、ＭＯＳＦＥＴのソースの外部端子（Ｓ
１）２−２−１に接続されると共に、ＭＯＳＦＥＴのソ
ースの外部端子（Ｓ２）２−２−２に接続されている。
ゲート電極６は、ＭＯＳＦＥＴのゲートの外部端子
（Ｇ）２−３に接続されている。
【００３９】ＭＯＳＦＥＴのソースの外部端子２−２−
１は、出力電流を取り出すための出力端子として機能
し、外部端子２−２−２は、外部端子２−３と共に、入
力電圧を印加するための入力端子として機能する。
１は、出力電流を取り出すための出力端子として機能
し、外部端子２−２−２は、外部端子２−３と共に、入
力電圧を印加するための入力端子として機能する。
【００４０】半導体チップ１及びその周辺部は、ＭＯＳ
ＦＥＴのドレイン、ソース、ゲートの各外部端子の一部
を除き、樹脂４により覆われている。
ＦＥＴのドレイン、ソース、ゲートの各外部端子の一部
を除き、樹脂４により覆われている。
【００４１】上述の半導体装置においても、ＭＯＳＦＥ
Ｔのソースの外部端子が２つ存在している。そして、外
部端子（Ｓ１）２−２−１は、出力電流を取り出すため
の出力端子として機能し、外部端子（Ｓ２）２−２−２
は、外部端子２−３と共に、入力電圧を印加するための
入力端子として機能する。
Ｔのソースの外部端子が２つ存在している。そして、外
部端子（Ｓ１）２−２−１は、出力電流を取り出すため
の出力端子として機能し、外部端子（Ｓ２）２−２−２
は、外部端子２−３と共に、入力電圧を印加するための
入力端子として機能する。
【００４２】外部端子（Ｓ１）２−２−１は、出力電流
を取り出すための端子なので、その大きさは、できるだ
け大きく、かつ、ソース電極５と外部端子２−２−１の
接点も多くしてある。
を取り出すための端子なので、その大きさは、できるだ
け大きく、かつ、ソース電極５と外部端子２−２−１の
接点も多くしてある。
【００４３】また、ＭＯＳＦＥＴのソースから外部端子
２−２−１までの間には、半導体チップ１の内部配線な
どによる抵抗成分やインダクタンス成分（図５のＺｉ）
が存在する。
２−２−１までの間には、半導体チップ１の内部配線な
どによる抵抗成分やインダクタンス成分（図５のＺｉ）
が存在する。
【００４４】従って、半導体チップ１の内部配線を短く
するなどして、ＭＯＳＦＥＴのソースから外部端子２−
２−１までの間の抵抗成分やインダクタンス成分をでき
るだけ小さくする。
するなどして、ＭＯＳＦＥＴのソースから外部端子２−
２−１までの間の抵抗成分やインダクタンス成分をでき
るだけ小さくする。
【００４５】一方、外部端子（Ｓ２）２−２−２は、外
部端子２−３と共に、入力電圧ＶＧＳを印加するための
端子なので、その大きさは、外部端子２−２−１よりも
小さくてよく、かつ、ソース電極５と外部端子２−２−
２の接点も少なくてよい。
部端子２−３と共に、入力電圧ＶＧＳを印加するための
端子なので、その大きさは、外部端子２−２−１よりも
小さくてよく、かつ、ソース電極５と外部端子２−２−
２の接点も少なくてよい。
【００４６】つまり、外部端子２−２−２，２−３は、
入力電圧ＶＧＳを印加するための端子であるため、特
に、ＭＯＳＦＥＴのソースから外部端子２−２−２まで
の間の抵抗成分やインダクタンス成分は問題とならな
い。
入力電圧ＶＧＳを印加するための端子であるため、特
に、ＭＯＳＦＥＴのソースから外部端子２−２−２まで
の間の抵抗成分やインダクタンス成分は問題とならな
い。
【００４７】このような構成を備えることにより、素子
の特性（例えば、スイッチング速度）の向上を達成する
ことが可能になる。この効果は、１００Ｗ以上の許容損
失Ｐ Ｄを有するデバイスや、１００ｋＨｚ近傍又はそれ
以上の動作周波数で動作するデバイスに顕著に生じる。
の特性（例えば、スイッチング速度）の向上を達成する
ことが可能になる。この効果は、１００Ｗ以上の許容損
失Ｐ Ｄを有するデバイスや、１００ｋＨｚ近傍又はそれ
以上の動作周波数で動作するデバイスに顕著に生じる。
【００４８】また、上述の半導体装置では、モジュール
装置などに対する実装が容易となるパッケージを採用し
ている。また、ＭＯＳＦＥＴのソースの外部端子２−２
−２とゲートの外部端子２−３が、パッケージの同一面
内で、互いに隣接して配置されているため、モジュール
装置側における配線のレイアウトが容易となる。結果と
して、システムの小型化やコストの低下などを図ること
ができる。
装置などに対する実装が容易となるパッケージを採用し
ている。また、ＭＯＳＦＥＴのソースの外部端子２−２
−２とゲートの外部端子２−３が、パッケージの同一面
内で、互いに隣接して配置されているため、モジュール
装置側における配線のレイアウトが容易となる。結果と
して、システムの小型化やコストの低下などを図ること
ができる。
【００４９】次に、図１乃至図４の半導体装置を採用し
た場合における効果について詳細に説明する。
た場合における効果について詳細に説明する。
【００５０】図５は、図１乃至図４の半導体装置の等価
回路を示している。ＶＧＳは、ゲート端子（外部端子）
Ｇとソース端子（外部端子）Ｓ２の間の電圧、ＶＤＳ
は、ドレイン端子（外部端子）Ｄとソース端子（外部端
子）Ｓ１の間の電圧、ＩＤは、ドレイン電流である。
回路を示している。ＶＧＳは、ゲート端子（外部端子）
Ｇとソース端子（外部端子）Ｓ２の間の電圧、ＶＤＳ
は、ドレイン端子（外部端子）Ｄとソース端子（外部端
子）Ｓ１の間の電圧、ＩＤは、ドレイン電流である。
【００５１】図６は、従来品（３端子品）に対してオン
波形を計測した結果を示し、図７は、本発明品（４端子
品）に対してオン波形を計測した結果を示している。
波形を計測した結果を示し、図７は、本発明品（４端子
品）に対してオン波形を計測した結果を示している。
【００５２】これらの図は、ドレイン電流ＩＤの立ち上
がりに関して、本発明品の方が従来品よりも高速である
ことを示している。つまり、本発明品によれば、オフか
らオンへのスイッチング速度が高速になる。
がりに関して、本発明品の方が従来品よりも高速である
ことを示している。つまり、本発明品によれば、オフか
らオンへのスイッチング速度が高速になる。
【００５３】また、図８は、従来品（３端子品）に対し
てオフ波形を計測した結果を示し、図９は、本発明品
（４端子品）に対してオフ波形を計測した結果を示して
いる。
てオフ波形を計測した結果を示し、図９は、本発明品
（４端子品）に対してオフ波形を計測した結果を示して
いる。
【００５４】これらの図は、ドレイン電流ＩＤの立ち下
がりに関して、本発明品の方が従来品よりも高速である
ことを示している。つまり、本発明品によれば、オンか
らオフへのスイッチング速度が高速になる。
がりに関して、本発明品の方が従来品よりも高速である
ことを示している。つまり、本発明品によれば、オンか
らオフへのスイッチング速度が高速になる。
【００５５】このように、本発明品によれば、オン、オ
フ、共に、高速スイッチング動作が可能となる。また、
スイッチング損失に関して、表１に、本発明品と従来品
とを比較した結果を示す。つまり、本発明品は、従来品
に比べて、スイッチング損失を５０％以上小さくするこ
とができる。
フ、共に、高速スイッチング動作が可能となる。また、
スイッチング損失に関して、表１に、本発明品と従来品
とを比較した結果を示す。つまり、本発明品は、従来品
に比べて、スイッチング損失を５０％以上小さくするこ
とができる。
【００５６】
【表１】
【００５７】また、本発明では、ドレイン電流ＩＤがＶ
ＧＳに与える影響をなくすことができる。つまり、従来
は、ソースの外部端子が１つであったため、このソース
の外部端子は、ゲートの外部端子と共に、入力電圧ＶＧ
Ｓを印加するための端子として、かつ、出力電流（ドレ
イン電流）を取り出す端子として機能していた。このた
め、ドレイン電流ＩＤがＶＧＳに与える影響が大きかっ
た。一方、本発明では、ソースの外部端子が２つであ
り、一方は、入力端子として、他方は、出力端子として
機能しているため、ドレイン電流ＩＤがＶＧＳに与える
影響を少なくすることができるとができ、ノイズを低減
できる。
ＧＳに与える影響をなくすことができる。つまり、従来
は、ソースの外部端子が１つであったため、このソース
の外部端子は、ゲートの外部端子と共に、入力電圧ＶＧ
Ｓを印加するための端子として、かつ、出力電流（ドレ
イン電流）を取り出す端子として機能していた。このた
め、ドレイン電流ＩＤがＶＧＳに与える影響が大きかっ
た。一方、本発明では、ソースの外部端子が２つであ
り、一方は、入力端子として、他方は、出力端子として
機能しているため、ドレイン電流ＩＤがＶＧＳに与える
影響を少なくすることができるとができ、ノイズを低減
できる。
【００５８】さらに、本発明では、面実装型のパッケー
ジを採用している。例えば、上述の例に示すようなＭＯ
ＳＦＥＴの場合、ソース端子Ｓ１，Ｓ２とプリント基板
のコンタクト面積が大幅に増えるため、大電流発生時に
おける外部端子の発熱が少なくなる。また、パッケージ
が薄型化、小型化されるため、システムの小型化、低コ
スト化を達成できる。
ジを採用している。例えば、上述の例に示すようなＭＯ
ＳＦＥＴの場合、ソース端子Ｓ１，Ｓ２とプリント基板
のコンタクト面積が大幅に増えるため、大電流発生時に
おける外部端子の発熱が少なくなる。また、パッケージ
が薄型化、小型化されるため、システムの小型化、低コ
スト化を達成できる。
【００５９】
【発明の効果】以上、説明したように、本発明によれ
ば、高入力インピーダンス素子のパッケージ構造に関し
て、例えば、ＭＯＳトランジスタのソースの外部電極を
２つにしているため、素子の特性（例えば、スイッチン
グ速度）の向上を達成することができる。この効果は、
許容損失ＰＤが１００Ｗ以上のデバイス（例えば、縦型
ＭＯＳＦＥＴ）や、動作周波数が１００ｋＨｚ近傍又は
それ以上のデバイスに顕著に生じる。また、本発明によ
れば、面実装型のパッケージの採用により、パッケージ
の薄型化、小型化に貢献できる。
ば、高入力インピーダンス素子のパッケージ構造に関し
て、例えば、ＭＯＳトランジスタのソースの外部電極を
２つにしているため、素子の特性（例えば、スイッチン
グ速度）の向上を達成することができる。この効果は、
許容損失ＰＤが１００Ｗ以上のデバイス（例えば、縦型
ＭＯＳＦＥＴ）や、動作周波数が１００ｋＨｚ近傍又は
それ以上のデバイスに顕著に生じる。また、本発明によ
れば、面実装型のパッケージの採用により、パッケージ
の薄型化、小型化に貢献できる。
【図１】本発明の第１実施の形態に関わる半導体装置を
示す図。
示す図。
【図２】図１の半導体装置の断面を示す図。
【図３】本発明の第２実施の形態に関わる半導体装置を
示す図。
示す図。
【図４】図３の半導体装置の断面を示す図。
【図５】本発明の半導体装置の等価回路を示す図。
【図６】従来品（３端子品）のオン波形を示す図。
【図７】本発明品（４端子品）のオン波形を示す図。
【図８】従来品（３端子品）のオフ波形を示す図。
【図９】本発明品（４端子品）のオフ波形を示す図。
【図１０】従来の半導体装置を示す図。
【図１１】図１０の半導体装置の断面を示す図。
１ ：半導体チップ、 ２−１ ：外部端子（ドレイ
ン）、 ２−２−１，２−２−２ ：外部端子（ソース）、 ２−３ ：外部端子（ゲート）、 ３ａ，３ｂ，３ｃ ：ボンディングワイヤ、 ４ ：樹脂、 ５ ：ソース電極、 ６ ：ゲート電極。
ン）、 ２−２−１，２−２−２ ：外部端子（ソース）、 ２−３ ：外部端子（ゲート）、 ３ａ，３ｂ，３ｃ ：ボンディングワイヤ、 ４ ：樹脂、 ５ ：ソース電極、 ６ ：ゲート電極。
Claims (8)
- 【請求項１】 スイッチング素子が形成される半導体チ
ップと、前記半導体チップを覆うパッケージと、前記ス
イッチング素子の制御電極に接続される第１外部端子
と、前記スイッチング素子の第１電極に接続される第２
外部端子と、前記スイッチング素子の第２電極に接続さ
れる第３及び第４外部端子とを具備し、前記第１外部端
子と前記第３外部端子の間に入力電圧を印加し、前記第
２外部端子と前記第４外部端子の間に出力電流を流すこ
とを特徴とする半導体装置。 - 【請求項２】 前記第１外部端子と前記第３外部端子
は、互いに隣接して配置されることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記第１外部端子と前記第３外部端子
は、前記パッケージの同一面内に配置されることを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 前記スイッチング素子は、高入力インピ
ーダンス素子であることを特徴とする請求項１記載の半
導体装置。 - 【請求項５】 前記スイッチング素子は、１００Ｗ以上
の許容損失を有することを特徴とする請求項１記載の半
導体装置。 - 【請求項６】 前記スイッチング素子は、１００ｋＨｚ
以上の動作周波数で動作することを特徴とする請求項１
記載の半導体装置。 - 【請求項７】 前記スイッチング素子は、ＭＯＳＦＥＴ
であり、前記第２電極は、前記ＭＯＳＦＥＴのソース電
極であることを特徴とする請求項１記載の半導体装置。 - 【請求項８】 前記第１乃至第４外部端子は、その表面
の一部が前記パッケージの表面と実質的に一致している
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24220699A JP2001068498A (ja) | 1999-08-27 | 1999-08-27 | 半導体装置 |
| KR1020000049192A KR20010070032A (ko) | 1999-08-27 | 2000-08-24 | 반도체장치 |
| EP00118113A EP1079434A2 (en) | 1999-08-27 | 2000-08-25 | Power device packaging structure |
| TW089117271A TW499760B (en) | 1999-08-27 | 2000-08-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24220699A JP2001068498A (ja) | 1999-08-27 | 1999-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001068498A true JP2001068498A (ja) | 2001-03-16 |
Family
ID=17085840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24220699A Pending JP2001068498A (ja) | 1999-08-27 | 1999-08-27 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1079434A2 (ja) |
| JP (1) | JP2001068498A (ja) |
| KR (1) | KR20010070032A (ja) |
| TW (1) | TW499760B (ja) |
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| JP2008104348A (ja) * | 2007-11-05 | 2008-05-01 | Renesas Technology Corp | 半導体装置および電源システム |
| JP2013141035A (ja) * | 2013-04-19 | 2013-07-18 | Renesas Electronics Corp | 半導体装置 |
| JP2015019115A (ja) * | 2014-10-28 | 2015-01-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2016040839A (ja) * | 2015-10-27 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2017147433A (ja) * | 2015-12-16 | 2017-08-24 | ローム株式会社 | 半導体装置 |
| WO2018043039A1 (ja) * | 2016-08-31 | 2018-03-08 | パナソニックＩｐマネジメント株式会社 | スイッチング回路 |
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|---|---|---|---|---|
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| JP5165214B2 (ja) * | 2006-06-26 | 2013-03-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| US8253225B2 (en) | 2008-02-22 | 2012-08-28 | Infineon Technologies Ag | Device including semiconductor chip and leads coupled to the semiconductor chip and manufacturing thereof |
| DE102008040480A1 (de) * | 2008-07-16 | 2010-01-28 | Semikron Elektronik Gmbh & Co. Kg | Halbleitermodul |
| US8853835B2 (en) | 2012-10-05 | 2014-10-07 | Infineon Technologies Ag | Chip arrangements, a chip package and a method for manufacturing a chip arrangement |
| US9754854B2 (en) * | 2012-10-11 | 2017-09-05 | Infineon Technologies Ag | Semiconductor device having sensing functionality |
| CN110149108A (zh) * | 2019-06-05 | 2019-08-20 | 浙江明德微电子股份有限公司 | 一种低功耗的复合sj-mos管及其制备方法 |
-
1999
- 1999-08-27 JP JP24220699A patent/JP2001068498A/ja active Pending
-
2000
- 2000-08-24 KR KR1020000049192A patent/KR20010070032A/ko not_active Abandoned
- 2000-08-25 EP EP00118113A patent/EP1079434A2/en not_active Withdrawn
- 2000-08-25 TW TW089117271A patent/TW499760B/zh active
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|---|---|---|---|---|
| JP2004342735A (ja) * | 2003-05-14 | 2004-12-02 | Renesas Technology Corp | 半導体装置および電源システム |
| KR101086751B1 (ko) | 2003-05-14 | 2011-11-25 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 전원 시스템 |
| KR101116203B1 (ko) * | 2003-05-14 | 2012-03-06 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 전원 시스템 |
| KR101116197B1 (ko) | 2003-05-14 | 2012-03-07 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 전원 시스템 |
| JP2008104348A (ja) * | 2007-11-05 | 2008-05-01 | Renesas Technology Corp | 半導体装置および電源システム |
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| US10483966B2 (en) | 2016-08-31 | 2019-11-19 | Panasonic Intellectual Property Management Co., Ltd. | Switching circuit |
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