JP2001057071A - 不揮発性強誘電体メモリ装置の参照レベル発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 安定した参照電圧を形成して、データセンシ
ングの信頼性を向上させ得るような不揮発性強誘電体メ
モリ装置の参照レベル発生回路を提供する。 【解決手段】 セルにはロジック「０」を記録させ、参
照ビットラインの出力を参照レベル発生回路がメインセ
ルへの格納された「ハイ」と「ロー」の間の値に増加さ
せる。その参照レベル発生回路は、参照ビットラインの
信号を増加させた信号をフィードバックさせ、そのフィ
ードバック信号とビットラインの信号差を増幅させ、増
加値が一定の値になるまで増加させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性強誘電体メ
モリ装置に関するもので、特に安定した参照電圧発生の
ための不揮発性強誘電体メモリ装置の参照レベル発生回
路に関する。

【０００２】

【従来の技術】一般的に不揮発性強誘電体メモリ、つま
りＦＲＡＭ（Ferroelectric Random Access Memory)は
ＤＲＡＭ（Dynamic Random Access Memory)程度のデー
タ処理速度を有し、電源のオフ時にもデータが保存され
る特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子
であって、キャパシタの材料として強誘電体を使用して
強誘電体の特性である高い残留分極を用いたものであ
る。このような残留分極の特性のため電界を除去しても
データが保存される。

【０００３】図１は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ,ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ
記憶素子として応用したものである。

【０００４】以下、従来技術による不揮発性強誘電体メ
モリ装置を添付の図面に基づいて説明する。図２は従来
の不揮発性強誘電体メモリの単位セルを示した。図２に
示すように、一方向に形成されるビットラインＢ／Ｌ
と、そのビットラインと交差する方向に形成されるワー
ドラインＷ／Ｌと、ワードラインに一定の間隔をおいて
ワードラインと同一の方向に形成されるプレートライン
Ｐ／Ｌと、ゲートがワードラインに連結され、ソースは
前記ビットラインに連結されるトランジスタＴ１と、２
端子中第１端子はトランジスタＴ１のドレインに連結さ
れ、第２端子はプレートラインＰ／Ｌに連結される強誘
電体キャパシタＦＣ１とで構成されている。

【０００５】このように構成された従来の不揮発性強誘
電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモ
ードの動作を示すタイミング図であり、図３ｂは読み出
しモードの動作を示すタイミング図である。まず、書込
みモードの場合、外部から印加されるチップイネーブル
信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化
され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が
「ハイ」から「ロー」に遷移されると、書込みモードが
始まる。次いで、書込みモードでのアドレスデコードが
始まると、ワードラインに印加されるパルスは「ロー」
から「ハイ」に遷移され、セルが選択される。すなわ
ち、そのワードラインに接続されたトランジスタＴ１が
導通状態となる。

【０００６】このように、ワードラインが「ハイ」状態
を維持している間にプレートラインには順に所定幅の
「ハイ」信号と所定幅の「ロー」信号が印加される。そ
して、選択されたセルにロジック値「１」又は「０」を
書くために、ビットラインに書込みイネーブル信号（Ｗ
ＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印
加する。すなわち、ビットラインに「ハイ」信号を印加
し、ワードラインに印加される信号が「ハイ」状態であ
る期間でプレートラインの信号が「ロー」に遷移された
とき、強誘電体キャパシタにはロジック値「１」が記録
される。そして、ビットラインに「ロー」信号を印加す
ると、プレートラインに印加される信号が「ハイ」信号
のとき、強誘電体キャパシタにはロジック値「０」が記
録される。プレートラインの信号が「ロー」に遷移して
も記録されたロジック値「０」は変わらない。

【０００７】このような書込みモードの動作によりセル
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
ｐａｄ）が「ハイ」から「ロー」に活性化されると、ワ
ードラインが選択される以前に全てのビットラインは等
化器信号によって「ロー」電圧に等電位化される。

【０００８】そして、各ビットラインを不活性化させた
後アドレスをデコードし、デコードされたアドレスによ
ってワードラインの「ロー」信号が「ハイ」信号に遷移
されセルが選択される。選択されたセルのプレートライ
ンに「ハイ」信号を印加すると、強誘電体メモリに格納
されたロジック値「１」に対応するデータを破壊させ
る。もし、強誘電体メモリにロジック値「０」が格納さ
れていれば、それに対応するデータは破壊されない。

【０００９】このように、破壊されたデータと破壊され
てないデータは前述したヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループのｄか
らｆに変更される場合であり、データが破壊されてない
場合は、ａからｆに変更される場合である。したがっ
て、一定の時間が経過した後センスアンプがイネーブル
すると、データが破壊された場合はロジック値「１」を
出力し、データが破壊されてない場合はロジック値
「０」を出力する。

【００１０】このようにセンスアンプからデータを出力
した後に、それぞれのセルは元のデータに戻らなければ
ならないので、ワードラインに「ハイ」信号を印加した
状態でプレートラインを「ハイ」から「ロー」に不活性
化させる。

【００１１】図４は従来技術に従う不揮発性強誘電体メ
モリ装置の構成ブロック図である。図４に示すように、
メインセルアレイ部４１をほぼ矩形の形状の領域として
配置し、その中の一部を参照セルアレイ部４２に割り当
てる。その矩形の領域のメインセルアレイ部４１のいず
れかの辺に沿って、メインセルアレイ部４１及び参照セ
ルアレイ部４２に駆動信号を印加するワードライン駆動
部４３を配置する。さらにメインセルアレイ部４１の他
の辺、図面では下辺側にセンスアンプ部４４を構成させ
ている。ここで、ワードライン駆動部４３はメインセル
アレイ部４１のメインワードライン及び参照セルアレイ
部４２の参照ワードラインに駆動信号を印加する回路で
ある。センスアンプ４４は複数個のセンスアンプより構
成され、ビットライン及びビットバーラインの信号を増
幅する。

【００１２】このような従来の不揮発性強誘電体メモリ
装置の動作を図５に基づいて以下に説明する。図５は図
４の部分的詳細図である。図で分かるように、メインセ
ルアレイはＤＲＡＭのように折り返し型ビットライン
（folded bitline)構造を有する。そして、参照セルア
レイ部４２もまた折り返し型のビットライン構造を有
し、参照セルワードラインと参照セルプレートラインを
対として構成されている。この際、２対の参照セルワー
ドライン及び参照セルプレートラインをそれぞれＲＷＬ
＿１，ＲＰＬ＿１及びＲＷＬ＿２，ＲＰＬ＿２とする。

【００１３】メインセルワードラインＭＷＬ＿Ｎ−１及
びメインセルプレートラインＭＰＬ＿Ｎ−１が活性化す
ると、参照セルワードラインＲＷＬ＿１と参照セルプレ
ートラインＲＰＬ＿１も活性化する。したがって、ビッ
トラインＢ／Ｌにはメインセルのデータが載せられ、ビ
ットバーラインＢＢ／Ｌには参照セルのデータが載せら
れる。

【００１４】また、メインセルワードラインＭＷＬ＿Ｎ
とメインセルプレートラインＭＰＬ＿Ｎが活性化する
と、参照セルワードラインＲＷＬ＿２と参照セルプレー
トラインＲＰＬ＿２も活性化される。したがって、ビッ
トバーラインＢＢ／Ｌにはメインセルのデータが載せら
れ、ビットラインＢ／Ｌには参照セルデータが載せられ
る。ここで、参照セルによるビットラインレベルＲＥＦ
はメインセルによるビットラインレベルのＢ＿Ｈ（ハ
イ）とＢ＿Ｌ（ロー）との間にある。したがって、参照
電圧ＲＥＦをビットラインレベルのＢ＿ＨとＢ＿Ｌとの
間にするための参照セルの動作方法は二つある。

【００１５】第一は、参照セルのキャパシタにロジック
「１」を格納する方法で、参照セルのキャパシタのサイ
ズをメインセルのキャパシタのサイズに比べて小さくす
ればよい。第二は、参照セルのキャパシタにロジック
「０」を格納する方法で、参照セルのキャパシタのサイ
ズをメインセルのキャパシタのサイズに比べて大きくす
ればよい。

【００１６】従来技術に従う不揮発性強誘電体メモリ装
置は前記二つの方法を用いて、センスアンプ部４４にて
必要とされる参照電圧を作り出す。

【００１７】

【発明が解決しようとする課題】しかし、以上のような
従来の不揮発性強誘電体メモリ装置は次のような問題点
があった。第一に、ビットラインレベルのＢ＿ＨとＢ＿
Ｌとの間の参照電圧を形成するために、参照セルのキャ
パシタのサイズをメインセルのキャパシタのサイズより
小さくする場合（第一の方法）、参照セルのキャパシタ
はメインセルのキャパシタに比べて過度なスイッチン
グ、つまり、記憶破壊動作が行われるので、メインセル
に比べて疲労現象が生し、参照電圧を不安定にさせる要
因として作用する。

【００１８】第二に、ビットラインレベルのＢ＿ＨとＢ
＿Ｌとの間の参照電圧を形成するために、参照セルのキ
ャパシタのサイズをメインセルのキャパシタのサイズよ
り大きくする場合（第二の方法）、疲労現象は発生しな
いが、キャパシタのサイズを大きくしなければならない
という問題が生じる。

【００１９】本発明は上記した従来技術の課題を解決す
るために成されたものであって、安定した参照電圧を形
成して、データセンシングに従う信頼性を向上させ得る
ような不揮発性強誘電体メモリ装置の参照レベル発生回
路を提供することが目的である。

【００２０】

【課題を解決するための手段】上記のような目的を達す
るための本発明の不揮発性強誘電体メモリ装置の参照レ
ベル発生回路は参照ビットラインの信号とフィードバッ
クされてきた信号をそれぞれ比較増幅した後に出力する
第１増幅部および第２増幅部；第１増幅部および第２増
幅部の出力信号を入力して、所望の参照レベルに調整し
て出力し、前記第１，第２増幅部にそれぞれフィードバ
ックさせる参照レベル調整部；前記参照レベル調整部か
ら出力される参照レベルを安定化させて出力する参照レ
ベル安定化部；ビットラインプリチャージ時に前記参照
レベル安定化部の出力を所定のレベルに落とすプルダウ
ン回路部；前記第１，第２増幅部、参照レベル調整部、
参照レベル安定化部およびプルダウン回路部の動作可否
を制御する動作制御部；を含むことを特徴とする。

【００２１】 〔発明の詳細な説明〕 以下、本発明の不揮発性強誘電体メモリ装置の参照レベ
ル発生回路の実施形態を添付図面に基づいて説明する。
まず、図６は本実施形態の不揮発性強誘電体メモリ素子
の単位セルを示すものである。図６に示すように、本実
施形態の不揮発性強誘電体メモリ素子の単位セルは、行
方向に並べて形成され、互いに一定の間隔を有する第１
スプリットワードラインＳＷＬ１と第２スプリットワー
ドラインＳＷＬ２の間に形成されている。これらの第
１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を
横切る方向に第１ビットラインＢ／Ｌ１と第２ビットラ
インＢ／Ｌ２が形成されている。これらの第１スプリッ
トワードラインＳＷＬ１と第２スプリットワードライン
ＳＷＬ２及び第１ビットラインＢ／Ｌ１と第２ビットラ
インＢ／Ｌ２とで形成された空間内にそれぞれ第１トラ
ンジスタＴ１と第１強誘電体キャパシタＦＣ１及び第２
トランジスタＴ２と第２強誘電体キャパシタＦＣ２が配
置されている。第１トランジスタＴ１はゲートが第１ス
プリットワードラインＳＷＬ１に連結され、ドレインが
第１ビットラインＢ／Ｌ１に連結されている。第２トラ
ンジスタＴ２は、ゲートが第２スプリットワードライン
ＳＷＬ２に連結され、ドレインが第２ビットラインＢ２
に連結されている。また第１強誘電体キャパシタＦＣ１
は、第１トランジスタＴ１のソースと第２スプリットワ
ードラインＳＷＬ２との間に連結され、第２強誘電体キ
ャパシタＦＣ２が、第２トランジスタＴ２のソースと第
１スプリットワードラインＳＷＬ１との間に連結されて
いる。

【００２２】このような単位セルを複数個形成してセル
アレイ部を構成するが、データの格納単位から見れば、
一対のスプリットワードラインと一つのビットラインと
に連結される一つのトランジスタＴ１及び一つの強誘電
体キャパシタＦＣ１が単位セルとなるが、構造的に見れ
ば一対のスプリットワードラインと二つのビットライン
とに連結される二つのトランジスタ及び二つの強誘電体
キャパシタが単位セルとなる。これにより、本実施形態
では構造的側面における２Ｔ／２Ｃ構造を単位セルとし
て定義する。

【００２３】以下、本実施形態の不揮発性強誘電体メモ
リ装置の動作原理をより詳細に説明する。図７は本実施
形態の不揮発性強誘電体メモリ装置の回路的構成を簡略
化したものである。図７に示すように、第１，第２スプ
リットワードラインＳＷＬ１，ＳＷＬ２を一対とする複
数のスプリットワードライン対が行方向に形成され、そ
のスプリットワードライン対を横切る方向に複数のビッ
トラインＢ／Ｌｎ，Ｂ／Ｌｎ＋１が形成され、それぞれ
のビットラインとビットラインとの間には両側のビット
ラインを介して伝達されたデータをセンシングして、デ
ータラインＤＬ又はデータバーライン／ＤＬへ伝達する
センシングアンプＳＡが形成されている。さらに、セン
シングアンプＳＡをイネーブルさせるためのイネーブル
信号ＳＥＮを出力するセンシングアンプイネーブル部が
配置され、ビットラインとデータラインの接続を切り換
える選択スイッチングＣＳが設けられている。

【００２４】このような本実施形態の不揮発性強誘電体
メモリ装置の動作を図８に示すタイミング図を参照して
説明する。図８のＴ０区間は第１、第２スプリットワー
ドラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される
以前の区間であって、全てのビットラインをＮＭＯＳト
ランジスタのしきい電圧レベルにプリチャージさせる。
Ｔ１区間は第１，第２スプリットワードラインＳＷＬ
１，ＳＷＬ２双方が「ハイ」となる区間であって、メイ
ンセルの強誘電体キャパシタのデータがメインビットラ
インへ伝達され、ビットラインのレベルが変化する。こ
の際、ロジック「ハイ」に格納されていた強誘電体キャ
パシタはビットラインとスプリットワードラインとに互
いに反対極性の電界が加えられているので、強誘電体の
極性が破壊されつつ多量の電流が流れ、ビットラインに
高い電圧が誘起される。

【００２５】反面、ロジック「ロー」が格納されていた
強誘電体キャパシタはビットラインとスプリットワード
ラインとに同一極性の電界が加えられるので、強誘電体
の極性が破壊されず、少量の電流が流れるので、ビット
ラインに多少低い電圧を誘起する。ビットラインにセル
データが十分に載せられると、センシングアンプを活性
化させるために、センシングアンプイネーブル信号ＳＥ
Ｎを「ハイ」に遷移させ、ビットラインのレベルを増幅
する。

【００２６】一方、破壊されたセルのロジック「ハイ」
データは第１、第２スプリットワードラインＳＷＬ１、
ＳＷＬ２が「ハイ」の状態では復元できないので、次の
Ｔ２，Ｔ３区間で再格納させるようにする。Ｔ２区間
は、第１スプリットワードラインＳＷＬ１は「ロー」に
遷移し、第２スプリットワードラインＳＷＬ２は「ハ
イ」を維持し続けるので、第２トランジスタＴ２はオン
の状態となる。この際、ビットラインが「ハイ」の状態
であれば、「ハイ」データが第２強誘電体キャパシタＦ
Ｃ２の一方の電極へ伝達され、ロジック「１」の状態に
戻す。

【００２７】Ｔ３区間は前記第１スプリットワードライ
ンＳＷＬ１が再び「ハイ」に遷移し、第２スプリットワ
ードラインＳＷＬ２は「ロー」に遷移する区間であっ
て、第１トランジスタＴ１はオンの状態となる。このと
き、ビットラインが「ハイ」の状態であれば、「ハイ」
データが第１強誘電体キャパシタＦＣ１の一方の電極へ
伝達され、ロジック「１」の状態に戻す。

【００２８】このような本実施形態の不揮発性強誘電体
メモリ装置において、センスアンプに参照電圧を供給す
るための参照レベル発生回路を以下に説明する。図９は
本実施形態の参照レベル発生回路を説明するための不揮
発性強誘電体メモリ装置の構成ブロック図である。メイ
ンセルアレイ部９１を形成する領域は図示のように矩形
の形状とされている。図９に示すように、このメインセ
ルアレイ部９１のいずれか一辺の付近、図では左側に参
照セルアレイ部９２を割当てている。メインセルアレイ
部９１に駆動信号を印加するスプリットワードラインド
ライバ部９３がその参照セルアレイ部を割り当てた側に
沿って配置され、メインセルアレイ部９１の下部（また
は上部）には複数のセンシングアンプ及び各センシング
アンプに参照電圧を出力する参照電圧発生部を含むセン
シングアンプ部９４が配置されている。さらに、各ビッ
トラインのうち隣接したビットラインを等電位化させ、
プリチャージさせる等電位化及びプリチャージ回路部
（図示せず）が設けられている。

【００２９】一方、図１０は図９の部分的詳細図であっ
て、カラム方向に参照ビットラインＲＢ／Ｌとこれに平
行に複数のメインビットラインＭＢ／Ｌ１，ＭＢ／Ｌ
２,...が形成され、第１，第２スプリットワードライン
ＳＷＬ１，ＳＷＬ２が対となって参照ビットラインＲＢ
／Ｌ及びメインビットラインＭＢ／Ｌ１，ＭＢ／Ｌ
２,...を横切る方向に形成されている。これらの第１ス
プリットワードラインと第２スプリットワードライン、
及び、二つの隣接したビットラインの間の領域毎にトラ
ンジスタ及び強誘電体キャパシタからなるセルが形成さ
れている。この図の例の場合、センシングアンプ部９４
にビットラインを等電位化及びプリチャージさせる等電
位化及びプリチャージ回路部９９が形成されている。さ
らに、センシングアンプ部９４には、メインビットライ
ン毎に連結され、ビットラインに載せられるデータをセ
ンシングするセンシングアンプＳ／Ａが形成され、かつ
参照ビットラインに載せられる参照電圧のレベルをより
安定化させ、各センシングアンプの参照電圧として出力
する参照レベル発生回路部１００が形成されている。

【００３０】このような不揮発性強誘電体メモリ装置に
おいて、一対のスプリットワードラインが活性化する
と、メインセル及び参照セルが同時に活性化する。した
がって、メインセルのデータはメインビットラインに伝
達されてセンシングアンプに伝達され、参照セルのデー
タは参照ビットラインＲＢ／Ｌへ伝達される。しかし、
参照セルのデータは、参照ビットラインＲＢ／Ｌを介し
てすぐセンシングアンプに入ることはない。すなわち、
参照ビットラインＲＢ／Ｌに載せられる参照セルデータ
は参照レベル発生回路部１００に入力され、増幅の過程
を経た後、その出力がセンシングアンプへ伝達される。

【００３１】本実施形態における、参照ビットラインＲ
Ｂ／Ｌに載せられるデータはメインビットラインのロジ
ック「０」の状態と同じである。すなわち、メインセル
と参照セルのサイズを同じくして、参照セルにはロジッ
ク「０」を格納するようになっている。したがって、参
照レベル発生回路部１００は、参照ビットラインＲＢ／
Ｌの電圧を感知して、△Ｖだけ追加したレベルとして出
力するようになっている。この参照レベル発生回路部１
００の出力はメインセルによるメインビットラインの
「ハイ」と「ロー」レベルの間になるようにする。した
がって、参照セルは、ロジック「０」が格納されてそれ
を読み出されるだけであるので、その強誘電体キャパシ
タには破壊動作は加えられない。したがって、強誘電体
キャパシタに疲労現象が生じることがない。また本実施
形態においては、参照セルはメインセルと同一のスプリ
ットワードラインの信号を受けるため、参照セルへのワ
ードラインを別途設けた場合と異なり、参照電圧のレベ
ルを安定化させることができる。

【００３２】以下、本実施形態の不揮発性強誘電体メモ
リ装置による参照レベル発生回路部をより詳細に説明す
る。図１１は本発明の実施形態に従う不揮発性強誘電体
メモリ装置の参照レベル発生回路の構成図である。図１
１に示すように、本実施形態に従う不揮発性強誘電体メ
モリ装置の参照レベル活性回路は、第１増幅部１００
ａ, 第２増幅部１００ｂ, 参照レベル調整部１００ｃ,
参照レベル安定化部１００ｄ, プルダウン回路部１００
ｅ及びそれぞれのブロックを制御する動作制御部１００
ｆで構成される。動作制御部１００ｆはＰＭＯＳトラン
ジスタで構成され、外部から印加する第１コントロール
信号ＬＳ＿ＥＮによって電源電圧を選択的にスイッチン
グする。

【００３３】第１増幅部１００ａはカレントミラー型差
動増幅器で構成される。その構成を以下に説明する。ソ
ースが動作制御部１００ｆの出力端に連結され、ゲート
とドレインが共通接続される第１トランジスタＰＭ２
と、動作制御部１００ｆの出力端に対して第１トランジ
スタＰＭ２と並列連結される第２トランジスタＰＭ３
と、ゲートが参照ビットラインに連結され、ドレインが
第１トランジスタＰＭ２のドレインと連結される第３ト
ランジスタＮＭ１と、第３トランジスタＮＭ１のソース
と接地端との間に構成され、第１トランジスタＰＭ２の
ドレイン電圧により制御される第４トランジスタＮＭ２
と、参照レベル調整部１００ｃからフィードバックされ
て入る信号により制御され、第２トランジスタＰＭ３と
第４トランジスタＮＭ２との間に形成される第５トラン
ジスタＮＭ３とで構成される。ここで、第１，第２トラ
ンジスタＰＭ２，ＰＭ３はＰＭＯＳトランジスタで構成
され、第３，第４トランジスタＮＭ１，ＮＭ２及び第５
トランジスタＮＭ３はＮＭＯＳトランジスタで構成され
る。

【００３４】次いで、参照レベル調整部１００ｃは動作
制御部１００ｆの出力端と第１増幅部１００ａを構成す
る第５トランジスタＮＭ３のゲートとの間に配置され、
第１増幅部１００ａの出力信号により制御される第１ト
ランジスタＮＭ７と、第２増幅部１００ｂの出力信号に
より制御され、第１トランジスタＮＭ７の出力を調節す
る第２トランジスタＮＭ８と、外部から印加されるコン
トロール信号により動作制御部１００ｆの出力をスイッ
チングする第３トランジスタＰＭ６と、第２増幅部１０
０ｂの出力信号により制御され、第３トランジスタＰＭ
６の出力端と第１増幅部１００ａの第５トランジスタＮ
Ｍ３のゲートとの間に形成される第４トランジスタＰＭ
７とで構成される。ここで、第１，第２トランジスタＮ
Ｍ７，ＮＭ８はＮＭＯＳトランジスタで構成され、第
３，第４トランジスタＰＭ６，ＰＭ７はＰＭＯＳトラン
ジスタで構成される。第２トランジスタＮＭ８は第４ト
ランジスタＰＭ７と同様に第２増幅部１００ｂの出力信
号により制御される。

【００３５】参照レベル安定化部１００ｄは第２増幅部
１００ｂの出力信号により制御され、参照レベル調整部
１００ｃの出力端に直列に連結された第１，第２トラン
ジスタＮＭ９，ＮＭ１０と、外部から印加される第２コ
ントロール信号ＬＳＣにより制御され、ドレインが参照
レベル調整部１００ｃの出力端に連結され、ソースは第
２トランジスタＮＭ１０の出力端に連結される第３トラ
ンジスタＮＭ１１とで構成される。ここで、第１，第２
トランジスタＮＭ９，ＮＭ１０及び第３トランジスタＮ
Ｍ１１はＮＭＯＳトランジスタで構成される。また、第
１，第２トランジスタＮＭ９、ＮＭ１０とは第２増幅部
１００ｂのそれぞれ異なる出力で制御される。

【００３６】プルダウン回路部１００ｅは外部から印加
される第１コントロール信号ＬＳ＿ＥＮにより制御さ
れ、参照レベル安定化部１００ｄの出力端と連結される
第１トランジスタＮＭ１２と、第１トランジスタのソー
スと接地端との間に形成され、ゲートとドレインが共通
に接続される第２トランジスタＮＭ１３とで構成され
る。ここで、第１，第２トランジスタＮＭ１２，ＮＭ１
３はＮＭＯＳトランジスタで構成される。

【００３７】第２増幅部１００ｂは、ゲートが参照ビッ
トラインに連結され、ドレインが参照レベル安定化部１
００ｄの第１トランジスタＮＭ９のゲートに連結される
第１トランジスタＮＭ４と、動作制御部１００ｆの出力
端と第１トランジスタＮＭ４のドレインとの間に構成さ
れる第２トランジスタＰＭ４と、動作制御部１００ｆの
出力端に対して第２トランジスタＰＭ４と並列連結され
る第３トランジスタＰＭ５と、第１トランジスタＮＭ４
のソースと接地端Ｖssとの間に形成され、ゲートが第３
トランジスタＰＭ５のゲートと接続される第４トランジ
スタＮＭ５と、第３トランジスタＰＭ５のドレインと第
４トランジスタＮＭ５のドレインとの間に形成され、ゲ
ートが参照レベル調整部１００ｃの出力端と連結される
第５トランジスタＮＭ６とで構成される。ここで、第
２，第３トランジスタＰＭ４，ＰＭ５はＰＭＯＳトラン
ジスタで構成され、第１，第４トランジスタＮＭ４，Ｎ
Ｍ５及び第５トランジスタＮＭ６はＮＭＯＳトランジス
タで構成される。

【００３８】以下、上記のように構成された本実施形態
の不揮発性強誘電体メモリ装置の参照レベル発生回路の
動作を説明する。図面に示すように、本実施形態による
参照レベル発生回路は参照ビットラインの信号を参照入
力ＲＥＦ＿ＩＮに受ける。そして、参照レベル発生回路
のコントロール信号としては第１コントロール信号と第
２コントロール信号があるが、第１コントロール信号を
ＬＳ＿ＥＮに、第２コントロール信号はＬＳＣとする。
参照レベル発生回路の出力ＲＥＦ＿ＯＵＴはセンシング
アンプ部（図示せず）を構成している複数のセンシング
アンプの参照入力として使用される。

【００３９】本実施形態の参照レベル発生回路の動作を
より詳細に説明する。第１コントロール信号のＬＳ＿Ｅ
Ｎ信号は参照レベル発生回路を動作させたり不動作とさ
せる。すなわち、ＬＳ＿ＥＮ信号が「ハイ」であれば、
動作制御部１００ｆを構成しているＰＭＯＳトランジス
タがオフとなり、電源電圧Ｖccから接地端への電流の流
れが遮断される。また、ＬＳ＿ＥＮ信号が「ハイ」であ
るので、参照レベル調整部１００ｃの第３トランジスタ
ＰＭ６はオフの状態となり、プルダウン回路部１００ｅ
の第１トランジスタＮＭ１２はオンの状態となる。した
がって、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴは第
２トランジスタＮＭ１３を介して接地端Ｖssに放出され
る。

【００４０】一方、第１コントロール信号のＬＳ＿ＥＮ
が「ロー」であれば、動作制御部１００ｆのＰＭＯＳト
ランジスタがオンとなり、電源電圧Ｖccが参照レベル発
生回路に供給される。そして、参照レベル調整部１００
ｃの第３トランジスタＰＭ６はオンの状態となり、プル
ダウン回路部１００ｅの第１トランジスタＮＭ１２はオ
フの状態となる。したがって、参照レベル発生回路の出
力ＲＥＦ＿ＯＵＴがプルダウン回路部１００ｅの第２ト
ランジスタＮＭ１３を介して接地端に放出されることを
防ぐ。

【００４１】参照ビットラインＲＢ／Ｌの参照電圧が第
１増幅部１００ａの第３トランジスタＮＭ１のゲートと
第２増幅部１００ｂの第１トランジスタＮＭ４のゲート
へ伝達されると、それぞれの増幅部は増幅作用を行う。
この際、第１増幅部１００ａ及び第２増幅部１００ｂの
それ以外の入力は参照レベル調整部１００ｃからフィー
ドバックされる信号である。そのフィードバック信号は
第１増幅部１００ａの第５トランジスタＮＭ３のゲート
と第２増幅部１００ｂの第５トランジスタＮＭ６のゲー
トとへ伝達される。

【００４２】第１増幅部１００ａの出力と第２増幅部１
００ｂの出力は参照レベル調整部１００ｃの入力へ伝達
される。これらの入力に応じて、参照レベル調整部１０
０ｃの第１，第２トランジスタＮＭ７，ＮＭ８と第３，
第４トランジスタＰＭ６，ＰＭ７によって所望の参照レ
ベルに調整される。この際、第１増幅部１００ａと第２
増幅部１００ｂは参照レベル調整部１００ｃからフィー
ドバックされる信号と参照ビットラインに載せられた信
号とを比較増幅するが、比較増幅動作は参照レベル調整
部１００ｃの出力が所望の値になるまで繰り返して行
う。

【００４３】この反復的な比較、増幅動作によって所望
の参照レベルになったら、参照レベル調整部１００ｃの
出力は参照レベル安定化部１００ｄに入力される。ここ
で、参照レベル安定化部１００ｄを構成している第１，
第２トランジスタＮＭ９，ＮＭ１０及び第３トランジス
タＮＭ１１のうち、第１，第２トランジスタＮＭ９，Ｎ
Ｍ１０は参照レベルが不必要に変動するのを防ぐのに優
れた効果がある。すなわち、参照レベル安定化部１００
ｄの第１，第２トランジスタＮＭ９，ＮＭ１０のゲート
には第２増幅部１００ｂの反対側の出力信号が印加され
る。したがって、第１，第２トランジスタＮＭ９，ＮＭ
１０のゲートには互いに反対の位相を有する信号が入力
されるので、第１トランジスタＮＭ９の入力端に現れる
過度応答が第２トランジスタＮＭ１０の出力端へ伝達さ
れる時、互いに相殺され、参照レベル発生回路の出力Ｒ
ＥＦ＿ＯＵＴが急変することを防いでいる。

【００４４】しかし、参照レベル安定化部１００ｄの第
１，第２トランジスタＮＭ９，ＮＭ１０のゲートに入力
される電圧が低すぎると、参照レベル調整部１００ｃの
出力が十分に参照レベル発生回路の最終出力端ＲＥＦ＿
ＯＵＴへ伝達されないこともあるため、第３トランジス
タＮＭ１１を過度応答が終わる時点でオンの状態とさ
せ、安定した信号が損なわれずに出力されるようにす
る。以下、参照レベル発生回路の入力ＲＥＦ＿ＩＮと参
照レベル発生回路の出力ＲＥＦ＿ＯＵＴとが△Ｖだけの
差を有するようにするためには、下記のような方法を用
いる。

【００４５】基本的に、第１増幅部１００ａの第３トラ
ンジスタＮＭ１と第２増幅部１００ｂの第１トランジス
タＮＭ４のサイズを同一に構成し、第１増幅部１００ａ
の第５トランジスタＮＭ３と第２増幅部１００ｂの第５
トランジスタＮＭ６のサイズもを同一構成とする。そし
て、第１，第２増幅部１００ａ, １００ｂの第５トラン
ジスタＮＭ３，ＮＭ６の駆動能力を第１，第２増幅部１
００ａ, １００ｂの第３，第１トランジスタＮＭ３，Ｎ
Ｍ４の駆動能力より小さくする。また、参照レベル調整
部１００ｃの第１，第３トランジスタＮＭ７，ＰＭ６及
び第４トランジスタＰＭ７のサイズを適切に調節するこ
とで、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴレベル
を入力レベルより△Ｖだけ大きくすることができる。

【００４６】一方、図１２は電源電圧に載せられたノイ
ズに従う参照レベル発生回路の出力を示すものであっ
て、本実施形態の参照レベル発生回路を用いると、電源
電圧のノイズにも拘わらず、安定した参照レベルを出力
することが見られる。

【００４７】

【発明の効果】以上で詳述したように、本発明の不揮発
性強誘電体メモリ装置の参照レベル発生回路は次のよう
な効果がある。第一に、参照レベルの変化量をＮＭＯＳ
トランジスタのサイズの調整のみで簡単に調整すること
ができる。第二に、最終的にセンシングアンプに印加さ
れる参照電圧のレベルが変動のない安定したレベルを維
持できるので、迅速な応答速度が得られる。第三に、最
終的な参照電圧のレベルを電源電圧のノイズに関係なく
安定に維持することができ、参照ビットラインに載せら
れた参照電圧が一定であれば、電源電圧にノイズが載せ
られてもほぼ完璧に参照電圧が保護されるような特性を
有する。

【図面の簡単な説明】

【図１】一般的な強誘電体のヒステリシスループを示す
特性図。

【図２】従来技術に従う不揮発性強誘電体メモリの単位
セルの構成図。

【図３ａ】従来技術によるセルへの書込みの動作のタイ
ミング図。

【図３ｂ】従来技術によるセルへ記憶された情報を読み
出す動作のタイミング図。

【図４】従来技術に従う不揮発性強誘電体メモリ装置の
構成ブロック図。

【図５】図４の部分的詳細図

【図６】本実施形態の不揮発性強誘電体メモリ素子の単
位セルの構成図。

【図７】簡略化した本実施形態の不揮発性強誘電体メモ
リ装置の回路的構成図。

【図８】本実施形態の不揮発性強誘電体メモリ装置の動
作を説明するための回路的構成図。

【図９】本実施形態の不揮発性強誘電体メモリ装置の構
成ブロック図。

【図１０】図９の部分的詳細図。

【図１１】本実施形態の実施例に従う不揮発性強誘電体
メモリ装置の参照レベル発生回路の構成図。

【図１２】電源電圧に載せられたノイズに対する参照レ
ベル発生回路の出力を比較した図面。

【符号の説明】

９１：メインセルアレイ部 ９２：参照セルアレイ部 ９３：スプリットワードラインドライバ部 ９４：センシングアンプ部 １００：参照レベル発生回路部 １００ａ, １００ｂ：第１，第２増幅部 １００ｃ：参照レベル調整部 １００ｄ：参照レベル安定化部 １００ｅ：プルダウン回路部 １００ｆ：動作制御部

Claims (13)

【特許請求の範囲】
1. 【請求項１】 不揮発性強誘電体メモリ装置のメインセ
   ルから読み出したデータを参照ビットラインから読み出
   した信号レベルと比較させるためにその信号レベルを参
   照レベル調整部で増加させる参照レベル発生回路におい
   て、 参照ビットラインの信号と参照レベル調整部からフィー
   ドバックされる信号をそれぞれ比較増幅した後出力する
   第１増幅部および第２増幅部；第１増幅部および第２増
   幅部の出力信号を入力して、所望の参照レベルに調整し
   て出力し、前記第１，第２増幅部にそれぞれフィードバ
   ックさせる参照レベル調整部；前記参照レベル調整部か
   ら出力される参照レベルを安定化させて出力する参照レ
   ベル安定化部；ビットラインプリチャージ時に前記参照
   レベル安定化部の出力を所定のレベルに落とすプルダウ
   ン回路部；前記第１，第２増幅部、参照レベル調整部、
   参照レベル安定化部およびプルダウン回路部の動作可否
   を制御する動作制御部；を含むことを特徴とする不揮発
   性強誘電体メモリ装置の参照レベル発生回路。
2. 【請求項２】 前記動作制御部は外部の第１コントロー
   ル信号によって電源電圧をスイッチングするトランジス
   タで構成されることを特徴とする請求項１記載の不揮発
   性強誘電体メモリ装置の参照レベル発生回路。
3. 【請求項３】 前記プルダウン回路部は前記参照レベル
   安定化部の出力端に連結されることを特徴とする請求項
   １記載の不揮発性強誘電体メモリ装置の参照電圧発生回
   路。
4. 【請求項４】 前記第１，第２増幅部は前記参照レベル
   調整部の出力が所望のレベルとなるまで反復的に前記参
   照電圧調整部からフィードバックされる信号と参照ビッ
   トラインにかかる信号とを比較増幅して出力することを
   特徴とする請求項１記載の不揮発性強誘電体メモリ装置
   の参照レベル発生回路。
5. 【請求項５】 第１，第２増幅部は前記参照ビットライ
   ンにかかる信号と参照レベル安定化部からフィードバッ
   クされる信号とを入力して比較増幅するカレントミラー
   型の差動増幅器を備えることを特徴とする請求項１記載
   の不揮発性強誘電体メモリ装置の参照電圧発生回路。
6. 【請求項６】 第１増幅部はソースが動作制御部の出力
   端に連結され、ゲートとドレインが共通接続された第１
   トランジスタと、 前記動作制御部の出力端に対して前記第１トランジスタ
   と並列に連結され、ゲートが第１トランジスタのゲート
   と接続される第２トランジスタと、 ゲートが参照ビットラインと連結され、ドレインが第１
   トランジスタのドレインと連結される第３トランジスタ
   と、 前記第３トランジスタのソースと接地端との間に連結さ
   れ、前記第１トランジスタのドレイン電圧により制御さ
   れる第４トランジスタと、 第２トランジスタのドレインと第４トランジスタのドレ
   インとの間に構成され、ゲートが前記参照レベル調整部
   の出力端と連結される第５トランジスタとを含み、第
   １、第２トランジスタがＰＭＯＳで、第３〜第５トラン
   ジスタがＮＭＯＳであることを特徴とする請求項１記載
   の不揮発性強誘電体メモリ装置の参照レベル発生回路。
7. 【請求項７】 参照レベル調整部は前記動作制御部の出
   力端と前記第１増幅部の第５トランジスタのゲートとの
   間に配置され、前記第１増幅部の出力信号により制御さ
   れる第１トランジスタと、前記第２増幅部の出力信号に
   より制御され、前記第１トランジスタの出力を調節する
   第２トランジスタと、 外部から印加される第２コントロール信号により前記動
   作制御部の出力をスイッチングする第３トランジスタ
   と、 前記第２増幅部の出力信号により制御され、前記第３ト
   ランジスタの出力端と前記第１増幅部の第５トランジス
   タのゲートとの間に形成される第４トランジスタとを含
   むことを特徴とする請求項１記載の不揮発性強誘電体メ
   モリ装置の参照レベル発生回路。
8. 【請求項８】 前記参照レベル安定化部は前記第２増幅
   部の出力信号によりそれぞれ逆の位相で制御され、前記
   参照レベル調整部の出力端に直列に連結された第１，第
   ２トランジスタと、 前記第２制御信号により制御され、直列に接続された前
   記第１、第２トランジスタに並列に連結された第３トラ
   ンジスタとを含むことを特徴とする請求項１記載の不揮
   発性強誘電体メモリ装置の参照レベル発生回路。
9. 【請求項９】 前記プルダウン回路部は前記第１コント
   ロール信号により制御され、前記参照レベル安定化部の
   出力端に連結される第１トランジスタと、 前記第１トランジスタと接地端との間に形成され、ゲー
   トとドレインが共通に接続された第２トランジスタとを
   含むことを特徴とする請求項２記載の不揮発性強誘電体
   メモリ装置の参照レベル発生回路。
10. 【請求項１０】 前記プルダウン回路部は前記参照レベ
    ル安定化部の出力をＮＭＯＳトランジスタのしきい電圧
    レベルに落とすことを特徴とする請求項２記載の不揮発
    性強誘電体メモリ装置の参照レベル発生回路。
11. 【請求項１１】 前記第２増幅部はゲートが参照ビット
    ラインに連結され、ドレインは前記参照レベル安定化部
    の第２トランジスタのゲートに連結される第１トランジ
    スタと、 前記動作制御部の出力端と前記第１トランジスタのドレ
    インとの間に構成される第２トランジスタと、 前記動作制御部の出力端に対して前記第２トランジスタ
    と並列連結される第３トランジスタと、前記第１トラン
    ジスタのソースと接地端との間に形成され、ゲートが前
    記第３トランジスタのゲートと接続する第４トランジス
    タと、 前記第３トランジスタのドレインと第４トランジスタの
    ドレインとの間に接続され、ゲートが前記参照レベル調
    整部の出力端と連結される第５トランジスタとを含み、
    第２，第３トランジスタがＰＭＯＳで、第１，第４，第
    ５トランジスタがＮＭＯＳであることを特徴とする請求
    項１載の不揮発性強誘電体メモリ装置の参照レベル発生
    回路。
12. 【請求項１２】 第１制御信号によって電源電圧をスイ
    ッチングする第１ＰＭＯＳトランジスタで構成される動
    作制御部と；ソースが前記第１ＰＭＯＳトランジスタの
    出力端に連結され、ゲートとドレインが共通接続される
    第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトラン
    ジスタの出力端に対して前記第２ＰＭＯＳトランジスタ
    と並列連結される第３ＰＭＯＳトランジスタと、ゲート
    が参照ビットラインに連結され、ドレインは前記第２Ｐ
    ＭＯＳトランジスタに連結される第１ＮＭＯＳトランジ
    スタと、前記第１ＮＭＯＳトランジスタのソースと接地
    端との間に形成され、前記第２ＰＭＯＳトランジスタの
    ドレイン電圧により制御される第２ＮＭＯＳトランジス
    タと、前記第２ＰＭＯＳトランジスタと第２ＮＭＯＳト
    ランジスタとの間に連結される第３ＮＭＯＳトランジス
    タとで構成され、前記参照ビットラインの信号と第３Ｎ
    ＭＯＳのゲートに入力されるフィードバック信号とを比
    較増幅する第１増幅部；ソースが前記動作制御部の出力
    端に連結される第４ＰＭＯＳトランジスタと、前記動作
    制御部の出力端に対して前記第４ＰＭＯＳトランジスタ
    と並列連結される第５ＰＭＯＳトランジスタと、ゲート
    が前記参照ビットラインに連結され、ドレインは前記第
    ３ＰＭＯＳトランジスタのドレインに連結される第４Ｎ
    ＭＯＳトランジスタと、前記第４ＮＭＯＳトランジスタ
    のソースと接地端との間に連結される第５ＮＭＯＳトラ
    ンジスタと、前記第５ＰＭＯＳトランジスタと前記第５
    ＮＭＯＳトランジスタのドレインの間に形成される第６
    ＮＭＯＳトランジスタとで構成され、前記参照ビットラ
    インの信号と第５ＰＭＯＳトランジスタのゲートへ入力
    されるフィードバック信号とを比較増幅する第２増幅
    部；前記動作制御部の出力端と前記第３ＮＭＯＳトラン
    ジスタのゲートとの間に連結され、前記第３ＰＭＯＳト
    ランジスタのドレイン電圧により制御される第７ＮＭＯ
    Ｓトランジスタと、前記第３ＮＭＯＳトランジスタのド
    レインと前記第７ＮＭＯＳトランジスタのソースとの間
    に形成され、前記第４ＮＭＯＳトランジスタのソース電
    圧により制御される第８ＮＭＯＳトランジスタと、前記
    第１制御信号により制御され、ソースが前記動作制御部
    の出力端に連結された第６ＰＭＯＳトランジスタと、前
    記第６ＰＭＯＳトランジスタと前記第３ＮＭＯＳトラン
    ジスタのゲートの間に形成され、前記第４ＮＭＯＳトラ
    ンジスタのソース電圧により制御される第７ＰＭＯＳト
    ランジスタとで構成され、前記第１，第２増幅部の出力
    信号を受けて所望の参照レベルに調整する参照レベル調
    整部；前記第４ＮＭＯＳトランジスタのソース電圧によ
    り制御され、ドレインへ前記参照レベル調整部の出力信
    号が連結される第９ＮＭＯＳトランジスタと、前記第９
    ＮＭＯＳと直列連結され、前記第６ＮＭＯＳトランジス
    タのソース電圧により制御される第１０ＮＭＯＳトラン
    ジスタと、ドレインが前記参照レベル調整部の出力端に
    連結され、ソースは前記第１０ＮＭＯＳトランジスタの
    ソースに連結され、外部から印加される第２コントロー
    ル信号により制御される第１１ＮＭＯＳトランジスタと
    で構成され、前記参照レベル調整部から出力される参照
    レベルを安定化させる参照レベル安定化部；前記第１０
    ＮＭＯＳトランジスタのソースに連結され、前記第１コ
    ントロール信号により制御される第１２ＮＭＯＳトラン
    ジスタと、前記第１２ＮＭＯＳトランジスタのソースと
    接地端との間に形成され、ゲートとソースが共通接続さ
    れる第１３ＮＭＯＳトランジスタとで構成され、ビット
    ラインプリチャージ時前記参照レベル安定化部から出力
    される参照レベルをＮＭＯＳトランジスタのしきい電圧
    レベルに落とすプルダウン回路部を含むことをことを特
    徴とする不揮発性強誘電体メモリ装置の参照レベル発生
    回路。
13. 【請求項１３】 前記第１，第２制御信号は外部から印
    加されることを特徴とする請求項１２記載の不揮発性強
    誘電体メモリ装置の参照レベル発生回路。