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JP2001052480A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2001052480A
JP2001052480A JP2000195208A JP2000195208A JP2001052480A JP 2001052480 A JP2001052480 A JP 2001052480A JP 2000195208 A JP2000195208 A JP 2000195208A JP 2000195208 A JP2000195208 A JP 2000195208A JP 2001052480 A JP2001052480 A JP 2001052480A
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strobe
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Jung Won Suh
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SK Hynix Inc
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Hyundai Electronics Industries Co Ltd
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    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

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Abstract

(57)【要約】 【目的】 各データ毎に単一のグローバルデータバスラ
インを用いるものの、電源電圧水準にクランピングさせ
て伝達に用いることで、電圧振幅を減少させて高速の低
電力消耗動作を実現した半導体メモリ装置を提供する。 【構成】 バンクと入出力インタフェース部との間に連
結するデータ数と同数のグローバルデータバスライン、
単一のデータストローブライン及び基準比較電圧ライ
ン；前記多数のグローバルデータバスライン、各ライン
ごとに連結したクランピング手段；前記多数のグローバ
ルデータバスライン、各ライン等の駆動を制御するデー
タ駆動手段、データストローブ受信手段、比較電圧駆動
手段；データストローブラインに載せたストローブ信号
を受信して基準比較電圧との比較によりデータストロー
ブ信号を出力するデータストローブ受信手段；各データ
信号と基準比較電圧信号を比較して各々のデータ値を出
力するデータ受信手段を含むことから構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特にパイプライン(pipeline)化したデータバス
ライン構造により小さな電圧振幅でデータを伝達させる
ことで、低電力かつ高速化を実現できる半導体メモリ装
置に関する。
【０００２】
【従来の技術】一般に、コンピュータのメーンメモリや
グラフィックメモリ等で用いられるＤＲＡＭはシステム
の性能向上のために高い帯域幅が要求され、このような
要求条件を満足させるために、ＤＲＡＭの内部動作周波
数を増加させると同時に、パイプライン及び先取り（ｐ
ｒｅｆｅｔｃｈ）方式の回路構造を採択して用いてい
る。
【０００３】しかし、ＤＲＡＭの内部動作速度は、ワー
ドラインアクセスやセンシング等の内部動作原理上限界
があるため、多数のデータバスラインを用いて、同時に
多くのデータを入出力インタフェース回路に予め伝達し
て出力する方法(先取り構造という)をデータアクセス回
路に適用することで、要求される帯域幅を実現できる。
【０００４】それで、同期ＤＲＡＭ（Ｓｙｎｃｈｒｏｎ
ｏｕｓ ＤＲＡＭ）、Ｄ．Ｄ．Ｒ．ＳＤＲＡＭ、Ｒａｍ
ｂｕｓＤＲＡＭなどの高速動作を要するメモリ装置で
は、前記先取り方式を内部回路に適用しており、また、
ＤＲＡＭ素子を格納するＥｍｂｅｄｅｄメモリ装置でも
ロジック回路で要求される帯域幅を満足させるために１
２８ビットまたはそれ以上のデータバスラインを用い
る。
【０００５】ところが、従来の半導体メモリ装置におけ
るデータバスライン構造は、一般的に２個のラインに１
個のデータを伝達し、ＣＭＯＳレベルの信号を用いる構
造からなるが（尚、ＣＭＯＳレベルとは接地電位（Ｖｓ
ｓ）と電源電位（Ｖｄｄ）を称する）、このようなデー
タバスライン構造では１５０ＭＨｚ以上の高速動作に対
応し難く、多数のデータバスラインを用いる場合には電
力消耗が大きくなるという問題点がある。
【０００６】図１は従来の半導体メモリ装置におけるデ
ータバスライン構造を示す構成図で、２個のグローバル
データバスラインが１個のデータを伝達する構造を持っ
ている。従って、このような構造は、多数のメモリセル
からなるバンク１００と入出力インタフェース回路部２
００との間では、ｎ個のデータ伝達のために２ｎ個のグ
ローバルデータバスラインをもつことになる。
【０００７】また、前記バンク１００及び入出力インタ
フェース回路部２００には、各グローバルデータバスラ
イン駆動のためにｎ個の駆動手段１０と、前記駆動手段
１０により駆動された２個のグローバルデータバスライ
ンに載せた２個のデータが伝達され、さらにこれと比較
してデータ値を判別するデータ受信手段２０とをデータ
数だけ各々具備して構成されている。
【０００８】
【発明が解決しようとする課題】ところが、従来の半導
体メモリ装置は、前記のように、データ伝達のためにそ
れぞれのデータ毎に２個のデータバスラインを用いると
いうデータバスライン構造により、コモンモードノイズ
には強い動作特性を持つという長所があるが、チップ内
部面積が非常に大きくなるという短所がある。
【０００９】また、一般のグローバルデータバスライン
の場合、非常に長いメタルラインから構成され、ライン
のキャパシタンスも非常に大きいため、多数のグローバ
ルデータバスラインを通して同時に多くの数のＣＭＯＳ
レベルデータが伝達される場合、電力の消耗が多く、さ
らにプレチャージ（ｐｒｅｃｈａｒｇｅ）時の消耗時間
も長くなり、１５０ＭＨｚ以上の高速動作に対応し難い
という問題点がある。
【００１０】本発明の目的は、各データ毎に単一のグロ
ーバルデータバスラインを用いるものの、電源電圧水準
にクランピングさせて伝達に用いることで、電圧振幅を
減少させて高速の低電力消耗動作を実現した半導体メモ
リ装置を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による半導体メモリ装置は、バンクと入出
力インタフェース部との間に連結するデータ数と同数の
グローバルデータバスライン、単一のデータストローブ
ライン及び基準比較電圧ライン；前記多数のグローバル
データバスライン、前記データストローブライン及び前
記基準比較電圧ラインを一定電位レベルに固定させるた
めに各ラインごとに連結したクランピング手段；前記多
数のグローバルデータバスライン、前記データストロー
ブライン及び前記基準比較電圧ラインの両側端ごとに連
結して、入出力イネーブル信号、データ出力ストローブ
信号及び各データ信号の組合せにより各ライン等の駆動
を制御するデータ駆動手段、データストローブ受信手
段、比較電圧駆動手段；前記データストローブラインの
両側端に連結して、前記データストローブラインに載せ
たストローブ信号を受信して基準比較電圧との比較によ
りデータストローブ信号を出力するデータストローブ受
信手段；及び前記多数のグローバルデータバスライン各
々の両側端に連結して、前記データストローブ受信手段
から出力される前記データストローブ信号の制御下に、
各データ信号と基準比較電圧信号を比較して各々のデー
タ値を出力するデータ受信手段を含むものである。
【００１２】
【発明の実施の形態】本発明の実施の形態を、図面に基
づき詳細に説明する。
【００１３】図２は、本発明の半導体メモリ装置におけ
るデータバスライン構造の一例を示す構成図である。本
発明による半導体メモリ装置は、バンク１００と入出力
インタフェース部２００との間に連結するデータ数と同
数のグローバルデータバスラインＧＤＢ１〜ＧＤＢｎ、
単一のデータストローブラインＤＱＳ及び基準比較電圧
ラインＶｒｅｆ、前記多数のグローバルデータバスライ
ンＧＤＢ１〜ＧＤＢｎ、前記データストローブラインＤ
ＱＳ、前記基準比較電圧ラインＶｒｅｆを一定電位レベ
ルに固定させるために各ライン毎に連結したクランピン
グ手段５０、前記多数のグローバルデータバスラインＧ
ＤＢ１〜ＧＤＢｎ、前記データストローブラインＤＱ
Ｓ、前記基準比較電圧ラインＶｒｅｆの両側端毎に連結
して、入出力イネーブル信号ＩＯＥＮとデータ出力スト
ローブ信号ＱＳＴＲ及び各データ信号ＤＡＴＡ１〜ＤＡ
ＴＡｎの組合せにより各ライン等の駆動を制御するデー
タ駆動手段１０、データストローブ駆動手段３０、比較
電圧駆動手段４０、前記データストローブラインＤＱＳ
の両側端に連結して前記データストローブラインＤＱＳ
に載せたストローブ信号を受信して基準比較電圧Ｖｒｅ
ｆとの比較によりデータストローブ信号ＤＳＴＲを出力
するデータストローブ受信手段２５、並びに前記多数の
グローバルデータバスラインＧＤＢ１〜ＧＤＢｎ各々の
両側端に連結して、前記データストローブ受信手段２５
から出力される前記データストローブ信号ＤＳＴＲの制
御下に各データ信号ＤＡＴＡ１〜ＤＡＴＡｎと基準比較
電圧信号Ｖｒｅｆを比較して各々のデータ値を出力する
データ受信手段２０を含むものである。
【００１４】前記クランピング手段５０は、電源電圧Ｖ
ｄｄ印加端と各々のラインとの間に連結したクランピン
グ抵抗Ｒｃからなっている。
【００１５】また、前記各々のデータ駆動手段１０、デ
ータストローブ駆動手段３０、比較電圧駆動手段４０
は、各々のラインＧＤＢ１〜ＧＤＢｎ、ＤＱＳ、Ｖｒｅ
ｆの両側端と接地端Ｖｓｓとの間に接続されて、各々の
ゲート端に各データ信号ＤＡＴＡ１〜ＤＡＴＡｎと入出
力イネーブル信号ＩＯＥＮのアンド組合せ信号及び入出
力イネーブル信号ＩＯＥＮが入力されるＮＭＯＳトラン
ジスタからなっている。
【００１６】このとき、前記データ駆動手段１０、前記
データストローブ駆動手段３０及び比較電圧駆動手段４
０を構成する各々のＮＭＯＳトランジスタのチャンネル
幅比は２ＷＮ：２ＷＮ：１ＷＮになる。
【００１７】表１は各駆動手段を比較したものである。
【表１】
【００１８】前記比較電圧駆動手段４０は、データの伝
達時のみにターンオンされて、基準比較電圧ラインにＶ
ｄｄ−Ｖｔ電位水準の比較電圧Ｖｒｅｆを載せて、前記
データ受信手段２０及び前記データストローブ受信手段
２５に伝達される。
【００１９】このとき、前記データ受信手段２０は、前
記データストローブ信号ＤＳＴＲにより制御され、伝達
された比較電圧Ｖｒｅｆ信号と各グローバルデータバス
ラインＧＤＢ１〜ＧＤＢｎに載せた電位信号を比較して
“１”または“０”のデータ値を判別することになり、
ｎ個のデータが伝達される時にデータ出力ストローブ信
号ＱＳＴＲが共に伝達されるため、データ信号間の伝達
遅延による歪みを低減することができる。
【００２０】また、ｎ個のデータ信号ＤＡＴＡ１〜ＤＡ
ＴＡｎ、基準比較電圧信号Ｖｒｅｆ及びデータストロー
ブ信号ＤＳＴＲが同時に同じ条件により伝達されること
で、コモンモードノイズ及びグラウンドバウンシング
（ｇｒｏｕｎｄ ｂｏｕｎｃｉｎｇ）による影響を低減
できる。
【００２１】そして、入出力イネーブル信号ＩＯＥＮは
データを伝達する部分のみで活性化するが、例えばバン
ク１００から入出力インタフェース部２００へのデータ
伝達時にはバンク１００部分の入出力イネーブル信号Ｉ
ＯＥＮだけが活性化し、前記入出力インタフェース部２
００の入出力イネーブル信号ＩＯＥＮは活性化しない。
【００２２】図３は、本発明の半導体メモリ装置におけ
るデータバスライン構造構造の一例を示す構成図であっ
て、前記クランピング手段６０の構成において、クラン
ピング抵抗Ｒｃの代わりにゲート端が接地連結したＰＭ
ＯＳトランジスタＭｃを用いる以外には、図２に示す実
施例と同様なので、詳細な構成説明は省略する。
【００２３】図４は、図２及び図３に示す半導体メモリ
装置の動作タイミング図で、データ１、０、１、０を伝
達する時を示している。
【００２４】まず、図４ａに示すように、入出力イネー
ブル信号ＩＯＥＮがロジックハイとして活性化すれば、
一次的に比較電圧駆動手段４０をなすトランジスタがタ
ーンオンされながら基準比較電圧ラインＶｒｅｆを駆動
する。
【００２５】そして、ｎ個のデータ信号ＤＡＴＡ１〜Ｄ
ＡＴＡｎとデータ出力ストローブ信号ＱＳＴＲが、各々
ｎ個のグローバルデータバスラインＧＤＢ１〜ＧＤＢｎ
とデータストローブラインＤＱＳを経って、各々に連結
した受信手段２０、２５に伝達される。
【００２６】すると、各データ受信手段２０は、図４ｅ
に示すようにデータの伝達時ごとに活性化する入力デー
タストローブ信号ＤＳＴＲにより動作制御され、伝達さ
れたデータ信号と比較電圧Ｖｒｅｆ信号を比較して
“０”または“１”のデータ値を判別することになる。
このとき、前記入出力イネーブル信号ＩＯＥＮが活性化
している間、図４ｃに示すように、比較電圧Ｖｒｅｆ信
号は“Ｖｄｄ−Ｖｔ”の電位水準を維持して各受信手段
２０、２５に伝達される。
【００２７】それで、データが“０”の時はグローバル
データバスラインＧＤＢに電圧変化なしに“Ｖｄｄ”電
位が伝達され、データが“１”の時は前記グローバルデ
ータバスラインＧＤＢに“Ｖｄｄ−２Ｖｔ”電位が図４
ｆに示すように伝達される。
【００２８】図５は、本発明による半導体メモリ装置に
おけるデータバスライン構造を群として適用したものを
示す構成図である。
【００２９】図５に示すように、非常に多い数のデータ
バスラインを含む半導体メモリ装置に本発明のデータバ
スライン構造をそのまま適用するのには多くの問題点
（例えば、データ信号間の歪みが増す、及びコモンモー
ドノイズの影響が増すなど）があるため、ｍ×ｎ個から
なる多数のデータバスラインを、ｍ個の群に分けて各群
ごとにｎ個のグローバルデータバスライン、単一のデー
タストローブライン及び比較電圧ラインを配置して構成
すれば、前記多くの問題点を除去できる。
【００３０】図６は、本発明による半導体メモリ装置に
用いられるデータ駆動手段及びストローブ駆動手段の一
例を示す回路構成図である。
【００３１】図６に示すように、データ信号及びストロ
ーブ信号ＤＡＴＡ、ＱＳＴと入出力イネーブル信号ＩＯ
ＥＮとを組み合わせるナンドゲートＮＡＮＤ１と、前記
ナンドゲートＮＡＮＤ１の出力端に連結したインバータ
ＩＶ１と、前記インバータＩＶ１の出力信号がゲート端
に印加され、各データバスラインＧＤＢ及びデータスト
ローブラインＤＱＳと接地端との間に連結した２ＷＮの
チャンネル幅を持つＮＭＯＳトランジスタＭＮ１とから
構成される。
【００３２】前記構成により、前記入出力イネーブル信
号ＩＯＥＮが活性化状態で、印加時に入力されるデータ
ＤＡＴＡまたはデータ出力ストローブ信号ＱＳＴＲによ
って前記ＮＭＯＳトランジスタＭＮ１のターンオンを制
御して、グローバルデータバスラインＧＤＢ及びデータ
ストローブラインＤＱＳにそれぞれ違う電位を載せるこ
とになる。
【００３３】図７は、本発明による半導体メモリ装置に
用いられるデータ受信手段の一例を示す回路構成図であ
る。
【００３４】図７に示すように、グローバルデータバス
ラインＧＤＢに載せたデータ信号を基準比較電圧Ｖｒｅ
ｆと比較して、その差によってデータ信号値を判別する
ことになる。
【００３５】また、本発明による半導体メモリ装置で
は、ロジックハイのデータが伝達された後、多数のグロ
ーバルデータバスラインは各々前記クランピング手段５
０、６０によりＶｄｄ水準にプレチャージすることにな
る。このとき、プレチャージに要する時間を短縮させる
為に、別のプレチャージ手段が各々のグローバルデータ
バスラインＧＤＢ１〜ＧＤＢｎとデータストローブライ
ンＤＱＳにさらに含む事も出来る。
【００３６】本発明に用いられるプレチャージ手段は、
前記入力データストローブ信号ＤＳＴＲの制御下に一旦
制御パルス信号を発生させ、前記制御パルス信号によっ
て動作制御されて該ラインのプレチャージが行われるよ
うに構成すればいい。このとき、パルス発生回路及びプ
レチャージ回路の細部構成は、公知のように通常的に用
いられている回路であるため、詳細な説明は省略する。
【００３７】
【発明の効果】以上に説明したように、本発明による半
導体メモリ装置によれば、伝達しようとする各々のデー
タごとにシングルラインのデータバスラインを用いるこ
とで、チップ内部面積の増加を半分に減少させることが
できる経済的な効果がある。
【００３８】そして、データ信号、比較電圧信号及びデ
ータストローブ信号を同時に同じ条件により伝達できる
ため、コモンモードノイズ及びグラウンドバウンシング
による影響を最小化でき、かつデータ信号間の伝達遅延
による歪みを除去できる効果もある。
【００３９】また、予め電源電圧Ｖｄｄにクランピング
されたグローバルデータバスラインを経ってデータを伝
達するため、電圧振幅を小さくすることができ、高速動
作及び低電力消耗を実現できる効果がある。
【００４０】尚、本発明は、上記の例に限られるもので
はなく、本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【図面の簡単な説明】
【図１】従来に用いられる半導体メモリ装置におけるデ
ータバスライン構造を示す構成図である。
【図２】本発明の半導体メモリ装置におけるデータバス
ライン構造の一例を示す構成図である。
【図３】本発明の半導体メモリ装置におけるデータバス
ライン構造の一例を示す構成図である。
【図４】図２及び図３に示す半導体メモリ装置の動作タ
イミング図である。
【図５】本発明による半導体メモリ装置におけるデータ
バスライン構造を群として適用したものを示す構成図で
ある。
【図６】本発明による半導体メモリ装置に用いられるデ
ータ駆動信号及びストローブ駆動手段の一例を示す回路
構成図である。
【図７】本発明による半導体メモリ装置に用いられるデ
ータ受信手段の一例を示す回路構成図である。
【符号の説明】
１０ ： データ駆動手段 ２０ ： データ受信手段 ２５ ： データストローブ受信手段 ３０ ： データストローブ駆動手段 ４０ ： 比較電圧駆動手段 ５０ ： クランピング手段 ６０ ： クランピング手段 １００ ： バンク ２００ ： 入出力インタフェース回路部 ＤＱ ： データ入出力ピン ＩＯＥＮ ： 入出力イネーブル信号 ＤＱＳ ： データストローブライン Ｄ・ＱＳＴＲ ： 入力データストローブ信号 ＧＤＢ１〜ＧＤＢｎ ： グローバルデータバスライン

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 バンクと入出力インタフェース部との間
    に連結するデータ数と同数のグローバルデータバスライ
    ン、単一のデータストローブライン及び基準比較電圧ラ
    イン；前記多数のグローバルデータバスライン、前記デ
    ータストローブライン及び前記基準比較電圧ラインを一
    定電位レベルに固定させるために各ラインごとに連結し
    たクランピング手段；前記多数のグローバルデータバス
    ライン、前記データストローブライン及び前記基準比較
    電圧ラインの両側端ごとに連結して、入出力イネーブル
    信号、データ出力ストローブ信号及び各データ信号の組
    合せにより各ライン等の駆動を制御するデータ駆動手
    段、データストローブ受信手段、比較電圧駆動手段；前
    記データストローブラインの両側端に連結して、前記デ
    ータストローブラインに載せたストローブ信号を受信し
    て基準比較電圧との比較によりデータストローブ信号を
    出力するデータストローブ駆動手段；及び前記多数のグ
    ローバルデータバスライン各々の両側端に連結して、前
    記第１受信手段から出力される前記データストローブ信
    号の制御下に、各データ信号と基準比較電圧信号を比較
    して各々のデータ値を出力するデータ受信手段を含む半
    導体メモリ装置。
  2. 【請求項２】 クランピング手段は、電源電圧印加端と
    各々のラインとの間に連結した抵抗を含む請求項１記載
    の半導体メモリ装置。
  3. 【請求項３】 クランピング手段は、電源電圧印加端と
    各々のラインとの間に連結して、ゲート端が接地連結し
    たＰＭＯＳトランジスタを含む請求項１記載の半導体メ
    モリ装置。
  4. 【請求項４】 データ駆動手段、データストローブ駆動
    手段、比較電圧駆動手段は、各々のライン両側端と接地
    端との間に接続され、各々のゲート端には各データ信号
    と入出力イネーブル信号のアンド組合信号、データ出力
    ストローブ信号と前記入出力イネーブル信号のアンド組
    合信号、及び前記入出力イネーブル信号が印加されて、
    各々のチャンネル幅比が２：２：１になるＮＭＯＳトラ
    ンジスタを含む請求項１記載の半導体メモリ装置。
  5. 【請求項５】 データストローブ受信手段、データ受信
    手段は、各々データストローブ信号及びデータ信号を第
    １入力とし、前記基準比較電圧信号を第２入力とする電
    流ミラー構造の差動増幅器を含む請求項１記載の半導体
    メモリ装置。
  6. 【請求項６】 多数のグローバルデータバスラインとデ
    ータストローブライン上に、クランピング手段と並列に
    接続されてそれぞれの該ラインを一定電位水準にプレリ
    チャージさせる多数のプレチャージ手段をさらに含む請
    求項１記載の半導体メモリ装置。
  7. 【請求項７】 プレチャージ手段は、前記データストロ
    ーブ信号を入力されて発生した制御パルス信号の制御下
    に活性化する請求項６記載の半導体メモリ装置。
JP2000195208A 1999-06-29 2000-06-28 半導体メモリ装置 Expired - Fee Related JP4386312B2 (ja)

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Application Number Priority Date Filing Date Title
KR1999/P25352 1999-06-29
KR1019990025352A KR100299565B1 (ko) 1999-06-29 1999-06-29 반도체 메모리장치

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Publication Number Publication Date
JP2001052480A true JP2001052480A (ja) 2001-02-23
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KR (1) KR100299565B1 (ja)
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GB (1) GB2354865B (ja)
TW (1) TW472267B (ja)

Cited By (2)

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