JP2001051025A - 半導体試験用プログラムデバッグ装置 - Google Patents

Abstract

(57)【要約】 【課題】 実際の被検査用半導体デバイスに対して半導
体試験用プログラムを動作させた場合と同様の試験結果
を得て、この試験結果に基づいて半導体試験用プログラ
ムの内容を的確に検証できるようにする。 【解決手段】 テスタエミュレート部１４０は、汎用コ
ンピュータのオペレーティングシステムの下でデバッグ
対象となるデバイステストプログラム１１２を動作さ
せ、疑似的に半導体試験装置を構成する。ＨＤＬシミュ
レート部１５０は、ハードウェア記述言語によって記述
されたファイルに基づいて半導体デバイスをシミュレー
トする。ＨＤＬシミュレート部１５０によってシミュレ
ートされた半導体デバイスは、製造による欠陥を含まな
い被検査用半導体デバイスと全く同じように動作する理
想的な半導体デバイスとなる。この半導体デバイスに対
して試験信号を供給し、試験することによって、理想的
な半導体デバイスに対して試験信号を供給し、試験を行
うことと等しくなり、半導体試験用プログラムが正常に
動作するか否かのデバッグ精度を高めることが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置を
エミュレートして試験用プログラムの検証を行う半導体
試験用プログラムデバッグ装置に関する。

【０００２】

【従来の技術】従来から、出荷前のロジックＩＣや半導
体メモリ等の各種の半導体素子に対して直流試験や機能
試験等を行うものとして、半導体試験装置が知られてい
る。半導体試験装置が行う試験は大別して、機能試験と
直流試験である。機能試験は、被検査用半導体デバイス
に所定の試験パターン信号を与え、この試験パターン信
号に対して予定通りの動作を被検査用半導体デバイスが
行ったか否かを検査するものである。直流試験は、被検
査用半導体デバイスの各端子の直流特性が予定した特性
を満たしているか否かを検査するものである。例えば、
既知の電圧を印加した場合に予定通りの電流が端子から
取り出せるか否かを試験する電圧印加電流測定試験、ま
たは既知の電流を流したり取り出したりした場合に予定
通りの電圧が端子に発生しているか否かを試験する電流
印加電圧測定試験などがある。また、機能試験を行う場
合でも、ハイレベル時の電圧を正規の電圧値、例えば５
ボルトよりも低い値の４ボルトに設定したり、またはロ
ーレベル時の電圧を正規の電圧値、例えば０ボルトより
も高い値の０．５ボルトに設定したり、被検査用半導体
デバイスに印加される電圧条件や電流条件などを種々変
更して行う場合が多い。

【０００３】機能試験や直流試験を行う場合にどのよう
な項目の試験をどのような条件で行うかの各種の条件は
予め半導体試験用プログラムに組み込まれているので、
この半導体試験用プログラムを動作させることによって
被検査用半導体デバイスの各種試験を行うことができ
る。しかしながら、半導体試験用プログラムは、試験項
目の設定、試験条件の設定、試験の実行、試験結果の判
定などといった多岐に渡る動作を制御しなければなら
ず、膨大なステップのプログラムで構築されている。こ
の半導体試験用プログラムは被検査用半導体デバイスの
種類が変更になったり、そのロジックが変更になったり
した場合、それに併せて種々変更されなければならな
い。半導体試験用プログラムが新規に作成されたり、変
更された場合にそのプログラム自体が正常に動作するも
のなのか否か、そのプログラムの評価を行わなければな
らない。その一方法として、実際の半導体試験装置を用
いて予め良否の分かっている被検査用半導体デバイスに
対して、半導体試験用プログラムを動作させて、そのプ
ログラムの評価を行っていた。しかし、半導体試験装置
自体が高価であって導入台数も少ないことから、実際の
半導体試験装置を用いて半導体試験用プログラムが正常
に動作するか否かの評価を行うことは、半導体試験のラ
インを停止することになり、好ましくない。そこで、従
来は、実際の半導体試験装置を用いて半導体試験用プロ
グラムの評価を行うのではなく、ワークステーション等
の汎用コンピュータを用いて半導体試験装置をエミュレ
ートして、その半導体試験用プログラムが正常に動作し
ているか否かの検証を行っていた。

【０００４】このように半導体試験装置をエミュレート
するものとして、例えば特開平９−１８５５１９号公報
に記載されたようなものがある。これは、半導体試験用
プログラムが正常に動作するか否かを試験するためのデ
バッグ装置に関するものである。これは、汎用コンピュ
ータのオペレーティングシステムの下でデバッグ対象と
なる半導体試験用プログラムを動作させることによっ
て、疑似的な半導体試験装置を構成している。この疑似
的な半導体試験装置にインタフェース部を介して仮想被
試験素子部、試験条件設定部、試験項目設定部、試験結
果格納部などを接続し、この仮想被試験素子部に設定さ
れた仮想データを、試験条件設定部に設定された試験条
件にしたがって読み込むことによって擬似的な機能試験
や直流試験を行っている。

【０００５】

【発明が解決しようとする課題】ところで、上述した従
来のデバッグ装置は、実際の被検査用半導体デバイスを
用いるわけではなく、半導体試験用プログラムによる機
能試験を実際の被検査用半導体デバイスを用いた場合と
同等に行うことができなかった。このため、半導体試験
用プログラムをデバッグしようとした場合に、被検査用
半導体デバイスの機能にしたがった論理の遷移と、期待
値との一致不一致とを十分に判定することができず、結
果として半導体試験用プログラムの内容を的確に検証す
ることができなかった。

【０００６】この発明は、このような点に鑑みて創作さ
れたものであり、その目的は、実際の被検査用半導体デ
バイスに対して半導体試験用プログラムを動作させた場
合と同様の試験結果を得て、この試験結果に基づいて半
導体試験用プログラムの内容を的確に検証することので
きる半導体試験用プログラムデバッグ装置を提供するこ
とにある。

【０００７】

【課題を解決するための手段】上述の課題を解決するた
めに、請求項１に記載された半導体試験用プログラムデ
バッグ装置は、半導体試験用プログラムに基づいて被検
査用半導体デバイスに印加される試験信号を疑似的に発
生して半導体試験装置の動作をエミュレートするテスタ
エミュレート手段と、ハードウェア記述言語に基づいて
前記被検査用半導体デバイスをシミュレートし、シミュ
レートされた前記被検査半導体デバイスに前記テスタエ
ミュレート手段から出力される前記試験信号を供給し、
この試験信号の供給に応じて前記被検査用半導体デバイ
スから出力される信号をシミュレートして出力するハー
ドウェア記述言語シミュレート手段と、前記ハードウェ
ア記述言語シミュレート手段によってシミュレートされ
た前記被検査用半導体デバイスから出力される信号に基
づいて前記半導体試験用プログラムのデバッグを行うデ
バッグ手段とを含んで構成されるものである。

【０００８】テスタエミュレート手段は、汎用コンピュ
ータのオペレーティングシステムの下でデバッグ対象と
なる半導体試験用プログラムを動作させ、疑似的に半導
体試験装置を構成するものである。ハードウェア記述言
語シミュレート手段は、Ｖｅｒｉｌｏｇ−ＨＤＬ又はＶ
ＨＤＬ等のハードウェア記述言語によって記述されたフ
ァイルに基づいて半導体デバイスをシミュレートするも
のである。従って、ハードウェア記述言語シミュレート
手段によってシミュレートされた半導体デバイスは、製
造による欠陥を含まない被検査用半導体デバイスと全く
同じように動作する理想的な半導体デバイスなので、こ
の半導体デバイスに対して試験信号を供給し、試験する
ことによって、理想的な半導体デバイスに対して試験信
号を供給し、試験を行うことと等しくなり、半導体試験
用プログラムが正常に動作するか否かのデバッグ精度を
高めることが可能となる。

【０００９】

【発明の実施の形態】以下、本発明に係る半導体試験用
プログラムデバッグ装置の一実施の形態について、図面
を参照しながら説明する。図１は、半導体試験用プログ
ラムデバッグ装置の全体構成を示す図である。デバッグ
装置１００は、半導体試験装置の動作をエミュレート
し、かつ被検査用半導体デバイスの動作をシミュレート
することによって、半導体試験用プログラムが正常に動
作するか否かを検証するためのものであり、ワークステ
ーション等の汎用コンピュータによって実現される。

【００１０】この実施の形態に係るデバッグ装置１００
は、実際の半導体試験装置及び被検査用半導体デバイス
の動作を模擬するものなので、その詳細な説明を行う前
に、模擬される半導体試験装置の構成について説明す
る。

【００１１】図２は、実際の半導体試験装置の全体構成
を示す図である。同図では、半導体試験装置２００に実
際の被検査用半導体デバイス２５０が接続された状態が
示されている。半導体試験装置２００は、被検査用半導
体デバイス２５０に対して各種の直流試験（ＤＣパラメ
トリック試験）や機能試験を行うものである。半導体試
験装置２００は、テスタ制御部２１０、テスタバス２３
０、テスタ本体２４０、被検査用半導体デバイス２５０
を搭載するソケット部（図示せず）を含んで構成されて
いる。

【００１２】テスタ制御部２１０は、テスタ本体２４０
の動作を制御するためのものであり、半導体試験用プロ
グラム（デバイステストプログラム）２１２、アプリケ
ーションプログラム２１４、言語解析実行部２１６、テ
スタライブラリ２１８、テスタバスドライバ２２０を含
んで構成されている。

【００１３】デバイステストプログラム２１２は、ユー
ザが半導体試験装置２００を用いて、被検査用半導体デ
バイス２５０に対してどのような試験を行うのか、その
手順や方法を記述したものである。一般的にこのデバイ
ステストプログラムは、半導体試験装置２００のユーザ
によって開発作成されるものである。従って、ユーザは
実際の半導体試験装置２００を用いることなく、この実
施の形態に係るデバッグ装置１００を用いて自分の作成
したデバイステストプログラム２１２が正常に動作する
か否かの検証を行い、完成度の高いデバイステストプロ
グラムを作成することができる。言語解析実行部２１６
は、デバイステストプログラム２１２の構文解析などを
行い、デバイステストプログラム２１２に従って半導体
試験装置２００を忠実に動作させる中心的な役割を果た
すものである。アプリケーションプログラム２１４は、
デバイステストプログラム２１２及び言語解析実行部２
１６と連携して動作するものであり、機能試験及び直流
試験に対応した実際の試験信号等を被検査用半導体デバ
イス２５０に印加し、その出力信号を取り込んで被検査
用半導体デバイス２５０の良否を判定したり、特性を解
析するものである。テスタライブラリ２１８は、言語解
析実行部２１６によって構文解析が行われた後のデバイ
ステストプログラム２１２の命令をレジスタレベルの命
令（後述するレジスタ２４２へのデータ書き込み命令及
びレジスタ２４２からのデータ読み出し命令に関するデ
ータ）に変換して、半導体試験装置２００の動作に必要
なデータの作成や設定を行うとともに、テスタ本体２４
０に対して測定動作を指示する。テスタバスドライバ２
２０は、テスタバス２３０を介して、テスタライブラリ
２１８によって作成されたデータをテスタ本体２４０内
のレジスタ２４２に転送する。

【００１４】テスタ本体２４０は、テスタバス２３０を
介して取り込まれたテスタ制御部２１０からのデータに
基づいて被検査用半導体デバイス２５０に対して各種の
試験を行う。テスタ本体２４０は、レジスタ２４２とメ
モリ２４４と試験実行部２４６とを含んで構成される。
レジスタ２４２は、テスタバス２３０を介して取り込ま
れたテスタライブラリ２１８からのデータを格納する。
このレジスタ２４２に格納されたデータは、直接あるい
はメモリ２４４を介して試験実行部２４６に出力され
る。また、レジスタ２４２及びメモリ２４４は、試験実
行部２４６からの試験結果に関するデータを格納する試
験結果格納領域（図示せず）を有する。

【００１５】試験実行部２４６は、機能試験実行部２４
７およびＤＣパラメトリック試験実行部２４８を備えて
いる。試験実行部２４６は、レジスタ２４２やメモリ２
４４に格納されたテスタライブラリ２１８からのデータ
に基づいて、被検査用半導体デバイス２５０に対して機
能試験やＤＣパラメトリック試験を行い、その試験結果
のデータをレジスタ２４２やメモリ２４４の試験結果格
納領域に格納する。レジスタ２４２及びメモリ２４４に
格納された試験結果データは、テスタドライバ２２０に
よってテスタバス２３０を介して直接テスタライブラリ
２１８に取り込まれる。なお、メモリ２４４に格納され
た試験結果データは、レジスタ２４２を介してテスタラ
イブラリ２１８に取り込まれる。

【００１６】図１のデバッグ装置１００は上述の半導体
試験装置２００の全体動作をエミュレートすると共に被
検査用半導体デバイス２５０の動作をシミュレートする
ものである。従って、半導体試験装置２００用に作成さ
れたデバイステストプログラム１１２を図１のデバッグ
装置１００を用いて実行すると、そのデバイステストプ
ログラム１１２の動作がユーザの意図したものと一致す
るか否かを調べることができる。次に、この実施の形態
に係るデバッグ装置１００の構成について説明する。

【００１７】図１に示すエミュレータ制御部１１０は、
デバイステストプログラム１１２、アプリケーションプ
ログラム１１４、言語解析実行部１１６、テスタライブ
ラリ１１８、テスタバスエミュレータ１２０を含んで構
成されている。このエミュレータ制御部１１０は、テス
タエミュレート部１４０の動作を制御するためのもので
あり、図２に示した半導体試験装置２００に含まれるテ
スタ制御部２１０と基本的に同じ動作を行う。

【００１８】デバイステストプログラム１１２は、半導
体試験装置２００を用いて被検査用半導体デバイス２５
０に対してどのような試験を行うのか、その手順や方法
を記述したものであり、デバッグ装置１００によってデ
バッグの対象となるプログラムである。従って、図２の
デバイステストプログラム２１２がそのままこのデバイ
ステストプログラム１１２として移植され、同様の動作
を行うように構成される。アプリケーションプログラム
１１４、言語解析実行部１１６及びテスタライブラリ１
１８についても同様に、図２のアプリケーションプログ
ラム２１４、言語解析実行部２１６及びテストライブラ
リ２１８がそのまま移植され、同様の動作を行うように
構成される。テスタバスエミュレータ１２０は、エミュ
レータ制御部１１０とテスタエミュレート部１４０との
間を仮想的に接続する仮想テスタバス１３０を駆動し、
この仮想テスタバス１３０を介してテスタライブラリ１
１８とテスタエミュレート部１４０との間のデータの送
受を制御する。

【００１９】テスタエミュレート部１４０は、図２のテ
スタ本体２４０の動作をソフトウェアで実現したもので
あり、エミュレータ制御部１１０内のテスタライブラリ
１１８の動作指示に応じてハードウェア記述言語（ＨＤ
Ｌ）シミュレータ１５０に対する模擬的な試験を行う。
テスタエミュレート部１４０は、仮想レジスタ１４２と
仮想メモリ１４４と仮想試験実行部１４６を含んで構成
されている。仮想レジスタ１４２は、テスタライブラリ
１１８からのデータを格納する。この仮想レジスタ１４
２に格納されたデータは、直接あるいは仮想メモリ１４
４を介して仮想試験実行部１４６に送られる。また、仮
想レジスタ１４２と仮想メモリ１４４は、仮想試験実行
部１４６から出力される仮想試験結果データを格納する
試験結果格納領域（図示せず）を有する。

【００２０】仮想試験実行部１４６は、機能試験実行部
１４７及びＤＣパラメトリック試験実行部１４８を備え
ている。この仮想試験実行部１４６は、仮想レジスタ１
４２に格納されたテスタライブラリ１１８からのデータ
に基づいて、ＨＤＬシミュレート部１５０に対して所定
の信号を出力して、機能試験実行部１４７による機能試
験やＤＣパラメトリック試験実行部１４８によるＤＣパ
ラメトリック試験を行い、その仮想試験結果データを仮
想レジスタ１４２や仮想メモリ１４４の試験結果格納領
域に格納する。仮想レジスタ１４２及び仮想メモリ１４
４に格納された仮想試験結果データは、仮想テスタバス
１３０を介してテスタライブラリ１１８に出力される。
試験結果解析判定部１６０は、仮想レジスタ１４２や仮
想メモリ１４４又はテスタライブラリ１１８に格納され
ている仮想試験結果データと、予想される試験結果の期
待値とを比較検討し、デバイステストプログラム１１２
が正常に動作しているか否かの検証を行い、その結果を
ユーザに表示する。例えば、デバイステストプログラム
１１２の実行によって誤った試験結果が得られた場合
は、その誤った試験結果の原因となるプログラムの行番
号等をモニタ（図示せず）上に表示したり、プリンタ
（図示せず）で印字したりする。

【００２１】次に、テスタエミュレート部１４０の動作
について説明する。テスタエミュレート部１４０は、仮
想テスタバス１３０から仮想レジスタ１４２へのアクセ
スが入ると、仮想レジスタ１４２のアドレスをもとにそ
のアクセスが仮想レジスタ１４２のどの部分へのアクセ
スかを計算し、その場所にデータを書き込んだり、その
場所からデータを読み出したりする。また、テスタエミ
ュレート部１４０は、仮想レジスタ１４２のアクセスを
介して仮想メモリ１４４へのアクセスが生じると、固有
の仮想メモリ１４４に対してデータを書き込んだり、デ
ータを読み出したりする。この場合、一般的に一つの仮
想レジスタ１４２だけでは仮想メモリ１４４に対してデ
ータを読み書きするのに十分な情報を得ることはできな
い。そこで、この実施の形態では、テスタエミュレート
部１４０は関連する仮想レジスタ１４２の内容を参照し
て、仮想メモリ１４４に対するデータの読み書きをも行
うようにしている。なお、図２の半導体試験装置２００
と同様の処理を行う場合は、仮想メモリ１４４に格納さ
れた仮想試験結果データは、仮想レジスタ１４２及び仮
想テスタバス１３０を介してテスタライブラリ１１８に
出力されることになるが、デバッグ装置１００の場合に
は、仮想メモリ１４４に格納された仮想試験結果を直接
テスタライブラリ１１８に出力するように構成してもよ
い。

【００２２】テスタエミュレート部１４０に対して、波
形の発生（機能試験）を開始するレジスタがアクセスさ
れた場合、第１のタスクにおいて仮想試験実行部１４６
による波形の発生処理を行う。このとき、波形発生に関
する必要なデータは仮想レジスタ１４２及び仮想メモリ
１４４に予め格納されているので、仮想試験実行部１４
６はそれを参照しながら波形を発生する。仮想試験実行
部１４６によって発生された波形は、プログラミング言
語インターフェイス（ＰＬＩ：Programing Language In
terface)１４９，１５１を介してＨＤＬシミュレート部
１５０に転送される。ＨＤＬシミュレート部１５０は入
力された波形に基づいて実際の被検査用半導体デバイス
２５０と全く同じ動作をシミュレートする。ＨＤＬシミ
ュレート部１５０によってシミュレートされた結果の出
力ピンデータは再び仮想試験実行部１４６にフィードバ
ックされ、そこで期待値と比較され、その結果が所定の
仮想レジスタ１４２及び仮想メモリ１４４に格納され
る。上述の一連の動作はテスタエミュレート部１４０の
動作サイクル毎に実行処理される。

【００２３】ＨＤＬシミュレート部１５０は、Ｖｅｒｉ
ｌｏｇ−ＨＤＬ又はＶＨＤＬ等のハードウェア記述言語
によって記述されたファイルに基づいた半導体デバイス
をシミュレートするものである。すなわち、ＨＤＬシミ
ュレート部１５０は、図２に示す実際の被検査用半導体
デバイス２５０の設計時におけるＶｅｒｉｌｏｇ−ＨＤ
Ｌファイル又はＶＨＤＬファイルに基づいて、製品その
ものの半導体デバイスをシミュレートしているので、シ
ミュレートされた半導体デバイスは、製造による欠陥を
含むことなく、被検査用半導体デバイス２５０と全く同
じように動作する理想的な半導体デバイスとなる。従っ
て、テスタエミュレート部１４０は、このような理想的
な半導体デバイスに対して試験を行うことになる。な
お、ＨＤＬシミュレート部１５０と仮想試験実行部１４
６との間は、プログラミング言語インターフェイス１４
９，１５１を介して接続され、試験信号及び試験結果の
やりとりが行われるようになっている。

【００２４】なお、テスタエミュレート部１４０はテス
タを構成するロジック部品を一つ一つシミュレートする
ことは行わずに、テスタの性質に着目して、タイミング
データや波形フォーマットをメインに波形データをイベ
ント形式に１サイクル分作り出してＨＤＬシミュレート
部１５０に供給している。ＨＤＬシミュレート部１５０
はそれを構成するロジック部品をイベント・ドリブン方
式により一つ一つシミュレートし、１テスタサイクルが
完了するまで実行する。そして、１テスタサイクルが終
了した時点でその内部状態を保持したまま、シミュレー
トを打ち切って、そのサイクル中の出力変化をイベント
形式でテスタエミュレート部１４０に転送する。テスタ
エミュレート部１４０はＨＤＬシミュレート部１５０か
らの１サイクル分の出力変化を再び解析し、期待値と比
較し、パス／フェイルの判定結果を仮想レジスタ１４２
や仮想メモリ１４４に格納する。このような動作を行う
ことによって、テスタエミュレート部１４０の波形発生
の効率が良くなる。また、サイクル毎にデータを処理し
ているのでデータの転送効率が良くなる。また、場合に
よっては、複数サイクルをまとめて処理してもよい。

【００２５】上述したエミュレータ制御部１１０及びテ
スタエミュレート部１４０がテスタエミュレート手段
に、ハードウェア記述言語シミュレート部１５０がＨＤ
Ｌシミュレート手段に、試験結果解析判定部１６０がデ
バッグ手段にそれぞれ対応する。

【００２６】図１のデバッグ装置１００の動作を図面を
用いて説明する。図３は、直流試験（ＤＣパラメトリッ
ク試験）又は機能試験用のデバイステストプログラム１
１２を実行した場合におけるデバッグ装置１００の動作
手順を示す流れ図である。このフローは、ユーザがデバ
イステストプログラム１１２のデバッグ動作を指示する
ことによって処理を開始する。まず、ステップ１００で
デバッグ動作の対象となるデバイステストプログラム１
１２が実行される。次にステップ１０１でエミュレータ
制御部１１０内の言語解析実行部１１６がデバイステス
トプログラム１１２の構文解析を行う。言語解析実行部
１１６によって構文解析が行われた後、ステップ１０２
でテスタライブラリ１１８がデバイステストプログラム
１１２の命令をレジスタレベルの命令に変換し、それに
基づいてデバッグ装置１００の動作に必要なデータを作
成し、これらのデータをテスタエミュレート部１４０内
の仮想レジスタ１４２に格納する。仮想レジスタ１４２
へのデータの格納が終了すると、ステップ１０３でエミ
ュレータ制御部１１０はテスタエミュレート部１４０に
対して測定動作を指示する。

【００２７】エミュレータ制御部１１０から測定動作の
指示を受けたテスタエミュレート部１４０は、エミュレ
ータ制御部１１０内のテスタライブラリ１１８の動作指
示に応じてＨＤＬシミュレート部１５０に対して擬似的
な機能試験又は直流試験（ＤＣパラメトリック試験）を
行う。具体的には、ステップ１０４でエミュレータ制御
部１１０内のテスタライブラリ１１８の動作指示に応じ
て、仮想試験実行部１４６内の機能試験実行部１４７又
はＤＣパラメトリック試験実行部１４８が、仮想レジス
タ１４２に格納されたデータに基づいた所定の試験信号
をＨＤＬシミュレート部１５０に出力する。ステップ１
０５で、ＨＤＬシミュレート部１５０は、Ｖｅｒｉｌｏ
ｇ−ＨＤＬファイル又はＶＨＤＬファイルに基づいてシ
ミュレートされた被検査用半導体デバイスに試験信号を
印加し、機能試験又は直流試験（ＤＣパラメトリック試
験）を行い、その試験結果に対応した測定値を出力す
る。ＨＤＬシミュレート部１５０から測定値が出力され
ると、ステップ１０６で、機能試験実行部１４７又はＤ
Ｃパラメトリック試験実行部１４８は、この測定値を仮
想試験結果データとして、仮想レジスタ１４２や仮想メ
モリ１４８に格納する。仮想レジスタ１４２や仮想メモ
リ１４８に格納された仮想試験結果データは、ステップ
１０７でエミュレータ制御部１１０内のテスタライブラ
リ１１８に出力され、テスタライブラリ１１８は、この
仮想試験結果データに対応する所定の処理を行う。

【００２８】なお、デバイステストプログラム１１２に
は種々の測定結果に対応してどのような動作を行うかが
予め記述されているので、仮想試験結果データに対応し
てテスタライブラリ１１８の行う処理が、プログラム作
成者の意図したものであれば、デバイステストプログラ
ム１１２の該当箇所に誤りのないことが検証される。反
対に、仮想試験結果データに対応してテスタライブラリ
１１８の行う処理が、プログラム作成者の意図したもの
でなければ、デバイステストプログラム１１２の該当箇
所に誤りがあることが検証される。このようにしてデバ
イステストプログラム１１２のデバッグ動作が行われ
る。

【００２９】このように、ＨＤＬシミュレート部１５０
は、実際の被検査用半導体デバイス２５０の設計時にお
けるＶｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファ
イルに基づいて半導体デバイスをシミュレートしてお
り、製造誤差や製造欠陥のない理想的な半導体デバイス
に対して試験を行うことになるので、実際に製造された
良品の被検査用半導体デバイスを用いた場合よりもバラ
ツキが少なく、試験時における動作を的確にエミュレー
トすることができ、デバイステストプログラム１１２の
デバッグの精度を高めることが可能となる。

【００３０】また、上述した実施の形態では、被検査用
半導体デバイス２５０の試験を行うデバイステストプロ
グラムをデバッグするデバッグ装置１００について考え
たが、被検査用半導体デバイスの種類としては、Ｖｅｒ
ｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルによっ
て特定される半導体メモリ、各種のプロセッサ、ロジッ
ク用のＩＣ等、様々なものが考えられる。

【００３１】なお、上述の実施の形態では、実際の被検
査用半導体デバイスの設計時におけるＶｅｒｉｌｏｇ−
ＨＤＬファイル又はＶＨＤＬファイルに基づいて半導体
デバイスをシミュレートする場合について説明したが、
半導体試験用プログラムデバック用に特別に作成された
Ｖｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイル
を用いて半導体デバイスをシミュレートするようにして
もよい。

【００３２】また、上述の実施の形態では、半導体試験
用プログラムをデバッグする場合について説明したが、
正式な半導体試験用プログラムを用いてＶｅｒｉｌｏｇ
−ＨＤＬファイル又はＶＨＤＬファイルに基づいてシミ
ュレートされた半導体デバイスを試験することによっ
て、Ｖｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファ
イルをデバッグするようにしてもよい。

【００３３】

【発明の効果】上述したように本発明によれば、実際の
被検査用半導体デバイスに対して半導体試験用プログラ
ムを動作させた場合と同様の試験結果を得て、この試験
結果に基づいて半導体試験用プログラムの内容を的確に
検証することができるという効果がある。

【図面の簡単な説明】

【図１】本実施形態のデバッグ装置の全体構成を示す図
である。

【図２】半導体試験装置の全体構成を示す図である。

【図３】デバイステストプログラムを実行した場合のデ
バッグ装置の動作手順を示す流れ図である。

【符号の説明】

１００ デバッグ装置 １１０ エミュレータ制御部 １１２ デバイステストプログラム １４０ テスタエミュレート部 １４６ 仮想試験実行部 １４７ 機能試験実行部 １４８ ＤＣパラメトリック試験実行部 １５０ ＨＤＬシミュレート部 １４９，１５１ プログラミング言語インターフェイス １６０ 試験結果解析判定部

フロントページの続き Ｆターム(参考） 2G032 AA01 AA07 AB01 AC08 AD02 AE12 AL00 5B042 HH07 5B048 AA20 BB05 DD04 DD15

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体試験用プログラムに基づいて被検
   査用半導体デバイスに印加される試験信号を疑似的に発
   生して半導体試験装置の動作をエミュレートするテスタ
   エミュレート手段と、 ハードウェア記述言語に基づいて前記被検査用半導体デ
   バイスをシミュレートし、シミュレートされた前記被検
   査半導体デバイスに前記テスタエミュレート手段から出
   力される前記試験信号を供給し、この試験信号の供給に
   応じて前記被検査用半導体デバイスから出力される信号
   をシミュレートして出力するハードウェア記述言語シミ
   ュレート手段と、 前記ハードウェア記述言語シミュレート手段によってシ
   ミュレートされた前記被検査用半導体デバイスから出力
   される信号に基づいて前記半導体試験用プログラムのデ
   バッグを行うデバッグ手段とを含んで構成されることを
   特徴とする半導体試験用プログラムデバッグ装置。
2. 【請求項２】 請求項１において、 前記ハードウェア記述言語シミュレート手段は、前記ハ
   ードウェア記述言語としてＶｅｒｉｌｏｇ−ＨＤＬに基
   づいて前記被検査用半導体デバイスをシミュレートする
   ことを特徴とする半導体試験用プログラムデバッグ装
   置。
3. 【請求項３】 請求項１において、 前記ハードウェア記述言語シミュレート手段は、前記ハ
   ードウェア記述言語としてＶＨＤＬに基づいて前記被検
   査用半導体デバイスをシミュレートすることを特徴とす
   る半導体試験用プログラムデバッグ装置。