JP2001045740A - パワー半導体素子の駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 比較的簡単な回路構成で寄生インダクタンス
により発生するサージ電圧を適確に抑制し得るパワー半
導体素子の駆動回路を提供する。 【解決手段】 低レベルに変化する入力信号が供給され
ると、レベルシフト回路４７を介してＭＯＳＦＥＴ（Ｍ
１）４９がオフ、ＭＯＳＦＥＴ（Ｍ２）５１がオンとな
り、パワー半導体素子３０を低レベルに駆動しようと
し、かつパワー半導体素子３０のゲート電荷を抵抗５５
を介して放電開始し、同時にＭＭＶ回路４５の出力によ
りＭＯＳＦＥＴ（Ｍ４）６３がオンし、パワー半導体素
子３０のゲート電荷は抵抗６７を介して放電開始し、ゲ
ート電荷は急速に放電するが、パワー半導体素子３０の
ドレイン電流が低下開始する近傍に相当するドレイン電
圧にドレイン電圧が達すると、これがＭＯＳＦＥＴ（Ｍ
３）６１で検出され、ＭＯＳＦＥＴ（Ｍ４）６３をオフ
にし、ゲート電荷の放電を抵抗５５のみとし、ゲート電
荷の放電を緩慢にし、ｄｉ／ｄｔを小さくし、サージ電
圧を小さな値に抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば交流モータ
などに流れる負荷電流のように比較的大きな負荷電流を
スイッチングするパワー半導体素子を駆動するパワー半
導体素子の駆動回路に関し、更に詳しくは、このような
パワー半導体素子をスイッチングする場合においてスイ
ッチング時のｄｉ／ｄｔに起因して回路の配線に存在す
る寄生インダクタンスにより発生するサージ電圧を抑制
し得るパワー半導体素子の駆動回路に関する。

【０００２】

【従来の技術】この種のパワー半導体素子の駆動回路に
おいてスイッチング時のｄｉ／ｄｔに起因して発生する
サージ電圧を抑制する駆動回路としては、例えば特開平
１１−１８４１０号公報に開示された自己消弧形素子駆
動回路がある。

【０００３】この従来の駆動回路においては、図１０に
構成を示し、図１１にタイミング図を示すように、フォ
トカプラー５に供給される入力電流（図１１の（ａ））
に応答して増幅器１１から出力される出力電圧（図１１
の（ｂ））が抵抗１２〜１６と共に演算増幅器を構成し
ている増幅器１７の電流基準となり、該増幅器１７に入
力されるとともに、パワー素子１を駆動する直列接続ト
ランジスタ３，４のそれぞれのコレクタの電圧、すなわ
ち抵抗２３，２４の両端電圧差を増幅器１７に入力し、
該増幅器１７の出力電圧を電圧基準として抵抗１８，１
９とともに演算増幅器を構成している増幅器２２に入力
している。すなわち、パワー素子１を駆動する直列接続
トランジスタ３，４の正出力時の電流を抵抗２３から抵
抗１３を介して増幅器１７の入力に負帰還し、また負出
力時の電流を抵抗２４から抵抗１４を介して増幅器１７
の入力に負帰還している。また、増幅器２２の出力電圧
を前記電圧基準に対応した電圧となるように制御し、こ
の増幅器２２の出力電圧でトランジスタ３，４を介して
パワー素子１のゲート電流を制御して該パワー素子１を
駆動している。

【０００４】すなわち、図１０に示す従来の駆動回路で
は、電流基準に応じたゲート電流をパワー素子１に流入
することになり、パワー素子のターンオン時の主回路電
流の立ち上がり時間を制御することができる。同様に、
ターンオフ時のゲート電流をパワー素子１から電流基準
に応じて流出することになり、パワー素子のターンオフ
時の主回路電流の立ち上がり時間を制御することができ
る。更に、パワー素子のスイッチング時に、この電流制
御を行い、素子が飽和または不飽和、すなわち完全スイ
ッチ動作後は、ゲート電圧のクランプにより定電流制御
を停止している。従って、図１１に示すように、主回路
電流のｄｉ／ｄｔによるサージ電圧をｄｉ／ｄｔの抑制
により抑制することができるのである。

【０００５】

【発明が解決しようとする課題】上述した従来の回路で
は、パワー素子１に対して並列に設けた電流比の大きい
ミラー素子に流れる電流を観測することにより主回路電
流のｄｉ／ｄｔを監視し、この主回路電流のｄｉ／ｄｔ
情報をゲート駆動信号にフィードバックすることにより
ｄｉ／ｄｔを制御し、サージ電圧を抑制しているが、こ
の従来の回路では、主回路電流とミラー電流の比率が大
きくなるため、検出電流が微弱になり、ミラー電流の検
出に高い精度が必要となるという問題がある。

【０００６】本発明は、上記に鑑みてなされたもので、
その目的とするところは、比較的簡単な回路構成で寄生
インダクタンスにより発生するサージ電圧を適確に抑制
し得るパワー半導体素子の駆動回路を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の本発明は、ゲート容量に対する電荷
の放電または充電によりスイッチングされるパワー半導
体素子の駆動回路において、前記パワー半導体素子にお
けるゲート容量に対する電荷の放電または充電の時定数
を可変する時定数可変手段と、前記パワー半導体素子の
出力電圧を監視する監視手段と、前記パワー半導体素子
におけるゲート容量に対する電荷の放電時または充電時
においては、時定数可変手段を制御して、小さい時定数
で開始させ、監視手段により出力電圧が所定電圧に達し
たときには時定数を大きくさせる時定数制御手段とを有
することを要旨とする。

【０００８】

【発明の効果】本発明によれば、パワー半導体素子のゲ
ート容量に対する電荷の放電時または充電時において
は、時定数可変手段を制御して、小さい時定数で開始さ
せ、パワー半導体素子の出力電圧がｄｉ／ｄｔの急激な
変化点に対応する所定電圧に達したときには時定数を大
きくさせるようにしたので、ゲート電荷の放電が緩慢に
なって、ｄｉ／ｄｔが小さくなり、寄生インダクタンス
ＬによるＬ・ｄｉ／ｄｔで表されるサージ電圧Ｖsgを簡
単な回路構成で適確に抑制することができるとともに、
充放電開始時には時定数が小さいため、総合的にはスイ
ッチング時間を速くすることができる。

【０００９】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は、本発明の一実施形態に係わ
るパワー半導体素子の駆動回路の構成を示す回路図であ
る。同図に示す駆動回路は、例えば交流モータを駆動す
るスイッチング素子として使用され得るＭＯＳＦＥＴか
らなるパワー半導体素子３０を有し、このパワー半導体
素子３０は入力端子４３に供給される入力信号によって
駆動制御される。このようなパワー半導体素子の駆動回
路は、例えばガソリンエンジンと電気モータを組み合わ
せて構成される動力システムを有するものとして実用化
されつつあるハイブリッド車両の交流モータ等を駆動制
御するモータ制御システムに使用することができる。

【００１０】次に、図１に示すパワー半導体素子の駆動
回路について詳細に説明する前に、本パワー半導体素子
の駆動回路が一例として適用されるモータ制御システム
についてまず説明する。モータ制御システムは、ハイブ
リッド車両の力行または発電・回生用の交流モータを制
御するものであり、車両に搭載されたバッテリの直流電
圧を３相交流に変換する電圧インバータと交流モータの
出力トルクを制御する制御部とから構成されている。

【００１１】モータ制御システムは、詳細には図３に示
すように、例えば同期モータまたは誘導モータからなる
交流モータ３１を駆動制御するものであり、該交流モー
タ３１を駆動するＵＶＷ相の３相ブリッジの電圧インバ
ータを構成している複数のパワー半導体素子３０および
該パワー半導体素子３０の各々に並列接続された複数の
フリーホィールダイオード３８と、前記複数のパワー半
導体素子３０を駆動制御するための制御部を構成してい
るゲート駆動回路３５、相補ＰＷＭ発生回路３６および
モータコントローラ３７とから構成されている。複数の
パワー半導体素子３０は２個ずつ直列に接続された３組
のパワー半導体素子３０により３相ブリッジの電圧イン
バータを構成し、直列接続された各組のパワー半導体素
子３０の両端にはバッテリ３３の直流電圧が印加され、
このバッテリ３３の両端には電解コンデンサ３４が並列
に接続されている。また、交流モータ３１のロータの磁
極位置を検出する回転センサ３２が設けられ、この回転
センサ３２で検出された交流モータ３１の磁極位置情報
はモータコントローラ３７に供給されるようになってい
る。

【００１２】モータコントローラ３７は、図示しない車
両制御コントローラからのトルク指令信号と回転センサ
３２からの磁極位置情報に基づき交流モータ３１の駆動
信号を計算し、これにより相補ＰＷＭ発生回路３６に対
するＵＶＷ相の各相毎に電圧制御信号を出力する。相補
ＰＷＭ発生回路３６は、モータコントローラ３７からの
電圧制御信号を電圧ＰＷＭ（パルス幅変調：Pulse Widt
h Modulation）信号に変換し、ゲート駆動回路３５に供
給する。ゲート駆動回路３５は、相補ＰＷＭ発生回路３
６からの電圧ＰＷＭ信号を３相ブリッジの電圧インバー
タを構成する複数のパワー半導体素子３０を駆動するゲ
ート駆動信号に変換して各パワー半導体素子３０に供給
する。

【００１３】複数のパワー半導体素子３０は、ゲート駆
動回路３５から供給されるゲート駆動信号により駆動さ
れ、交流モータ３１にＵＶＷ相の３相出力信号を供給し
て駆動する。複数のパワー半導体素子３０は、上述した
ように、２個ずつ直列接続された３組、すなわちＵＶＷ
相の３相のパワー半導体素子３０に構成されているが、
この直列接続された３相のパワー半導体素子３０のう
ち、バッテリ３３の正極側に接続されたＵＶＷ相のそれ
ぞれのパワー半導体素子３０を図３に示すようにＵＰ，
ＶＰ，ＷＰ側パワー半導体素子３０と称し、バッテリ３
３の負極側に接続されたＵＶＷ相のそれぞれのパワー半
導体素子３０をＵＮ，ＶＮ，ＷＮ側パワー半導体素子３
０と称することにする。

【００１４】図４は、交流モータ３１を駆動するパワー
半導体素子３０からの３相出力信号の電流波形を示す図
であり、交流モータ３１のＵ相を駆動するＵ相駆動電流
Ｉu、Ｖ相を駆動するＶ相駆動電流Ｉv 、およびＷ相を
駆動するＷ相駆動電流Ｉw はそれぞれ電気角で１２０度
ずつ位相が異なる正弦波である。このような正弦波のモ
ータ駆動電流を交流モータ３１に供給するために、相補
ＰＷＭ発生回路３６はデューティ比が正弦波状に変化す
る電圧ＰＷＭ信号を生成し、ゲート駆動回路３５を介し
て交流モータ３１を駆動している。

【００１５】図５は、３相駆動電流のうちの１相である
Ｕ相のみに着目したＵ相駆動電流波形およびＵＰ側パワ
ー半導体素子３０を駆動するＵＰ側電圧ＰＷＭ信号のデ
ューティ比の変化を示す図である。同図に示すように、
ＵＰ側電圧ＰＷＭ信号のデューティ比は０％（＋デッド
タイム分）〜１００％（−デッドタイム分）を正弦波状
に変化するが、ＵＮ側パワー半導体素子３０を駆動する
ＵＮ側電圧ＰＷＭ信号はＵＰ側のデューティ比の変化を
反転したものである。このようにＵＰ側およびＵＮ側パ
ワー半導体素子３０を正弦波状にデューティ制御する
と、その平均値は正弦波になり、正弦波電圧信号が交流
モータ３１に供給される。この結果、図５に示すような
正弦波のモータ電流が交流モータ３１に供給される。な
お、実際には、交流モータ３１の電圧と電流には位相差
があり、その位相はモータ力率ｃｏｓφに等しくなって
いるが、図５ではこの位相差は省略している。

【００１６】図６は、ＵＰ側およびＵＮ側パワー半導体
素子３０のゲートに印加される電圧ＰＷＭ信号、すなわ
ちＵＰ側ゲート駆動信号およびＵＮ側ゲート駆動信号の
波形を示す波形図であり、両信号は互いに相補形になっ
ている。同図において、１パルスの周期がＰＷＭのキャ
リア周期であり、通常は１０ｋＨｚなどの周波数を使用
している。また、ＵＰ側ゲート駆動信号とＵＮ側ゲート
駆動信号のエッジ間にはパワー半導体素子３０に貫通電
流が流れるのを防止するためにデッドタイムが設けられ
ている。

【００１７】図７は、図３に示した駆動回路におけるＵ
相の回路動作を説明するとともに、サージ電圧が発生す
る原因となる寄生インダクタンスを示す図である。同図
に示すように、交流モータ３１に電流Ｉu が矢印で示す
方向に流れている場合に、ＵＰ側パワー半導体素子３０
のゲートに高レベルのＵＰ側ゲート駆動信号が印加され
ると、ＵＰ側パワー半導体素子３０に電流Ｉp が図示の
ように流れ、またＵＮ側パワー半導体素子３０のゲート
に高レベルのＵＮ側ゲート駆動信号が印加されると、Ｕ
Ｎ側パワー半導体素子３０のフリーホィールダイオード
３８に電流Ｉnが図示のように流れる。このように交流
モータ３１に流れるモータ電流は一方向に流れ続ける
が、この場合にＵＰ側およびＵＮ側パワー半導体素子３
０を流れる主電流はゲート駆動信号によりスイッチング
されて転流する。

【００１８】このように主電流が転流する場合に、電圧
インバータ内のバスバー配線などに存在する寄生インダ
クタンスが図７で符号３９で示すように回路に現れ、こ
のインダクタンス３９によりサージ電圧が発生する。こ
の寄生インダクタンスをＬとすると、サージ電圧の大き
さはＬ・ｄｉ／ｄｔとなる。

【００１９】図８は、パワー半導体素子３０をオフして
電流を遮断した場合にサージ電圧が発生する様子を示す
各部の信号波形を示す図である。同図（ａ）に示すよう
に、オンオフ指令信号がオフになると、パワー半導体素
子３０のゲート駆動信号は図８（ｂ）に示すようにすぐ
にはオフにならず、パワー半導体素子３０のゲート容量
により遅延しながら徐々に低下しオフになり、パワー半
導体素子３０の駆動電流も図８（ｃ）に示すように同様
にすぐに０に低下せず、ゲート駆動信号のレベルが所定
の閾値以上に低下してから０になる。そして、パワー半
導体素子３０のコレクタ電圧は図８（ｄ）に示すように
ゲート駆動信号の低下により徐々に上昇開始するも、こ
の上昇において寄生インダクタンス３９の影響によりサ
ージ電圧Ｖsgが発生してしまう。一般に電流を遮断する
時、スイッチング時間は速くなる傾向があるが、このス
イッチング時間の高速化に伴いｄｉ／ｄｔが大きくな
り、有害なサージ電圧も大きくなる。

【００２０】図１に示す本実施形態のパワー半導体素子
の駆動回路は、上述したように寄生インダクタンスによ
り発生するサージ電圧を抑制するためにｄｉ／ｄｔを抑
制しようとするものである。以下、図１に戻って、本実
施形態のパワー半導体素子の駆動回路について詳細に説
明する。なお、図１に示す実施形態は、簡単化のため
に、パワー半導体素子の遮断時の構成のみについて示し
ているものである。

【００２１】図１においては、入力端子４３は、モノス
テーブルマルチバイブレータ回路（以下、ＭＭＶ回路と
略称する）４５およびレベルシフト回路４７に接続さ
れ、入力端子４３からの入力信号はＭＭＶ回路４５およ
びレベルシフト回路４７に供給される。なお、この入力
信号は、図３で説明した相補ＰＷＭ発生回路３６からの
電圧ＰＷＭ信号に相当するものである。また、図１のパ
ワー半導体素子３０は図３のパワー半導体素子３０に相
当し、入力端子４３とパワー半導体素子３０との間の回
路が図３のゲート駆動回路３５に設けられているもので
あるが、図１の回路はＵＶＷ相の３相のうちの１相の片
側の回路構成のみを図示し、図３のゲート駆動回路３５
はＵＶＷ相の３相の回路構成を含んでいるものである。

【００２２】上述したように、ＭＭＶ回路４５は、入力
信号が供給されると、入力信号が低レベルになる立ち下
がりエッジで駆動され、所定のパルス幅の出力パルスを
発生する。また、レベルシフト回路４７は相補ＰＷＭ発
生回路３６からの０〜５Ｖの電圧ＰＷＭ信号を０〜ＶＢ
（バッテリ電圧である１２Ｖ）にレベルシフトし、かつ
信号レベルを反転する。レベルシフト回路４７の出力信
号は、電流制限抵抗５３，５５を介してバッテリ電圧＋
ＶＢ（１２Ｖ）とＶssとの間に直列接続されたＭＯＳＦ
ＥＴ（Ｍ１）４９およびＭＯＳＦＥＴ（Ｍ２）５１のゲ
ートに入力される。すなわち、バッテリ電圧＋ＶＢとＶ
ssとの間にはＭＯＳＦＥＴ（Ｍ１）４９、電流制限抵抗
５３，５５およびＭＯＳＦＥＴ（Ｍ２）５１の直列回路
が接続され、抵抗５３，５５の接続点はパワー半導体素
子３０のゲートに接続されている。なお、この直列接続
回路は、パワー半導体素子３０のゲート容量を充放電す
るプリドライバ回路を構成している。

【００２３】また、動作的には、レベルシフト回路４７
から高レベル出力信号がＭＯＳＦＥＴ（Ｍ１）４９およ
びＭＯＳＦＥＴ（Ｍ２）５１のゲートに印加されると、
ＭＯＳＦＥＴ（Ｍ１）４９がオフになり、ＭＯＳＦＥＴ
（Ｍ２）５１がオンになり、これによりパワー半導体素
子３０がオフになり、またレベルシフト回路４７から低
レベル出力信号が両ＭＯＳＦＥＴ４９，５１のゲートに
印加されると、ＭＯＳＦＥＴ（Ｍ１）４９がオンにな
り、ＭＯＳＦＥＴ（Ｍ２）５１がオフになり、これによ
りパワー半導体素子３０はオンになる。

【００２４】パワー半導体素子３０のドレインは、抵抗
５７，５９を介してＶss電位に接続され、また抵抗５
７，５９の接続点はＭＯＳＦＥＴ（Ｍ３）６１のゲート
に接続され、これによりパワー半導体素子３０のドレイ
ンの電圧、すなわちパワー半導体素子３０の出力電圧が
抵抗５７，５９の接続点を介してＭＯＳＦＥＴ（Ｍ３）
６１のゲートにフィードバックされている。この結果、
パワー半導体素子３０の出力電圧が所定の閾値以上にな
ると、ＭＯＳＦＥＴ（Ｍ３）６１がオンするようになっ
ている。また、ＭＯＳＦＥＴ（Ｍ３）６１のドレインは
抵抗６５を介してＭＭＶ回路４５の出力に接続されると
ともに、ＭＯＳＦＥＴ（Ｍ４）６３のゲートに接続され
ている。ＭＯＳＦＥＴ（Ｍ４）６３のドレインは抵抗６
７を介してパワー半導体素子３０のゲートに接続されて
いる。

【００２５】このような接続の結果、ＭＭＶ回路４５の
出力パルスが抵抗６５を介してＭＯＳＦＥＴ（Ｍ４）６
３のゲートに印加されている場合には、ＭＯＳＦＥＴ
（Ｍ４）６３がオンとなり、これにより抵抗６７を介し
てパワー半導体素子３０のゲート容量に蓄積されたゲー
ト電荷を放電するようになっている。そして、ＭＯＳＦ
ＥＴ（Ｍ４）６３のゲートに抵抗６５を介してＭＭＶ回
路４５の出力パルスが印加されている場合でも、パワー
半導体素子３０の出力電圧が所定の閾値以上になると、
ＭＯＳＦＥＴ（Ｍ３）６１がオンし、これによりＭＯＳ
ＦＥＴ（Ｍ４）６３をオフし、抵抗６７を介してパワー
半導体素子３０のゲート容量の放電を停止するようにな
っている。

【００２６】次に、図２に示すタイミング図を参照し
て、以上のように構成される本実施形態のパワー半導体
素子の駆動回路の作用について説明する。

【００２７】まず、入力端子４３への入力信号である相
補ＰＷＭ発生回路３６からの電圧ＰＷＭ信号が高レベル
にある場合には、図２に示すように、レベルシフト回路
４７およびＭＭＶ回路４５の両出力は低レベルにあり、
ＭＯＳＦＥＴ（Ｍ１）４９はオン状態、ＭＯＳＦＥＴ
（Ｍ２）５１はオフ状態になっている。また、ＭＯＳＦ
ＥＴ（Ｍ４）６３のゲート電圧は低レベルにあり、ＭＯ
ＳＦＥＴ（Ｍ４）６３はオフ状態になる。更に、図２に
おいて主回路Ｔr と記載されているパワー半導体素子３
０のゲート電圧は図２（ｅ）に示すように高レベルにあ
り、パワー半導体素子３０はオンし、図２（ｇ）に示す
ように出力電流が流れ、これにより交流モータ３１を駆
動している。なお、この場合のパワー半導体素子３０の
ドレイン電圧は図２（ｆ）に示すように低レベルになっ
ている。

【００２８】このような状態において、入力端子４３へ
の入力信号が高レベルから低レベルに変化すると、レベ
ルシフト回路４７の出力は図２（ａ）に示すように高レ
ベルになり、またＭＭＶ回路４５は図２（ｂ）に示すよ
うに所定のパルス幅の出力パルスを発生する。レベルシ
フト回路４７の出力が高レベルになると、ＭＯＳＦＥＴ
（Ｍ１）４９がオフし、ＭＯＳＦＥＴ（Ｍ２）５１がオ
ンし、これによりパワー半導体素子３０のゲートに蓄積
されているゲート電荷が図２（ｄ）に示すように抵抗５
５およびＭＯＳＦＥＴ（Ｍ２）５１を介して放電開始す
る。一方、ＭＭＶ回路４５からの出力パルスは抵抗６５
を介してＭＯＳＦＥＴ（Ｍ４）６３のゲートに印加さ
れ、ＭＯＳＦＥＴ（Ｍ４）６３を図２（ｃ）に示すよう
にオンするので、パワー半導体素子３０のゲートは抵抗
６７およびＭＯＳＦＥＴ（Ｍ４）６３を介してＶss電位
に接続され、パワー半導体素子３０のゲート電荷を放電
する。この結果、パワー半導体素子３０のゲートに蓄積
されていたゲート電荷は、抵抗５５およびＭＯＳＦＥＴ
（Ｍ２）５１を介した第１の経路と抵抗６７およびＭＯ
ＳＦＥＴ（Ｍ４）６３を介した第２の経路の２系統で、
すなわち抵抗５５と抵抗６７の並列抵抗により短い時定
数で図２（ｄ）に示すように大きく急峻に放電する。こ
の状態において、パワー半導体素子３０のゲート電圧
は、図２（ｅ）に示すように急速に低下していく。

【００２９】この状態において、パワー半導体素子３０
はオン状態にあり、そのドレイン電圧は図２（ｆ）に示
すように低レベルにあるので、このドレイン電圧を抵抗
５７，５９で分圧した電圧はＭＯＳＦＥＴ（Ｍ３）６１
の閾値に達せず、ＭＯＳＦＥＴ（Ｍ３）６１はオフ状態
にある。

【００３０】上述したように、パワー半導体素子３０の
ゲート電荷が急速に放電し、そのゲート電圧が図２
（ｅ）に示すように急速に低下していく場合において、
ゲート電圧がパワー半導体素子３０の閾値Ｖthの近傍に
達した辺りになると、図２（ｆ）に示すようにパワー半
導体素子３０のドレイン電圧は上昇開始する。この近辺
においては、ゲート電圧は図２（ｅ）に示すように閾値
Ｖth近傍に維持されてゲート電荷を放電していくが、パ
ワー半導体素子３０はドレイン電流を維持しようとする
ので、パワー半導体素子３０のドレイン電圧は図２
（ｆ）に示すように単調に増加していく。

【００３１】そして、更にゲート電荷が放電され、パワ
ー半導体素子３０がドレイン電流を維持できない状態ま
でゲート電圧が低下すると、パワー半導体素子３０のド
レイン電流は図２（ｇ）に示すように急速に低下開始す
る。このようにパワー半導体素子３０のドレイン電流が
低下開始する近傍をＭＯＳＦＥＴ（Ｍ３）６１によりパ
ワー半導体素子３０のドレイン電圧をモニタすることに
より検出する。この時点におけるパワー半導体素子３０
のドレイン電圧を図２（ｆ）に示すようにＶＴＨ０とす
ると、ドレイン電圧ＶＴＨ０を抵抗５７，５９で分圧さ
れた電圧がＭＯＳＦＥＴ（Ｍ３）６１の閾値Ｖthに等し
くなるように抵抗５７，５９の値を設定する。

【００３２】このように抵抗５７，５９を設定すること
により、パワー半導体素子３０のドレイン電流が低下開
始する近傍に相当するドレイン電圧ＶＴＨ０にパワー半
導体素子３０のドレイン電圧が達したとき、ＭＯＳＦＥ
Ｔ（Ｍ３）６１はオンとなり、この結果ＭＯＳＦＥＴ
（Ｍ４）６３のゲートが低レベルになり、これによりＭ
ＯＳＦＥＴ（Ｍ４）６３が図２（ｃ）に示すようにオフ
となる。すなわち、パワー半導体素子３０のオフ動作開
始時には図２（ｃ）に示すように高レベルであったＭＯ
ＳＦＥＴ（Ｍ４）６３のゲート電圧はこの時点でＭＭＶ
回路４５からの出力パルスに関わらず低レベルに変化す
る。このようにＭＯＳＦＥＴ（Ｍ４）６３がオフになる
と、パワー半導体素子３０のゲート電荷の放電は抵抗５
５を介した第１の経路のみとなるので、ゲート電荷の放
電電流の値は図２（ｄ）に示すように小さくなり、ゲー
ト電荷の放電時定数は大きくなる。

【００３３】この結果、パワー半導体素子３０のゲート
電荷の放電は緩慢になり、そしてゲート電圧の低下が緩
やかになるので、ｄｉ／ｄｔが小さくなり、寄生インダ
クタンスＬによるＬ・ｄｉ／ｄｔで表されるサージ電圧
Ｖsgを小さな値に抑制することができる。この後は、ゲ
ート電荷が抵抗５５とＭＯＳＦＥＴ（Ｍ２）５１により
完全に放電し、パワー半導体素子３０は完全に遮断さ
れ、その出力電流であるドレイン電流は図２（ｇ）に示
すように０になる。

【００３４】なお、上記実施形態では、抵抗５３，５
５，６５は、それぞれ個別の抵抗として説明したが、そ
れぞれＭＯＳＦＥＴ（Ｍ１）４９、ＭＯＳＦＥＴ（Ｍ
２）５１、ＭＯＳＦＥＴ（Ｍ４）６３のオン抵抗として
もよく、また各ＭＯＳＦＥＴのＷ／Ｌを調整してＭＯＳ
ＦＥＴのオン抵抗で実現することも可能である。

【００３５】また、上記実施形態は、パワー半導体素子
３０を遮断する場合、すなわちパワー半導体素子３０の
電流が立ち下がる場合についてのみ説明しているが、本
発明はパワー半導体素子３０の電流の立ち上がり時にも
同様な回路構成で適用してサージ電圧を抑制し得るもの
であることは勿論のことである。

【００３６】次に、図９を参照して、本発明の他の実施
形態に係わるパワー半導体素子の駆動回路について説明
する。本実施形態のパワー半導体素子の駆動回路は、図
１に示した実施形態においてパワー半導体素子３０のド
レイン電圧をＭＯＳＦＥＴ（Ｍ３）６１で監視し、ドレ
イン電流が低下開始する近傍に相当するドレイン電圧Ｖ
ＴＨ０にパワー半導体素子３０のドレイン電圧が達した
時に、ＭＯＳＦＥＴ（Ｍ４）６３をオフするＭＯＳＦＥ
Ｔ（Ｍ３）６１および抵抗６５からなる回路の代わりに
電圧比較器７１、アンド回路７７および抵抗７３，７５
からなる回路を用いた点が異なるのみであり、その他の
構成および作用は図１の実施形態と同じである。

【００３７】すなわち、図９に示すパワー半導体素子の
駆動回路では、パワー半導体素子３０の出力電圧である
ドレイン電圧を抵抗５７，５９で分圧して電圧比較器７
１の一方の入力に供給して、他方の入力に供給されてい
る抵抗７３，７５の接続点からの基準電圧と比較してい
る。この基準電圧はパワー半導体素子３０のドレイン電
流が低下開始する近傍に相当するドレイン電圧ＶＴＨ０
に等しいものである。従って、電圧比較器７１は、パワ
ー半導体素子３０のドレイン電圧と基準電圧とを比較
し、ドレイン電圧が基準電圧より大きくなった場合、す
なわちパワー半導体素子３０のドレイン電流が低下開始
する近傍に相当するドレイン電圧ＶＴＨ０にドレイン電
圧が達した場合、電圧比較器７１は低レベルの出力信号
をアンド回路７７に供給し、これによりＭＭＶ回路４５
からの出力パルスをインヒビットし、ＭＯＳＦＥＴ（Ｍ
４）６３をオフにしている。この結果、パワー半導体素
子３０のゲート電荷の放電は抵抗５５を介した第１の経
路のみとなるので、ゲート電荷の放電電流の値は図２
（ｄ）に示すように小さくなり、ゲート電荷の放電時定
数は大きくなる。

【００３８】従って、パワー半導体素子３０のゲート電
荷の放電は緩慢になり、そしてゲート電圧の低下が緩や
かになるので、ｄｉ／ｄｔが小さくなり、寄生インダク
タンスＬによるＬ・ｄｉ／ｄｔで表されるサージ電圧Ｖ
sgを小さな値に抑制することができるのである。

【図面の簡単な説明】

【図１】本発明の一実施形態に係わるパワー半導体素子
の駆動回路の構成を示す回路図である。

【図２】図１に示す実施形態の駆動回路の動作を示すタ
イミング図である。

【図３】図１に示すパワー半導体素子の駆動回路が適用
されるモータ制御システムの構成を示すブロック図であ
る。

【図４】図３に示すモータ制御システムにおいて交流モ
ータを駆動するパワー半導体素子から出力される３相出
力信号の電流波形を示す図である。

【図５】図３に示すモータ制御システムにおいて３相駆
動電流のうちの１相であるＵ相のみに着目したＵ相駆動
電流波形およびＵＰ側パワー半導体素子を駆動するＵＰ
側電圧ＰＷＭ信号のデューティ比の変化を示す図であ
る。

【図６】図３に示すモータ制御システムにおいてＵＰ側
およびＵＮ側パワー半導体素子のゲートに印加される電
圧ＰＷＭ信号、すなわちＵＰ側ゲート駆動信号およびＵ
Ｎ側ゲート駆動信号の波形を示す波形図である。

【図７】図３に示すモータ制御システムの駆動回路にお
けるＵ相の回路動作を説明するとともに、サージ電圧が
発生する原因となる寄生インダクタンスを示す図であ
る。

【図８】図３に示すモータ制御システムにおいてパワー
半導体素子をオフして電流を遮断した場合にサージ電圧
が発生する様子を示す各部の信号波形を示す図である。

【図９】本発明の他の実施形態に係わるパワー半導体素
子の駆動回路の構成を示す回路図である。

【図１０】従来の駆動回路である特願平１１−１８４１
０号に開示されている自己消弧形素子駆動回路の構成を
示す回路図である。

【図１１】図１０に示す従来の駆動回路の動作を示すタ
イミング図である。

【符号の説明】

３０ パワー半導体素子 ４３ 入力端子 ４５ ＭＭＶ回路 ４７ レベルシフト回路 ４９ ＭＯＳＦＥＴ（Ｍ１） ５１ ＭＯＳＦＥＴ（Ｍ２） ６１ ＭＯＳＦＥＴ（Ｍ３） ６３ ＭＯＳＦＥＴ（Ｍ４） ７１ 電圧比較器 ７７ アンド回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ゲート容量に対する電荷の放電または充
   電によりスイッチングされるパワー半導体素子の駆動回
   路において、 前記パワー半導体素子におけるゲート容量に対する電荷
   の放電または充電の時定数を可変する時定数可変手段
   と、 前記パワー半導体素子の出力電圧を監視する監視手段
   と、 前記パワー半導体素子におけるゲート容量に対する電荷
   の放電時または充電時においては、時定数可変手段を制
   御して、小さい時定数で開始させ、監視手段により出力
   電圧が所定電圧に達したときには時定数を大きくさせる
   時定数制御手段とを有することを特徴とするパワー半導
   体素子の駆動回路。