JP2001044448A - 電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法 - Google Patents
電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法Info
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- Amplifiers (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 整合回路等の回路要素を設けた場合であって
も、安定化条件が変わらない安定化回路を備えたＦＥＴ
を提供する。 【解決手段】 ＦＥＴの内部に安定化回路を形成して、
電力増幅器の使用周波数帯域で予めＦＥＴを安定化させ
ておく。
も、安定化条件が変わらない安定化回路を備えたＦＥＴ
を提供する。 【解決手段】 ＦＥＴの内部に安定化回路を形成して、
電力増幅器の使用周波数帯域で予めＦＥＴを安定化させ
ておく。
Description
【０００１】
【発明の属する技術分野】本発明は、電力増幅器に用い
られる電界効果トランジスタ（FET:Field EffectTransi
stor）に関し、特に、ゲート電極の接続部とソース電極
との間に安定化回路を備えた電界効果トランジスタに関
する。
られる電界効果トランジスタ（FET:Field EffectTransi
stor）に関し、特に、ゲート電極の接続部とソース電極
との間に安定化回路を備えた電界効果トランジスタに関
する。
【０００２】
【従来の技術】電界効果トランジスタ（以下、「ＦＥ
Ｔ」という。）を用いて電力増幅器を設計する場合、電
力増幅器の使用周波数帯域で、ＦＥＴを発振させずに安
定動作させることが必要である。このために、一般に
は、電力増幅器内に、ＦＥＴを安定化させる安定化回路
が設けられる。図９は、外部安定化回路３４を備えた従
来構造の電力増幅器の回路図である。図９に示すよう
に、ＦＥＴ３１の入力側、出力側にそれぞれ入力側整合
回路３２、出力側整合回路３３が設けられている。ＦＥ
Ｔ３１のゲート電極と入力側整合回路３２との間には、
外部安定化回路３４が設けられ、電力増幅器の安定化を
図っている。かかる外部安定化回路３４は、ＦＥＴ３１
のＳパラメータを測定し、その測定結果を元に設計され
る。
Ｔ」という。）を用いて電力増幅器を設計する場合、電
力増幅器の使用周波数帯域で、ＦＥＴを発振させずに安
定動作させることが必要である。このために、一般に
は、電力増幅器内に、ＦＥＴを安定化させる安定化回路
が設けられる。図９は、外部安定化回路３４を備えた従
来構造の電力増幅器の回路図である。図９に示すよう
に、ＦＥＴ３１の入力側、出力側にそれぞれ入力側整合
回路３２、出力側整合回路３３が設けられている。ＦＥ
Ｔ３１のゲート電極と入力側整合回路３２との間には、
外部安定化回路３４が設けられ、電力増幅器の安定化を
図っている。かかる外部安定化回路３４は、ＦＥＴ３１
のＳパラメータを測定し、その測定結果を元に設計され
る。
【０００３】
【発明が解決しようとする課題】しかし、電力増幅器の
回路には、外部安定化回路３４と共に入力側整合回路３
２等も形成されるため、外部安定化回路３４と他の回路
要素とが接近して配置される場合もある。かかる場合に
は、ＦＥＴ３１のＳパラメータを元に設計した外部安定
化回路３４が、他の回路要素との相互作用により安定化
条件を満たさないようになり、ＦＥＴ３１が発振してし
まう場合もあった。そこで、本発明は、整合回路等の回
路要素を設けた場合であっても、安定化条件が変わらな
い安定化回路を備えたＦＥＴを提供することを目的とす
る。
回路には、外部安定化回路３４と共に入力側整合回路３
２等も形成されるため、外部安定化回路３４と他の回路
要素とが接近して配置される場合もある。かかる場合に
は、ＦＥＴ３１のＳパラメータを元に設計した外部安定
化回路３４が、他の回路要素との相互作用により安定化
条件を満たさないようになり、ＦＥＴ３１が発振してし
まう場合もあった。そこで、本発明は、整合回路等の回
路要素を設けた場合であっても、安定化条件が変わらな
い安定化回路を備えたＦＥＴを提供することを目的とす
る。
【０００４】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、ＦＥＴの内部に安定化回路を形成して、電
力増幅器の使用周波数帯域で予めＦＥＴを安定化させて
おくことにより、ＦＥＴの外部に他の回路要素を設けて
もＦＥＴの安定化条件が変化しないことを見出し本発明
を完成した。
研究の結果、ＦＥＴの内部に安定化回路を形成して、電
力増幅器の使用周波数帯域で予めＦＥＴを安定化させて
おくことにより、ＦＥＴの外部に他の回路要素を設けて
もＦＥＴの安定化条件が変化しないことを見出し本発明
を完成した。
【０００５】即ち、本発明は、電力増幅器に用いられる
ＦＥＴであって、該ＦＥＴのゲート電極が、対向配置さ
れたソース電極とドレイン電極との間に挟まれたフィン
ガ部と、該ゲート電極を外部と接続する電極部と、該フ
ィンガ部と該電極部との間を接続する接続部とを含み、
該接続部と該ソース電極との間に安定化回路が設けられ
たことを特徴とするＦＥＴである。このように、ゲート
電極の接続部とソース電極との間に安定化回路を設ける
ことにより、電力増幅器を設計する場合にＦＥＴの安定
化回路の設計は不要となり、インピーダンス整合のみを
考慮して設計すれば良いこととなる。また、安定化回路
を通るマイクロ波と整合回路等を通るマイクロ波の間の
干渉を防止することができ、設計通りの高周波特性を得
ることができる。
ＦＥＴであって、該ＦＥＴのゲート電極が、対向配置さ
れたソース電極とドレイン電極との間に挟まれたフィン
ガ部と、該ゲート電極を外部と接続する電極部と、該フ
ィンガ部と該電極部との間を接続する接続部とを含み、
該接続部と該ソース電極との間に安定化回路が設けられ
たことを特徴とするＦＥＴである。このように、ゲート
電極の接続部とソース電極との間に安定化回路を設ける
ことにより、電力増幅器を設計する場合にＦＥＴの安定
化回路の設計は不要となり、インピーダンス整合のみを
考慮して設計すれば良いこととなる。また、安定化回路
を通るマイクロ波と整合回路等を通るマイクロ波の間の
干渉を防止することができ、設計通りの高周波特性を得
ることができる。
【０００６】また、本発明は、上記ゲート電極が櫛歯状
電極となるように、複数の上記接続部が上記電極部に対
して略垂直に接続され、複数の該接続部と上記ソース電
極との間に、上記安定化回路がそれぞれ設けられたこと
を特徴とするＦＥＴでもある。櫛歯状のゲート電極を有
するＦＥＴでは、それぞれの接続部とソース電極との間
に安定化回路を設けることにより、安定化回路を通るマ
イクロ波と整合回路等を通るマイクロ波の間の干渉を防
止することができる。
電極となるように、複数の上記接続部が上記電極部に対
して略垂直に接続され、複数の該接続部と上記ソース電
極との間に、上記安定化回路がそれぞれ設けられたこと
を特徴とするＦＥＴでもある。櫛歯状のゲート電極を有
するＦＥＴでは、それぞれの接続部とソース電極との間
に安定化回路を設けることにより、安定化回路を通るマ
イクロ波と整合回路等を通るマイクロ波の間の干渉を防
止することができる。
【０００７】上記安定化回路は、抵抗と容量を含むこと
が好ましい。
が好ましい。
【０００８】上記容量は、ＭＩＭキャパシタであること
が好ましい。
が好ましい。
【０００９】上記フィンガ部は、タングステンシリサイ
ド層と金層の積層構造からなり、上記抵抗は、該タング
ステンシリサイド層と同時に形成されたタングステンシ
リサイド抵抗からなることが好ましい。かかる抵抗を使
用することにより、製造工程の簡略化が可能となる。
ド層と金層の積層構造からなり、上記抵抗は、該タング
ステンシリサイド層と同時に形成されたタングステンシ
リサイド抵抗からなることが好ましい。かかる抵抗を使
用することにより、製造工程の簡略化が可能となる。
【００１０】上記ソース電極は、該ソース電極が上面に
形成された基板を貫通するバイアホールを介して該基板
の裏面に形成された裏面電極に電気的に接続されたこと
が好ましい。それぞれのソース電極の電位を等価にする
ことができるからである。
形成された基板を貫通するバイアホールを介して該基板
の裏面に形成された裏面電極に電気的に接続されたこと
が好ましい。それぞれのソース電極の電位を等価にする
ことができるからである。
【００１１】また、本発明は、請求項１又は２に記載の
ＦＥＴを含むことを特徴とするモノリシックマイクロ波
集積回路でもある。本発明にかかるＦＥＴを使用してＭ
ＭＩＣを設計することにより、ＭＭＩＣ上に別途安定化
回路を設けることが不要となるからである。
ＦＥＴを含むことを特徴とするモノリシックマイクロ波
集積回路でもある。本発明にかかるＦＥＴを使用してＭ
ＭＩＣを設計することにより、ＭＭＩＣ上に別途安定化
回路を設けることが不要となるからである。
【００１２】また、本発明は、請求項１又は２に記載の
ＦＥＴを用いた電力増幅器の設計方法であって、該電力
増幅器の使用周波数帯域で安定化するような安定化回路
を備えた該ＦＥＴを準備する準備工程と、該安定化した
ＦＥＴに対して、該電力増幅器の使用周波数帯域で入力
側と出力側のインピーダンスが整合するように入力側整
合回路と出力側整合回路とを設計する設計工程とを備え
ることを特徴とするＦＥＴの設計方法でもある。かかる
設計方法を用いて電力増幅器を設計することにより、安
定化回路の設計が不要となり、ＦＥＴの入力側及び出力
側のインピーダンス整合のみを考慮して電力増幅器を設
計すれば良いこととなる。従って、設計工程が簡略化さ
れ、設計効率の向上を図ることができる。
ＦＥＴを用いた電力増幅器の設計方法であって、該電力
増幅器の使用周波数帯域で安定化するような安定化回路
を備えた該ＦＥＴを準備する準備工程と、該安定化した
ＦＥＴに対して、該電力増幅器の使用周波数帯域で入力
側と出力側のインピーダンスが整合するように入力側整
合回路と出力側整合回路とを設計する設計工程とを備え
ることを特徴とするＦＥＴの設計方法でもある。かかる
設計方法を用いて電力増幅器を設計することにより、安
定化回路の設計が不要となり、ＦＥＴの入力側及び出力
側のインピーダンス整合のみを考慮して電力増幅器を設
計すれば良いこととなる。従って、設計工程が簡略化さ
れ、設計効率の向上を図ることができる。
【００１３】上記準備工程は、ゲート幅の異なる上記Ｆ
ＥＴをそれぞれ準備する工程であり、上記設計工程は、
ゲート幅の異なる該ＦＥＴのそれぞれに対して上記設計
を行う工程であることが好ましい。
ＥＴをそれぞれ準備する工程であり、上記設計工程は、
ゲート幅の異なる該ＦＥＴのそれぞれに対して上記設計
を行う工程であることが好ましい。
【００１４】
【発明の実施の形態】実施の形態１．図ｌは、本願発明
にかかる内部安定化回路を備えたＦＥＴのパターンであ
る。図１のＦＥＴは、櫛歯状のゲート電極１を有するマ
ルチフィンガ型ＦＥＴである。ゲート電極１は、対向配
置されたソース電極２とドレイン電極３との間に挟まれ
たフィンガ部４を有する。ゲート電極１はまた、ゲート
電極１を外部と接続する電極部５を有する。フィンガ部
４と電極部５との間は、接続部６により接続されてい
る。接続部５とソース電極２との間には、それぞれ安定
化回路７が設けられている。安定化回路７は、抵抗８と
容量９から形成されている。
にかかる内部安定化回路を備えたＦＥＴのパターンであ
る。図１のＦＥＴは、櫛歯状のゲート電極１を有するマ
ルチフィンガ型ＦＥＴである。ゲート電極１は、対向配
置されたソース電極２とドレイン電極３との間に挟まれ
たフィンガ部４を有する。ゲート電極１はまた、ゲート
電極１を外部と接続する電極部５を有する。フィンガ部
４と電極部５との間は、接続部６により接続されてい
る。接続部５とソース電極２との間には、それぞれ安定
化回路７が設けられている。安定化回路７は、抵抗８と
容量９から形成されている。
【００１５】図２は、図１のＦＥＴの等価回路図であ
る。図２に示すように、図１のＦＥＴは、並列に接続さ
れた複数のＦＥＴユニット１１から構成される。各ＦＥ
Ｔユニット１１は、ゲート（Ｇ）、ソース（Ｓ）、ドレ
イン（Ｄ）からなるＦＥＴを含む。各ＦＥＴユニット１
１はまた、ゲートとソースとの間に接続された抵抗１１
と容量１２からなる内部安定化回路１４を含む。
る。図２に示すように、図１のＦＥＴは、並列に接続さ
れた複数のＦＥＴユニット１１から構成される。各ＦＥ
Ｔユニット１１は、ゲート（Ｇ）、ソース（Ｓ）、ドレ
イン（Ｄ）からなるＦＥＴを含む。各ＦＥＴユニット１
１はまた、ゲートとソースとの間に接続された抵抗１１
と容量１２からなる内部安定化回路１４を含む。
【００１６】図３は、図２の等価回路に示すＦＥＴの周
波数特性である。横軸はＦＥＴに印加される周波数を示
す。また、縦軸はＦＥＴの利得を示す。利得は、ＦＥＴ
が発振しない周波数帯域ではＭＡＧ（Maximum Availabl
e Gain：最大有能利得）として表示され、ＦＥＴが発振
する領域ではＭＳＧ（Maximum Stable Gain：最大安定
利得）として表示される。電力増幅器の設計は、利得が
ＭＡＧ領域となる周波数帯域を用いて行うことが必要で
ある。従って、広い周波数帯域に渡ってＭＡＧ領域が広
がることが好ましい。
波数特性である。横軸はＦＥＴに印加される周波数を示
す。また、縦軸はＦＥＴの利得を示す。利得は、ＦＥＴ
が発振しない周波数帯域ではＭＡＧ（Maximum Availabl
e Gain：最大有能利得）として表示され、ＦＥＴが発振
する領域ではＭＳＧ（Maximum Stable Gain：最大安定
利得）として表示される。電力増幅器の設計は、利得が
ＭＡＧ領域となる周波数帯域を用いて行うことが必要で
ある。従って、広い周波数帯域に渡ってＭＡＧ領域が広
がることが好ましい。
【００１７】図３に示すように、図２に示すＦＥＴで
は、ほぼ全周波数帯域に渡って利得がＭＡＧ領域となっ
ている。従って、かかるＦＥＴを用いて電力増幅器を設
計する場合、ＦＥＴの安定化を考慮する必要がなくな
り、ＦＥＴの入力側、出力側のインピーダンス整合のみ
を考慮して設計すれば良いこととなる。なお、内部安定
化回路１４を構成する抵抗１１及び容量１２を適当に選
択することにより、所定の使用周波数帯域において利得
（ＭＡＧ）を大きくすることができる。
は、ほぼ全周波数帯域に渡って利得がＭＡＧ領域となっ
ている。従って、かかるＦＥＴを用いて電力増幅器を設
計する場合、ＦＥＴの安定化を考慮する必要がなくな
り、ＦＥＴの入力側、出力側のインピーダンス整合のみ
を考慮して設計すれば良いこととなる。なお、内部安定
化回路１４を構成する抵抗１１及び容量１２を適当に選
択することにより、所定の使用周波数帯域において利得
（ＭＡＧ）を大きくすることができる。
【００１８】このように、本実施の形態では、図２の等
価回路に示すように、ＦＥＴの安定化回路が、ＦＥＴを
構成する各ＦＥＴユニット１１内に設けられている。こ
のため、ＦＥＴを用いて電力増幅器を設計する場合、Ｆ
ＥＴの安定化回路の設計は不要となり、主に、入力側、
出力側のインピーダンス整合を考慮して設計を行えば良
いこととなる。また、各ＦＥＴユニットの内部に安定化
回路１４が設けられているため、ＦＥＴの外部に設けら
れた整合回路等との間の距離が大きくなり、安定化回路
を通るマイクロ波と整合回路等を通るマイクロ波の間の
干渉を防止することができる。このため、本実施の形態
にかかるＦＥＴを用いた電力増幅器では、設計通りの高
周波特性を得ることができる。
価回路に示すように、ＦＥＴの安定化回路が、ＦＥＴを
構成する各ＦＥＴユニット１１内に設けられている。こ
のため、ＦＥＴを用いて電力増幅器を設計する場合、Ｆ
ＥＴの安定化回路の設計は不要となり、主に、入力側、
出力側のインピーダンス整合を考慮して設計を行えば良
いこととなる。また、各ＦＥＴユニットの内部に安定化
回路１４が設けられているため、ＦＥＴの外部に設けら
れた整合回路等との間の距離が大きくなり、安定化回路
を通るマイクロ波と整合回路等を通るマイクロ波の間の
干渉を防止することができる。このため、本実施の形態
にかかるＦＥＴを用いた電力増幅器では、設計通りの高
周波特性を得ることができる。
【００１９】図４は、本実施の形態にかかるＦＥＴを用
いたモノリシックマイクロ波集積回路（MMIC:Monolithi
c Microwave IC）電力増幅器の平面図である。このよう
に、本実施の形態にかかるＦＥＴを用いることにより、
ＦＥＴの外部回路として安定化回路を設ける必要がなく
なる。
いたモノリシックマイクロ波集積回路（MMIC:Monolithi
c Microwave IC）電力増幅器の平面図である。このよう
に、本実施の形態にかかるＦＥＴを用いることにより、
ＦＥＴの外部回路として安定化回路を設ける必要がなく
なる。
【００２０】一般に、電力増幅器を設計する場合、ま
ず、ゲート幅の異なる複数のＦＥＴが準備される。各Ｆ
ＥＴには、予め、所定の周波数で安定化するように内部
安定化回路が設けられている。次に、各ＦＥＴに対し
て、入力側、及び出力側の整合回路が設計、作製され
る。このように、内部安定化回路を予め形成しておくこ
とにより、従来のようなマイクロ波の干渉による発振を
防止することができる。これに加えて、設計段階でＦＥ
Ｔの安定化を考慮する必要がないため、設計時間の短縮
等が可能となり設計効率が向上する。
ず、ゲート幅の異なる複数のＦＥＴが準備される。各Ｆ
ＥＴには、予め、所定の周波数で安定化するように内部
安定化回路が設けられている。次に、各ＦＥＴに対し
て、入力側、及び出力側の整合回路が設計、作製され
る。このように、内部安定化回路を予め形成しておくこ
とにより、従来のようなマイクロ波の干渉による発振を
防止することができる。これに加えて、設計段階でＦＥ
Ｔの安定化を考慮する必要がないため、設計時間の短縮
等が可能となり設計効率が向上する。
【００２１】（比較例）図５は従来構造のマルチフィン
ガ型ＦＥＴの等価回路図である。図５に示すように、か
かるＦＥＴは、並列に接続されたＦＥＴユニット１１’
を含み、また各ＦＥＴユニット１１’は、ゲート
（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）からなるＦＥＴ
を含む。図２とは異なり、各ＦＥＴユニットは内部安定
化回路を含まず、安定化回路は、マルチフィンガ型ＦＥ
Ｔの外部に設けられることとなる。
ガ型ＦＥＴの等価回路図である。図５に示すように、か
かるＦＥＴは、並列に接続されたＦＥＴユニット１１’
を含み、また各ＦＥＴユニット１１’は、ゲート
（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）からなるＦＥＴ
を含む。図２とは異なり、各ＦＥＴユニットは内部安定
化回路を含まず、安定化回路は、マルチフィンガ型ＦＥ
Ｔの外部に設けられることとなる。
【００２２】図６は、図５の等価回路に示すＦＥＴの周
波数特性である。図３と同様に、横軸はＦＥＴに印加さ
れる周波数を示し、縦軸はＦＥＴの利得を示す。図６か
ら明らかなように、図５に示すＦＥＴでは、ＦＥＴが発
振しないＭＡＧ領域と、ＦＥＴが発振するＭＳＧ領域と
が現れている。特に、本比較例では、ＭＳＧ領域の方
が、ＭＡＧ領域より広くなっている。
波数特性である。図３と同様に、横軸はＦＥＴに印加さ
れる周波数を示し、縦軸はＦＥＴの利得を示す。図６か
ら明らかなように、図５に示すＦＥＴでは、ＦＥＴが発
振しないＭＡＧ領域と、ＦＥＴが発振するＭＳＧ領域と
が現れている。特に、本比較例では、ＭＳＧ領域の方
が、ＭＡＧ領域より広くなっている。
【００２３】従って、図５の等価回路に示すＦＥＴを用
いて電力増幅器を設計する場合、電力増幅器の使用周波
数帯域において、ＦＥＴの利得がＭＡＧ領域になるよう
に、ＦＥＴの外部に安定化回路を設けることが必要とな
る。
いて電力増幅器を設計する場合、電力増幅器の使用周波
数帯域において、ＦＥＴの利得がＭＡＧ領域になるよう
に、ＦＥＴの外部に安定化回路を設けることが必要とな
る。
【００２４】しかしながら、図９に示すような外部安定
化回路３４を設けた場合、例えば、入力側整合回路３２
との距離が近いため、外部安定化回路３４を通るマイク
ロ波と入力側整合回路３２を通るマイクロ波とが干渉す
る場合がある。このようなマイクロ波の干渉が発生した
場合、電力増幅器は、設計通りの高周波特性を示さない
こととなる。
化回路３４を設けた場合、例えば、入力側整合回路３２
との距離が近いため、外部安定化回路３４を通るマイク
ロ波と入力側整合回路３２を通るマイクロ波とが干渉す
る場合がある。このようなマイクロ波の干渉が発生した
場合、電力増幅器は、設計通りの高周波特性を示さない
こととなる。
【００２５】実施の形態２．図７は、本発明の実施の形
態２にかかるＦＥＴユニットの部分断面図である。図７
のＦＥＴユニットは、半導体基板２１の上面にゲート電
極のフィンガ部４、ソース電極２、ドレイン電極３がそ
れぞれ設けられている。フィンガ部４は、下層のタング
ステンシリサイド（ＷＳｉ）電極２２と上層の金電極２
３の２層からなる。半導体基板２１には、半導体基板２
１を貫通するようにバイアホール２４が形成され、ま
た、半導体基板２１の裏面には金の裏面電極２５が設け
られている。ソース電極２と裏面電極２５とはバイアホ
ール２４により電気的に接続される。
態２にかかるＦＥＴユニットの部分断面図である。図７
のＦＥＴユニットは、半導体基板２１の上面にゲート電
極のフィンガ部４、ソース電極２、ドレイン電極３がそ
れぞれ設けられている。フィンガ部４は、下層のタング
ステンシリサイド（ＷＳｉ）電極２２と上層の金電極２
３の２層からなる。半導体基板２１には、半導体基板２
１を貫通するようにバイアホール２４が形成され、ま
た、半導体基板２１の裏面には金の裏面電極２５が設け
られている。ソース電極２と裏面電極２５とはバイアホ
ール２４により電気的に接続される。
【００２６】図７のＦＥＴユニットが並列に接続され
て、図１に示すようなＦＥＴが構成される。従って、そ
れぞれのソース電極２が、バイアホール２４を介して裏
面電極２５に電気的に接続されるため、各ソース電極２
を等しい電位とすることができる。かかるＦＥＴとして
は、例えばＳＩＶＴＵＢ（Source Island Via‐hole TU
B）構造のＦＥＴがある。なお、図７の断面図には表れ
ないが、各ゲート電極１の接続部（図示せず）とソース
電極２との間には、抵抗と容量からなる安定化回路（図
示せず）が設けられている。
て、図１に示すようなＦＥＴが構成される。従って、そ
れぞれのソース電極２が、バイアホール２４を介して裏
面電極２５に電気的に接続されるため、各ソース電極２
を等しい電位とすることができる。かかるＦＥＴとして
は、例えばＳＩＶＴＵＢ（Source Island Via‐hole TU
B）構造のＦＥＴがある。なお、図７の断面図には表れ
ないが、各ゲート電極１の接続部（図示せず）とソース
電極２との間には、抵抗と容量からなる安定化回路（図
示せず）が設けられている。
【００２７】実施の形態３．図８は、本発明の実施の形
態３にかかるＦＥＴのゲート電極のフィンガ部４、及び
安定化回路を構成する抵抗８の断面図である。図８のフ
ィンガ部は、半導体基板２１上に形成された、タングス
テンシリサイド（ＷＳｉ）下層電極２２と、金（Ａｕ）
上層電極２３から形成されている。また、抵抗８は、下
層電極２２はタングステンシリサイド（ＷＳｉ）からな
る。タングステンシリサイドは、金等に比較して抵抗率
が高いため、抵抗として機能させることができる。
態３にかかるＦＥＴのゲート電極のフィンガ部４、及び
安定化回路を構成する抵抗８の断面図である。図８のフ
ィンガ部は、半導体基板２１上に形成された、タングス
テンシリサイド（ＷＳｉ）下層電極２２と、金（Ａｕ）
上層電極２３から形成されている。また、抵抗８は、下
層電極２２はタングステンシリサイド（ＷＳｉ）からな
る。タングステンシリサイドは、金等に比較して抵抗率
が高いため、抵抗として機能させることができる。
【００２８】抵抗８は、下層電極２２の形成工程と同じ
工程で、半導体基板２１上の所定の位置に、例えば、ス
パッタ法等を用いて形成される。その後、例えばレジス
トで抵抗８の上面を覆った状態で、下層電極２２の上に
金の蒸着等を行い、上層電極２３を形成する。本実施の
形態では、フィンガ部４の形成工程において、同時に抵
抗８が形成されるため、製造工程の簡略化を図ることが
できる。
工程で、半導体基板２１上の所定の位置に、例えば、ス
パッタ法等を用いて形成される。その後、例えばレジス
トで抵抗８の上面を覆った状態で、下層電極２２の上に
金の蒸着等を行い、上層電極２３を形成する。本実施の
形態では、フィンガ部４の形成工程において、同時に抵
抗８が形成されるため、製造工程の簡略化を図ることが
できる。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
にかかるＦＥＴでは、ＦＥＴの内部に安定化回路を有す
るため、電力増幅器の設計工程において、安定化回路の
設計は不要となり、設計工程の簡略化が可能となる。
にかかるＦＥＴでは、ＦＥＴの内部に安定化回路を有す
るため、電力増幅器の設計工程において、安定化回路の
設計は不要となり、設計工程の簡略化が可能となる。
【００３０】また、ＦＥＴの外部に設けられる整合回路
等と、安定化回路との相互作用をほぼ無視することがで
き、設計通りの高周波特性を得ることができる。
等と、安定化回路との相互作用をほぼ無視することがで
き、設計通りの高周波特性を得ることができる。
【図１】 本発明の実施の形態１にかかるＦＥＴの平面
図である。
図である。
【図２】 本発明の実施の形態１にかかるＦＥＴの等価
回路図である。
回路図である。
【図３】 本発明の実施の形態１にかかるＦＥＴの周波
数と利得の関係である。
数と利得の関係である。
【図４】 本発明の実施の形態１にかかるＦＥＴを用い
たＭＭＩＣの平面図である。
たＭＭＩＣの平面図である。
【図５】 従来構造のＦＥＴの等価回路図である。
【図６】 従来構造のＦＥＴの周波数と利得の関係であ
る。
る。
【図７】 本発明の実施の形態２にかかるＦＥＴの部分
断面図である。
断面図である。
【図８】 本発明の実施の形態３にかかるＦＥＴの部分
断面図である。
断面図である。
【図９】 従来構造の電力増幅器の回路図である。
１ ゲート電極、２ ソース電極、３ ドレイン電極、
４ フィンガ部、５電極部、６ 接続部、７ 内部安定
化回路、８ 抵抗、９ 容量、１１ ＦＥＴユニット。
４ フィンガ部、５電極部、６ 接続部、７ 内部安定
化回路、８ 抵抗、９ 容量、１１ ＦＥＴユニット。
Claims (9)
- 【請求項１】 電力増幅器に用いられる電界効果トラン
ジスタであって、該電界効果トランジスタのゲート電極
が、 対向配置されたソース電極とドレイン電極との間に挟ま
れたフィンガ部と、該ゲート電極を外部と接続する電極
部と、 該フィンガ部と該電極部との間を接続する接続部とを含
み、 該接続部と該ソース電極との間に安定化回路が設けられ
たことを特徴とする電界効果トランジスタ。 - 【請求項２】上記ゲート電極が櫛歯状電極となるよう
に、複数の上記接続部が上記電極部に対して略垂直に接
続され、複数の該接続部と上記ソース電極との間に、上
記安定化回路がそれぞれ設けられたことを特徴とする請
求項１に記載の電界効果トランジスタ。 - 【請求項３】 上記安定化回路が、抵抗と容量を含むこ
とを特徴とする請求項１又は２のいずれかに記載の電界
効果トランジスタ。 - 【請求項４】 上記容量が、ＭＩＭキャパシタであるこ
とを特徴とする請求項３に記載の電界効果トランジス
タ。 - 【請求項５】 上記フィンガ部が、タングステンシリサ
イド層と金層の積層構造からなり、上記抵抗が、該タン
グステンシリサイド層と同時に形成されたタングステン
シリサイド抵抗からなることを特徴とする請求項３に記
載の電界効果トランジスタ。 - 【請求項６】 上記ソース電極が、該ソース電極が上面
に形成された基板を貫通するバイアホールを介して該基
板の裏面に形成された裏面電極に電気的に接続されたこ
とを特徴とする請求項１又は２のいずれかに記載の電界
効果トランジスタ。 - 【請求項７】 請求項１又は２に記載の電界効果トラン
ジスタを含むことを特徴とするモノリシックマイクロ波
集積回路。 - 【請求項８】 請求項１又は２に記載の電界効果トラン
ジスタを用いた電力増幅器の設計方法であって、 該電力増幅器の使用周波数帯域で該電界効果トランジス
タが安定化するような安定化回路を備えた該電界効果ト
ランジスタを準備する準備工程と、 該電界効果トランジスタに対して、該電力増幅器の使用
周波数帯域で入力側と出力側のインピーダンスが整合す
るように入力側整合回路と出力側整合回路とを設計する
設計工程とを備えることを特徴とする電界効果トランジ
スタの設計方法。 - 【請求項９】 上記準備工程が、ゲート幅の異なる複数
の上記電界効果トランジスタをそれぞれ準備する工程で
あり、 上記設計工程が、ゲート幅の異なる該電界効果トランジ
スタのそれぞれに対して上記設計を行う工程であること
を特徴とする請求項８に記載の設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21514699A JP4663049B2 (ja) | 1999-07-29 | 1999-07-29 | 電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法 |
| US09/511,248 US6303950B1 (en) | 1999-07-29 | 2000-02-23 | Field effect transistor including stabilizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21514699A JP4663049B2 (ja) | 1999-07-29 | 1999-07-29 | 電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044448A true JP2001044448A (ja) | 2001-02-16 |
| JP4663049B2 JP4663049B2 (ja) | 2011-03-30 |
Family
ID=16667449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21514699A Expired - Lifetime JP4663049B2 (ja) | 1999-07-29 | 1999-07-29 | 電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP4663049B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142952A (ja) * | 2001-10-30 | 2003-05-16 | Mitsubishi Electric Corp | 半導体集積回路の設計方法および半導体装置 |
| JP2007027317A (ja) * | 2005-07-14 | 2007-02-01 | Mitsubishi Electric Corp | 半導体装置 |
| WO2013160962A1 (ja) * | 2012-04-27 | 2013-10-31 | 三菱電機株式会社 | Ｆｅｔチップ |
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| US6642578B1 (en) | 2002-07-22 | 2003-11-04 | Anadigics, Inc. | Linearity radio frequency switch with low control voltage |
| JP4190931B2 (ja) * | 2003-03-28 | 2008-12-03 | 三菱電機株式会社 | 半導体装置 |
| CN102386170A (zh) * | 2010-09-03 | 2012-03-21 | 鸿富锦精密工业（深圳）有限公司 | 场效应晶体管器件 |
| JP6488720B2 (ja) * | 2015-01-23 | 2019-03-27 | 三菱電機株式会社 | 半導体装置 |
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| JPH07240369A (ja) * | 1994-03-01 | 1995-09-12 | Fujitsu Ltd | マイクロ波・ミリ波モノリシック集積回路 |
| JPH11103072A (ja) * | 1997-09-29 | 1999-04-13 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3062358B2 (ja) | 1992-10-08 | 2000-07-10 | 松下電子工業株式会社 | マイクロ波集積回路素子 |
| JPH09283710A (ja) | 1996-04-08 | 1997-10-31 | Oki Electric Ind Co Ltd | Ｆｅｔのゲートバイアス回路 |
| JPH1083998A (ja) | 1996-09-09 | 1998-03-31 | Mitsubishi Electric Corp | 半導体装置 |
| US6177834B1 (en) * | 1998-12-02 | 2001-01-23 | Ericsson, Inc. | Output matched LDMOS power transistor device |
-
1999
- 1999-07-29 JP JP21514699A patent/JP4663049B2/ja not_active Expired - Lifetime
-
2000
- 2000-02-23 US US09/511,248 patent/US6303950B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4663049B2 (ja) | 2011-03-30 |
| US6303950B1 (en) | 2001-10-16 |
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