JP2001044398A - Laminated substrate and manufacture thereof - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 62
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 62
- 239000010703 silicon Substances 0.000 claims abstract description 62
- 230000007547 defect Effects 0.000 claims abstract description 31
- 239000013078 crystal Substances 0.000 claims abstract description 26
- 235000012431 wafers Nutrition 0.000 claims description 104
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 10
- 238000003475 lamination Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 20
- 230000015556 catabolic process Effects 0.000 description 18
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 238000009826 distribution Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 238000010998 test method Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 150000002926 oxygen Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000004854 X-ray topography Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000003325 tomography Methods 0.000 description 1
- 229910021642 ultra pure water Inorganic materials 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は張り合わせ基板お
よびその製造方法、詳しくはデバイスが作製される側の
シリコンウェーハの全面から微小欠陥が排除された張り
合わせ基板およびその製造方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a bonded substrate and a method of manufacturing the same, and more particularly, to a bonded substrate in which minute defects are removed from the entire surface of a silicon wafer on which devices are to be manufactured, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】張り合わせ基板の一種であるＳＯＩウェ
ーハの製造に際しては、まずＣＺ法により引き上げられ
た単結晶シリコンインゴットをスライスし、２枚のシリ
コンウェーハを用意する。次いで、絶縁膜を挟んで、片
方のウェーハを活性層用ウェーハとし、他方のウェーハ
を支持基板用ウェーハとして、両ウェーハを室温で重ね
合わせる。それから、所定の張り合わせ熱処理を行う。
続いて、張り合わせ不良領域を除去するなどのために、
活性層用ウェーハの外周部を面取りする。その後、この
活性層用ウェーハの表面を研削し、研磨する。この研磨
面がデバイス形成面となる。ところで、単結晶シリコン
インゴット中には、酸素が過飽和状態で含まれている。
この過飽和な酸素は、インゴットの機械的な強度を高め
たり、不純物のゲッタリングサイトとしての役割を果た
している。その反面、シリコンウェーハに微小な酸素誘
起積層欠陥（ＯＳＦ；Ｏｘｉｄａｔｉｏｎ Ｉｎｄｕｃ
ｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）、ＣＯＰ（Ｃｒ
ｙｓｔａｌ ＯｒｉｇｉｎａｔｅｄＰａｒｔｉｃｌｅ）
などのＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）
を生じさせる要因ともなっている。2. Description of the Related Art When manufacturing an SOI wafer, which is a kind of a bonded substrate, first, a single crystal silicon ingot pulled up by a CZ method is sliced to prepare two silicon wafers. Next, with the insulating film interposed, one wafer is used as an active layer wafer and the other wafer is used as a support substrate wafer, and both wafers are superposed at room temperature. Then, a predetermined bonding heat treatment is performed.
Then, to remove the defective bonding area,
The outer peripheral portion of the active layer wafer is chamfered. Thereafter, the surface of the active layer wafer is ground and polished. This polished surface becomes the device formation surface. Meanwhile, oxygen is contained in a single crystal silicon ingot in a supersaturated state.
The supersaturated oxygen serves to increase the mechanical strength of the ingot and to serve as a gettering site for impurities. On the other hand, a silicon wafer has minute oxygen-induced stacking faults (OSF; Oxidation Induc).
ed Stacking Fault), COP (Cr
ystal OriginatedParticle)
BMD (Bulk Micro Defect)
It is also a factor that causes.
【０００３】[0003]
【発明が解決しようとする課題】シリコンウェーハにお
けるデバイスの作製領域は、表層部の１０μｍ以下であ
る。ＳＯＩウェーハの場合、厚さが数１０μｍ〜数μｍ
の表層部にデバイスが造られる。このように活性層用ウ
ェーハの結晶特性が重要になる。すなわち、このウェー
ハ表面は完全に無欠陥でなければならず、表層部として
も均質かつ無欠陥であることが要求される。しかしなが
ら、活性層用ウェーハもＣＺウェーハである。よって、
ウェーハ内に酸素が過飽和状態で存在している。この過
飽和な酸素が活性層用ウェーハに微小欠陥を生じさせて
いる。微小欠陥により例えば酸化膜耐圧特性の劣化を招
くという問題点が発生していた。The device fabrication area on the silicon wafer is 10 μm or less in the surface layer. In the case of SOI wafer, the thickness is several tens μm to several μm
A device is fabricated on the surface of the device. Thus, the crystal characteristics of the active layer wafer become important. That is, the wafer surface must be completely defect-free, and it is required that the surface layer be uniform and defect-free. However, the active layer wafer is also a CZ wafer. Therefore,
Oxygen exists in a supersaturated state in the wafer. The supersaturated oxygen causes micro defects in the active layer wafer. There has been a problem that a minute defect causes, for example, deterioration of an oxide film breakdown voltage characteristic.
【０００４】そこで、発明者は、電気的特性を劣化させ
るような微小欠陥（以下、Ｇｒｏｗｎ−ｉｎ欠陥とい
う）が存在しないピュアシリコンウェーハに着目し、こ
の発明を完成させた。ここで、Ｇｒｏｗｎ−ｉｎ欠陥
は、結晶の引き上げに起因する欠陥で、上記酸素誘起積
層欠陥などのほか、赤外散乱欠陥、転位クラスタなどを
含む。前者の赤外散乱欠陥とは、酸素析出物の一種であ
って、赤外トモグラフ法により観察される微小欠陥であ
る。また、後者の転位クラスタとは、シリコン結晶の変
形により生じる微小欠陥であって、結晶のすべり面上で
すでに滑った部分とまだ滑っていない部分との境界に存
在する欠陥である。Accordingly, the present inventors have focused on a pure silicon wafer having no minute defects (hereinafter, referred to as “grown-in defects”) that deteriorate the electrical characteristics, and completed the present invention. Here, the grown-in defect is a defect caused by pulling up a crystal, and includes an infrared scattering defect, a dislocation cluster, and the like in addition to the oxygen-induced stacking fault. The former infrared scattering defect is a kind of oxygen precipitate and is a minute defect observed by an infrared tomography method. The latter dislocation cluster is a minute defect caused by deformation of a silicon crystal, and is a defect existing at a boundary between a portion that has already slipped and a portion that has not slipped on a slip surface of the crystal.
【０００５】[0005]
【発明の目的】この発明は、デバイスが作製される側の
シリコンウェーハを無欠陥化させることで、ウェーハ表
面の電気的特性を高めることができる張り合わせ基板お
よびその製造方法を提供することを、その目的としてい
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a bonded substrate capable of improving the electrical characteristics of a wafer surface by making a silicon wafer on which a device is to be formed defect-free, and a method of manufacturing the same. The purpose is.
【０００６】[0006]
【課題を解決するための手段】請求項１に記載の発明
は、第１のシリコンウェーハと第２のシリコンウェーハ
とを張り合わせた張り合わせ基板において、第１のシリ
コンウェーハおよび第２のシリコンウェーハのうち、少
なくともデバイスが作製される側のシリコンウェーハ
を、ウェーハ全面に微小欠陥が存在しないピュアシリコ
ンウェーハとした張り合わせ基板である。張り合わせ基
板としては、例えばＳＯＩ基板などが挙げられる。According to a first aspect of the present invention, there is provided a bonded substrate in which a first silicon wafer and a second silicon wafer are bonded to each other. And a bonded substrate in which at least the silicon wafer on which the device is manufactured is a pure silicon wafer having no micro defects on the entire surface of the wafer. An example of the bonded substrate is an SOI substrate.
【０００７】ピュアシリコンウェーハの作製方法として
は、請求項３に記載した条件により単結晶シリコンイン
ゴットを引き上げ、これを一般的な方法でウェーハ加工
する方法などが挙げられる。ピュアシリコンウェーハの
作製方法は、この請求項３に記載の条件に限定されな
い。ピュアシリコンウェーハが採用されるウェーハは、
基本的にデバイス作製側のウェーハである。ただし、こ
れに限定されない。すなわち、ピュアシリコンウェーハ
は、第１のシリコンウェーハであっても、第２のシリコ
ンウェーハであってもよく、両方のウェーハでもよい。As a method for producing a pure silicon wafer, there is a method in which a single crystal silicon ingot is pulled up under the conditions described in claim 3 and is processed by a general method. The method for producing a pure silicon wafer is not limited to the conditions described in claim 3. Wafers using pure silicon wafers are:
Basically, it is a wafer on the device fabrication side. However, it is not limited to this. That is, the pure silicon wafer may be the first silicon wafer, the second silicon wafer, or both wafers.
【０００８】請求項２に記載の発明は、上記第１のシリ
コンウェーハと第２のシリコンウェーハとの間に絶縁層
が介在された請求項１に記載の張り合わせ基板である。
いわゆる、張り合わせＳＯＩ基板がこれに該当する。The invention according to claim 2 is the bonded substrate according to claim 1, wherein an insulating layer is interposed between the first silicon wafer and the second silicon wafer.
A so-called bonded SOI substrate corresponds to this.
【０００９】請求項３に記載の発明は、ＣＺ法による単
結晶シリコンインゴットの引き上げ速度と、この単結晶
シリコンインゴットの結晶内の温度勾配である結晶内温
度勾配の平均値とを制御することで、微小欠陥が存在し
ないピュアな単結晶シリコンインゴットを引き上げる工
程と、得られたピュアな単結晶シリコンインゴットをス
ライシングすることにより、ウェーハ全面から微小欠陥
が排除されたピュアシリコンウェーハを作製する工程
と、第１のシリコンウェーハおよび第２のシリコンウェ
ーハのうち少なくともいずれかに上記ピュアシリコンウ
ェーハを用い、これらの第１のシリコンウェーハと第２
のシリコンウェーハとを張り合わせる工程とを備えた張
り合わせ基板の製造方法である。According to a third aspect of the present invention, the pulling speed of the single crystal silicon ingot by the CZ method and the average value of the temperature gradient within the crystal of the single crystal silicon ingot are controlled. A step of pulling up a pure single crystal silicon ingot having no micro defects, and a step of slicing the obtained pure single crystal silicon ingot to produce a pure silicon wafer in which the micro defects are eliminated from the entire surface of the wafer, The pure silicon wafer is used as at least one of a first silicon wafer and a second silicon wafer.
And a step of bonding the same to a silicon wafer.
【００１０】ピュアシリコンウェーハの具体的な作製方
法の一例が、特開平８−３３０３１６号公報の「シリコ
ン単結晶ウェーハおよびその製造方法」に記載されてい
る。この特許公開公報によるピュアシリコンウェーハの
作製方法を説明する。すなわち、まずＣＺ法による単結
晶シリコンインゴットを引き上げる際に、引き上げ速度
をＶ（ｍｍ／ｍｉｎ）とし、シリコン融点から１３００
℃までの温度範囲における引き上げ軸方向の結晶内温度
勾配の平均値をＧ（℃／ｍｍ）とするとき、Ｖ／Ｇ値
を、結晶中心位置から、結晶外周より半径方向内側へ３
０ｍｍの位置までのインゴット中心部領域では０．２０
〜０．２２ｍｍ２／℃・ｍｉｎとし、この結晶外周より
半径方向内側へ３０ｍｍの位置から、結晶外周位置まで
のインゴット外周部領域では０．２０〜０．２２ｍｍ２
／℃・ｍｉｎとするか、もしくは結晶外周に向かって徐
々に増加させて、この単結晶シリコンインゴットを低速
引き上げにより作製する。これにより、単結晶シリコン
インゴット中から、酸素誘起積層欠陥などのＧｒｏｗｎ
−ｉｎ欠陥が排除される。その後、この単結晶シリコン
インゴットをスライシングすることにより、ウェーハ全
面に微小欠陥が存在しないピュアシリコンウェーハが作
製される。An example of a specific method for producing a pure silicon wafer is described in Japanese Patent Application Laid-Open No. 8-330316, entitled "Silicon Single Crystal Wafer and Method for Producing the Same". A method for producing a pure silicon wafer according to this patent publication will be described. That is, first, when pulling a single crystal silicon ingot by the CZ method, the pulling speed is set to V (mm / min), and 1300
Assuming that the average value of the temperature gradient in the crystal in the pulling axis direction in the temperature range up to ° C is G (° C / mm), the V / G value is set to be 3 radially inward from the crystal outer periphery from the crystal center position.
0.20 in the central region of the ingot up to the position of 0 mm
And ~0.22mm 2 / ℃ · min, from 30mm position radially inward from the crystal perimeter, ingots peripheral region to the crystal perimeter position 0.20～0.22Mm 2
/ ° C. · min or gradually increasing toward the outer periphery of the crystal to produce this single crystal silicon ingot by slow pulling. As a result, from the single-crystal silicon ingot, the growth of oxygen-induced stacking faults and the like
-In defects are eliminated. Thereafter, by slicing the single crystal silicon ingot, a pure silicon wafer having no micro defects on the entire surface of the wafer is manufactured.
【００１１】また、第１のシリコンウェーハおよび第２
のシリコンウェーハの重ね合わせは、通常、室温で行わ
れる。張り合わせ熱処理の加熱温度は８００℃以上、通
常は１１００〜１２００℃である。張り合わせ熱処理時
間は、一般的に２時間前後である。炉内の雰囲気ガスに
は酸素などが用いられる。In addition, the first silicon wafer and the second silicon wafer
Is usually performed at room temperature. The heating temperature of the laminating heat treatment is 800 ° C. or higher, usually 1100 to 1200 ° C. The bonding heat treatment time is generally about 2 hours. Oxygen or the like is used as an atmosphere gas in the furnace.
【００１２】[0012]
【作用】この発明によれば、第１のシリコンウェーハお
よび第２のシリコンウェーハのうち、少なくともデバイ
スが作製される側のウェーハをピュアシリコンウェーハ
として、両ウェーハが張り合わされる。このピュアシリ
コンウェーハは、すでにＣＺ法によるインゴット引き上
げの際から、引き上げ速度および結晶内温度勾配の平均
値を制御することにより、各種のＧｒｏｗｎ−ｉｎ欠陥
が排除されている。したがって、酸化膜耐圧などの電気
的特性を高めることができる。According to the present invention, of the first silicon wafer and the second silicon wafer, both wafers are bonded to each other, with at least the wafer on the side on which devices are to be fabricated being a pure silicon wafer. In this pure silicon wafer, various grown-in defects have already been eliminated by controlling the pulling speed and the average value of the temperature gradient in the crystal since the ingot was pulled by the CZ method. Therefore, electrical characteristics such as oxide film breakdown voltage can be improved.
【００１３】[0013]
【発明の実施の形態】以下、この発明の実施例を図面を
参照して説明する。なお、ここでは張り合わせ基板とし
て張り合わせＳＯＩ基板を例にとる。図１は、この発明
の一実施例に係る張り合わせ基板の製造方法を示すフロ
ーチャートである。図１に示すように、あらかじめＣＺ
法による単結晶シリコンインゴットの引き上げ工程にお
いて、その引き上げ速度およびその結晶内温度勾配の平
均値を制御しながら単結晶シリコンインゴットを作製す
る。Embodiments of the present invention will be described below with reference to the drawings. Here, a bonded SOI substrate is taken as an example of the bonded substrate. FIG. 1 is a flowchart showing a method for manufacturing a bonded substrate according to one embodiment of the present invention. As shown in FIG.
In the step of pulling a single crystal silicon ingot by the method, a single crystal silicon ingot is manufactured while controlling the pulling speed and the average value of the temperature gradient in the crystal.
【００１４】具体的には、１８インチ石英坩堝およびカ
ーボン坩堝が設置された６インチ単結晶シリコンインゴ
ットを引き上げ可能なＣＺ装置において、坩堝の周囲に
設置された円筒状のカーボンヒータと坩堝との相対位
置、成長結晶の周囲に設置されたカーボンからなる厚さ
５ｍｍ、開口径２００ｍｍの半円錐形状の輻射遮蔽体の
先端と融液表面との距離、ヒータ周囲の断熱材構造など
の条件を総合伝熱計算によって検討し、その後、この坩
堝に高純度多結晶シリコンを６５ｋｇ投入し、ボロンを
ドープして、この多結晶シリコンを加熱溶融させ、直径
が１５０ｍｍで結晶成長方位が〈１００〉の単結晶を、
長さ１３００ｍｍになるまで引き上げた。この際の引き
上げ速度と結晶内温度勾配の平均値との制御条件を以下
に示す。More specifically, in a CZ apparatus capable of pulling up a 6-inch single crystal silicon ingot provided with an 18-inch quartz crucible and a carbon crucible, a cylindrical carbon heater provided around the crucible and a crucible are positioned relative to each other. A comprehensive description of the conditions such as the position, the distance between the tip of the radiation shield with a thickness of 5 mm made of carbon placed around the growing crystal, and a 200 mm opening diameter and the surface of the melt, and the structure of the heat insulating material around the heater. After examining by heat calculation, 65 kg of high-purity polycrystalline silicon is put into the crucible, doped with boron, and the polycrystalline silicon is heated and melted, and a single crystal having a diameter of 150 mm and a crystal growth orientation of <100> is obtained. To
The length was raised to 1300 mm. The control conditions for the pulling speed and the average value of the temperature gradient in the crystal at this time are shown below.
【００１５】すなわち、引き上げ速度をＶｍｍ／ｍｉｎ
とし、シリコン融点から１３００℃までの温度範囲にお
ける引き上げ軸方向の結晶内温度勾配の平均値をＧ℃／
ｍｍとしたときのＶ／Ｇ値を、結晶中心から４５ｍｍま
での領域では、０．２０〜０．２２ｍｍ２／℃・ｍｉｎ
に維持し、４５ｍｍから外側の領域ではＶ／Ｇ値が単調
に増加するように結晶軸方向における目標引き上げ速度
を設定した。That is, the lifting speed is Vmm / min.
And the average value of the temperature gradient in the crystal in the pulling axis direction in the temperature range from the silicon melting point to 1300 ° C. is G ° C. /
mm in the region from the crystal center to 45 mm, 0.20 to 0.22 mm 2 / ° C. · min.
, And the target pulling speed in the crystal axis direction was set so that the V / G value monotonically increased in the region outside from 45 mm.
【００１６】引き上げ後の単結晶シリコンインゴットを
結晶軸方向と平行に厚さ１．５ｍｍで切り出し、ＨＦお
よびＨＮＯ３からなる混酸溶液中で加工歪を溶解除去
し、さらに希ＨＦ溶液中に浸漬し、その後、超純水によ
りリンスし、乾燥させた。このサンプルを８００℃で４
時間、１０００℃で１６時間、乾燥酸素中で熱処理を行
った後、Ｘ線トポグラフにより欠陥の発生分布を調べ
た。欠陥の分布を、図２の結晶軸を含む平面における欠
陥分布の模式図に示す。なお、図２中、０〜７００ｍｍ
の線は、単結晶シリコンインゴットの肩からの長さを示
し、これは結晶引き上げ量に対応している。この結果、
単結晶シリコンインゴットのトップ部からテイル部にか
けての全長の約１／２の長さの範囲において、酸素誘起
積層欠陥（ＯＳＦリング）、赤外散乱欠陥、転位クラス
タといった欠陥の発生は見られなかった。The single crystal silicon ingot after the pulling is cut out in a thickness of 1.5 mm in parallel with the crystal axis direction, and the processing strain is dissolved and removed in a mixed acid solution composed of HF and HNO 3 , and further immersed in a dilute HF solution. Then, it was rinsed with ultrapure water and dried. This sample was placed at 800 ° C for 4
After heat treatment at 1000 ° C. for 16 hours in dry oxygen, the distribution of occurrence of defects was examined by X-ray topography. The defect distribution is shown in the schematic diagram of the defect distribution in the plane including the crystal axis in FIG. In addition, in FIG.
Indicates the length from the shoulder of the single crystal silicon ingot, which corresponds to the crystal pulling amount. As a result,
No defects such as oxygen-induced stacking faults (OSF rings), infrared scattering defects, and dislocation clusters were observed in a range of about の of the total length from the top to the tail of the single crystal silicon ingot. .
【００１７】その後、この得られた単結晶シリコンイン
ゴットを、ブロック切断、スライス、面取り、研磨など
を施して、厚さ６２０μｍ、直径１５０ｍｍ（６イン
チ）の活性層用ウェーハ１１を用意する。また、この活
性層用ウェーハ１１と同じ製法により、同じ厚さ、同一
口径の支持基板用ウェーハ１２を用意する。なお、この
支持基板用ウェーハ１２の表面には、ウエットＯ２酸化
によって、絶縁膜であるシリコン酸化膜１２ａが、厚さ
１μｍだけ形成される。Thereafter, the obtained single crystal silicon ingot is subjected to block cutting, slicing, chamfering, polishing, and the like to prepare an active layer wafer 11 having a thickness of 620 μm and a diameter of 150 mm (6 inches). Further, a wafer 12 for a supporting substrate having the same thickness and the same diameter is prepared by the same manufacturing method as that of the wafer 11 for the active layer. A silicon oxide film 12a as an insulating film having a thickness of 1 μm is formed on the surface of the supporting substrate wafer 12 by wet O 2 oxidation.
【００１８】次に、これらの活性層用ウェーハ１１、支
持基板用ウェーハ１２をＳＣ１洗浄し、純水によるリン
ス後、乾燥させる。そして、両ウェーハ１１，１２の鏡
面同士をクリーンルームの室温下で重ね合わせる。これ
により、張り合わせシリコンウェーハ１３が形成され
る。その後、この張り合わせシリコンウェーハ１３を、
張り合わせ炉の石英反応管に装入し、酸素ガス雰囲気で
張り合わせ熱処理する。張り合わせ温度は１１００℃，
熱処理時間は２時間である。続いて、超音波照射による
ボイド検査を行い、良品の張り合わせシリコンウェーハ
１３は、面取りされ、活性層用ウェーハ１１の研削・研
磨が行われる。よって、活性層用ウェーハ１１は所定厚
さまで薄肉化される。Next, the active layer wafer 11 and the support substrate wafer 12 are washed with SC1, rinsed with pure water, and dried. Then, the mirror surfaces of both wafers 11 and 12 are superimposed at room temperature in a clean room. Thereby, the bonded silicon wafer 13 is formed. Then, the bonded silicon wafer 13 is
It is charged into a quartz reaction tube of a bonding furnace and subjected to a bonding heat treatment in an oxygen gas atmosphere. The lamination temperature is 1100 ℃,
The heat treatment time is 2 hours. Subsequently, a void inspection by ultrasonic irradiation is performed, the non-defective bonded silicon wafer 13 is chamfered, and the active layer wafer 11 is ground and polished. Accordingly, the thickness of the active layer wafer 11 is reduced to a predetermined thickness.
【００１９】作製された張り合わせ基板は、その後、洗
浄され、ウェーハケースなどに梱包されて、デバイスメ
ーカなどへ出荷される。このように、デバイスが作製さ
れる活性層用ウェーハ１１として、各種の欠陥が排除さ
れたピュアシリコンウェーハを採用するようにしたの
で、この活性層用ウェーハ１１の表面が無欠陥化され
る。これにより、その電気的特性、例えば酸化膜耐圧特
性を高めることができる。The manufactured bonded substrate is then washed, packed in a wafer case or the like, and shipped to a device maker or the like. As described above, a pure silicon wafer from which various defects have been eliminated is adopted as the active layer wafer 11 on which devices are manufactured, so that the surface of the active layer wafer 11 is made defect-free. Thereby, its electrical characteristics, for example, oxide film breakdown voltage characteristics can be improved.
【００２０】ここで、図３および図４に基づいて、従来
法の張り合わせ基板とこの発明の張り合わせ基板とを対
比させ、各シリコンウェーハにおける酸化膜耐圧の評価
試験を行った際の結果を記載する。図３は、この張り合
わせ基板の酸化膜耐圧の評価試験方法を示す説明図であ
る。図４（ａ）は、この発明の一実施例に係る張り合わ
せ基板における酸化膜耐圧の測定点分布状況を示す説明
図である。図４（ｂ）は、従来手段に係る張り合わせ基
板におけるそれを示す説明図である。Here, based on FIGS. 3 and 4, the results of the evaluation test of the oxide film breakdown voltage of each silicon wafer will be described by comparing the bonded substrate of the conventional method with the bonded substrate of the present invention. . FIG. 3 is an explanatory diagram showing an evaluation test method of the oxide film breakdown voltage of the bonded substrate. FIG. 4A is an explanatory diagram showing the distribution of measurement points of oxide film breakdown voltage in the bonded substrate according to one embodiment of the present invention. FIG. 4 (b) is an explanatory view showing that in a bonded substrate according to a conventional means.
【００２１】まず、図３を参照して、具体的な張り合わ
せ基板の酸化膜耐圧の評価試験方法を説明する。図３に
示すように、張り合わせ基板１０は、厚さ５〜１０μｍ
の活性層用ウェーハ１１が、厚さ１μｍのシリコン酸化
膜１２ａを介して、支持基板用ウェーハ１２の片面に張
り合わされたものである。活性層用ウェーハ１１の酸素
濃度は、［Ｏｉ］＝１．３０×１０１８／ｃｍ３であ
る。First, referring to FIG. 3, a specific test method for evaluating the withstand voltage of an oxide film on a bonded substrate will be described. As shown in FIG. 3, the bonded substrate 10 has a thickness of 5 to 10 μm.
The active layer wafer 11 is bonded to one surface of the supporting substrate wafer 12 via a silicon oxide film 12a having a thickness of 1 μm. The oxygen concentration of the active layer wafer 11 is [Oi] = 1.30 × 10 18 / cm 3 .
【００２２】活性層用ウェーハ１１には、その表層部に
リンＰがドーピングされており、この箇所がＮ+ 領域と
なっている。この領域上にはアルミニウム製の電極１４
が形成されている。また、この電極１４から所定距離だ
け離れた位置には、厚さ２５ｎｍ，膜面積２０ｍｍ２の
ゲート酸化膜１５が形成されている。ゲート酸化膜１５
上には、ポリシリコン製の電極１６が設けられている。
この電極１６は厚さ５００ｎｍ、リンがドープされてい
る。これらの電極１４，１６には、直流電源１７，電流
計１８および電圧計１９を有する酸化膜耐圧測定器２０
の測定端子がそれぞれ接続されている。その＋側端子が
電極１６に、−側が電極１４に接続されている。The surface layer of the active layer wafer 11 is doped with phosphorus P, and this portion is an N + region. An aluminum electrode 14 is provided on this region.
Are formed. A gate oxide film 15 having a thickness of 25 nm and a film area of 20 mm 2 is formed at a position separated from the electrode 14 by a predetermined distance. Gate oxide film 15
On the top, an electrode 16 made of polysilicon is provided.
This electrode 16 is 500 nm thick and is doped with phosphorus. These electrodes 14 and 16 have an oxide film breakdown voltage measuring device 20 having a DC power source 17, an ammeter 18 and a voltmeter 19.
Are connected respectively. The positive terminal is connected to the electrode 16 and the negative terminal is connected to the electrode 14.
【００２３】ゲート酸化膜１５の酸化膜耐圧試験に際し
ては、直流の印加電圧１０ＭＶ／ｃｍを１０秒間印加
し、その後、もう一度だけ同様に電圧を印加する。この
際、電極１４，１６に流れる電流量を測定して、電流密
度１００μＡ／ｃｍ２を超えた場合にだけ、ゲート酸化
膜１５に絶縁破壊が起きているとみなした。この活性層
用ウェーハ１１上に合計１８１の測定点を配し、各点で
のゲート酸化膜１５の絶縁破壊の状況を調べた。その結
果を図４に示す。In the oxide film breakdown voltage test of the gate oxide film 15, a DC applied voltage of 10 MV / cm is applied for 10 seconds, and then the voltage is applied again only once. At this time, the amount of current flowing through the electrodes 14 and 16 was measured, and it was determined that dielectric breakdown had occurred in the gate oxide film 15 only when the current density exceeded 100 μA / cm 2 . A total of 181 measurement points were arranged on the active layer wafer 11, and the state of dielectric breakdown of the gate oxide film 15 at each point was examined. FIG. 4 shows the results.
【００２４】図４（ａ）から明らかなように、この発明
の一実施例の張り合わせ基板１０の場合、１８１のすべ
ての測定点で、絶縁破壊は生じなかった。一方、図４
（ｂ）に示す従来法の張り合わせ基板１００は、１８１
点のうち、１７点で絶縁破壊が生じた。なお、図４
（ａ），図４（ｂ）において、白抜きエリアは絶縁破壊
なし、黒塗りエリアは絶縁破壊ありを示す。以上の実験
から、活性層用ウェーハ１１にピュアシリコンウェーハ
を採用すれば、ウェーハ表面の酸化膜耐圧特性が改善さ
れることが証明された。As apparent from FIG. 4A, in the case of the bonded substrate 10 according to one embodiment of the present invention, no dielectric breakdown occurred at all the measurement points 181. On the other hand, FIG.
The conventional bonded substrate 100 shown in FIG.
Of the points, breakdown occurred at 17 points. FIG.
4 (a) and FIG. 4 (b), white areas indicate no dielectric breakdown, and black areas indicate dielectric breakdown. From the above experiments, it has been proved that the use of a pure silicon wafer as the active layer wafer 11 improves the oxide film breakdown voltage characteristics on the wafer surface.
【００２５】[0025]
【発明の効果】この発明によれば、張り合わされる第
１，第２のシリコンウェーハのうち、少なくともデバイ
スが作製される側のシリコンウェーハを、各種の欠陥が
存在しないピュアシリコンウェーハとしたので、その電
気的特性を高めることができる。According to the present invention, among the first and second silicon wafers to be bonded, at least the silicon wafer on the side on which the device is manufactured is a pure silicon wafer free from various defects. Its electrical characteristics can be improved.
【図１】この発明の一実施例に係る張り合わせ基板の製
造方法を示すフローチャートである。FIG. 1 is a flowchart showing a method for manufacturing a bonded substrate according to an embodiment of the present invention.
【図２】この発明の一実施例に係る結晶軸を含む平面に
おける欠陥分布の模式図である。FIG. 2 is a schematic diagram of a defect distribution on a plane including a crystal axis according to one embodiment of the present invention.
【図３】この発明の一実施例に係る張り合わせ基板の酸
化膜耐圧の評価試験方法を示す説明図である。FIG. 3 is an explanatory view showing an evaluation test method of an oxide film breakdown voltage of a bonded substrate according to one embodiment of the present invention.
【図４】（ａ）は、この発明の一実施例に係る張り合わ
せ基板における酸化膜耐圧の測定点分布を示す説明図で
ある。（ｂ）は、従来手段に係る張り合わせ基板におけ
る酸化膜耐圧の測定点分布を示す説明図である。FIG. 4A is an explanatory diagram showing a distribution of measurement points of oxide film breakdown voltage in a bonded substrate according to one embodiment of the present invention. (B) is an explanatory view showing a measurement point distribution of an oxide film breakdown voltage in a bonded substrate according to a conventional means.
１０ 張り合わせ基板、 １１ 活性層用ウェーハ（第１のシリコンウェーハ／ピ
ュアシリコンウェーハ）、 １２ 支持基板用ウェーハ（第２のシリコンウェー
ハ）。10 bonded substrate, 11 wafer for active layer (first silicon wafer / pure silicon wafer), 12 wafer for support substrate (second silicon wafer).
Claims (3)
ンウェーハとを張り合わせた張り合わせ基板において、 第１のシリコンウェーハおよび第２のシリコンウェーハ
のうち、少なくともデバイスが作製される側のシリコン
ウェーハを、ウェーハ全面に微小欠陥が存在しないピュ
アシリコンウェーハとした張り合わせ基板。In a bonded substrate obtained by bonding a first silicon wafer and a second silicon wafer, at least a silicon wafer on a device fabrication side of the first silicon wafer and the second silicon wafer, A bonded substrate made of a pure silicon wafer with no micro defects on the entire surface of the wafer.
リコンウェーハとの間に絶縁層が介在された請求項１に
記載の張り合わせ基板。2. The bonded substrate according to claim 1, wherein an insulating layer is interposed between the first silicon wafer and the second silicon wafer.
の引き上げ速度と、この単結晶シリコンインゴットの結
晶内の温度勾配である結晶内温度勾配の平均値とを制御
することで、微小欠陥が存在しないピュアな単結晶シリ
コンインゴットを引き上げる工程と、 得られたピュアな単結晶シリコンインゴットをスライシ
ングすることにより、ウェーハ全面から微小欠陥が排除
されたピュアシリコンウェーハを作製する工程と、 第１のシリコンウェーハおよび第２のシリコンウェーハ
のうち少なくともいずれかに上記ピュアシリコンウェー
ハを用い、これらの第１のシリコンウェーハと第２のシ
リコンウェーハとを張り合わせる工程とを備えた張り合
わせ基板の製造方法。3. A pure crystal free of micro defects by controlling a pulling speed of a single crystal silicon ingot by a CZ method and an average value of a temperature gradient in a crystal of the single crystal silicon ingot. A step of pulling up a simple single-crystal silicon ingot, a step of slicing the obtained pure single-crystal silicon ingot, and a step of manufacturing a pure silicon wafer in which minute defects are eliminated from the entire surface of the wafer; Using the pure silicon wafer as at least one of the two silicon wafers, and bonding the first silicon wafer and the second silicon wafer.
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061226 |
|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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