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JP2001044362A - 半導体装置の実装構造および実装方法 - Google Patents

半導体装置の実装構造および実装方法

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Publication number
JP2001044362A
JP2001044362A JP11212757A JP21275799A JP2001044362A JP 2001044362 A JP2001044362 A JP 2001044362A JP 11212757 A JP11212757 A JP 11212757A JP 21275799 A JP21275799 A JP 21275799A JP 2001044362 A JP2001044362 A JP 2001044362A
Authority
JP
Japan
Prior art keywords
semiconductor device
mounting
mounting structure
wiring
wiring layer
Prior art date
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Pending
Application number
JP11212757A
Other languages
English (en)
Inventor
Yoshihiro Tomita
至洋 冨田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11212757A priority Critical patent/JP2001044362A/ja
Priority to US09/497,207 priority patent/US6528871B1/en
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10W70/611—
    • H10W70/614—
    • H10W70/688—
    • H10W90/00—
    • H10W72/07251—
    • H10W72/20—

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 複数の半導体装置を実装基板上に搭載する場
合であっても、小型で、かつ高速伝送に対応することが
できる半導体装置の実装構造および実装方法を提供す
る。 【解決手段】 半導体装置１０を実装基板５の両面に形
成された配線層または伝送路６等の間に内包するような
構造を用いることにより配線距離を短縮することができ
るため、実装構造体９全体を小型化することができる。
配線距離を短縮できた結果、電気抵抗値も低減させるこ
とができるため、電気的特性が向上し高速伝送を可能と
することができる。半導体装置１を導線６ｃを芯とする
円筒状等に構成することにより、高い電気的特性を得る
ことができる。円筒状に構成した実装構造体９の側面か
らも外部端子４を全面に引き出すことを可能としたた
め、実装面積に対して多数の外部端子数を配置すること
ができ、実装構造体９の小型化を可能とすることができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の実装
構造および実装方法に関し、特に半導体装置が実装基板
内に内包された半導体装置の実装構造および実装方法に
関する。
【０００２】
【従来の技術】図６は、従来の半導体装置の実装構造を
有する実装構造体の側断面図を示す。図６において、符
号２は半導体素子、１は半導体素子２を有する半導体装
置等の回路構造体（以下、「半導体装置」という）、３
は半導体素子２から導出された導体、４は導体３を介し
て半導体素子２と電気的に接続され、外部と導通する外
部端子、５は実装基板、６は実装基板５の両面に形成さ
れた配線層であって、外部端子４および導体３を介して
半導体素子２と電気的に接続された配線層、７は実装基
板５内に形成された貫通孔であって、両面に形成された
配線層６の間を電気的に接続する貫通孔、８は配線層６
を保護するレジスト層、９は半導体装置１ないしレジス
ト層８を包括する実装構造体である。図６に示されるよ
うに、複数の半導体装置１を実装基板５上に搭載する従
来の実装構造体９においては、複数の半導体装置１を実
装基板５上に並列に搭載していた。
【０００３】
【発明が解決しようとする課題】上述のように、従来の
半導体装置の実装構造を有する実装構造体は、複数の半
導体装置１を実装基板５上に並列に搭載していたため、
配線層６の領域が広くなり、実装構造体９の小型化が困
難であり、かつ高速伝送に対応することが困難であると
いう問題があった。そこで、本発明の目的は、上記問題
を解決するためになされたものであり、複数の半導体装
置を実装基板上に搭載する場合であっても、小型で、か
つ高速伝送に対応することができる半導体装置の実装構
造および実装方法を提供することにある。
【０００４】
【課題を解決するための手段】この発明の半導体装置の
実装構造は、少なくとも１対の半導体装置と、前記少な
くとも１対の半導体装置の各々と接続された少なくとも
１対の配線層と、前記少なくとも１対の配線層が片面側
に形成され、前記少なくとも１対の配線層と異なる他の
配線層が他方の片面側に形成された実装基板とを備え、
前記少なくとも１対の配線層の両方と接続され、かつ前
記少なくとも１対の配線層と前記他の配線層との間に内
包された半導体装置を設けたものである。
【０００５】ここで、この発明の半導体装置の実装構造
は、前記実装基板の他方の片面側に、前記内包された半
導体装置と接続された少なくとも１対の半導体装置をさ
らに備えることができるものである。
【０００６】この発明の半導体装置の実装構造は、実装
基板と、前記実装基板の両面側に形成された配線層と、
前記両面側に形成された配線層の各々に接続して形成さ
れた半導体装置と、前記実装基板内に形成された前記両
面側に形成された配線層を接続する貫通孔とを備え、前
記貫通孔内に、前記両面側に形成された配線層の各々に
形成された半導体装置を接続する内包された半導体装置
を設けたものである。
【０００７】この発明の半導体装置の実装構造は、所定
の断面形状に形成された導線と、前記導線を芯として該
導線上に形成された半導体装置と、前記半導体装置の外
周面上に形成されたバンプと、前記半導体装置を芯とし
て前記バンプを介し形成された配線層と、前記配線層の
外周面上に形成された端子とを備え、前記導線と前記バ
ンプとを接続する配線を前記半導体装置の内部に設けた
ものである。
【０００８】ここで、この発明の半導体装置の実装構造
において、前記所定の断面形状は円形とすることができ
るものである。
【０００９】ここで、この発明の半導体装置の実装構造
において、前記配線層は多層構造を有することができる
ものである。
【００１０】この発明の半導体装置の実装方法は、半導
体装置の片面上にバンプを形成するバンプ形成工程と、
前記バンプが片面上に形成された半導体装置を、所定の
断面形状を有する導線を芯として該導線上にダイボンデ
ィングするダイボンディング工程と、前記ダイボンディ
ングされた半導体装置を芯として、該半導体装置上に形
成されたバンプを介し配線層を形成する配線層形成工程
と、前記配線層の外周面上に端子を形成する工程とを備
え、前記導線と前記バンプとを接続する配線を前記半導
体装置の内部に設けたものである。
【００１１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
【００１２】実施の形態１.図１は、本発明の実施の形
態１における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図１において、符号２ａ、２ｂは半
導体素子、１ａ、１ｂは各々半導体素子２ａ、２ｂを有
する半導体装置、３ａ、３ｂは各々半導体素子２ａ、２
ｂから導出された導体、４ａ、４ｂは各々導体３ａ、３
ｂを介して半導体素子２ａ、２ｂと電気的に接続され、
外部と導通する外部端子、５は実装基板、６、６ａ、６
ｂは実装基板５の両面に形成された配線層または伝送路
であって、配線層６ａは外部端子４ａおよび導体３ａを
介して半導体素子２ａと電気的に接続され、配線層６ｂ
は外部端子４ｂおよび導体３ｂを介して半導体素子２ｂ
と電気的に接続されている。続いて、符号７は実装基板
５内に形成され、両面に形成された配線層６ａまたは６
ｂと６との間を電気的に接続する貫通孔、８は配線層
６、６ａ、６ｂを保護するレジスト層、９は半導体装置
１ないしレジスト層８を包括する実装構造体、１ｃは実
装基板５の上面側の配線層６ａおよび６ｂと下面側の配
線層６との間に内包するように設けられた半導体素子２
ｃを有する半導体装置である。
【００１３】図１に示されるように、本実施の形態１に
おいては、複数の半導体装置１を実装基板５上の信号の
配線層または伝送路６に対して電気的に導通が得られる
ように搭載する場合、半導体装置１ｃを実装基板５の両
面に形成された配線層６ａおよび６ｂと配線層６との間
に内包するような構造を用いている。半導体装置１ｃ
は、配線層６ａを介して半導体装置１ａと接続され、配
線層６ｂを介して半導体装置１ｂと接続されており、半
導体装置１ａと半導体装置１ｂとを接続している。上述
のように、例えば同じく３台の半導体装置１を搭載した
従来例（図５）と比較して、配線距離を約２／３とする
ことができるため、実装構造全体を小型化することがで
きる。さらに、配線距離を短縮できた結果、電気抵抗値
も例えば従来例（図５）と比較して約２／３と低減させ
ることができるため、電気的特性が向上し高速伝送を可
能とすることができる。
【００１４】本実施の形態１においては、実装基板５の
両面に配線層６ａ、６ｂおよび６を形成する構造を説明
したが、実装基板５上に形成される配線層６等の層の数
は何層であってもよい。半導体装置は１対のみ示されて
いるが、少なくとも１対あればよく、搭載する半導体装
置の数は制限されるものではない。さらに、図１では実
装基板５の上面側に半導体装置が搭載されているが、下
面側であってもよい。半導体素子２ａ等は半導体装置１
ａ等の内部に形成されているが、半導体素子２ａ等を直
接外部端子に接続し、または半導体素子１０ａを直接的
に内包させることもできる。
【００１５】以上より、実施の形態１によれば、半導体
装置１ｃを実装基板５の両面に形成された配線層または
伝送路６等の間に内包するような構造を用いることによ
り配線距離を短縮することができるため、実装構造体９
全体を小型化することができる。さらに、配線距離を短
縮できた結果、電気抵抗値も低減させることができるた
め、電気的特性が向上し高速伝送を可能とすることがで
きる。
【００１６】実施の形態２.図２は、本発明の実施の形
態２における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図２で図１と同じ符号を付した部分
は同じ機能を有するため説明は省略する。図２におい
て、符号６ｃは中央に芯状に設けられた例えば電源また
はグランドＧＮＤ（電源／グランド）等の導線、６ｄは
半導体素子の内部を例えば貫通して設けられた、導線６
ｃから外部端子４へ導通する配線である。
【００１７】図２に示されるように、実装構造体９を導
線６ｃを芯とする円筒状に構成し、かつ半導体素子２を
基板５（不図示）上の配線６と電源／グランド等の導線
６ｃとでカップリングした構造としたため、電気抵抗値
を低減させることができ、高い電気的特性を得ることが
できる。さらに、円筒状に構成した半導体装置１の側面
からも外部端子４を全面に引き出すことを可能としたた
め、実装面積に対して多数の外部端子数を配置すること
ができ、半導体装置１の小型化を可能とすることができ
る。
【００１８】図３は、本発明の実施の形態２における半
導体装置の実装構造を有する実装構造体の製造方法をフ
ローチャートと図とで示す。図３で図１または図２と同
じ符号を付した部分は同じ機能を有するため説明は省略
する。図３（Ａ）に示されるように、半田バンプ３が形
成された半導体素子２を、導線６ｃに対して矢印Ａ１お
よびＡ２の方向に曲げて、図３（Ｂ）に示されるよう
に、導線６ｃを芯とする円筒状にダイボンドする（工程
Ｐ１００）。次に図３（Ｃ）に示されるように、導線６
ｃを芯として円筒状に構成された半導体素子２に対して
配線６を円筒状にフリップチップボンドする（工程Ｐ１
１０）。最後に図３（Ｄ）に示されるように、円筒状に
構成された配線６ｃの側面全面から引き出せるように外
部端子４を形成する（工程Ｐ１２０）。図３（Ａ）ない
し図３（Ｄ）に示されるように、極めて平易な製造プロ
セスにより本実施の形態２に示される実装構造を有する
実装構造体９を得ることができる。
【００１９】本実施の形態２においては、半導体素子２
を導線６ｃを芯とする円筒状に構成する例を説明した
が、半導体装置１の断面の形状を必ずしも真円状に構成
する必要はない。半導体装置１の断面の形状は楕円状、
多角形状等であってもよく、半導体素子２を包括するこ
とが出きる形状であれば効果は同等である。外部端子４
も半導体装置１の断面形状によらずに、その側面から引
き出すことができる。
【００２０】以上より、実施の形態２によれば、実装構
造体９を導線６ｃを芯とする円筒状等に構成することに
より、高い電気的特性を得ることができる。さらに、円
筒状に構成した実装構造体９の側面からも外部端子４を
全面に引き出すことを可能としたため、実装面積に対し
て多数の外部端子数を配置することができ、実装構造体
９の小型化を可能とすることができる。
【００２１】実施の形態３.図４は、本発明の実施の形
態３における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図４で図１ないし図３と同じ符号を
付した部分は同じ機能を有するため説明は省略する。
【００２２】図４に示されるように、実施の形態１に示
された構造に加えて、さらに配線層６側にも半導体装置
１ｄおよび１ｅを積層し、内包された半導体装置１ｃを
介して、実装基板５の上側の半導体装置１ａおよび１ｂ
と下側の半導体装置１ｄおよび１ｅとを電気的に接続す
ることにより、実施の形態１と比較してより多数の半導
体装置１から構成される実装構造体９全体を小型化可能
としている。この結果、半導体装置１間の配線距離を短
縮することができるため、実装構造体９全体を高速伝送
可能とすることができる。
【００２３】本実施の形態３においては、実装基板５の
上側にある１対の半導体装置１ａおよび１ｃに対して、
下側にある１対の半導体装置１ｄおよび１ｅを内包され
た１つの半導体装置１ｃを介して積層し、電気的に接続
する構成例を説明したが、組み合わされる半導体装置１
ａ等の数に制約があるものではない。
【００２４】以上より、実施の形態３によれば、実施の
形態１に加えて、実装基板５の上側にある１対の半導体
装置１ａおよび１ｃに対して、下側にある１対の半導体
装置１ｄおよび１ｅを内包された１つの半導体装置１ｃ
を介して積層し、電気的に接続することにより、実施の
形態１と比較してより多数の半導体装置１から構成され
る実装構造体９全体を小型化可能としている。この結
果、半導体装置１間の配線距離を短縮することができる
ため、実装構造体９全体を高速伝送可能とすることがで
きる。
【００２５】実施の形態４.図５は、本発明の実施の形
態４における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図５で図１ないし図４と同じ符号を
付した部分は同じ機能を有するため説明は省略する。
【００２６】実施の形態１においては、半導体装置１ｃ
を配線層または伝送路６間の実装基板５内に内包するよ
うな構造を用いていたが、本実施の形態４においては、
実装基板５の上面にある配線層６ｅと下面にある配線層
６との間を電気的に導通する貫通孔７の中に、半導体装
置１ｆを内包させる構造を用いている。この内包された
半導体装置１ｆにより、配線層６ｅ側の半導体装置１ｂ
と配線層６側の半導体装置１ｄとを接続している。この
結果、実装基板５全体の面積を小型化することができ、
実装構造体９全体を小型化することができる。
【００２７】本実施の形態４においては、貫通孔７が１
個であり、半導体装置が１ｂと１ｄの２個である場合の
例を説明したが、貫通孔７の数、半導体装置１ｂ、１ｄ
等の数に制限はなく、配線層の数にも制限はない。
【００２８】以上より、実施の形態４によれば、貫通孔
７の中に、半導体装置１ｆを内包させる構造を用いてい
た結果、実装基板５全体の面積を小型化することがで
き、実装構造体９全体を小型化することができる。
【００２９】
【発明の効果】以上説明したように、本発明の半導体装
置の実装構造および実装方法によれば、複数の半導体装
置を実装基板上に搭載する場合であっても、実装基板の
両面に形成された配線層または伝送路間に半導体装置を
内包することにより、小型で、かつ高速伝送に対応する
ことができる半導体装置の実装構造および実装方法を提
供することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
実装構造を有する実装構造体の側断面図である。
【図２】 本発明の実施の形態２における半導体装置の
実装構造を有する実装構造体の側断面図である。
【図３】 本発明の実施の形態２における半導体装置の
実装構造を有する実装構造体の製造方法を示す工程図で
ある。
【図４】 本発明の実施の形態３における半導体装置の
実装構造を有する実装構造体の側断面図である。
【図５】 本発明の実施の形態４における半導体装置の
実装構造を有する実装構造体の側断面図である。
【図６】 従来の半導体装置の実装構造を有する実装構
造体の側断面図である。
【符号の説明】
１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ 半導体装置、
２ａ、２ｂ、２ｃ 半導体素子、 ３ａ、３ｂ 導体、
４ａ、４ｂ 外部端子、 ５ 実装基板、６ａ、６
ｂ、６ｃ、６ｄ、６ 配線層、 ７ 貫通孔、 ８ レ
ジスト、 ９実装構造体。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１対の半導体装置と、 前記少なくとも１対の半導体装置の各々と接続された少
    なくとも１対の配線層と、 前記少なくとも１対の配線層が片面側に形成され、前記
    少なくとも１対の配線層と異なる他の配線層が他方の片
    面側に形成された実装基板とを備え、 前記少なくとも１対の配線層の両方と接続され、かつ前
    記少なくとも１対の配線層と前記他の配線層との間に内
    包された半導体装置を設けたことを特徴とする半導体装
    置の実装構造。
  2. 【請求項２】 前記実装基板の他方の片面側に、前記内
    包された半導体装置と接続された少なくとも１対の半導
    体装置をさらに備えたことを特徴とする請求項１記載の
    半導体装置の構造。
  3. 【請求項３】 実装基板と、 前記実装基板の両面側に形成された配線層と、 前記両面側に形成された配線層の各々に接続して形成さ
    れた半導体装置と、 前記実装基板内に形成された前記両面側に形成された配
    線層を接続する貫通孔とを備え、 前記貫通孔内に、前記両面側に形成された配線層の各々
    に形成された半導体装置を接続する内包された半導体装
    置を設けたことを特徴とする半導体装置の実装構造。
  4. 【請求項４】 所定の断面形状に形成された導線と、 前記導線を芯として該導線上に形成された半導体装置
    と、 前記半導体装置の外周面上に形成されたバンプと、 前記半導体装置を芯として前記バンプを介し形成された
    配線層と、 前記配線層の外周面上に形成された端子とを備え、 前記導線と前記バンプとを接続する配線を前記半導体装
    置の内部に設けたことを特徴とする半導体装置の実装構
    造。
  5. 【請求項５】 前記所定の断面形状は円形であることを
    特徴とする請求項４記載の半導体装置の実装構造。
  6. 【請求項６】 前記配線層は多層構造を有することを特
    徴とする請求項１ないし５のいずれかに記載の半導体装
    置の実装構造。
  7. 【請求項７】 半導体装置の片面上にバンプを形成する
    バンプ形成工程と、 前記バンプが片面上に形成された半導体装置を、所定の
    断面形状を有する導線を芯として該導線上にダイボンデ
    ィングするダイボンディング工程と、 前記ダイボンディングされた半導体装置を芯として、該
    半導体装置上に形成されたバンプを介し配線層を形成す
    る配線層形成工程と、 前記配線層の外周面上に端子を形成する工程とを備え、 前記導線と前記バンプとを接続する配線を前記半導体装
    置の内部に設けたことを特徴とする半導体装置の実装方
    法。
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