JP2001044291A - 半導体装置のための保護装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＳＤのような高速サージに対しても、十分
に耐え得るような半導体装置を提供する。 【解決手段】 保護回路４０は、ＦＥＴ４１、コンデン
サ４２及びこれに並列接続した直列回路４３を備えてい
る。コンデンサ４２はＦＥＴ４１のゲート・ドレイン間
に接続されている。ＦＥＴ４１は、そのソースにて、ツ
ェナーダイオード５０を介しＦＥＴ１０のゲートに接続
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置を高速
サージから保護する保護機能を備えた半導体装置のため
の保護装置に関するものである。

【０００２】

【従来の技術】従来、半導体装置においては、例えば、
図２２にて示すようなものがある。この半導体装置の保
護装置では、誘導性負荷１からのサージ電圧に対するサ
ージ耐量を向上させるために、複数のクランプ用ツェナ
ーダイオードの直列回路３が、二重拡散ＭＯＳ型（以
下、ＤＭＯＳ型という）の電界効果形トランジスタ２の
ドレイン及びゲート間に配置されている。

【０００３】これにより、半導体装置に誘導性負荷１か
らサージ電圧が印加された場合に、直列回路３の各ツェ
ナーダイオードを電界効果トランジスタ２よりも低い電
圧でブレークさせることで、このトランジスタ２のゲー
トに電荷を注入して当該トランジスタ２をオンし、上記
サージ電圧に基づくサージ電流をトランジスタ２を通し
て流すようにしている。以下、本明細書において、電界
効果トランジスタはＦＥＴという。

【０００４】ここで、ＦＥＴ２の動作抵抗は正の温度係
数をもつため、電流集中が起こりにくい。従って、ＦＥ
Ｔ２の内部ブレークが起きず、当該ＦＥＴ２の寄生トラ
ンジスタ２ａは動作しない。よって、半導体装置に対す
るサージ耐量を向上させることができる。

【０００５】

【発明が解決しようとする課題】ところで、上記半導体
装置において、直列回路３の各ツェナーダイオードは、
ボロン、リン等を交互にドープした多重のポリシリコン
ツェナーダイオードであったり、パワーＩＣの内部にベ
ース・エミッタ層を拡散させて作ったツェナーダイオー
ドを多重にしたダイオードであったりする。

【０００６】このため、チップサイズが大きくならない
ため、ツェナーダイオードのサイズは、一般に、ＦＥＴ
２に比べて、非常に小さいものである。

【０００７】従って、直列回路３の全ツェナーダイオー
ドの内部抵抗は、通常、約１ｋΩと大きく、かつ、電流
を流すためには各ツェナーダイオードのブレーク電圧
（通常、ＦＥＴ２の耐圧よりも１０Ｖ程低い電圧）を維
持しなければならないため、ＦＥＴ２のゲートに十分な
バイアスをかけることができない。よって、ＦＥＴ２の
オン動作で流せる電流量が少なく、静電放電（以下、Ｅ
ＳＤという）等の高速で大電流のサージに対する耐量は
あまり改善されないという不具合がある。

【０００８】これに対しては、特開平８−６４８１２号
公報にて示すような半導体装置が提案されている（図２
３参照）。

【０００９】この半導体装置においては、図２２の誘導
性負荷１とＦＥＴ２のゲートとの間に、保護回路４、逆
流防止用ツェナーダイオード５及び抵抗６が接続された
構成となっている。

【００１０】保護回路４は、ＤＭＯＳ型ＦＥＴ４ａを備
えており、このＦＥＴ４ａは、そのドレインにて、ＦＥ
Ｔ２のドレインに接続され、そのソースにて、ツェナー
ダイオード５及び抵抗６を介しＦＥＴ２のゲートに接続
されている。

【００１１】また、保護回路４は、コンデンサー４ｂを
備えており、このコンデンサー４ｂは、ＦＥＴ４ａのゲ
ート・ドレイン間に接続されている。また、このコンデ
ンサー４ｂには、複数のクランプ用ツェナーダイオード
を直列接続してなる直列回路４ｃが並列接続されてい
る。

【００１２】上記公報の半導体装置では、誘導性負荷１
からのサージ電圧が保護回路４に印加されると、サージ
電流が、初期的には、コンデンサ４ｂを通りＦＥＴ４ａ
のゲートに流入してこのＦＥＴ４ａをオンさせる。

【００１３】これに伴い、誘導性負荷１からのサージ電
圧に基づくサージ電流が、ＦＥＴ４ａ、ツェナーダイオ
ード５及び抵抗６を通りＦＥＴ２のゲートに流入してこ
のＦＥＴ２をオンさせる。このため、誘導性負荷１から
のサージ電流がＦＥＴ２を通り流れる。

【００１４】しかし、上記サージ電圧が、ＥＳＤのよう
な高速大電流を生ずるサージ（１０ｎｓｅｃ程度の動作
時間、１６０Ａ程度のピーク電流、１５０Ω、１５０ｐ
Ｆ、２５ｋＶ放電）の場合、ＦＥＴ４ａをオンさせて、
ＦＥＴ２のゲートを瞬時（例えば、１ｎｓｅｃ以内）に
高い電圧（例えば、ＦＥＴ２のしきい値の１０倍の電
圧）に充電して、ＦＥＴ２のオン動作によりサージ電流
を流す必要がある。

【００１５】このため、上述のごとく、抵抗６がツェナ
ーダイオード５とＦＥＴ２のゲートとの間に接続されて
いると、ＦＥＴ２のゲートに対する充電電流が抵抗６に
より絞られてしまい、ＦＥＴ２のゲートを瞬時にかつ十
分に充電することができない。

【００１６】従って、ＦＥＴ２の内部ダイオードがアバ
ランシェブレークを引き起こし、最悪の場合、ＦＥＴ２
の寄生のバイポーラトランジスタが動作して電流集中に
よる永久破壊を引き起こし易くなる。その結果、ＦＥＴ
２のＥＳＤ耐量、ひいては半導体装置のＥＳＤ耐量が低
下するという不具合を招く。

【００１７】そこで、本発明は、以上のようなことに対
処するため、ＥＳＤのような高速サージに対しても十分
に耐え得るような保護機能を備えた半導体装置を提供す
ることを目的とする。

【００１８】

【課題を解決するための手段】上記課題の解決にあた
り、請求項１に記載の発明では、半導体基板に形成され
た主トランジスタ（１０）を高速サージから保護する保
護装置が、主トランジスタの制御端子に直接にカソード
が接続された逆流阻止用ツェナーダイオード（５０）
と、このツェナーダイオードのアノード及び主トランジ
スタの入力端子にそれぞれ接続された出力端子及び入力
端子を備える保護用トランジスタ（４１）と、この保護
用トランジスタの制御端子と主トランジスタの入力端子
との間に接続されて高速サージに基づき生ずる初期サー
ジ電流を保護用トランジスタの制御端子に流入させる保
護用コンデンサ（４２）とを備える。

【００１９】保護用トランジスタは、初期サージ電流の
流入によりオンしたとき、高速サージに基づき初期サー
ジ電流に後続して生ずる次期サージ電流を逆流阻止用ツ
ェナーダイオードを通して主トランジスタの制御端子に
流入させ、主トランジスタは、次期サージ電流の流入に
よりオンしたとき、高速サージに基づき次期サージ電流
に後続して生ずる最終サージ電流を流す。

【００２０】これによれば、保護用トランジスタと主ト
ランジスタとの間には、抵抗が接続されておらず、内部
抵抗値の非常に小さい逆流阻止用ツェナーダイオードの
みが接続されているから、保護用トランジスタを流れる
次期サージ電流は、何ら絞られることなく、逆流阻止用
ツェナーダイオードを通り主トランジスタの制御端子に
流入する。

【００２１】これにより、主トランジスタの制御端子に
は、次期サージ電流が充電電流として瞬時にかつ十分に
流入する。従って、主トランジスタは、瞬時にオンし、
寄生素子を構成するダイオードのアバランシェブレーク
を引き起こしたり、寄生素子を構成するトランジスタの
動作をもたらすことなく、上記最終サージ電流を駆動用
トランジスタを通して流すことができる。よって、半導
体装置のＥＳＤ耐量を十分に確保できる。

【００２２】また、請求項２に記載の発明では、半導体
基板に形成された主トランジスタ（１０）を高速サージ
から保護する保護装置が、主トランジスタの制御端子に
直接接続されたカソードを有する逆流阻止用ツェナーダ
イオード（５０）と、このツェナーダイオードのアノー
ド及び主トランジスタの入力端子にそれぞれ接続された
出力端子及び入力端子を有する保護用トランジスタ（４
６）と、この保護用トランジスタの制御端子と主トラン
ジスタの入力端子との間に接続されて高速サージに基づ
き生ずる初期サージ電流を保護用トランジスタの制御端
子に流入させるツェナーダイオード回路（４５ａ、４５
ｂ、４８）とを備える。

【００２３】そして、保護用トランジスタは、初期サー
ジ電流によりオンしたとき、高速サージに基づき初期サ
ージ電流に後続して生ずる次期サージ電流を逆流阻止用
ツェナーダイオードを通して主トランジスタの制御端子
に流入させ、主トランジスタは、次期サージ電流により
オンしたとき、高速サージに基づき次期サージ電流に後
続して生ずる最終サージ電流を流す。

【００２４】これによれば、次期サージ電流が保護用ト
ランジスタの入力端子に流入するとき、ツェナーダイオ
ード回路のツェナーダイオードがブレークして当該次期
サージ電流を保護用トランジスタの制御端子に流入させ
て充電し当該保護用トランジスタをオンする。これに伴
い、主トランジスタがオンして最終サージ電流を流す。

【００２５】これによっても、請求項１に記載の発明と
同様の作用効果を達成できる。

【００２６】また、請求項３に記載の発明のように、請
求項１又は２に記載の半導体装置のための保護装置にお
いて、主トランジスタ及び保護用トランジスタは、ＭＯ
Ｓ型ＦＥＴであってもよい。

【００２７】また、請求項４に記載の発明では、請求項
１に記載の半導体装置のための保護装置において、保護
用トランジスタと保護用コンデンサとの間に接続され、
初期サージ電流を増幅して保護用トランジスタの制御端
子に流入する補助保護用トランジスタを備えるこれによ
れば、初期サージ電流が保護用コンデンサを通り流れる
ことで補助保護用トランジスタがその制御端子にて当該
保護用コンデンサにより充電されるのに対し、保護用ト
ランジスタは、その制御端子にて、オンした補助保護用
トランジスタにより充電される。よって、補助保護用ト
ランジスタの制御端子の電圧をより高い電圧に昇圧でき
る。従って、より多くの電流を主トランジスタに流すこ
とができる。

【００２８】その結果、主トランジスタの制御端子のバ
イアス電圧がより一層高くなるから、主トランジスタの
オンに伴う飽和電流の最大値も大きくなる。このため、
ＥＳＤ耐量をより一層向上できる。

【００２９】また、請求項５に記載の発明では、請求項
２に記載の半導体装置のための保護装置において、保護
用トランジスタと前記保護用コンデンサとの間に接続さ
れ、前記初期サージ電流を増幅して前記保護用トランジ
スタの制御端子に流入する補助保護用トランジスタを備
える。

【００３０】これによっても、請求項４に記載の発明と
同様の作用効果を達成できる。

【００３１】ここで、請求項６に記載の発明のように、
請求項４又は５に記載の半導体装置のための保護装置に
おいて、主トランジスタ並びに保護用及び補助保護用ト
ランジスタは、ＭＯＳ型ＦＥＴであってもよい。

【００３２】また、請求項７に記載の発明では、請求項
１に記載の半導体装置のための保護装置において、保護
用トランジスタは逆流素子用ツェナーダイオードを内蔵
している。これにより、請求項１に記載の発明の作用効
果をより一層向上できる。

【００３３】また、請求項８に記載の発明では、請求項
２に記載の半導体装置のための保護装置において、保護
用トランジスタは逆流素子用ツェナーダイオードを内蔵
している。これにより、請求項２に記載の発明の作用効
果をより一層向上できる。

【００３４】また、請求項９に記載の発明では、請求項
１に記載の半導体装置のための保護装置において、保護
用コンデンサに並列接続された保護用ツェナーダイオー
ドを備え、保護用コンデンサに流れる電流が第１の初期
サージ電流であり、保護用ツェナーダイオードに流れる
電流が第１の初期サージ電流に後続する第２の初期サー
ジ電流である。

【００３５】これにより、請求項１に記載の発明の作用
効果をより一層向上できる。

【００３６】また、請求項１０に記載の発明のように、
請求項７乃至９のいずれか一つに記載の半導体装置のた
めの保護装置において、主トランジスタはＭＯＳＦＥＴ
であり、保護用トランジスタはバイポーラトランジスタ
であってもよい。

【００３７】また、請求項１１に記載の発明では、請求
項４に記載の半導体装置のための保護装置において、保
護用トランジスタは逆流素子用ツェナーダイオードを内
蔵している。これにより、請求項４に記載の発明の作用
効果をより一層向上できる。

【００３８】また、請求項１２に記載の発明では、請求
項５に記載の半導体装置のための保護装置において、保
護用トランジスタは逆流素子用ツェナーダイオードを内
蔵している。請求項５に記載の発明の作用効果をより一
層向上できる。

【００３９】また、請求項１３に記載の発明のように、
請求項１１又は１２に記載の半導体装置のための保護装
置において、主トランジスタはＭＯＳＦＥＴであり、保
護用及び補助保護用トランジスタはバイポーラトランジ
スタであってもよい。

【００４０】また、請求項１４に記載の発明では、半導
体基板に形成されて主トランジスタ（１０）を高速サー
ジから保護する保護装置が、主トランジスタの制御端子
に接続されたカソードを有する逆流阻止用ツェナーダイ
オード（５０）と、この逆流阻止用ツェナーダイオード
のアノード及び主トランジスタの入力端子にそれぞれ接
続されたアノード及びカソードを有する保護用ツェナー
ダイオード（６１）と、この保護用ツェナーダイオード
に並列接続されて高速サージに基づき生ずる初期サージ
電流を逆流阻止用ツェナーダイオードを通して主トラン
ジスタの制御端子に流入させる保護用コンデンサ（６２
ｂ）とを備える。

【００４１】そして、保護用ツェナーダイオードは、高
速サージに基づき初期サージ電流に後続して生ずる次期
サージ電流を逆流阻止用ツェナーダイオードを通して主
トランジスタの制御端子に流入させ、主トランジスタ
は、初期サージ電流及び次期サージ電流の流入によりオ
ンしたとき、高速サージに基づき次期サージ電流に後続
して生ずる最終サージ電流を流す。

【００４２】これによれば、初期サージ電流が保護用コ
ンデンサ及び逆流阻止用ツェナーダイオードを通り主ト
ランジスタの制御端子に流入し、ついで、次期サージ電
流が保護用ツェナーダイオード及び逆流阻止用ツェナー
ダイオードを通り主トランジスタの制御端子に流入す
る。

【００４３】ここで、保護用ツェナーダイオードのアノ
ードと主トランジスタの制御端子との間には、抵抗が接
続されておらず、内部抵抗値の非常に小さい逆流阻止用
ツェナーダイオードのみが接続されている。

【００４４】従って、初期サージ電流及び次期サージ電
流は、何ら絞られることなく、逆流阻止用ツェナーダイ
オードを通り主トランジスタの制御端子に順次充電電流
として瞬時にかつ十分に流入する。

【００４５】よって、主トランジスタは瞬時にオンし、
寄生素子であるダイオードのアバランシェブレークや寄
生素子であるトランジスタの動作を招くことなく最終サ
ージ電流を流せる。その結果、半導体装置のＥＳＤ耐量
の向上につながる。

【００４６】また、請求項１５に記載の発明では、半導
体基板に形成された主トランジスタ（１０）を高速サー
ジから保護する保護装置が、主トランジスタの制御端子
に接続されたカソードを有する逆流阻止用ツェナーダイ
オード（５０）と、この逆流阻止用ツェナーダイオード
のアノード及び主トランジスタの入力端子にそれぞれ接
続された出力端子及び入力端子とを有する複数のトラン
ジスタ（７１乃至７４）を初段及び後続段のトランジス
タとしてダーリントン接続してなる保護用トランジスタ
回路（７０）とを備える。

【００４７】そして、この保護用トランジスタ回路は、
後続段のトランジスタを高速サージに基づき生ずる初期
サージ電流によりオンし、このオンに伴い初段のトラン
ジスタをオンし、初段のトランジスタは、そのオンによ
り、高速サージに基づき初期サージ電流に後続して生ず
る次期サージ電流を主トランジスタの制御端子に流入さ
せ、主トランジスタは、次期サージ電流の流入によりオ
ンしたとき、高速サージに基づき次期サージ電流に後続
して生ずる最終サージ電流を流す。これによれば、上記
ダーリントン接続した複数のトランジスタの増幅作用に
より、逆流阻止用ツェナーダイオードを通り主トランジ
スタの制御端子に流入する電流を十分に増幅できる。よ
って、主トランジスタが瞬時にオンして最終サージ電流
を寄生素子の動作を招くことなく十分に流せる。その結
果、半導体装置のＥＳＤ耐量の向上を確保できる。

【００４８】また、請求項１６に記載の発明のように、
請求項１５に記載の半導体装置のための保護装置におい
て、主トランジスタ及び保護用回路の各トランジスタは
ＭＯＳＦＥＴであってもよい。

【００４９】また、請求項１７に記載の発明によれば、
請求項１に記載の半導体装置のための保護装置におい
て、保護用トランジスタに対して並列に接続されるもの
であって、アノードが主トランジスタの上記入力端子に
接続され、カソードがツェナーダイオードのカソードに
接続される保護用ツェナーダイオードを備え、主トラン
ジスタはその入力端子に接続された負荷への電流供給を
制御するものであり、負荷は通電を遮断された際に負荷
サージを発生させるものであり、高速サージは静電放電
によって生ずるものであり、負荷サージは高速サージで
あるに比べてその周波数が小さいものであって、この負
荷サージに対して保護用ツェナーダイオードは保護用ト
ランジスタが保護用コンデンサによってオンするより先
にブレイクダウンし、主トランジスタをオンさせるもの
である。

【００５０】このように、高速サージに比べて周波数の
小さい負荷サージによりブレイクダウンし、主トランジ
スタをオンさせるようにしているので、高速サージだけ
でなく負荷サージにおいても主トランジスタを保護でき
る。

【００５１】また、請求項１８に記載の発明のように、
請求項１７に記載の半導体装置のための保護装置におい
て、高速サージはその周波数がＧＨｚのレンジであり、
負荷サージはその周波数がｋＨｚのレンジであってもよ
い。

【００５２】また、請求項１９に記載の発明によれば、
請求項１又は１７に記載の半導体装置のための保護装置
において、逆流阻止用ツェナーダイオードを介して次期
サージ電流が主トランジスタの制御端子に流入するまで
の動作抵抗をＲｈとし、主トランジスタを駆動するため
の駆動回路からの経路に配置された駆動抵抗をＲｄとし
たとき、Ｒｄ＞Ｒｈの関係がある。

【００５３】これにより、ＥＳＤ印加時に確実に主ＦＥ
Ｔを動作させるために必要とされる駆動抵抗での電圧降
下が主ＦＥＴのしきい値電圧よりも十分に高い電圧とな
り、その結果、請求項１又は１７に記載の発明の作用効
果をより一層向上できる。

【００５４】また、請求項２０に記載の発明によれば、
請求項１７に記載の半導体装置のための保護装置におい
て、逆流阻止用ツェナーダイオードを介して負荷サージ
電流が主トランジスタの制御端子に流入するまでの動作
抵抗をＲｈとし、主トランジスタを駆動するための駆動
回路からの経路に配置された駆動抵抗をＲｄとしたと
き、Ｒｄ＞Ｒｈの関係がある。

【００５５】これにより、負荷サージ印加時に確実に主
ＦＥＴを動作させるために必要とされる駆動抵抗での電
圧降下が主ＦＥＴのしきい値電圧よりも十分に高い電圧
となり、その結果、請求項１７に記載の発明の作用効果
をより一層向上できる。

【００５６】また、請求項２１に記載の発明によれば、
請求項１に記載の半導体装置のための保護装置におい
て、主トランジスタは半導体基板上に単一セルを複数個
有するセル領域として形成されるものであり、主トラン
ジスタの上記制御端子は複数個の単一セル毎の共通の端
子として形成されているものであり、当該端子はセル領
域外に引き出され、当該セル領域外においてこのセル領
域を囲うように半導体基板の表面に形成された信号印加
用電極に接続されるものであって、当該信号印加用電極
は、逆流阻止用ツェナーダイオードのカソードが接続さ
れ、カソードから信号印加用電極までの配線幅よりも広
い配線幅となっている。

【００５７】このような構成とすることで、請求項１に
記載の発明の作用効果をより一層向上できる。

【００５８】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００５９】

【発明の実施の形態】以下、本発明の各実施形態を図面
に基づいて説明する。

【００６０】（第１実施形態）図１は、本発明が適用さ
れた半導体装置の第１実施形態を示している。

【００６１】当該半導体装置は、横型ＤＭＯＳ（以下、
ＬＤＭＯＳという）の負荷駆動用ＦＥＴ１０を備えてお
り、このＦＥＴ１０は、そのドレインにて、負荷２０に
接続されている。

【００６２】また、ＦＥＴ１０は、そのゲートにて、ゲ
ート駆動回路３０からツェナーダイオード３１、抵抗３
２（約１ｋΩの抵抗値を有する）及びツェナーダイオー
ド直列回路３３を介しパルス電圧を印加されてスイッチ
ング作動するようになっている。なお、ＦＥＴ１０は、
以下、主ＦＥＴ１０という。

【００６３】ここで、主ＦＥＴ１０は、図１にて示すご
とく、内部ダイオード１１、内部抵抗１２及び寄生トラ
ンジスタ１３を形成してなる。なお、負荷２０の端子か
らは、ＥＳＤ等のサージが半導体装置に印加される。

【００６４】また、ツェナーダイオード直列回路３３の
各ツェナーダイオードは、ｎｐｎ型トランジスタのベー
ス・エミッタにより構成されており、これらツェナーダ
イオードの耐圧は約８Ｖである。また、当該ツェナーダ
イオードの数は、主ＦＥＴ１０のゲート酸化膜の絶縁耐
圧以下になるように３個となっている。また、ツェナー
ダイオード３１は、ゲート駆動回路３０のパルス電圧を
動作電圧にクランプする役割を果たすもので、このツェ
ナーダイオード３１の耐圧は、主ＦＥＴ１０のゲート駆
動電圧（約８Ｖ）に設定されている。

【００６５】また、半導体装置は、保護装置として、主
ＦＥＴ１０のゲートとドレインとの間に接続した保護回
路４０及び逆流防止用ツェナーダイオード５０を備えて
いる。

【００６６】保護回路４０は、保護用ＭＯＳＦＥＴ４１
を備えており、このＦＥＴ４１は、そのドレインにて、
主ＦＥＴ１０のドレインに接続されている。また、当該
ＦＥＴ４１のソースは、ツェナーダイオード５０を介し
て主ＦＥＴ１０のゲートに接続されている。なお、ＦＥ
Ｔ４１も主ＦＥＴ１０と同様に内部ダイオード、内部抵
抗及び寄生トランジスタを形成してなる。また、ＦＥＴ
４１は、以下、補助ＦＥＴ４１という。

【００６７】また、保護回路４０は、補助ＦＥＴ４１の
ゲートとドレインとの間に接続したコンデンサ４２と、
このコンデンサ４２に並列接続したツェナーダイオード
直列回路４３（複数のツェナーダイオードの直列回路か
らなる）とを備えている。なお、コンデンサ４２は、シ
リコン基板上に形成された酸化膜を用いて形成されてい
る。

【００６８】ここで、コンデンサ４２は、負荷２０から
ＥＳＤを印加されて、当該ＥＳＤに基づき生ずる初期サ
ージ電流を流入させ、補助ＦＥＴ４１はＥＳＤに基づき
初期サージ電流に後続して生ずる次期サージ電流を流入
させ、ツェナーダイオード直列回路４３は、負荷２０の
サージに含まれるＥＳＤよりも遅いサージ電流を流入さ
せる役割をそれぞれ果たす。なお、図１にて符号４４
は、補助ＦＥＴ４１をオフするためのプルダウン抵抗を
示す。

【００６９】ツェナーダイオード５０は、そのアノード
にて、補助ＦＥＴ４１のソースに接続されており、この
ツェナーダイオード５０のカソードは、主ＦＥＴ１０の
ゲートに接続されている。このツェナーダイオード５０
は、主ＦＥＴ１０がオンしたときの逆流防止用としての
役割を果たすもので、このツェナーダイオード５０の耐
圧は、主ＦＥＴ１０のゲート駆動電圧（約８Ｖ）以上に
設定されている。なお、図１にて、符号３４は、接地ラ
インからのサージを防止するツェナーダイオード（耐圧
１００Ｖ程度を有する）を示す。

【００７０】このように構成した本第１実施形態におい
ては、負荷２０から半導体装置にＥＳＤが印加される
と、このＥＳＤに基づく初期サージ電流がコンデンサ４
２を通り補助ＦＥＴ４１のゲートに流入する。なお、こ
の補助ＦＥＴ４１の面積は主ＦＥＴ１０の面積よりも小
さく、補助ＦＥＴ４１のゲートの入力容量は小さくして
あるから、この補助ＦＥＴ４１は短時間でオンする。こ
れにより、当該補助ＦＥＴ４１のドレイン・ソース間が
低い抵抗で導通した状態となる。

【００７１】これに伴い、ＥＳＤに基づく次期サージ電
流が当該補助ＦＥＴ４１を通り主ＦＥＴ１０のゲートに
ツェナーダイオード５０を通り流入する。

【００７２】ここで、本第１実施形態では、補助ＦＥＴ
４１のソースと主ＦＥＴ１０のゲートとの間には、抵抗
が接続されておらず、ツェナーダイオード５０のみが接
続されている。しかも、このツェナーダイオード５０の
内部抵抗値は非常に小さい。

【００７３】従って、補助ＦＥＴ４１を流れる次期サー
ジ電流は、何ら絞られることなく、ツェナーダイオード
５０を通り主ＦＥＴ１０のゲートに流入する。このこと
は、主ＦＥＴ１０のゲートには、上記次期サージ電流が
充電電流として瞬時にかつ十分に流入することを意味す
る。

【００７４】これにより、主ＦＥＴ１０は、瞬時にオン
し、内部ダイオード１１のアバランシェブレークを引き
起こしたり、内部トランジスタ１３の動作をもたらすこ
となく、ＥＳＤに基づいて上記次期サージ電流に後続し
て生ずる最終サージ電流を流入させる。

【００７５】その結果、当該半導体装置のＥＳＤ耐量を
十分に確保できる。

【００７６】また、本第１実施形態においては、コンデ
ンサ４２が、上述のごとく、補助ＦＥＴ４１のドレイン
・ゲート間に接続されている。このため、補助ＦＥＴ４
１のドレインに上記次期サージ電流が流れ込む場合、当
該次期サージ電流の一部が補助ＦＥＴ４１のゲートにコ
ンデンサ４２を通り流入する。ここで、特に、ＥＳＤの
ように高速（数ｎ秒程度）のサージに対しては、コンデ
ンサ４２のインピーダンスが低くなるため、より多くの
電流を当該コンデンサ４２を通して流すことができる。

【００７７】そして、補助ＦＥＴ４１のゲートが充電さ
れしきい値以上になれば、当該補助ＦＥＴ４１は動作状
態に入りより多くのサージ電流を流すことができる。ま
た、一般に、コンデンサの方が、従来のツェナーダイオ
ードに比べ、同一サイズでみたとき、インピーダンスを
小さく設計できるので、ＥＳＤサージ耐量を従来よりも
向上できる。

【００７８】また、従来のように保護回路にツェナーダ
イオードを用いる場合には、ＥＳＤサージの印加に対し
て、ツェナーダイオードを補助ＦＥＴ４１よりも早くブ
レークさせ主ＦＥＴ１０のゲート電圧を十分に上昇する
ため、ツェナーダイオードの耐圧を補助ＦＥＴ４１の耐
圧よりもかなり低い値に設定する必要があるため、主Ｆ
ＥＴ１０の実質的な耐圧の低下を招くことになるが、本
第１実施形態のようにコンデンサ４２を用いる保護回路
では、そのような補助ＦＥＴ４１の耐圧の低下を招くこ
とがない。

【００７９】ちなみに、本第１実施形態における半導体
装置においてＥＳＤ波形及び図１に示す保護回路の動作
時期を示すと、図２（ａ）のようになる。これによれ
ば、ＥＳＤ波形は数ｎｓｅｃ〜１０ｎｓｅｃにて立ち上
がり、ピークが２００Ａ程度まで上昇する。このような
サージに対して、コンデンサ４２が時間Ｔａにて動作
し、補助ＦＥＴ４１のゲートに初期サージを注入する。
時間Ｔｂになると補助ＦＥＴ４１が動作し、次期サージ
を主ＦＥＴ１０のゲートに注入する。時間Ｔｃになると
主ＦＥＴ１０が動作し、図２（ａ）に示す主ＦＥＴ動作
範囲において最終サージを吸収するものとなる。

【００８０】また、本第１実施形態における半導体装置
においてツェナーダイオード５０に抵抗を直列接続し
て、ＥＳＤ破壊電圧が当該抵抗の抵抗値に応じてどのよ
うに変化するかにつき検討してみたところ、図２（ｂ）
にて示すようなグラフが得られた。

【００８１】これによれば、上記抵抗の抵抗値が大きく
なるにつれて、ＥＳＤ破壊電圧が低くなる。例えば、上
記従来例のように当該抵抗の抵抗値を５０Ωにすると、
ＥＳＤ破壊電圧は、本第１実施形態のように上記抵抗を
接続しない場合に比べて、半分に低下し、当該抵抗の抵
抗値の減少に伴い上昇する。

【００８２】よって、本第１実施形態のように上記抵抗
を接続しなければ、ＥＳＤ破壊電圧を最大に維持でき、
従って、ＥＳＤ耐量を最大に維持できる。

【００８３】なお、ＥＳＤよりも遅いサージが負荷２０
から半導体装置に印加されると、ツェナーダイオード直
列回路４３のツェナーダイオードがブレークし、当該遅
いサージに基づくサージ電流は、ツェナーダイオード直
列回路４３を通り補助ＦＥＴ４１のゲートへ流入して当
該補助ＦＥＴ４１をオンし、これに伴い、主ＦＥＴ１０
をオンしてこの主ＦＥＴ１０を流れる。これにより、Ｅ
ＳＤよりも遅いサージから半導体装置が保護され得る。

【００８４】（第２実施形態）次に、本発明の第２実施
形態につき図３乃至図５を参照して説明する。

【００８５】この第２実施形態では、保護回路６０が、
上記第１実施形態にて述べた保護回路４０に代えて、ツ
ェナーダイオード５０と負荷２０との間に接続されてい
る。

【００８６】保護回路６０は、ツェナーダイオード６１
と、コンデンサ６２ｂの寄生抵抗６２ａとコンデンサ６
２ｂとの直列回路６２とを備えている。ツェナーダイオ
ード６１は、そのカソードにて、主ＦＥＴ１０のドレイ
ンに接続されており、このツェナーダイオード６１のア
ノードは、ツェナーダイオード５０を介し主ＦＥＴ１０
のゲートに接続されている。なお、その他の構成は上記
第１実施形態と同様である。

【００８７】このように構成した本第２実施形態では、
負荷２０から半導体装置にＥＳＤが印加されると、上記
初期サージ電流が直列回路６２を通り、ツェナーダイオ
ード５０を介して主ＦＥＴ１０のゲートに流入し、つい
で、上記次期サージ電流がツェナーダイオード６１を通
り主ＦＥＴ１０のゲートにツェナーダイオード５０を通
り流入する。

【００８８】ここで、本第２実施形態では、ツェナーダ
イオード６１のアノードと主ＦＥＴ１０のゲートとの間
には、抵抗が接続されておらず、ツェナーダイオード５
０のみが接続されている。しかも、このツェナーダイオ
ード５０の内部抵抗値は上述のごとく非常に小さい。

【００８９】従って、コンデンサ６２ｂを含む直列回路
６２を流れる上記初期サージ電流及びツェナーダイオー
ド６１を流れる上記次期サージ電流は、共に、何ら絞ら
れることなく、ツェナーダイオード５０を通り主ＦＥＴ
１０のゲートに流入する。このことは、主ＦＥＴ１０の
ゲートには、上記初期サージ電流及び次期サージ電流が
順次充電電流として瞬時にかつ十分に流入することを意
味する。

【００９０】これにより、主ＦＥＴ１０は、瞬時にオン
し、内部ダイオード１１のアバランシェブレークを引き
起こしたり、内部トランジスタ１３の動作をもたらすこ
となく、ＥＳＤに基づく上記最終サージ電流を流入させ
る。

【００９１】その結果、上記第１実施形態にて述べた補
助ＦＥＴ４１がなくても、本第２実施形態におけるよう
なコンデンサ６２ｂを含む直列回路６２とツェナーダイ
オード６１との相乗作用により、当該半導体装置のＥＳ
Ｄ耐量を十分に確保できる。

【００９２】ちなみに、本第２実施形態における半導体
装置において、ＥＳＤ破壊電圧とコンデンサ６２ｂの静
電容量との関係につき、ツェナーダイオード６１の有
無、ツェナーダイオード６１のツェナー電圧Ｖ_ZD及び抵
抗器６２ａの抵抗値Ｒをパラメータとして検討してみた
ところ、図４にて各符号Ｌ１乃至Ｌ４で示すようなグラ
フが得られた。ここで、グラフＬ４は、ツェナーダイオ
ード６１がない場合を示し、グラフＬ３は、ツェナー電
圧Ｖ_ZD＝５１（Ｖ）で抵抗値Ｒ＝１０（Ω）の場合を示
し、グラフＬ２は、ツェナー電圧Ｖ_ZD＝４３（Ｖ）で抵
抗値Ｒ＝１０（Ω）の場合を示し、グラフＬ１は、ツェ
ナー電圧Ｖ_ZD＝３４（Ｖ）で抵抗値Ｒ＝１０（Ω）の場
合を示す。

【００９３】これによれば、グラフＬ１からグラフＬ４
にかけて、ＥＳＤ破壊電圧は、順次低くなり、また、コ
ンデンサ６２ｂの静電容量の大きい程、高いことが分か
る。

【００９４】また、コンデンサ６２ｂの静電容量＝２０
（ｐＦ）、抵抗値Ｒ＝５（Ω）及びツェナー電圧Ｖ_ZD＝
３４（Ｖ）のときの上記初期サージ電流は、図５にて符
号Ｇ１で示すように変化し、また、上記次期サージ電流
は、図５にて符号Ｇ２で示すように変化する。

【００９５】よって、コンデンサ６２ｂ及びツェナーダ
イオード６１の実質的な並列回路によれば、本第２実施
形態の上記作用効果を達成できることが分かる。

【００９６】（第３実施形態）図６は、本発明の第３実
施形態を示している。

【００９７】この第３実施形態では、保護回路６０Ａ
が、上記第１実施形態にて述べた保護回路４０に代えて
採用されている。

【００９８】保護回路６０Ａは、上記保護回路４０にお
いてＭＯＳＦＥＴ４１の代わりにバイポーラトランジス
タ６３を採用してツェナーダイオード５０を廃止した構
成を有している。バイポーラトランジスタ６３は、その
コレクタにて、主ＦＥＴ１０のドレインに接続されてお
り、このバイポーラトランジスタ６３のエミッタは主Ｆ
ＥＴ１０のゲートに接続されている。また、バイポーラ
トランジスタ６３のベースは、ツェナーダイオード６１
と直列回路６２との並列回路を通してバイポーラトラン
ジスタ６３のコレクタに接続されている。その他の構成
は、上記第１実施形態と同様である。

【００９９】このように構成した本第３実施形態におい
て、負荷２０から半導体装置にＥＳＤが印加されると、
上記初期サージ電流が、直列回路６２を通りバイポーラ
トランジスタ６３のベースに流入し、ついで、上記次期
サージ電流がツェナーダイオード６１を通りバイポーラ
トランジスタ６３のベースに流入する。これらの流入電
流に伴いバイポーラトランジスタ６３がオンする。

【０１００】このため、上記次期サージ電流が、バイポ
ーラトランジスタ６３を通り、充電電流として主ＦＥＴ
１０のゲートに直接流入する。

【０１０１】この場合、バイポーラトランジスタ６３が
電流増幅作用を有するから、主ＦＥＴ１０のゲートの充
電が迅速になされる。

【０１０２】これにより、主ＦＥＴ１０は、速く瞬時に
オンし、内部ダイオード１１のアバランシェブレークを
引き起こしたり、内部トランジスタ１３の動作をもたら
すことなく、上記最終サージ電流を流入させる。

【０１０３】その結果、上記第１実施形態にて述べたよ
うな補助ＦＥＴ４１がなくても、本第３実施形態におけ
るような直列回路６２とツェナーダイオード６１との相
乗作用及びバイポーラトランジスタ６３の採用により、
当該半導体装置のＥＳＤ耐量を十分に確保できる。

【０１０４】ここで、バイポーラトランジスタ６３にお
けるエミッタ・ベースの間の部分が逆流防止用ツェナー
ダイオード５０と同様の役割を果たす。換言すれば、バ
イポーラトランジスタ６３が、必然的に、ツェナーダイ
オード５０と同様の逆流防止用ツェナーダイオードを内
蔵することとなるから、上記各実施形態にて述べたよう
な逆流防止用ツェナーダイオード５０を採用する必要が
ない。従って、半導体装置の構成素子の減少を確保しつ
つ上記作用効果を達成できる。

【０１０５】また、本第３実施形態における作用効果
を、特開平８−６４８１２号公報に記載の保護装置（図
２３参照）の作用効果との比較において述べれば、特開
平８−６４８１２号公報に記載の保護装置では、そのＦ
ＥＴ４ａがＦＥＴ２のゲートとドレインとの間に接続さ
れている。このため、ゲート駆動回路によりＦＥＴ２の
ゲートをバイアスして当該ＦＥＴ２をオンさせる場合、
ゲート駆動回路からＦＥＴ４ａを通りＦＥＴ２のドレイ
ン側に電流が逆流しないようにするため、ツェナーダイ
オード５が必然的にＦＥＴ２のゲートとＦＥＴ４ａのソ
ースとの間に接続される。

【０１０６】しかし、当該逆流防止用ツェナーダイオー
ド５は、必ず、内部に寄生抵抗を含む。このため、寄生
抵抗を小さくすると、ツェナーダイオード５のサイズが
大きくなり、コストの上昇を招く。逆に、ツェナーダイ
オードのサイズを小さくすると、寄生抵抗が大きくなっ
て、ＥＳＤ印加時のＦＥＴ２のゲート充電電流を絞りＥ
ＳＤ耐量を下げるという不具合を招く。

【０１０７】そこで、本第３実施形態のように、バイポ
ーラトランジスタ６３を採用すれば、逆流防止用ツェナ
ーダイオードという構成素子の減少を確保しつつ、上記
作用効果を達成できる。

【０１０８】（第４実施形態）図７は、本発明の第４実
施形態を示している。

【０１０９】この第４実施形態では、保護回路７０が、
上記第１実施形態にて述べた保護回路４０（図１参照）
に代えて、採用されている。

【０１１０】保護回路７０は、ダーリントン接続した４
つのＬＤＭＯＳ型ＦＥＴ７１乃至７４を備えている。Ｆ
ＥＴ７１は、そのドレインにて、上記第１実施形態にて
述べた主ＦＥＴ１０のドレインに接続されており、この
ＦＥＴ７１のソースは、ツェナーダイオード５０を通り
主ＦＥＴ１０のゲートに接続されている。

【０１１１】残りのＦＥＴ７２乃至７４の各ドレイン
は、共に、ＦＥＴ７１のドレインに接続されており、Ｆ
ＥＴ７２のソースはＦＥＴ７１のゲートに接続され、Ｆ
ＥＴ７３のソースはＦＥＴ７２のゲートに接続され、ま
た、ＦＥＴ７４のソースはＦＥＴ７３のゲートに接続さ
れている。

【０１１２】また、抵抗７５は、ＦＥＴ７１のゲート・
ソース間に接続され、抵抗７６は、ＦＥＴ７２のゲート
・ソース間に接続され、抵抗７７は、ＦＥＴ７３のゲー
ト・ソース間に接続され、抵抗７８は、ＦＥＴ７４のゲ
ート・ソース間に接続されている。その他の構成は上記
第１実施形態と同様である。

【０１１３】このように構成した本第４実施形態におい
て、負荷２０から半導体装置にＥＳＤが印加されると、
上記初期サージ電流が直列回路７９を経由して保護回路
７０のＦＥＴ７４のゲートに流入する。これに伴い当該
ＦＥＴ７４がオンすると、上記初期サージ電流がＦＥＴ
７４を通りＦＥＴ７３のゲートに流入して当該ＦＥＴ７
３をオンさせる。すると、上記初期サージ電流がＦＥＴ
７３を通りＦＥＴ７２のゲートに流入してこのＦＥＴ７
２をオンさせる。これに伴い、上記初期サージ電流がＦ
ＥＴ７２を通りＦＥＴ７１のゲートに流入して当該ＦＥ
Ｔ７１をオンする。

【０１１４】このようにしてＦＥＴ７１をオンすると、
上記次期サージ電流が当該ＦＥＴ７１及びツェナーダイ
オード５０を通り主ＦＥＴ１０のゲートに流入する。

【０１１５】ここで、各ＦＥＴ７１乃至７４は４段にて
ダーリントン接続されているから、その増幅作用は大き
い。また、上記第１実施形態と同様に、ＦＥＴ７１のソ
ースと主ＦＥＴ１０のゲートとの間には、抵抗が接続さ
れておらず、ツェナーダイオード５０のみが接続されて
いる。しかも、このツェナーダイオード５０の内部抵抗
値は上述のごとく非常に小さい。

【０１１６】従って、ＦＥＴ７１を流れる上記次期サー
ジ電流は、何ら絞られることなく、ツェナーダイオード
５０を通り主ＦＥＴ１０のゲートに迅速に流入する。こ
のことは、主ＦＥＴ１０のゲートには、上記次期サージ
電流が充電電流として瞬時にかつ十分に流入することを
意味する。

【０１１７】これにより、主ＦＥＴ１０は、瞬時にオン
し、内部ダイオード１１のアバランシェブレークを引き
起こしたり、内部トランジスタ１３の動作をもたらすこ
となく、ＥＳＤのうち上記次期サージ電流に後続する最
終サージ電流を流入させる。

【０１１８】その結果、当該半導体装置のＥＳＤ耐量を
十分に確保できる。

【０１１９】なお、上記第１実施形態にて述べた遅いサ
ージ電流は、各ＦＥＴ７４乃至７１及び主ＦＥＴ１０を
通り流れる。

【０１２０】以上、本第４実施形態のように、上記第１
実施形態にて述べたツェナーダイオード直列回路４３及
びコンデンサ４２や上記第３実施形態にて述べた直列回
路６２及びツェナーダイオード６１に代えて、３段のＦ
ＥＴ７４乃至７２を採用しても、上述のような作用効果
を上記第１或いは第２の実施形態と同様に達成できる。

【０１２１】ちなみに、本第４実施形態における保護回
路７０におけるＦＥＴの個数とＥＳＤ破壊電圧との関係
を調べてみたところ、図８のような結果が得られた。こ
れによれば、ＦＥＴの個数が多い程ＥＳＤ破壊電圧が高
くなり、従って、半導体装置のＥＳＤ耐量が増大するこ
とが分かる。特に２段以上でその効果が急に大きくな
り、また飽和し始めることを理解できる。 （第５実施形態）図９は、本発明の第５実施形態を示し
ている。この第５実施形態では、上記第１実施形態にて
述べた回路において、ツェナーダイオード直列回路４３
を外し、補助ＦＥＴ４１のソース・ドレイン間に保護用
ツェナーダイオード回路８１を新たに追加した保護回路
８０としたものである。なお、図１に示す回路と同じ素
子には同一の符号を付して説明は省略する。

【０１２２】保護回路８０は、上述のように、コンデン
サ４２及び補助ＦＥＴ４１からなるＥＳＤの保護のため
の回路である。ＥＳＤはそのスピードが約数１０ｎｓｅ
ｃのオーダーの非常に速いサージであり、その周波数も
ＧＨｚのオーダーである。このような高速サージを主Ｆ
ＥＴ１０にて吸収するためには、補助ＦＥＴ４１を高速
で動作させる必要があり、そのため、コンデンサ４２は
例えば２０ｐＦ程度のものを用いて高周波のサージを素
早く補助ＦＥＴ４１のゲートへ注入する必要がある。と
ころが、このような容量値の場合、負荷サージ（例え
ば、誘導性負荷の通電遮断等によるＬ負荷サージ）のよ
うにＥＳＤに対して低速、低周波（μｓｅｃ、ｋＨｚの
オーダー）のサージの場合、コンデンサ４２を介して補
助ＦＥＴ４１を動作させる前にサージが立ち上がってし
まい主ＦＥＴ１０が内部に寄生しているトランジスタに
より破壊してしまうおそれがある。つまり、コンデンサ
故に周波数の低いサージには不利に働くこととなる。

【０１２３】そこで、保護回路８０においては、保護用
ツェナーダイオード回路８１を補助ＦＥＴ４１に対して
並列に接続することで、補助ＦＥＴ４１に代わり保護用
ツェナーダイオード回路８１がＬ負荷サージを主ＦＥＴ
１０のゲートへ注入し、Ｌ負荷サージが立ち上がる前に
主ＦＥＴ１０を動作させ、Ｌ負荷サージを吸収するよう
にするものである。なお、本発明でいうＥＳＤは放電条
件として１５０Ω、１５０ｐＦであり、ＥＳＤ印加電圧
として２５ｋＶ、２００Ａ程度で、周波数としてＧＨｚ
レベル、数１０ｎｓｅｃ継続するものであり、また、Ｌ
負荷サージは数Ａ（例えば３Ａ）、６０Ｖ、周波数とし
て約１００ｋＨｚのものを想定している。

【０１２４】また、Ｌ負荷サージを主ＦＥＴ１０にて十
分に吸収できるための条件を以下に示す。

【０１２５】主ＦＥＴ１０のゲートからみて保護回路８
０、ツェナーダイオード５０を含めた保護部の動作抵抗
をＲｈとし、ゲート駆動抵抗３２をＲｄとした場合にＲ
ｄ＞Ｒｈという条件が好ましい。これはＬ負荷サージに
よってツェナーダイオードがブレイクダウンし、ゲート
駆動抵抗Ｒｄにも電流が流れ込んだ場合にゲート駆動抵
抗での電圧降下が主ＦＥＴ１０を十分に駆動できる電圧
（例えば、しきい値電圧Ｖｔｈの３倍）まで確保できる
ようにするためである。

【０１２６】同様に、ＥＳＤを吸収すべく確実に主ＦＥ
Ｔ１０を動作させるためには、補助ＦＥＴ４１から主Ｆ
ＥＴ１０の制御端子に流れ出る次期サージによって駆動
抵抗３２に生ずる電圧降下が主ＦＥＴ１０のしきい値よ
りも十分大きくなるために、上述のＲｄ＞Ｒｈという条
件を満たすことが好ましい。

【０１２７】図１０は、本発明の第６実施形態を示して
いる。

【０１２８】この第６実施形態では、上記第１実施形態
にて述べたコンデンサ４２が、図１０にて示すようなレ
イアウトにより形成されている。

【０１２９】図１０は、本第６実施形態におけるコンデ
ンサ４２の平面を示しているが、このコンデンサ４２を
形成する一方の電極（深いｎ⁺型拡散層からなる）が、
他方の電極（ポリシリコンからなる）との間において、
一方の電極のコンタクト４２ａ及び他方の電極のコンタ
クト４２ｂを、従来の構成（図１１参照）に比べて、図
１０にて示すように多くとっている。

【０１３０】これにより、コンデンサ４２の寄生抵抗を
極力小さくすることができ、その結果、図１におけるコ
ンデンサ４２による作用効果をより一層向上できる。 （第７実施形態）図１２（ａ）は、本発明の第７実施形
態を示している。

【０１３１】この第７実施形態では、上記第１実施形態
にて述べた抵抗４４が、当該第１実施形態とは異なり、
両ＦＥＴ１０、４６の各ゲート間に接続されている。な
お、ＦＥＴ４６は上記第１実施形態にて述べたＦＥＴ４
１に相当する。

【０１３２】これによれば、上記初期サージ電流がＦＥ
Ｔ４６のドレインに流入しようとすると、当該初期サー
ジ電流がコンデンサ４２を経由してＦＥＴ４６のゲート
に流入して当該ゲートを充電する。これに伴い、このゲ
ートの電位がしきい値以上に充電されると、ＦＥＴ４６
がオン動作状態になる。ついで、このＦＥＴ４６のソー
スにツェナーダイオード５０を通してつながったＦＥＴ
１０のゲートに電流が注入される。

【０１３３】そして、ＦＥＴ１０のゲート電位がしきい
値以上に充電されれば、このＦＥＴ１０がオン動作状態
に入りより多くサージ電流が流れる。つまり、ＦＥＴ１
０のオン動作でサージ電流が流せるので、寄生バイポー
ラトランジスタの動作を防止でき、ＥＳＤサージ耐量を
向上できる。

【０１３４】但し、抵抗４４は、ＦＥＴ４６のプルダウ
ン抵抗としての役割を果たし、ＦＥＴ４６のゲート電荷
を放電させて当該ＦＥＴ４６をオフさせる。

【０１３５】ちなみに、本第７実施形態にて述べた両Ｆ
ＥＴ１０、４６は、図１３（ａ）、（ｂ）にて示すよう
な平面構造及び断面構造にて形成される。

【０１３６】これにより、両ＦＥＴ１０、４６を同一工
程で作れるので、工程の増加はない。なお、このような
構造は一般的であるので説明は省略する。

【０１３７】図１２（ｂ）は、上記第７実施形態の変形
例を示している。

【０１３８】この変形例においては、互いに逆極性にて
直列接続した両ツェナーダイオード４５ａ、４５ｂが、
上記第７実施形態において、コンデンサ４２に代えてＦ
ＥＴ４６のゲート・ドレイン間に接続されている。な
お、ツェナーダイオード４５ｂのアノードがＦＥＴ４６
のゲートに接続されている。

【０１３９】この変形例によれば、上記初期サージ電流
がＦＥＴ４６のドレインに流入するとき、両ツェナーダ
イオード４５ａ、４５ｂが、まず、ブレークして、上記
初期サージ電流をＦＥＴ４６のゲートに流入させて充電
する。これに伴い、ＦＥＴ４６がオン動作に入る。この
ため、主ＦＥＴ１０のゲートが充電され、当該主ＦＥＴ
１０のオン動作のもと、上記最終サージ電流を主ＦＥＴ
１０を通して流すことができる。これによっても、上記
第７実施形態と実質的に同様の作用効果を達成できる。 （第８実施形態）図１４は、本発明の第８実施形態を示
す。この第８実施形態は、半導体基板に形成した主ＦＥ
Ｔ１０のパターン図を示している。これは、ドレイン６
０・ソース６１からなる単一セルが複数個からなるセル
領域６５に対して、このセル領域６５を囲うようにゲー
ト引き出しＡｌ配線６２が形成されている。

【０１４０】このゲート引き出しＡｌ配線６２は、ゲー
ト電極としてのポリシリコン層と絶縁膜を介して絶縁さ
れ、かつゲートｐｏｌｙ−Ｓｉコンタクト６６によりポ
リシリコン層に接続されるものである。そして、このゲ
ート引き出しＡｌ配線６２はツェナーダイオード５０と
接続される配線６３や補助ＦＥＴ４１のソース電極と接
続される配線６４との比べてその配線幅が大きく形成さ
れている。このように形成されることで、ＥＳＤやＬ負
荷サージが印加される場合にも瞬時に主ＦＥＴ１０を駆
動させることができ好ましい。

【０１４１】図１５（ａ）は、本発明の第９実施形態を
示している。

【０１４２】この第９実施形態では、バイポーラトラン
ジスタ４６Ａが、上記第７実施形態（図１２（ａ）参
照）において、ＦＥＴ４６及びツェナーダイオード５０
に代えて、採用されている。

【０１４３】当該バイポーラトランジスタ４６Ａは、そ
のエミッタにて主ＦＥＴ１０のゲートに接続されてお
り、このバイポーラトランジスタ４６Ａのコレクタは主
ＦＥＴ１０のドレインに接続されている。また、バイポ
ーラトランジスタ４６Ａのベースは、コンデンサ４２を
介し当該バイポーラトランジスタ４６Ａのコレクタに接
続されている。

【０１４４】このように構成した本第９実施形態によれ
ば、上記次期サージ電流がバイポーラトランジスタ４６
Ａのコレクタに流入するにあたり、この次期サージ電流
は、コンデンサ４２を通りバイポーラトランジスタ４６
Ａのベースに流入する。これにより、このバイポーラト
ランジスタ４６Ａのベース・エミッタ接合容量が充電さ
れる。当該バイポーラトランジスタ４６Ａのベース電位
が拡散電位（約０．６Ｖ）以上になると、このバイポー
ラトランジスタ４６Ａがオン動作状態に入る。ついで、
このバイポーラトランジスタ４６Ａのエミッタにつなが
った主ＦＥＴ１０のゲートに上記次期サージ電流が注入
される。

【０１４５】ここで、主ＦＥＴ１０のゲート電位がしき
い値以上になれば、この主ＦＥＴ１０がオン動作状態に
入り、上記最終サージ電流がより多く主ＦＥＴ１０を通
り流れる。

【０１４６】つまり、主ＦＥＴ１０のオン動作で上記最
終サージ電流が当該主ＦＥＴ１０を通り流れるので、こ
の主ＦＥＴ１０の寄生バイポーラトランジスタの動作を
防止でき、ＥＳＤ耐量を向上できる。

【０１４７】図１５（ｂ）は、上記第９実施形態の変形
例を示している。

【０１４８】この変形例では、互いに逆極性にて直列接
続した両ツェナーダイオード４７ａ、４７ｂが、上記第
９実施形態において、コンデンサ４２に代えて、バイポ
ーラトランジスタ４６Ａのベース・コンデンサ間に接続
されている。なお、ツェナーダイオード４７ｂのアノー
ドがバイポーラトランジスタ４６Ａのベースに接続され
ている。

【０１４９】このように構成した本変形例では、上記次
期サージ電流がバイポーラトランジスタ４６Ａのコレク
タに流入するにあたり、この次期サージ電流が両ツェナ
ーダイオード４７ａ、４７ｂに流入してツェナーダイオ
ード４７ｂをブレークする。このため、上記次期サージ
電流がバイポーラトランジスタ４６Ａのベース・エミッ
タ接合容量を充電する。これに伴い、当該バイポーラト
ランジスタ４６Ａがオン動作状態に入る。ついで、主Ｆ
ＥＴ１０がそのゲートにて充電されてオン状態に入り、
従って、上記最終サージ電流を主ＦＥＴ１０を通して流
すことができる。これによっても、上記第９実施形態と
同様の作用効果を達成できる。 （第１０実施形態）図１６（ａ）は、本発明の第１０実
施形態を示している。

【０１５０】この第１０実施形態では、ＭＯＳＦＥＴ４
７及び抵抗４７ａが、上記第７実施形態にて述べた保護
回路（図１２（ａ）参照）において付加的に採用されて
いる。

【０１５１】ＦＥＴ４７は、そのドレインにてＦＥＴ４
６のドレインに接続されており、このＦＥＴ４７のソー
スはＦＥＴ４６のゲートに接続されている。また、ＦＥ
Ｔ４７のゲートは、コンデンサ４２を介して当該ＦＥＴ
４７のドレインに接続されるとともに、抵抗４７ａを介
してＦＥＴ４６のゲートに接続されている。その他の構
成は、上記第７実施形態と同様である。

【０１５２】このように構成した本第１０実施形態にお
いては、ＦＥＴ４７がそのゲートにてコンデンサ４２に
より充電されるのに対し、ＦＥＴ４６は、そのゲートに
て、オン動作したＦＥＴ４７により充電される。よっ
て、ＦＥＴ４６のゲート電圧をより高い電圧に昇圧でき
る。

【０１５３】従って、より多くの電流を主ＦＥＴ１０に
流すことができる。その結果、主ＦＥＴ１０のゲートの
バイアス電圧がより一層高くなるから、この主ＦＥＴ１
０のオン動作に伴うドレイン飽和電流の最大値もより大
きくなる。これにより、本第８実施形態によれば、ＥＳ
Ｄ耐量をさらに向上できる。なお、保護回路のＦＥＴの
数をさらに増大することで、ＥＳＤ耐量をさらに向上で
きる。

【０１５４】図１６（ｂ）は、上記第１０実施形態の変
形例を示している。

【０１５５】この変形例においては、ツェナーダイオー
ド４８が、上記第１０実施形態にて述べたコンデンサ４
２に代えて、ＦＥＴ４７のゲート・ドレイン間に接続さ
れている。

【０１５６】これにより、本変形例では、ＦＥＴ４７
が、そのゲートにて、上記第８実施形態とは異なり、ツ
ェナーダイオード４８により充電されることとなるが、
ＦＥＴ４６は、上記第８実施形態と同様に、そのゲート
にて、オン動作したＦＥＴ４７により充電されることに
変わりはないので、本変形例によっても、上記第１０実
施形態と同様の作用効果を達成できる。 （第１１実施形態）図１７（ａ）は、本発明の第１１実
施形態を示している。

【０１５７】この第１１実施形態では、各バイポーラト
ランジスタ４７Ａ、４６Ｂが、上記第１０実施形態（図
１６（ａ）参照）において、各ＦＥＴ４７、４６に代え
て採用されている。

【０１５８】バイポーラトランジスタ４７Ａは、そのコ
レクタにて、バイポーラトランジスタ４６Ｂのコレクタ
及びエミッタを介して主ＦＥＴ１０のゲートに接続され
ている。また、バイポーラトランジスタ４７Ａのベース
は、コンデンサ４２を介しバイポーラトランジスタ４７
Ａのコレクタに接続されている。なお、ツェナーダイオ
ード５０は、廃止されている。その他の構成は、上記第
１０実施形態と同様である。

【０１５９】このように構成した本第１１実施形態で
は、両バイポーラトランジスタ４７Ａ、４６Ｂがいわゆ
るダーリントン接続されているから、コンデンサ４２に
流れる上記初期サージ電流の十分な増幅が可能である。
従って、主ＦＥＴ１０のゲート電位をより一層高めるこ
とができる。よって、当該主ＦＥＴ１０のドレイン飽和
電流をさらに大きくすることができるから、本第１１実
施形態によれば、ＥＳＤ耐量をさらに向上できる。な
お、バイポーラトランジスタの数をさらに増加すれば、
ＥＳＤ耐量をさらに向上できる。また、バイポーラトラ
ンジスタとＬＤＭＯＳ型ＦＥＴの組み合わせでも、同様
に、ＥＳＤ耐量を向上できる。

【０１６０】また、本第１１実施形態において、ツェナ
ーダイオード５０を廃止したのは、バイポーラトランジ
スタのベース・エミッタ間のダイオードを考慮し、これ
を活用したものである。

【０１６１】図１７（ｂ）は、上記第１１実施形態の変
形例を示している。

【０１６２】この変形例においては、上記第１０実施形
態の変形例（図１６（ｂ）参照）にて述べたツェナーダ
イオード４８が、上記第１１実施形態において、コンデ
ンサ４２に代えて、バイポーラトランジスタ４７Ａのベ
ース・コレクタ間に接続されている。

【０１６３】これにより、本変形例では、バイポーラト
ランジスタ４７Ａが、そのベースにて、上記第１１実施
形態とは異なり、ツェナーダイオード４８により充電さ
れることとなるが、バイポーラトランジスタ４６Ｂは、
上記第１１実施形態と同様に、そのベースにて、オン動
作したバイポーラトランジスタ４７Ａにより充電される
ことには変わりはないので、本変形例によっても、上記
第１１実施形態と同様の作用効果を達成できる。 （第１２実施形態）図１８（ａ）は、本発明の第１２実
施形態を示している。

【０１６４】この第１２実施形態では、上記第１実施形
態にて述べたツェナーダイオード５０が、以下のような
理由に基づき、その構造において改良されている。

【０１６５】従来、ツェナーダイオードは、接合分離方
式において、ｎｐｎのエミッタ・ベース間の耐圧（約８
Ｖ）を利用して作られている。即ち、トランジスタのコ
レクタ・ベースを短絡させることで、ベースをアノード
とし、エミッタをカソードとして、コレクタのｎ型領域
とｐ型の素子分離領域を逆バイアスした状態で使用して
いる（図１８（ｂ）参照）。

【０１６６】従って、このような構成によると、素子間
分離のために本来ツェナーダイオードには不要なコレク
タ領域が必要となり、その分余分なスペースを割いてい
るという不具合がある。

【０１６７】このため、本第１２実施形態では、ｎ型基
板の電位はフロート状態で使用できるという絶縁分離方
式の特徴を活用して、従来のツェナーダイオードにおい
て余分な構成部分となっているコレクタ領域を、図１８
（ａ）にて示すごとく、廃止することにより、上記ツェ
ナーダイオード５０として提供されている。このこと
は、上記第１実施形態の作用効果の達成にあたり、面積
効率のより高いツェナーダイオードをツェナーダイオー
ド５０として提供することを意味する。

【０１６８】図１９は、上記第１２実施形態の変形例を
示している。

【０１６９】この変形例では、上記第１２実施形態にて
述べたツェナーダイオード５０において、その寄生の直
列抵抗を下げるために、図１９にて示すごとく、ベース
・エミッタの対向長を延ばしたレイアウトをとり、カソ
ード及びアノードをそれぞれ第１層及び第２層の両アル
ミニウム配線で形成することで、抵抗を下げるようにし
た構成が提供されている。

【０１７０】なお、この変形例において、ツェナーダイ
オード５０のエミッタ・ベースコンタクトは、図２０
（ａ）にて示すごとく、市松模様のように上下左右に交
互にレイアウトしてもよいし、また、図２０（ｂ）にて
示すごとく、ストライプ状に細長く対向するようにレイ
アウトしてもよい。

【０１７１】なお、上記各実施形態にて述べた保護回路
におけるＥＳＤ耐量を調べてみたところ、図２１にて示
すような結果が得られた。

【０１７２】但し、図２１において、ＺＤは、保護回路
においてツェナーダイオードを用いた場合を示し、Ｃａ
ｐ．は、保護回路においてコンデンサを用いた場合を示
し、ＺＤ／ＬＤは、保護回路においてツェナーダイオー
ド及び補助ＭＯＳＦＥＴ（ＦＥＴ４１）を用いた場合を
示す。

【０１７３】ｃａｐ．／ＬＤは、保護回路において、コ
ンデンサ及び補助ＭＯＳＦＥＴ（ＦＥＴ４１）を用いた
場合を示し、ＺＤ／Ｂｉｐ．は、保護回路において、ツ
ェナーダイオード及びバイポーラトランジスタを用いた
場合を示し、ｃａｐ／Ｂｉｐ．は、保護回路においてコ
ンデンサ及びバイポーラトランジスタを用いた場合を示
し、ＺＤ／ＬＤ／ＬＤは、保護回路においてツェナーダ
イオード、補助ＭＯＳＦＥＴ（ＦＥＴ４６、４７）を用
いた場合を示す。

【０１７４】また、ｃａｐ．／ＬＤ／ＬＤは、保護回路
においてコンデンサ、補助ＭＯＳＦＥＴ（ＦＥＴ４６、
４７）を用いた場合を示し、ＺＤ／Ｂｉｐ．／Ｂｉｐ．
は、保護回路において、ツェナーダイオード、バイポー
ラトランジスタ（４６、４７Ａ）を用いた場合を示し、
ｃａｐ／Ｂｉｐ．／Ｂｉｐ．は、保護回路においてコン
デンサ、バイポーラトランジスタ（４６Ｂ、４７Ａ）を
用いた場合を示す。また、「なし」は、保護回路におい
て上記素子を用いない場合を示す。つまり、主ＦＥＴ１
０単独の場合である。

【０１７５】これによれば、各ＥＳＤ耐量は、各棒グラ
フにて示すようになる。

【０１７６】なお、本発明の実施にあたり、上記各実施
形態にて述べたＭＯＳＦＥＴは、ＬＤＭＯＳに限らず、
ＶＤＭＯＳでもよい。また、ＭＯＳＦＥＴは、絶縁分離
型（ＳＯＩ／トレンチ分離型）であっても接合分離型で
あってもよい。

【０１７７】また、本発明の実施にあたり、上述したＭ
ＯＳＦＥＴはいわゆるＩＧＢＴであってもよい。

【０１７８】なお、以上の説明は、負荷をドレイン側に
配置したいわゆるローサイドスイッチの形で行ったが、
負荷をソース側に配したハイサイドスイッチの場合も同
様の効果が期待できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す回路構成図であ
る。

【図２】（ａ）はＥＳＤ波形及び図１の保護回路び動作
時期を示すタイミングチャートであり、（ｂ）は上記第
１実施形態の作用効果を説明するためのＥＳＤ破壊電圧
と抵抗との関係を示すグラフである。

【図３】本発明の第２実施形態を示す回路構成図であ
る。

【図４】上記第２実施形態におけるＥＳＤ破壊電圧とコ
ンデンサ６２ｂの静電容量との関係を示すグラフであ
る。

【図５】上記第２実施形態におけるゲート充電電流の変
化を示すグラフである。

【図６】本発明の第３実施形態を示す回路構成図であ
る。

【図７】本発明の第４実施形態を示す回路構成図であ
る。

【図８】上記第４実施形態におけるＥＳＤ破壊電圧とＦ
ＥＴの個数との関係を示すグラフである。

【図９】本発明の第５実施形態を示す回路構成図であ
る。

【図１０】本発明の第６実施形態を示す図１のコンデン
サ４２の改良構成を示す平面図である。

【図１１】コンデンサ４２の従来の構成を示す平面図で
ある。

【図１２】（ａ）は、本発明の第７実施形態を示す回路
図であり、（ｂ）は、当該第７実施形態の変形例を示す
回路図である。

【図１３】（ａ）は、本発明の第７実施形態を示す図１
２（ａ）の部分平面図であり、（ｂ）は、図１３（ａ）
にて１３ｂ−１３ｂ線に沿う断面図である。

【図１４】本発明の第８実施形態を示す半導体基板に形
成した主ＦＥＴのパターン図である。

【図１５】（ａ）は、本発明の第９実施形態を示す回路
図であり、（ｂ）は上記第９実施形態の変形例を示す回
路図である。

【図１６】（ａ）は、本発明の第１０実施形態を示す回
路図であり、（ｂ）は上記第１０実施形態の変形例を示
す回路図である。

【図１７】（ａ）は、本発明の第１１実施形態を示す回
路図であり、（ｂ）は上記第１１実施形態の変形例を示
す回路図である。

【図１８】（ａ）は、本発明の第１２実施形態を示すツ
ェナーダイオード５０の平面図であり、（ｂ）は従来の
ツェナーダイオードの平面図である。

【図１９】上記第１２実施形態の変形例を示す平面図で
ある。

【図２０】（ａ）は、上記第１２実施形態の他の変形例
を示す平面図であり、（ｂ）は、当該第１２実施形態の
その他の変形例を示す平面図である。

【図２１】上記いずれかの実施形態や変形例で述べた保
護回路の構成素子とＥＳＤ耐量との関係を示すグラフで
ある。

【図２２】従来の半導体装置の回路構成図である。

【図２３】従来の他の半導体装置の回路構成図である。

【符号の説明】

１０、４１、４６、７１乃至７４…ＦＥＴ、４０、６
０、６０Ａ、７０、８０…保護回路、４２、６２ｂ…コ
ンデンサ、４５ａ、４５ｂ、４７ａ、４７ｂ、４８、５
０、６１…ツェナーダイオード、４６Ａ、４６Ｂ、４７
Ａ、６３…バイポーラトランジスタ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC05 AR09 BH02 BH03 BH04 BH06 BH07 BH12 BH13 EZ01 EZ20 5F040 DA19 DB01 DB06 DB07 DB09 DC01 EK01 EK05 5F048 AA02 AB06 AC08 AC10 BA16 BE03 BG12 BG14 CC01 CC05 CC06 CC08 CC10 CC15 CC18 CC19

Claims (21)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成された主トランジスタ
   （１０）を高速サージから保護する保護装置において、 前記主トランジスタの制御端子に直接にカソードが接続
   された逆流阻止用ツェナーダイオード（５０）と、 このツェナーダイオードのアノード及び前記主トランジ
   スタの入力端子にそれぞれ接続された出力端子及び入力
   端子を備える保護用トランジスタ（４１）と、 この保護用トランジスタの制御端子と前記主トランジス
   タの入力端子との間に接続されて前記高速サージに基づ
   き生ずる初期サージ電流を前記保護用トランジスタの制
   御端子に流入させる保護用コンデンサ（４２）とを備え
   て、 前記保護用トランジスタは、前記初期サージ電流の流入
   によりオンしたとき、前記高速サージに基づき前記初期
   サージ電流に後続して生ずる次期サージ電流を前記逆流
   阻止用ツェナーダイオードを通して前記主トランジスタ
   の制御端子に流入させ、 前記主トランジスタは、前記次期サージ電流の流入によ
   りオンしたとき、前記高速サージに基づき前記次期サー
   ジ電流に後続して生ずる最終サージ電流を流すようにし
   たことを特徴とする半導体装置のための保護装置。
2. 【請求項２】 半導体基板に形成された主トランジスタ
   （１０）を高速サージから保護する保護装置において、 前記主トランジスタの制御端子に直接接続されたカソー
   ドを有する逆流阻止用ツェナーダイオード（５０）と、 このツェナーダイオードのアノード及び前記主トランジ
   スタの入力端子にそれぞれ接続された出力端子及び入力
   端子を有する保護用トランジスタ（４６）と、 この保護用トランジスタの制御端子と前記主トランジス
   タの入力端子との間に接続されて前記高速サージに基づ
   き生ずる初期サージ電流を前記保護用トランジスタの制
   御端子に流入させるツェナーダイオード回路（４５ａ、
   ４５ｂ、４８）とを備えて、 前記保護用トランジスタは、前記初期サージ電流により
   オンしたとき、前記高速サージに基づき前記初期サージ
   電流に後続して生ずる次期サージ電流を前記逆流阻止用
   ツェナーダイオードを通して前記主トランジスタの制御
   端子に流入させ、 前記主トランジスタは、前記次期サージ電流によりオン
   したとき、前記高速サージに基づき前記次期サージ電流
   に後続して生ずる最終サージ電流を流すようにしたこと
   を特徴とする半導体装置のための保護装置。
3. 【請求項３】 前記主トランジスタ及び保護用トランジ
   スタは、ＭＯＳ型ＦＥＴであることを特徴とする請求項
   １又は２に記載の半導体装置のための保護装置。
4. 【請求項４】 前記保護用トランジスタと前記保護用コ
   ンデンサとの間に接続され、前記初期サージ電流を増幅
   して前記保護用トランジスタの制御端子に流入する補助
   保護用トランジスタを備えることを特徴とする請求項１
   に記載の半導体装置のための保護装置。
5. 【請求項５】 前記保護用トランジスタと前記ツェナー
   ダイオード回路との間に接続され、前記初期サージ電流
   を増幅して前記保護用トランジスタの制御端子に流入す
   る補助保護用トランジスタを備えることを特徴とする請
   求項２に記載の半導体装置のための保護装置。
6. 【請求項６】 前記主トランジスタ並びに保護用及び補
   助保護用トランジスタは、ＭＯＳ型ＦＥＴであることを
   特徴とする請求項４又は５に記載の半導体装置のための
   保護装置。
7. 【請求項７】 前記保護用トランジスタは逆流素子用ツ
   ェナーダイオードを内蔵していることを特徴とする請求
   項１に記載の半導体装置のための保護装置。
8. 【請求項８】 前記保護用トランジスタは逆流素子用ツ
   ェナーダイオードを内蔵していることを特徴とする請求
   項２に記載の半導体装置のための保護装置。
9. 【請求項９】 前記保護用コンデンサに並列接続された
   保護用ツェナーダイオードを備え、 前記保護用コンデンサに流れる電流が第１の初期サージ
   電流であり、前記保護用ツェナーダイオードに流れる電
   流が前記第１の初期サージ電流に後続する第２の初期サ
   ージ電流であることを特徴とする請求項１に記載の半導
   体装置のための保護装置。
10. 【請求項１０】 前記主トランジスタはＭＯＳＦＥＴで
    あり、前記保護用トランジスタはバイポーラトランジス
    タであることを特徴とする請求項７乃至９のいずれか一
    つに記載の半導体装置のための保護装置。
11. 【請求項１１】 前記保護用トランジスタは逆流素子用
    ツェナーダイオードを内蔵していることを特徴とする請
    求項４に記載の半導体装置のための保護装置。
12. 【請求項１２】 前記保護用トランジスタは逆流素子用
    ツェナーダイオードを内蔵していることを特徴とする請
    求項５に記載の半導体装置のための保護装置。
13. 【請求項１３】 前記主トランジスタはＭＯＳＦＥＴで
    あり、前記保護用及び補助保護用トランジスタはバイポ
    ーラトランジスタであることを特徴とする請求項１１又
    は１２に記載の半導体装置のための保護装置。
14. 【請求項１４】 半導体基板に形成されて主トランジス
    タ（１０）を高速サージから保護する保護装置におい
    て、 前記主トランジスタの制御端子に接続されたカソードを
    有する逆流阻止用ツェナーダイオード（５０）と、 この逆流阻止用ツェナーダイオードのアノード及び前記
    主トランジスタの入力端子にそれぞれ接続されたアノー
    ド及びカソードを有する保護用ツェナーダイオード（６
    １）と、 この保護用ツェナーダイオードに並列接続されて前記高
    速サージに基づき生ずる初期サージ電流を前記逆流阻止
    用ツェナーダイオードを通して前記主トランジスタの制
    御端子に流入させる保護用コンデンサ（６２ｂ）とを備
    えて、 前記保護用ツェナーダイオードは、前記高速サージに基
    づき前記初期サージ電流に後続して生ずる次期サージ電
    流を前記逆流阻止用ツェナーダイオードを通して前記主
    トランジスタの制御端子に流入させ、 前記主トランジスタは、前記初期サージ電流及び次期サ
    ージ電流の流入によりオンしたとき、前記高速サージに
    基づき前記次期サージ電流に後続して生ずる最終サージ
    電流を流すようにしたことを特徴とする半導体装置のた
    めの保護装置。
15. 【請求項１５】 半導体基板に形成された主トランジス
    タ（１０）を高速サージから保護する保護装置におい
    て、 前記主トランジスタの制御端子に接続されたカソードを
    有する逆流阻止用ツェナーダイオード（５０）と、 この逆流阻止用ツェナーダイオードのアノード及び前記
    主トランジスタの入力端子にそれぞれ接続された出力端
    子及び入力端子を有する複数のトランジスタ（７１乃至
    ７４）を初段及び後続段のトランジスタとしてダーリン
    トン接続してなる保護用トランジスタ回路（７０）とを
    備えて、 この保護用トランジスタ回路は、前記後続段のトランジ
    スタを高速サージに基づき生ずる初期サージ電流により
    オンし、このオンに伴い前記初段のトランジスタをオン
    し、 前記初段のトランジスタは、そのオンにより、前記高速
    サージに基づき前記初期サージ電流に後続して生ずる次
    期サージ電流を前記主トランジスタの制御端子に流入さ
    せ、 前記主トランジスタは、前記次期サージ電流の流入によ
    りオンしたとき、前記高速サージに基づき前記次期サー
    ジ電流に後続して生ずる最終サージ電流を流すようにし
    たことを特徴とする半導体装置のための保護装置。
16. 【請求項１６】 前記主トランジスタ及び前記保護用回
    路の各トランジスタはＭＯＳＦＥＴであることを特徴と
    する請求項１５に記載の半導体装置のための保護装置。
17. 【請求項１７】 前記保護用トランジスタに対して並列
    に接続されるものであって、カリードが前記主トランジ
    スタの前記入力端子に接続され、アノードが前記逆流阻
    止用ツェナーダイオードのアノードに接続される保護用
    ツェナーダイオード（８１）を備え、 前記主トランジスタはその入力端子に接続された負荷へ
    の電流供給を制御するものであり、前記負荷は通電を遮
    断された際に負荷サージを発生させるものであり、前記
    高速サージは静電放電によって生ずるものであり、前記
    負荷サージは前記高速サージであるに比べてその周波数
    が小さいものであって、この負荷サージに対して前記保
    護用ツェナーダイオードは前記保護用トランジスタが前
    記保護用コンデンサによってオンするより先にブレイク
    ダウンし、前記主トランジスタをオンさせるものである
    ことを特徴とする請求項１に記載の半導体装置のための
    保護装置。
18. 【請求項１８】 前記高速サージはその周波数がＧＨｚ
    のレンジであり、前記負荷サージはその周波数がｋＨｚ
    のレンジであることを特徴とする請求項１７に記載の半
    導体装置のための保護装置。
19. 【請求項１９】 前記逆流阻止用ツェナーダイオードを
    介して前記次期サージ電流が前記主トランジスタの制御
    端子に流入するまでの動作抵抗をＲｈとし、前記主トラ
    ンジスタを駆動するための駆動回路からの経路に配置さ
    れた駆動抵抗をＲｄとしたとき、Ｒｄ＞Ｒｈの関係があ
    ることを特徴とする請求項１又は１７に記載の半導体装
    置のための保護装置。
20. 【請求項２０】 前記逆流阻止用ツェナーダイオードを
    介して前記負荷サージ電流が前記主トランジスタの制御
    端子に流入するまでの動作抵抗をＲｈとし、前記主トラ
    ンジスタを駆動するための駆動回路からの経路に配置さ
    れた駆動抵抗をＲｄとしたとき、Ｒｄ＞Ｒｈの関係があ
    ることを特徴とする請求項１７に記載の半導体装置のた
    めの保護装置。
21. 【請求項２１】 前記主トランジスタは前記半導体基板
    上に単一セルを複数個有するセル領域として形成される
    ものであり、前記主トランジスタの前記制御端子は前記
    複数個の単一セル毎の共通の端子として形成されている
    ものであり、当該端子は前記セル領域外に引き出され、
    当該セル領域外においてこのセル領域を囲うように前記
    半導体基板の表面に形成された信号印加用電極に接続さ
    れるものであって、 当該信号印加用電極は、前記逆流阻止用ツェナーダイオ
    ードのカソードが接続され、前記カソードから前記信号
    印加用電極までの配線幅よりも広い配線幅となっている
    ことを特徴とする請求項１に記載の半導体装置のための
    保護装置。