JP2000509880A - データメモリ - Google Patents

Abstract

(57)【要約】 本発明は、次のような特徴を有する：メモリセルを有している少なくとも１つのメモリセルフィールドを備え、少なくとも１つの冗長メモリセルを有している冗長回路を備え、割り当て情報が記憶可能である少なくとも１つの割り当てメモリを有している冗長選択線選択回路を備え、ここで該冗長選択線選択回路は、割り当て情報に基づいて、少なくとも１つの冗長選択線が少なくとも１つの選択線に割り当て可能であるように構成されており、前記割り当てメモリは、割り当て情報を記憶しておくために、一時メモリを備えた割り当てメモリセルを有しているデータメモリに関する。公知のデータメモリでは、冗長メモリセルをメモりセルに割り当てる際に使用されるプログラミング方法に応じて、比較的長いプログラム時間が必要である。本発明のデータメモリでは、割り当て情報が一時メモリから割り当てメモリセルに伝送可能である。これにより、高速にかつ僅かなエネルギー消費で冗長メモリセルを欠陥のあるメモリセルに割り当てることができる。

Description

【発明の詳細な説明】 データメモリ 本発明は、次のような特徴を有するデータメモリ：メモリセルを有している少 なくとも１つのメモリセルフィールドを備え、ここでメモリセルは少なくとも１ つの選択信号をメモリセルの領域に設けられている選択線に印加することによっ て選択可能でありかつ該選択線はワード線および／またはビット線を包含してい ることができ、 少なくとも１つの冗長メモリセルを有している冗長回路を備え、ここで冗長セル は少なくとも１つの冗長選択信号を冗長メモリセルの領域に設けられている冗長 選択線に印加することによって選択可能でありかつ該冗長選択線は冗長ワード線 および／または冗長ビット線を包含していることができ、 割り当て情報が記憶可能である少なくとも１つの割り当てメモリを有している冗 長選択線選択回路を備え、ここで該冗長選択線選択回路は、割り当て情報に基づ いて、少なくとも１つの冗長選択線が少なくとも１つの選択線に割り当て可能で あるように構成されており、 前記割り当てメモリは、割り当て情報を記憶しておくために、一時メモリを備え た割り当てメモリセルを有 しており、 前記割り当てメモリは、データメモリの作動モードにおいて、割り当て情報が前 記割り当てメモリセルから前記一時メモリに伝送可能であるように構成されてい る データメモリに関する。 データメモリおよび殊に半導体メモリは、次のように製造されることが多い。 まず、ウェハと称されるサブストレート部分に多数のデータメモリが形成される 。ウェハの製造後、個々のデータメモリがテストされる。それは殊に、メモリセ ルフィールドのメモリセルおよび冗長回路の冗長メモリセルが正常に動作してい るかどうかについてテストされる。その際それぞれのメモリセルないしそれぞれ の冗長メモリセルにおいて繰り返しその都度異なった値が書き込まれ、その際後 続の読み出し動作によって、検査されたメモリセルないし冗長メモリセルは正常 に書き込むことができたかどうかが検査される。欠陥のあるメモリセルが突き止 められると、冗長選択線選択回路が、使用不能なメモリセルに、正常に動作する 冗長メモリセルが割り当てられるように、プログラミングされる。このことは、 割り当てられた冗長メモリセルが欠陥ありと検出されたメモリセルの機能を引き 受けるように行われる。冗長選択線選択回路の特別な構成に基づいて、割り当て られた冗長メモリセルは、このメモリセルフィールド が外からは専ら正常に動作するメモリセルだけを有しているという印象を与える ようにアドレッシングすることができる。 後続のステップにおいて、ウェハは個別メモリに鋸引きされる。次いで個々の データメモリはケーシングにマウントされかつ新たにテストを受け、その際その 後漸く、冒頭に述べた形式のデータメモリの引き渡しが行われる。 米国特許第２００９２２号明細書から公知の冒頭に述べた形式のデータメモリ は、割り当て情報を記憶するためにスタチックなメモリセルを有している冗長選 択線選択回路を有しており、記憶されている割り当て情報に基づいて、作動中１ つの冗長メモリセルが欠陥のあるメモリセルに割り当てられるようになっている 。このようなメモリセルをプログラミングするために、比較的高い電圧が必要と されるので、冒頭に述べた形式のデータメモリでは、付加的な回路コストが必要 である。更に、使用のプログラミング方法に応じて、冗長メモリセルをメモリセ ルに割り当てる際に比較的長いプログラミング時間が必要である。このことは特 別煩わしい。というのは、冒頭に述べた形式のデータメモリのテストの際、冗長 メモリセルもその正常な機能について検査されなければならず、このことは冗長 メモリセルの繰り返されるプログラム変更によって行われるからである。冗長メ モリセルが多数個ある場合 、プログラミング時間は累積されて、検査に特別時間がかかる。検査は、高い電 流消費とも結び付いている。更に、割り当てメモリの領域に設けられているラッ チが設けられており、ラッチには、冒頭に述べた形式のデータメモリの作動時に 、割り当てメモリから情報が書き込まれる。全体として、冒頭に述べた形式のデ ータメモリは製造が煩雑である。 従って本発明の課題は、迅速、簡単かつ僅かなエネルギー消費で冗長メモリセ ルを欠陥のあるメモリセルに割り当てることができる、簡単な構成を有している データメモリを提供することである。 この課題は、本発明によれば、データメモリにプログラミングモードにおいて 、割り当て情報が一時メモリから割り当てメモリセルに伝送可能であるように割 り当てメモリを構成したことによって解決される。 その際殊に、一時メモリないしラッチに記憶されている情報はデータメモリの 外部から前以て与えられる値であり、この値が特別な信号に基づいて、非不揮発 性に、例えばフラッシュまたはＥＥＰＲＯＭセルとして構成されている割り当て メモリセルに伝送されるようになっている。即ち、状態「不揮発性のシャドウＲ ＡＭ」（ＮＶＭ Shadow ＲＡＭ）においても、ラッチだけを利用する場合、状態 「通常のＲＡＭ」においても作動することができる回路が生じる。純然たるＲＡ Ｍ作動により、データメモリの構成要素のテストが著 しく簡単になり、一方ＮＶＭシャドウ・メカニズムは外部の電圧なしにも調整設 定できるようになる。本発明の構成により、割り当てメモリのビット毎に、唯一 の割り当てメモリセルしか必要でなく、これは更に特別簡単にプログラミングで きるという別の利点が生じる。 その際、本発明の別の有利な形態において、割り当てメモリにおける不揮発性 のセルはコントロール・ゲートにおける負の電圧によってプログラミング可能で あるようになっている。これにより、割り当てメモリは、フラッシュ・メモリ内 で負のコントロール・ゲート・プログラミング電圧によって、即ち特別簡単に実 現することができるのである。 この関係において更に、割り当てメモリセルに記憶されてる割り当て情報をデ ータメモリの最初の活性化の際にラッチに書き込み、その際後続の作動において 、ラッチに存在している割り当て情報だけが引き続きアクセスされるようにデー タメモリを構成すると有利である。それから本発明のデータメモリを作動するた めに、僅かな非常に小さな電流が必要なだけである。というのは、データメモリ のスイッチオンの際に割り当てメモリを読み出す際に僅か１回だけ高い電流消費 が生じるからである。 テストの目的のために、上述した手法は時間を節約するものであることが分か っている。というのは、メ モリテストの際および冗長メモリセルの、メモリセルへの割り当ての際、高速に 応答するラッチが使用され、一方割り当て情報は割り当てメモリセルにスタチッ クに記憶可能だからである。従って、テスト目的のための冗長割り当ても高速に 変化され、その際使用可能と判明された割り当て状態はテスト終了後はラッチか ら持続的に割り当てメモリセルに書き込まれる。更に、ラッチ状態の変化の際に 殊に、高電圧を必要としないことは重要であり、このために回路コストが同様に 低減される。 割り当てメモリセルおよび／または割り当てメモリセルに対する制御回路が、 殊にコントロール・ゲートに正の電圧を加えることによって消去可能でありかつ 負の電圧によってプログラミング可能であるもしくは消去しかつプログラミング するように構成されているとき、それを特別有利にも、負のプログラミング電圧 を有するフラッシュ・データメモリとの関連においてワード線冗長回路に使用す ることができる。 有利には、本発明の割り当てメモリセルに対して、ファウラー・ノルトハイム ・トンネル電流を使用して消去可能かつプログラミング可能であるフラッシュ・ メモリセルが使用される。このことは例えば、ＦＬＯＴＯＸ−ＥＥＰＲＯＭにお いて公知でありかつこの技術はフラッシュ・メモリに対しても、殊に０．５μｍ のＣＭＯＳ技術において使用される。 有利な実施の形態において、割り当てメモリセルはその都度、面積的に有利に 製造されるスタックド・ゲート・セルとして実現されている。割り当てメモリセ ルをスプリット・ゲート・セルとして実現した場合、外部のオーバ・イレーズ効 果（over-erase-effect）と関連して大量生産のゲート長のプロセス変動によっ て漏れ電流が生じることを更に妨げる特別簡単な回路が生じる。 更に、アドレスバスとメモリセルに通じている選択線との間に接続されている 少なくとも１つのアドレスデコーダが設けられており、その際アドレスデコーダ は有利には、アドレスバスに加わるアドレスに相応して１つまたは複数の選択線 が選択可能であるように構成されている。更に、アドレスバスと冗長メモリセル に通じている選択線との間に接続されている１つの冗長アドレスデコーダが設け られており、その際アドレスデコーダは、アドレスバスに加わるアドレスに相応 して１つまたは複数の冗長選択線が選択可能であるように構成されている。更に 、冗長選択線選択回路が有利には、冗長アドレスデコーダの領域に配置されてい る。上述したように構成されているデータメモリは、冗長選択線選択回路が、冗 長メモリセルが欠陥のあるメモリセルに割り当てられるプログラミング状態にお いても、相応する冗長メモリセルが欠陥のあるメモリセルの代替わりをする作動 状態においても、簡単に作 動することができるので、特別有利であることが認められている。即ちそれから 、プログラミング状態において、冗長選択線選択回路は接続されているアドレス バスから、その都度代替えすべきメモリセルのアドレスを、作動中、冗長メモリ セルにアクセスするのと同じアドレス線を介して得る。これにより、回路コスト は著しく低減される。 特別有利には、本発明のデータメモリは、冗長アドレスデコーダによって不活 性状態にすることができるアドレスデコーダを備えている。これにより情報のエ ラーの伴った読み出しは妨げられる。というのは、冗長メモリセルがアクセスさ れる場合、メモリセルへのアクセスは行われないからである。更に、データメモ リの信頼性が高められる。 更に、データメモリが次の特徴を有していれば、特別有利である： アドレスバスが複数のアドレスバス線路を有する並列なアドレスバスとして実現 されており、 状態メモリは割り当てメモリセルを有しており、その際割り当てメモリセルの数 はアドレスバス線の数と同じである。 これにより、アドレスバスに加わるアドレスの簡単なデコーディングが、デー タメモリの割り当てメモリのプログラミングモードにおいても動作モードにおい ても可能になる。有利には、上述したように構成され ている複数の割り当てメモリが同時に設けられており、この場合それぞれの割り 当てメモリは妥当性アドレス線を備えた少なくとも１つの妥当性メモリセルを有 している。これにより、それぞれの冗長選択線には例えば冗長ワード線と同様に まさに、割り当てメモリセルのセット全体並びに１つの妥当性メモリセルを備え た割り当てメモリが配属され、この場合すべての割り当てメモリはアドレスバス に並列に接続される。従ってそれぞれの割り当てメモリはアドレスバスにその時 点で加わっているアドレスを受け取り、この場合割り当てメモリセルが適当にプ ログラミングされていれば、個々の割り当てメモリはアドレスバスに加わる所定 のアドレスに割り当て可能である。その場合、妥当性メモリセルの適当なプログ ラミングによって、所望の割り当てメモリだけがアドレスバスにその時点で加わ っているアドレスに応答することを保証することができる。 本発明のデータメモリの上述した実施の態様はとりわけ、データメモリがアク セスされる、データメモリの通常の作動に有利であることが分かっている。本発 明のデータメモリの割り当てメモリの簡単なプログラミングのために殊に、デー タメモリは次のような特徴を有している： 冗長選択線選択回路は、割り当て情報を記憶するために１つのみならず、複数の かつ殊にスタチックな割り 当てメモリを有し、 割り当てメモリセルの領域に、割り当てアドレス線が設けられており、その際少 なくとも１つの割り当てアドレス線に少なくとも１つの割り当てアドレス信号を 加えることによって、割り当てメモリが選択可能である。 本発明のこの実施の形態によって、プログラミングの際に複数の割り当てメモ リの１つを簡単に選択することができる。 その際有利には、割り当てアドレスバスと割り当てアドレス線との間に接続さ れている少なくとも１つの割り当てメモリ選択デコーダが設けられており、この デコーダは、１つまたは複数の割り当てアドレス線が割り当てアドレスバスに加 わるアドレスに相応して選択可能であるように構成することができる。その際割 り当てメモリ選択デコーダは、並列なバスに到来するコード化された割り当てメ モリアドレスを個々の割り当てメモリに加わる信号に変換する回路網として実現 することができる。 本発明の上述した形態では、唯一のアドレスバスがメモリセルフィールドおよ び冗長メモリセルに対するアクセスを保証し、一方割り当てアドレスバスによっ て、冗長メモリセルの、メモリセルに対する対応のためにプログラミングされな ければならない割り当てメモリセルがアドレッシングされる。 本発明の特別簡単に扱える実施の形態では、割り当てメモリのプログラミング は次のようにして行われる。それぞれの割り当てメモリに、代替えすべき別のメ モリセルのアドレスを記憶し、その際割り当てメモり選択デコーダを介して、ど の割り当てメモリが代替えすべき所定のメモリセルに対するアドレッシングを引 き受けるのかが選択される。その際、アドレスバスに加わる、代替えすべきメモ リセルに対する選択信号は同時に、割り当てメモリに対するプログラミング信号 として一緒に使用され、その際適当な線路接続によって、常に１つの割り当てメ モリだけがその時アドレスによってプログラミングされることが保証されている 。この形態では、割り当てメモリに割り当て情報を供給するために、アドレスバ スに加わる信号の強度は小さくてすむという、本発明にとって重要な利点が得ら れる。従来技術ではこのことは可能でなかった。むしろ、冗長選択線選択回路の プログラミングのために、高い別個に発生されるプログラミング電圧が必要だっ た。 次に本発明を図示の実施例につき図面を用いて詳細に説明する。 第１図は、本発明のデータメモリのブロック回路図であり、 第２図は、本発明のデータメモリにおけるラッチと関連した割り当てメモリセル の動作を説明する簡単化さ れたブロック線図であり、 第３図は、第１図のデータメモリの冗長アドレスデコーダのブロック線図であり 、 第４図は、第３図の割り当てメモリ選択デコーダのブロック線図であり、 第５図は、第３図の冗長アドレスデコーダの割り当てメモリのブロック線図であ り、 第６図は、第５図の割り当てメモリの割り当てメモリセルのブロック回路図であ り、 第７図は、第６図に図示されている割り当てメモリセルのセンス回路の詳細な図 であり、 第８図は、スタックド・ゲート・セルとして構成されている割り当てメモリセル を示す略図であり、 第９図は、スプリット・ゲート・セルとして構成されている割り当てメモリセル を示す略図である。 第１図には、この図では示されていない半導体サブストレート上に形成されて いる本発明のデータメモリ１が図示されている。 データメモリ１はメモリセルフィールド２を有している。これは、例えばＤＲ ＡＭ、ＥＥＰＲＯＭ、フラッシュまたはＦＲＡＭとすることができる。メモリセ ルフィールド２は、相互に垂直に延在しているワード線ＸＳＥＬ０ないしＸＳＥ Ｌｎ並びにビット線ＹＳＥＬ０ないしＹＳＥＬＮを有している。ワード線および ビット線を介して、適当な選択信号を加えることによ って、メモリセルフィールド２における個々のメモリセルを選択することができ る。その際第１図には、ワード線ＸＳＥＬ０およびビット線ＹＳＥＬ０の選択に よって選択される唯一のメモリセルＳ１しか図示されていない。この図において は、メモリセルフィールドに属する、例えばレベル変換器のような制御回路は図 示されていない。 データメモリ１は更に冗長メモリセルフィールド３を有しており、これは冗長 ワード線ＲＸＳＥＬ０ないしＲＸＳＥＬｎを有している。その他冗長メモリセル フィールド３はメモリセルフィールド２のビット線ＹＳＥＬ０ないしＹＳＥＬＮ を共用している。冗長ワード線ＲＸＳＥＬ０ないしＲＸＳＥＬｎおよびビット線 ＹＳＥＬ０ないしＹＳＥＬＮを介して、冗長メモリセルフィールド３の冗長メモ リセルを選択することができる。第１図には、ワード線ＲＸＳＥＬ０およびビッ ト線ＹＳＥＬ０も適当な信号を加えることによって選択することができる冗長メ モリセルＲＳ１しか図示されていない。データメモリ１は更に、メモリセルフィ ールド２のワード線ＸＳＥＬ０ないしＸＳＥＬｎに対するアドレスデコーダ（Ｄ ＥＣＯ）４を有している。アドレスデコーダ４は並列なアドレスバス５からアド レスデータ（ＡＤＲ）を受け取る。アドレスバスは複数の並列なアドレス線を有 しており、このことは図ではアドレスバス５に示された斜線によって表されてい る。アドレスデコーダ４はアドレスバス５に加わるアドレスをＸＳＥＬｎまでの ワード線に対する制御信号に変換する。アドレスデコーダ４はこのために通例の ように構成されておりかつここでは殊更説明しない。更に、アドレスデコーダ４ は非活動化入力側（ＤＩＳ）６を有している。非活動化入力側６に論理「１」信 号が加わると、すべての信号ＸＳＥＬ０ないしＸＳＥＬｎは論理「０」にセット される。 データメモリ１は更に、冗長アドレスデコーダ（ＲＥＤＥＣＯＯ）７を有して いる。これは、その内部のプログラミングおよびアドレスバス５から到来するア ドレスデータに依存して冗長ワード線ＲＸＳＥＬ０ないしＲＸＳＥＬ３を制御す る。冗長アドレスデコーダ７はアドレスデコーダ４の非活動化入力側６に、アド レスデコーダが冗長アドレスデコーダ７によって非活動化されるように接続され ている。冗長アドレスデコーダ７はそのプログラミングおよびその作動のために 、割り当てアドレスバス（ＺＡＤＲ）８並びに種々のプログラミング制御信号を 有しており、これらを介してプログラミング制御信号ＰＲＯＧＮ，ＲＥＡＤ，Ｅ ＮＡおよびＬＯＡＤＮを冗長アドレスデコーダ７に入力することができる。 第１図では、冗長メモリセルフィールド３と冗長アドレスデコーダ７とから成 る冗長回路はワード線ＸＳＥＬ０ないしＸＳＥＬｎに対して例示的に設けられて いる。同様に、ビット線ＹＳＥＬ０ないしＹＳＥＬＮに対する冗長回路も設けら れていてよい。簡単化されて示されているために、ビット線に対するこの形式の 冗長回路はこの図では示されていない。 第２図には、データメモリにおける本発明の割り当てメモリセルの作動の基本 原理が示されている。割り当てメモリセルはここでは、フラッシュ・セル１５１ として実現されており、一時メモリないしラッチ１５０と共働する。信号ＬＯＡ Ｄによって、選択データ（即ち、割り当てメモリセルが所定の状態「０」を有し ているまたは「１」を有しているかを指示するデータ）が入力バスから＜データ ＞冗長デコーダのプログラミングのがラッチ１５０にロードされる。ラッチ１５ ０の＜出力側＞は冗長デコーダの制御部の部分であり、その際冗長デコーダは冗 長選択線の数に相応しておよびデータメモリに対するアクセスのためのデータバ スの線の数に相応して、フラッシュ・セル１５１およびラッチ１５０からなる「 レジスタ」を多数個有している。すべてのレジスタの出力側はまとめて、冗長デ コーダのプログラミングのその時点の状態を表すものである。信号ＰＲＯＧによ って、ラッチの情報が不揮発性に、フラッシュ・セルにプログラミングされる。 信号ＲＥＡＤによって、この不揮発性の情報は再び、例えばデータメモリが始動 のために最初にエネルギー供給されるとき、ラッチに伝送される。 第３図には、第１図の冗長アドレスデコーダ７が詳細に示されている。冗長ア ドレスデコーダ７の作動領域の中央の構成部分は４つの割り当てメモリ１０，１ １，１２および１３である。これらメモリの出力側はそれぞれ、冗長ワード線Ｒ ＸＳＥＬ０ないしＲＸＳＥＬ３に接続されている。割り当てメモリ１０，１１， １２および１３の入力側はアドレスバス５に接続されている。付加的に、割り当 てメモリ１０，１１，１２および１３のそれぞれは、信号ＥＮＡを供給する活動 化線路に接続されている。 アドレスデコーダ４の非活動化入力側６に対する非活動化信号ＤＩＳを生成す るために、非活動化回路網１４が設けられている。非活動化回路網１４はそれぞ れ２つの入力側を有する２つのＮＡＮＤゲートを有しており、その際１つのＮＡ ＮＤゲートは入力側が冗長ワード線ＲＸＳＥＬ０およびＲＸＳＥＬ１に接続され ており、一方別のＮＡＮＤゲートは入力側が冗長ワード線ＲＸＳＥＬ２およびＲ ＸＳＥＬ３に接続されている。ＮＡＮＤゲートの出力側はＮＯＲゲートの２つの 入力側に供給され、ＮＯＲゲートは信号ＤＩＳを発生する。 アドレスバス５は、割り当てメモリ１０，１１，１２および１３並びに非活動 化回路網１４と一緒に、データメモリ１の通常作動においてアクティブな、冗長 アドレスデコーダ７の作動領域を形成する。冗長ワー ド線ＲＸＳＥＬの数が増えるに従って、冗長アドレスデコーダ７により多くの数 の割り当てメモリを設ける必要があることは明らかである。しかし本発明の実施 例において、４つの冗長ワード線しか設けられていない。 冗長アドレスデコーダ７は、データメモリ１のプログラミングモードにおいて のみアクティブであるプログラミング領域も有している。このためにデータメモ リ１は割り当てアドレスデコーダ（ＺＡＤＲＤＥＣＯ）１５を有している。割り 当てアドレスデコーダは入力側が割り当てアドレスバス（ＺＡＤＲ）８並びに制 御線ＬＯＡＤＮに接続されている。割り当てアドレスバス８に割り当てアドレス 信号が入力されかつ信号ＬＯＡＤＮが供給されると、４つの割り当てメモリ１０ ，１１，１２および１３の１つがプログラミング作動のために活動化される。こ のために冗長アドレスデコーダ１５は４つの出力線１６を有している。これら出 力線はＹ０，Ｙ１，Ｙ２およびＹ３で示されておりかつ割り当てメモリ１０，１ １，１２および１３の活動化入力側ＬＯＡＤに導かれている。更に、割り当てメ モリ１０，１１，１２および１３に、外部のプログラミング信号および制御信号 ＰＲＯＧＮおよびＥＮＡが供給される。 割り当てメモリ１０，１１，１２および１３は更に、それぞれ３つの入力側Ｚ Ｅを有している。これら入 力側は３つのフラッシュセル２４から成るそれぞれの制御群２３を介して操作可 能なドライバ回路１７（ＷＬＤＲＩＶ）によってプログラミング電圧が供給され 、その際殊にその極性は冗長デコーダ７の所望の作動モードに依存している。ド ライバ回路１７から入力側ＺＥへの制御は次のように行われる： ドライバ回路１７の正確な機能はここには示されていない。 第４図には、第３図の割り当てアドレスデコーダ１５が詳細に示されている。 図示されているように、それぞれ２つの入力側を有する４つのＮＡＮＤゲートを 有している。これらは、第４図に示されているように、２つのインバータと共に 割り当てアドレスデコーダ回路ユニット１８に接続形成されている。この図で非 常によく分かるように、割り当てアドレスバス８は２本の割り当てアドレス線路 ＺＡＤＲ０およびＺＡＤＲ１しか有していない。割り当てアドレスバス８の２つ の、それぞれ２進コード化されている割り当てアドレスバス８から、４つの出力 線路１６に対する信号が生 成される。その手法は、ＮＡＮＤゲートの出力を外部のプログラミング信号ＬＯ ＡＤＮと共にそれぞれ１つのＮＯＲゲート２０に供給することである。ＮＯＲゲ ート２０の出力側はそれぞれ出力線路Ｙ０，Ｙ１．Ｙ２およびＹ３に対する信号 の１つを生成する。これにより、第４図に示されているように、割り当てアドレ スバス８における割り当てアドレス信号「００」は、出力線路Ｙ０には論理レベ ル「１」が現れ、一方その他の出力線路Ｙ１，Ｙ２およびＹ３には論理レベル「 ０」が生じるように変換される。 第５図には、第３図の割り当てメモリ１０の詳細が示されている。この図から 特によく分かるように、割り当てメモリ１０に供給されるアドレスバス５はここ では僅か２本のアドレス線路ＡＤＲ０およびＡＤＲ１だけを有している。アドレ スバス５の個別線路の数に相応して、割り当てメモリ１０には２つの割り当てメ モリセル１９および２０（ＲＣＥＬＬ）が設けられている。その際割り当てメモ リセル１９は入力側が（接続端子ＤＡＴＡ）アドレスバス５の線路ＡＤＲ０に接 続されており、一方割り当てメモリセル２０は入力側が（接続端子ＤＡＴＡ）ア ドレスバス５の線路ＡＤＲ１に接続されている。アドレスバス５の個別線路の数 が増大するに従って、正しいアドレスデコーディングを保証するために、ますま す多くの数の割り当てメモリセルが必要になってくる。 更に、割り当てメモリ１０には、妥当性メモリセル２１が設けられている。こ れは入力側（接続端子ＤＡＴＡ）が第３図に示されていたプログラミング線路Ｅ ＮＡに接続されている。 割り当てメモリセル１９および割り当てメモリセル２０の２つの出力側ＤＯＵ Ｔはそれぞれ、２つの入力側を有するＸＮＯＲゲートに導かれており、その際Ｘ ＮＯＲゲートのそれぞれ他方の入力側は割り当てメモリセルのそれぞれの入力接 続端子ＤＡＴＡに接続されている。２つのＸＮＯＲゲートの出力側並びに妥当性 メモリセル２１の出力側ＤＯＵＴは３つの入力側を有するＡＮＤゲートに接続さ れている。ＡＮＤゲートの出力側は、第３図において最もよく分かるように、冗 長ワード線ＲＸＳＥＬＯに導かれている。 ２つの割り当てメモリ１９および２０並びに妥当性メモリセル２１はそれ自体 それぞれ、同一に構成されている。これらは第１の群のプログラミングおよび制 御入力線路ＶＰＲＯＧ，ＰＲＯＧＮおよびＬＯＡＤを有している。これらの線路 は割り当てメモリ１０の相応のプログラミングおよび制御入力線路に接続されて いる。更に、割り当てメモリ１９および２０並びに妥当性メモリセル２１には、 第２の群のプログラミング入力端子ＲＥＡＤ，ＲＥＡＤＮおよびＲＥＡＤＣＬＰ が設けられており、その際相応のプログラミング信号ＲＥＡＤＮおよびＲＥＡＤ ＣＬＰは外部の信号ＲＥＡ Ｄから生成される。このために信号ＲＥＡＤはまず、インバータ２６を介して信 号ＲＥＡＤＮに反転される。それから信号ＲＥＡＤＮから、第５図に図示のドラ イバ回路１２７を介してアナログ信号ＲＥＡＤＣＬＰが生成される。ＲＥＡＤが 電圧Ｖｄｄに等しい（例えば５Ｖに等しい）とき、ＲＥＡＤＣＬＰ＝ＶＣＬＰが （例えばＶＣＬＰ＝１．２Ｖの場合）成り立つ。 割り当てメモリ１０の構成に関して、割り当てメモリセル１９および２０並び に妥当性メモリセル２１がプログラミング入力側ＶＰＲＯＧ，ＰＲＯＧＮＮ，Ｌ ＯＡＤ，ＲＥＡＤ，ＲＥＡＤＮおよびＲＥＡＤＣＬＰに関して並列に接続されて いることが重要である。 第６図には、第５図の割り当てメモリセル１９が詳細に示されている。割り当 てメモリセル１９は、読み出し回路２７（ＳＥＮＳＥ）とハイボルト・ラッチ回 路２８（ＬＡＴＨＶ）とから成っている。ＬＯＡＤが論理「１」に等しい場合、 ＤＡＴＡの値はラッチ回路に伝送されかつＤＯＵＴに現れる。ＬＯＡＤが論理「 ０」に等しい場合、ＤＡＴＡの値は保持される。ＬＡＴＨＶは第２の入力側ＤＮ を有しており、その際この入力側における値は反転されてラッチ回路２８に伝送 される。この入力側は独自の選択信号を有していないので、この入力側は休止状 態において高抵抗状態に接続されているはずである。 第７図には、第６図の読み出し回路２７が詳細に示 されている。ラッチ回路２８の要求に相応して、読み出し回路２７はトライステ ート出力側ＤＮを有している。ＲＥＡＤが論理「０」に等しい場合、この出力側 は高抵抗である。ＲＥＡＤが論理「１」に等しい場合、フラッシュ・セルの検出 された値（線路ＺＥにおける０Ｖに等しい論理「１」に等しい低いＶｔ）がラッ チ回路２８に伝送される。プログラミングモード（ＰＲＯＧＮ＝０）において、 記憶された情報に応じて、プログラミング電圧がＶＰＲＯＧ（例えば５Ｖ）にま たは０Ｖが出力側ＺＥに通し接続される。セルのコントロール・ゲートはプログ ラミングの際に例えば−１２Ｖに保持される。それぞれのプログラミングの前に 、フラッシュ・セルは例えばコントロール・ゲートに１５Ｖを印加しかつＺＥに ０Ｖを印加することによって消去されなければならない。 ＺＥに加えられる信号はＮ１を介してＰ１およびＰ２に鏡像化されかつ場合に より増幅される。その際回路の電流スイッチング点はＮ１，Ｐ１，Ｐ２およびＮ ２の選定によって調整設定される。出力側ＤＮは、ＲＥＡＤ＝０ＶおよびＲＥＡ ＤＮ＝Ｖｄｄをセットすることによって高抵抗状態をとることができる。 第８図には、スタックド・ゲート・セル１１５として構成されている、本発明 の割り当てメモリのメモリセルが示されている。サブストレート１０８には、ド ーピングによってソース１０９並びにドレイン１１０ が形成されている。サブストレートの上には、トンネル酸化層１１があって、そ の上にフローティング・ゲート層１１２が被着されている。フローティング・ゲ ート層１１２には、インター・ポリイ誘電体１１３が被着されている。最後に、 インター・ポリイ誘電体１１３に更に、コントロール・ゲート層１１４（ＣＧ） が被着されている。コントロール・ゲート層もインター・ポリイ誘電体にだけ接 続されている。第８図の下には、スタックド・ゲート・セル１１５の記号がシン ボリックに示されている。 第９図には、スプリット・ゲート・セル１１６として構成されている、本発明 のデータメモリのメモリセルが示されている。サブストレート１１８には、ドー ピングによってソース１１７並びにドレイン１１８が形成されている。サブスト レートの上には、トンネル酸化層１１９があって、その上にフローティング・ゲ ート層１２０（ＦＧ）が被着されている。フローティング・ゲート領域１２０に は、インター・ポリイ誘電体１２１が、インター・ポリイ誘電体１２１の領域が フローティング・ゲート領域１２０の上側から下がってトンネル酸化層１１９ま で延在しているように、被着されている。インター・ポリイ誘電体１２１に、コ ントロール・ゲート１２２（ＣＧ）があり、その際インター・ポリイ誘電体１２ １の上方の領域からトンネル酸化層１１９の領域に延在している領域はシリーズ ・ゲート１２３として実現されている。 作動中、本発明のデータメモリ１は、第１図ないし第７図に基づいて以下に説 明するように振る舞う。このために、データメモリ１の製造後、テスト過程で、 メモリセルＳ１に欠陥がありかつ正常に動作していると検出された冗長メモリセ ルＲＳ１がその機能を引き受けるものとすることを仮定する。 メモリセルＳ１の機能が冗長メモリセルＲＳ１によって引き受けられるように 、データメモリ１がプログラミングされている場合、このために、アドレスバス １に、ワード線アドレス「００」が加えられる。このアドレスはワード線ＸＳＥ Ｌ０を選択する。このために、アドレスバス５の２本の選択線ＡＲＤ０およびＡ ＲＤ１に（第５図参照）、値論理「００」が発生される。 割り当てメモリ１０が冗長メモリセルＲＳ１の割り当てを行うので、割り当て メモリはまず、そのプログラミング１０のために選択されなければならない。こ のことは、割り当てアドレスバス８に割り当てアドレス「００」を印加し、該ア ドレスが出力線路Ｙ０を介して（第３図および第４図参照）割り当てメモリ１０ を選択することによって行われる。第４図に示されているように、このことは。 割り当てアドレス線路ＺＡＤＲ０およびＺＡＤＲ１に論理アドレス「００」が印 加されることによって行われる。これに基づいて、出 力線路Ｙ０に状態論理「１」が現れ、一方その他の出力線路Ｙ１，Ｙ２およびＹ ３はそれぞれ、論理レベル「０」に接続されている。ＬＯＡＤＮ＝「０」の印加 によって、割り当てメモリセル１９におけるＲＡＭセルには線路ＡＤＲ０および ＡＤＲ１に加わる値がロードされる。 不揮発性の部分のプログラミングの前に、割り当てメモリ１０におけるフラッ シュ・セルは、コントロール・ゲートに１５Ｖを加えかつ０ＶをＺＥに加えるこ とによって消去される（第６図および第７図参照）。更になお、線路ＰＲＯＧＮ （第５図）が「０」にセットされかつ相応のプログラミング電圧がＶＰＲＯＧに 加えられなければならない（第６図および第７図参照）。このようにして、割り 当てメモリセル１９および割り当てメモリセル２０の不揮発性部分に値「０」が 、選択線路ＡＤＲ０およびＡＤＲ１に加わる論理値に相応して書き込まれる。 更に、入力線路ＥＮＡ（第３図および第５図参照）は状態論理「１」にされる 。妥当性メモリセル２１には、プログラミング後、入力線路ＥＮＡに加わる値論 理「１」に相応して同様に値論理「１」が存在している。これにより、プログラ ミング後、冗長メモリセルＲＳ１がメモリセルＳ１に割り当てられる。作動中、 上述したようにプログラミングされたデータメモリ１は以下に説明するように作 動する。このために、デー タメモリ１の作動中、メモリセルＳ１をアクセスすることが試みられるものと仮 定する。このために、アドレスバス５の選択線路ＡＤＲ０およびＡＤＲ１にアド レスデータ論理「００」が印加される（第５図参照）。プログラミング線路ＥＮ Ａ、ＲＥＡＤ、ＲＥＡＤＮ、ＶＰＲＯＧおよびＰＲＯＧＮはデータメモリ１の作 動の差イソの初期化後機能をせず、これらは不活性化された状態に留まる。 第５図に図示のＸＮＯＲゲートの２つの入力側にそれぞれ、値論理「０」が加 わる。即ち１つには、選択線路ＡＤＲ０およびＡＤＲ１から供給されるね論理「 ０」に基づいて、１つには割り当てメモリセル１９および２０から供給されかつ プログラミングの期間に記憶された値論理「０」に基づいている。第５図のＸＮ ＯＲゲートの出力側はこれに基づいて値論理「１」を発生し、これは第５図のＡ ＮＤゲートに供給される。妥当性メモリセル２１には、プログラミングに基づい て、値論理「１」が存在している。これは、同様に、第５図の３つの入力側を有 するＡＮＤゲートに供給される。従って、第５図の３つの入力側を有するＡＮＤ ゲートの出力側は論理「１」に移行し、このために冗長ワード線ＲＸＳＥＬ１（ 第３図参照）が選択されることになる。このように、アドレスバス５に、メモリ セルＳ１を示すアドレスが加わるとき、冗長メモリセルＲＳ１に属するワード線 ＲＸＳＥＬ０が選択される 。割り当てメモリ１１，１２および１３の出力側ＲＳＥＬ（第３図参照）は、割 り当てメモリ１０の出力側ＲＳＥＬが値論理「１」を有している間は、状態０に あるので、第３図の不活性化回路網１４の出力側ＤＩＳは値論理「１」をとる。 これにより、アドレスデコーダ４（第１図）は不活性化され、その結果メモリセ ルＳ１の出力側と冗長メモリセルＲＳ１の出力側との間の相互作用は妨げられる 。

Claims (1)

1. 【特許請求の範囲】 １．次の特徴を有するデータメモリ（１）であって、 メモリセル（Ｓ１）を有している少なくとも１つのメモリセルフィールド（２） を有し、ここでメモリセル（Ｓ１）は、少なくとも１つの選択信号を該メモリセ ル（Ｓ１）の領域に設けられている選択線路（ＸＳＥＬ１，…，ＸＳＥＬｎ）に 加えることによって選択可能であり、該選択線路はワード線および／またはビッ ト線を含んでおり、 少なくとも１つの冗長メモリセル（ＲＳ１）を有している１つの冗長回路（３， ７）を有し、ここで冗長メモリセル（ＲＳ１）は、少なくとも１つの冗長選択信 号を該冗長メモリセル（ＲＳ１）の領域に設けられている冗長選択線路（ＲＸＳ ＥＬ１，…，ＲＸＳＥＬ４）に加えることによって選択可能であり、該冗長選択 線路は冗長ワード線（ＲＸＳＥＬ１，…，ＲＸＳＥＬ４）および／またはビット 線を含んでおり、 割り当て情報が記憶可能である少なくとも１つの割り当てメモリを有している冗 長選択線路選択回路を有し、ここで該冗長選択線路選択回路は、前記割り当て情 報に基づいて少なくとも１つの冗長選択線路（ＲＸＳＥＬ１）が少なくとも１つ の選択線路（ＸＳＥＬ１）に割り当て可能であるように構成されており、 前記割り当てメモリは割り当て情報を記憶するために、１つの一時メモリを備え た割り当てメモリセルを有しており、 前記割り当てメモリは、データメモリ（１）の作動モードにおいて、前記割り当 て情報が前記割り当てメモリセルから前記一時メモリに伝送可能であるように構 成されている 形式のデータメモリにおいて、 前記割り当てメモリは、データメモリ（１）のプログラミングモードにおいて、 前記割り当て情報が前記一時メモリから前記割り当てメモリセルに伝送可能であ るように構成されている ことを特徴とするデータメモリ。 ２．前記割り当てメモリセルは、これらが正の電圧によって消去可能でありか つ負の電圧によってプログラミング可能であるように構成されている 請求項１記載のデータメモリ。 ３．前記割り当てメモリセルは、コントロール・ゲートにおける正の電圧によ って消去可能でありかつコントロール・ゲートにおける負の電圧によってプログ ラミング可能であるフラッシュメモリセルとして構成されている 請求項２記載のデータメモリ。 ４．前記割り当てメモリセルは、これらがその都度、ファウラー・ノルトハイ ム・トンネル電流によって 消去可能でありかつプログラミング可能であるように構成されている 請求項１から３までのいずれか１項記載のデータメモリ。 ５．前記割り当てメモリセルは、それぞれスタックド・ゲート・セルとして構 成されている 請求項１から４までのいずれか１項記載のデータメモリ。 ６．前記割り当てメモリセルは、それぞれスプリット・ゲート・セルとして構 成されている 請求項１から５までのいずれか１項記載のデータメモリ。 ７．少なくとも１つのアドレスデコーダ（４）を有しており、該アドレスデコ ーダはアドレスバス（５）と選択線路（ＸＳＥＬ１，…，ＸＳＥＬｎ）との間に 接続されておりかつ、１つまたは複数の選択線路（ＸＳＥＬ１，…，ＸＳＥＬｎ ）が前記アドレスバス（５）に加わるアドレスに相応して選択可能であるように 構成されており、 少なくとも１つの冗長アドレスデコーダ（７）を有しており、該冗長アドレスデ コーダはアドレスバス（５）と冗長選択線路（ＲＸＳＥＬ１，…，ＲＸＳＥＬｎ ）との間に接続されておりかつ、１つまたは複数の冗長選択線路（ＲＸＳＥＬ１ ，…，ＲＸＳＥＬｎ）が前記アドレスバス（５）に加わるアドレスに相応して選 択可能であるように構成されており、かつ 前記冗長選択線路選択回路は、前記冗長アドレスデコーダ（７）の領域に配置さ れている 請求項ｌから６までのいずれか１項記載のデータメモリ。 ８．前記アドレスデコーダ（４）は、それが前記冗長アドレスデコーダ（７） によって不活性化可能であるように構成されている 請求項７記載のデータメモリ。 ９．前記アドレスバス（５）は複数のアドレスバス線路（ＡＤＲ０，ＡＤＲ１ ）を有する並列バスとして構成されており、 前記割り当てメモリ（１０，１１，１２，１３）は割り当てメモリセル（１９， ２０）を有しており、ここで該割り当てメモリセルの数は前記アドレスバス線路 （ＡＤＲ０，ＡＤＲ１）の数に等しい 請求項７または８記載のデータメモリ。 10．前記割り当てメモリ（１０，１１，１２，１３）は妥当性アドレス線路（ ＥＮＡ）を備えた少なくとも１つの妥当性メモリセル（２１）を有している 請求項９記載のデータメモリ。 11．冗長選択線路選択回路は割り当て情報を記憶するための複数の割り当てメ モリ（１０，１１，１２，１３）を有しており、 前記割り当てメモリセルの領域に、割り当てアドレス 線路（ＳＥＬ１，…，ＳＥＬ２）が設けられており、ここで少なくとも１つの割 り当て信号を少なくとも１つの割り当てアドレス線路（ＳＥＬ１，…，ＳＥＬ２ ）に加えることによって、少なくとも１つの割り当てメモリ（１０，１１，１２ ，１３）が選択可能である請求項１から１０までのいずれか１項記載のデータメ モリ。 12．割り当てアドレスバス（８）と割り当てアドレス線路（ＳＥＬ１，…，Ｓ ＥＬ４）との間に接続されている少なくとも１つの割り当てメモリ選択デコーダ （１５）が設けられており、該割り当てメモリ選択デコーダは、１つまたは複数 の割り当てアドレス線路（ＳＥＬ１，…，ＳＥＬ４）が前記割り当てアドレスバ ス（８）に加わるアドレスに相応して選択可能である請求項６記載のデータメモ リ。