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JP2000332241A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000332241A
JP2000332241A JP11140009A JP14000999A JP2000332241A JP 2000332241 A JP2000332241 A JP 2000332241A JP 11140009 A JP11140009 A JP 11140009A JP 14000999 A JP14000999 A JP 14000999A JP 2000332241 A JP2000332241 A JP 2000332241A
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JP
Japan
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film
forming
titanium silicide
semiconductor device
silicide film
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JP11140009A
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Toshiki Niimura
俊樹 新村
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NEC Corp
Original Assignee
NEC Corp
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    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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Abstract

(57)【要約】 【課題】 クラックを発生させることなく低抵抗の結晶
構造からなるチタンシリサイド膜を得ることができ、ま
た、低抵抗化のための工程を必要としないのでこれに伴
うコストダウンが期待できる半導体装置の製造方法を提
供する。 【解決手段】 半導体装置の製造方法は、シリコン基板
１１上に素子分離領域１２及び素子形成領域１３を形成
する工程と、素子形成領域１３上にゲート酸化膜１４を
形成する工程と、ゲート酸化膜１４上及び素子分離領域
１２上に多結晶シリコン膜１５を形成する工程と、多結
晶シリコン膜１５上にチタンシリサイド膜１６を形成す
る工程と、多結晶シリコン膜１５及びチタンシリサイド
膜１６をパターニングしてチタンポリサイド構造のゲー
ト電極１８を形成する工程とを有する。チタンシリサイ
ド膜の形成工程では、シリコン基板１１を約７５０℃以
上の温度に保持する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、チタンポリサイド構造のゲート電極
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】図９及び図１０は、従来の製造方法を段
階的に示す断面図である。この製造方法では、まず、シ
リコン基板１１の表面を素子分離領域（ＳＴＩ）１２と
素子形成領域１３とに区画し、素子形成領域１３上にゲ
ート酸化膜１４を形成し、素子分離領域１２及び素子形
成領域１３上に多結晶シリコン膜１５を形成する。次い
で、スパッタ装置内でシリコン基板１１を基板ホルダに
よる基板裏面からの加熱を行うことなく、もしくは約４
００℃〜６００℃程度の温度に保持しつつ、多結晶シリ
コン膜１５上にチタンシリサイド膜３１をスパッタ法に
より形成する。
【０００３】上記成膜条件において、チタンシリサイド
膜３１の結晶構造は、基板裏面からの加熱を行わない場
合、アモルファス（非晶質）であり、基板温度を約４０
０℃〜６００℃程度とした場合、Ｃ４９となる。アモル
ファスまたは、Ｃ４９結晶構造のチタンシリサイドは、
高抵抗であることから、成膜後のチタンシリサイド膜３
１に約８００℃前後のランプアニール(ＲＴＡ:Rapid Th
ermal Annealing)を施し、結晶構造を低抵抗のＣ５４に
相転移させている（例えば、特開平１０−２２３５６１
号公報参照）。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の製
造方法では、アモルファスからＣ４９へ、更にＣ４９か
らＣ５４へと結晶構造が相転移する際にチタンシリサイ
ドの体積が減少するため、チタンシリサイド膜３１に引
張り応力が生じ、その段差部分にクラック３２が発生す
るという問題があった。また、成膜後にチタンシリサイ
ド膜３１の結晶構造を相転移させる熱処理工程を別途施
さなければならず、製造工程全体に要する時間が増大
し、製造コストの増大を招くおそれがあった。
【０００５】本発明は、上記に鑑み、クラックを発生さ
せることなく低抵抗の結晶構造からなるチタンシリサイ
ド膜を得ることができ、また、低抵抗化のための工程を
必要としないのでこれに伴うコストダウンが期待できる
半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
素子分離領域及び素子形成領域を形成する工程と、前記
素子形成領域上にゲート酸化膜を形成する工程と、前記
ゲート酸化膜上及び前記素子分離領域上に多結晶シリコ
ン膜を形成する工程と、前記多結晶シリコン膜上にチタ
ンシリサイド膜を形成する工程と、前記多結晶シリコン
膜及びチタンシリサイド膜をパターニングしてチタンポ
リサイド構造のゲート電極を形成する工程とを含み、前
記チタンシリサイド膜の形成工程で前記半導体基板を約
７５０℃以上の温度に保持することを特徴とする。
【０００７】本発明の半導体装置の製造方法では、半導
体基板を約７５０℃以上の温度に保持しつつチタンシリ
サイド膜を形成するので、チタンシリサイド成膜時の結
晶構造をＣ５４とすることができる。このため、成膜後
に結晶構造を相転移させる従来技術で生じたような体積
収縮が起きないので、チタンシリサイド膜上でのクラッ
ク発生を確実に防止することができる。また、一連の成
膜工程で、低抵抗Ｃ５４構造のチタンシリサイド膜が得
られるので、製造工程全体に要する時間を短縮し、これ
に伴うコストダウンを期待することができる。
【０００８】ここで、本発明の好ましい半導体装置の製
造方法では、前記半導体基板の保持温度の上限が約８５
０℃であることが好ましい。この場合、半導体基板の温
度を８５０℃以下に保持することにより、チタンシリサ
イド膜が凝集して島状に成長する不具合を防止すること
ができる。
【０００９】また、前記チタンシリサイド膜が、スパッ
タ法、化学的気相成長法又は蒸着法によって形成される
ことも本発明の好ましい態様である。この場合、チタン
シリサイド膜の成膜方法を状況に応じて適宜選択するこ
とができる。
【００１０】
【発明の実施の形態】以下、図面を参照し、本発明の一
実施形態例に基づいて本発明を更に詳細に説明する。図
１〜図７は、本実施形態例の半導体装置の製造工程を段
階的に示す断面図である。
【００１１】図１に示すように、シリコン基板（半導体
基板）１１の所定部分に素子分離領域１２を形成し、素
子分離領域１２によって素子形成領域１３を区画する。
更に、図２に示すように、素子形成領域１３上に、表面
のシリコンを酸化することによって、膜厚が例えば７ｎ
ｍ程度のゲート酸化膜１４を形成する。
【００１２】この後、図３に示すように、素子分離領域
１２上及びゲート酸化膜１４上に、リン等のｎ型不純物
をドープした、膜厚が例えば１００ｎｍ程度の多結晶シ
リコン膜１５を形成する。
【００１３】次いで、図８に示すスパッタ装置を用いて
多結晶シリコン膜１５上にチタンシリサイド膜(ＴｉＳ
ｉ2)１６を形成する。このスパッタ装置は、マグネトロ
ンスパッタ方式を採用し高速成膜を可能とするもので、
従来のスパッタ装置に比して耐熱温度が高く設定されて
いる。
【００１４】スパッタ装置は、スパッタチャンバ２０を
有しており、スパッタチャンバ２０上部の開口部には、
絶縁体２３を介してバッキングプレート２２が固定さ
れ、バッキングプレート２２には、上面にマグネット２
１、下面にチタンシリサイド合金ターゲット２４が夫々
固定される。上記開口部の周縁部下面には防護シールド
２９が配設されている。
【００１５】スパッタチャンバ２０は、載置されたシリ
コン基板１１を加熱する基板ホルダ２６を内部に備え、
スパッタガスを導入するガス導入口２７を側壁に、排気
口２８を下部に夫々備える。スパッタチャンバ２０の外
部には、スパッタ装置に電力を供給する電源３０が配設
される。
【００１６】ここで、図３で多結晶シリコン膜１５が形
成されたシリコン基板１１を、スパッタチャンバ２０の
基板ホルダ２６上に載置し、抵抗加熱等の加熱手段を有
する基板ホルダ２６によって、シリコン基板１１を約７
５０〜８５０℃程度の超高温に加熱する。更に、この温
度を維持しつつ、シリコン基板１１の多結晶シリコン膜
１５上にチタンシリサイド膜１６をスパッタ形成する。
【００１７】シリコン基板１１の加熱温度を７５０℃以
上とするのは、スパッタ時にチタンシリサイド膜１６の
結晶構造をＣ５４にするためである。加熱温度が７５０
℃よりも低ければ、完全なＣ５４結晶構造のチタンシリ
サイドは得られない。例えば、シリコン基板１１の温度
が３５０℃以上で７５０℃未満のときにはＣ４９の結晶
構造が観られ、３５０℃未満のときにはアモルファスの
結晶構造が観られる。また、シリコン基板１１の温度を
８５０℃以下に設定したのは、チタンシリサイド膜１６
が凝集して島状に成長する現象を防止するためである。
【００１８】スパッタ時の他の条件として、例えば、ス
パッタガスにアルゴン（Ａｒ）を用い、Ａｒガスの圧力
を約１．１［Ｐａ］とし、電源３０のパワーを５［ｋ
Ｗ］に設定することが挙げられる。また、スパッタ時に
おける酸素の影響を回避するため、チタンシリサイド成
膜を施していないときにはスパッタチャンバ２０内を不
活性ガスで満たし、且つその圧力を約１０-6［Ｐａ］に
保持することが望ましい。
【００１９】次いで、シリコン基板１１をスパッタ装置
から取り出し、図５に示すように、チタンシリサイド膜
１６上に、膜厚が例えば１５０ｎｍ程度のシリコン酸化
膜１７を形成し、リソグラフィ及び異方性ドライエッチ
ングによってシリコン酸化膜１７をパターンニングす
る。更に、図６に示すように、パターンニングしたシリ
コン酸化膜１７をマスクとし、チタンシリサイド膜１６
及び多結晶シリコン膜１５から成る積層膜を異方性ドラ
イエッチングでパタ−ンニングし、チタンポリサイド構
造のゲート電極１８として構成する。
【００２０】この後、化学的気相成長法（ＣＶＤ）によ
って、シリコン基板１１上の全面に、膜厚が例えば９０
ｎｍ程度のシリコン酸化膜（図示せず）を形成し、異方
性ドライエッチングでこのシリコン酸化膜をエッチバッ
クすることにより、図７に示すように、ゲート電極１８
の側壁にサイドスペーサ１９を形成する。
【００２１】本実施形態例では、チタンシリサイド膜１
６と多結晶シリコン膜１５との間にバリア層を用いなか
ったが、多結晶シリコン膜１５の形成後、このシリコン
膜１５上に１０ｎｍ程度の窒化チタン膜や窒化タングス
テン膜をバリア層として形成した上で、上述の約７５０
〜８５０℃程度の超高温スパッタ法でチタンシリサイド
膜１６を成膜することもできる。この場合にも、本実施
形態例と同様の効果が得られる。
【００２２】また、本実施形態例では、チタンシリサイ
ド膜１６及び多結晶シリコン膜１５をパターンニングす
る際のエッチングマスク及びサイドスペーサにシリコン
酸化膜を用いたが、これに代えてシリコン窒化膜等の絶
縁膜を用いることができる。更に、本実施形態例では、
超高温スパッタ法を用いて、チタンシリサイド１６成膜
時の結晶構造をＣ５４としたが、その形成法はスパッタ
法に限定されない。ＣＶＤや蒸着法による場合でも、基
板温度を約７５０〜８５０℃程度に維持することによ
り、チタンシリサイド膜１６の成膜時の結晶構造をＣ５
４とし、また、チタンシリサイド膜１６が凝集する現象
を防止することができ、スパッタ成膜時と同様の効果を
得ることができる。
【００２３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例の構成にのみ限定されるものではなく、
上記実施形態例の構成から種々の修正及び変更を施した
半導体装置の製造方法も、本発明の範囲に含まれる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によると、クラックを発生させることなく
低抵抗の結晶構造からなるチタンシリサイド膜を得るこ
とができ、また、低抵抗化のための工程を必要としない
のでこれに伴うコストダウンが期待できる。
【図面の簡単な説明】
【図１】本発明の一実施形態例における半導体装置の製
造工程を段階的に示す断面図。
【図２】本実施形態例における半導体装置の製造工程を
段階的に示す断面図。
【図３】本実施形態例における半導体装置の製造工程を
段階的に示す断面図。
【図４】本実施形態例における半導体装置の製造工程を
段階的に示す断面図。
【図５】本実施形態例における半導体装置の製造工程を
段階的に示す断面図。
【図６】本実施形態例における半導体装置の製造工程を
段階的に示す断面図。
【図７】本実施形態例における半導体装置の製造工程を
段階的に示す断面図。
【図８】本実施形態例で用いられるスパッタ装置を示す
断面図。
【図９】従来の半導体装置の製造方法を段階的に示す断
面図。
【図１０】従来の半導体装置の製造方法を段階的に示す
断面図。
【符号の説明】
１１：シリコン基板（半導体基板） １２：素子分離領域 １３：素子形成領域 １４：ゲート酸化膜 １５：多結晶シリコン膜 １６：チタンシリサイド膜 １７：シリコン酸化膜 １８：ゲート電極 １９：サイドスペーサ ２０：スパッタチャンバ ２１：マグネット ２２：バッキングプレート ２３：絶縁体 ２４：チタンシリサイド合金ターゲット ２６：基板ホルダ ２７：ガス導入口 ２８：排気口 ２９：防護シールド ３０：電源

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に素子分離領域及び素子形
    成領域を形成する工程と、 前記素子形成領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上及び前記素子分離領域上に多結晶シ
    リコン膜を形成する工程と、 前記多結晶シリコン膜上にチタンシリサイド膜を形成す
    る工程と、 前記多結晶シリコン膜及びチタンシリサイド膜をパター
    ニングしてチタンポリサイド構造のゲート電極を形成す
    る工程とを含み、 前記チタンシリサイド膜の形成工程で前記半導体基板を
    約７５０℃以上の温度に保持することを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 前記半導体基板の保持温度の上限が約８
    ５０℃である、請求項１に記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記チタンシリサイド膜が、スパッタ
    法、化学的気相成長法又は蒸着法によって形成される、
    請求項１又は２に記載の半導体装置の製造方法。
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