JP2000324092A - クロック供給装置 - Google Patents
クロック供給装置Info
- Publication number
- JP2000324092A JP2000324092A JP11134154A JP13415499A JP2000324092A JP 2000324092 A JP2000324092 A JP 2000324092A JP 11134154 A JP11134154 A JP 11134154A JP 13415499 A JP13415499 A JP 13415499A JP 2000324092 A JP2000324092 A JP 2000324092A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- supply device
- control signal
- clock supply
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】ジッタを低減しつつ周波数引き込み範囲の拡大
を図ると共に、特性を容易に変化させることのできるク
ロック供給装置を提供する。 【解決手段】クロック誤差信号をＤＳＰ４に与えて３２
ビットの制御信号を生成し、これをＤＤＳ３に与えて再
生クロック周波数を制御するようにした。また、基準信
号を逓倍器２により４逓倍したうえでＤＤＳ３に与える
ようにした。
を図ると共に、特性を容易に変化させることのできるク
ロック供給装置を提供する。 【解決手段】クロック誤差信号をＤＳＰ４に与えて３２
ビットの制御信号を生成し、これをＤＤＳ３に与えて再
生クロック周波数を制御するようにした。また、基準信
号を逓倍器２により４逓倍したうえでＤＤＳ３に与える
ようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＳＳ（Spre
ad Spectrum）変調方式を用いる送信機や受信機におい
て使用されるクロック供給装置に関する。
ad Spectrum）変調方式を用いる送信機や受信機におい
て使用されるクロック供給装置に関する。
【０００２】
【従来の技術】情報通信分野においては、送信側と受信
側との間の同期を取るために、クロック供給装置が用い
られている。従来のクロック供給装置は、図３に示すよ
うに、高精度のクロック供給源（図示せず）からの基準
信号とＶＣＯ６の出力クロックとの差（クロック誤差）
をループフィルタ５で平滑化して、ＶＣＯ６の制御信号
とするものとなっている。
側との間の同期を取るために、クロック供給装置が用い
られている。従来のクロック供給装置は、図３に示すよ
うに、高精度のクロック供給源（図示せず）からの基準
信号とＶＣＯ６の出力クロックとの差（クロック誤差）
をループフィルタ５で平滑化して、ＶＣＯ６の制御信号
とするものとなっている。
【０００３】
【発明が解決しようとする課題】ところで、近年の通信
システムの発達に伴い、クロック供給装置に求められる
精度はますます厳しいものになっている。特に、ＧＰＳ
（Global Positioning System ）と呼ばれる分野におい
ては、電波の送信時刻および伝播時間から数十ｃｍオー
ダの高精度な測位を行うために、今までになく厳しい精
度を要求されることになる。
システムの発達に伴い、クロック供給装置に求められる
精度はますます厳しいものになっている。特に、ＧＰＳ
（Global Positioning System ）と呼ばれる分野におい
ては、電波の送信時刻および伝播時間から数十ｃｍオー
ダの高精度な測位を行うために、今までになく厳しい精
度を要求されることになる。
【０００４】ところが、従来のクロック供給装置は、ア
ナログ機器としてのループフィルタ５の特性（時定数な
ど）に左右される部分が多く、応答速度や安定度などの
面で十分な精度を得にくい。また良く知られているよう
に、クロック再生時のジッタの低減と、周波数引き込み
範囲の拡大との両立を図ることが難しく、ＧＰＳにおい
て要求される厳しいスペックを満足するものではなかっ
た。
ナログ機器としてのループフィルタ５の特性（時定数な
ど）に左右される部分が多く、応答速度や安定度などの
面で十分な精度を得にくい。また良く知られているよう
に、クロック再生時のジッタの低減と、周波数引き込み
範囲の拡大との両立を図ることが難しく、ＧＰＳにおい
て要求される厳しいスペックを満足するものではなかっ
た。
【０００５】さらに、従来のクロック供給装置は、一旦
装置を組み上げてしまえばその特性は固定的である。つ
まり、基準信号に対する追従特性や周波数引き込み範囲
を自由に変化させることが難しい。
装置を組み上げてしまえばその特性は固定的である。つ
まり、基準信号に対する追従特性や周波数引き込み範囲
を自由に変化させることが難しい。
【０００６】通信システムの開発段階においては、各デ
バイスの特性を様々に変化させて試験を行うことが不可
欠であるが、上記事情により、クロック供給装置におい
ては十分な試験を行えなかった。
バイスの特性を様々に変化させて試験を行うことが不可
欠であるが、上記事情により、クロック供給装置におい
ては十分な試験を行えなかった。
【０００７】本発明は上記事情によりなされたもので、
その目的は、ジッタを低減しつつ周波数引き込み範囲の
拡大を図ると共に、特性を容易に変化させることのでき
るクロック供給装置を提供することにある。
その目的は、ジッタを低減しつつ周波数引き込み範囲の
拡大を図ると共に、特性を容易に変化させることのでき
るクロック供給装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、与えられるタイミング信号および所定ビッ
トの制御信号に基づき発振信号を出力する発振信号生成
手段と、外部から供給されるクロック信号と前記発振信
号との誤差に基づき前記制御信号を生成する制御信号生
成手段とを具備することを特徴とする。
に本発明は、与えられるタイミング信号および所定ビッ
トの制御信号に基づき発振信号を出力する発振信号生成
手段と、外部から供給されるクロック信号と前記発振信
号との誤差に基づき前記制御信号を生成する制御信号生
成手段とを具備することを特徴とする。
【０００９】より具体的には、前記発振信号生成手段
は、所定の位相間隔で分割された正弦波波形の振幅デー
タを各々の位相に相当するアドレスに順次記憶したメモ
リと、前記タイミング信号および前記制御信号に基づく
ステップで前記アドレスを非連続的に指定し当該アドレ
スに記憶された前記振幅データを読み出す読み出し手段
と、この読み出し手段により読み出された振幅データを
アナログ変換して階段状の電圧信号を出力するディジタ
ル／アナログ変換手段と、前記階段状の電圧信号から高
周波成分を除去する低域フィルタとを備え、例えば、少
なくとも前記メモリと、前記読み出し手段と、前記ディ
ジタル／アナログ変換手段と、前記低域フィルタとを同
一の基板上に形成したＤＤＳ（Direct Digital Synthes
izer）としてなることを特徴とする。
は、所定の位相間隔で分割された正弦波波形の振幅デー
タを各々の位相に相当するアドレスに順次記憶したメモ
リと、前記タイミング信号および前記制御信号に基づく
ステップで前記アドレスを非連続的に指定し当該アドレ
スに記憶された前記振幅データを読み出す読み出し手段
と、この読み出し手段により読み出された振幅データを
アナログ変換して階段状の電圧信号を出力するディジタ
ル／アナログ変換手段と、前記階段状の電圧信号から高
周波成分を除去する低域フィルタとを備え、例えば、少
なくとも前記メモリと、前記読み出し手段と、前記ディ
ジタル／アナログ変換手段と、前記低域フィルタとを同
一の基板上に形成したＤＤＳ（Direct Digital Synthes
izer）としてなることを特徴とする。
【００１０】さらに本発明は、前記制御信号生成手段
を、ソフトウェア処理により前記制御信号を生成するＤ
ＳＰ（Digital Signal Processor）としたことを特徴と
する。
を、ソフトウェア処理により前記制御信号を生成するＤ
ＳＰ（Digital Signal Processor）としたことを特徴と
する。
【００１１】このようにすると、再生クロックは、発振
信号生成手段の出力として得られる。この発振信号生成
手段としてＤＤＳを用いているので、ディジタル処理に
より正弦波信号が生成されることになり、信号生成にか
かる時間が極めて短くなる。またこのＤＤＳに与える制
御信号を生成するために、ＤＳＰによるソフトウェア処
理を行っている。このため、ソフトウェアの書き換えを
行うことで、再生周波数やクロック引き込み範囲を容易
に変えることができるようになり、融通性が大きくな
る。
信号生成手段の出力として得られる。この発振信号生成
手段としてＤＤＳを用いているので、ディジタル処理に
より正弦波信号が生成されることになり、信号生成にか
かる時間が極めて短くなる。またこのＤＤＳに与える制
御信号を生成するために、ＤＳＰによるソフトウェア処
理を行っている。このため、ソフトウェアの書き換えを
行うことで、再生周波数やクロック引き込み範囲を容易
に変えることができるようになり、融通性が大きくな
る。
【００１２】また本発明は、逓倍器を設けて、基準信号
を逓倍したうえでタイミング信号として前記発振信号生
成手段に与えるようにしている。ＤＳＰにおける波形デ
ータの読み出しステップを指定するためには、タイミン
グ信号および制御信号の二つの信号が必要となるが、タ
イミング信号の周波数を上げるほどに読み出しのステッ
プが細かくなる。これにより、発振信号の精度を高める
ことが可能となる。
を逓倍したうえでタイミング信号として前記発振信号生
成手段に与えるようにしている。ＤＳＰにおける波形デ
ータの読み出しステップを指定するためには、タイミン
グ信号および制御信号の二つの信号が必要となるが、タ
イミング信号の周波数を上げるほどに読み出しのステッ
プが細かくなる。これにより、発振信号の精度を高める
ことが可能となる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１に、本実施の形態に係
わるクロック供給装置の構成を示す。このクロック供給
装置は、ディジタル信号の形で与えられるクロック誤差
信号を、ＤＳＰ（Digital Signal Processor）４に導
き、ディジタル演算処理によりＤＤＳ３に与える制御信
号を生成するようにしている。また、５ＭＨｚの基準信
号を、逓倍器４にて２０ＭＨｚに逓倍した上でＤＤＳ３
に与えるようにしている。
施の形態を詳細に説明する。図１に、本実施の形態に係
わるクロック供給装置の構成を示す。このクロック供給
装置は、ディジタル信号の形で与えられるクロック誤差
信号を、ＤＳＰ（Digital Signal Processor）４に導
き、ディジタル演算処理によりＤＤＳ３に与える制御信
号を生成するようにしている。また、５ＭＨｚの基準信
号を、逓倍器４にて２０ＭＨｚに逓倍した上でＤＤＳ３
に与えるようにしている。
【００１４】ここで、ＤＤＳ（Direct Digital Synthes
izer）の原理を図２を用いて簡単に説明する。図２に示
すように、ＤＤＳ３（一般のＤＤＳ）は、ディジタルデ
ータの形で与えられる制御信号を基準信号の周波数に基
づき累積加算器３１で加算し、その加算結果をラッチ３
２を介してＲＯＭ３３のアドレスに与える。このＲＯＭ
３３には、正弦波波形を細かい位相刻みでサンプリング
した波形データが記憶されており、ラッチ３２の出力に
より飛び飛びのデータがＤ／Ａ変換器３４に与えられ
る。Ｄ／Ａ変換器３４からは、階段状の電圧波形が出力
され、低域フィルタ（ＬＰＦ）によりスプリアス成分を
除去することで、所望の発振出力（再生クロック）を得
ることができるようになっている。
izer）の原理を図２を用いて簡単に説明する。図２に示
すように、ＤＤＳ３（一般のＤＤＳ）は、ディジタルデ
ータの形で与えられる制御信号を基準信号の周波数に基
づき累積加算器３１で加算し、その加算結果をラッチ３
２を介してＲＯＭ３３のアドレスに与える。このＲＯＭ
３３には、正弦波波形を細かい位相刻みでサンプリング
した波形データが記憶されており、ラッチ３２の出力に
より飛び飛びのデータがＤ／Ａ変換器３４に与えられ
る。Ｄ／Ａ変換器３４からは、階段状の電圧波形が出力
され、低域フィルタ（ＬＰＦ）によりスプリアス成分を
除去することで、所望の発振出力（再生クロック）を得
ることができるようになっている。
【００１５】ＲＯＭ３３からの読み出しステップは、累
積加算器３１に与えられる制御信号及び基準信号により
自由に可変できる。すなわちディジタルデータとして与
えられる制御信号のビット数を増やすほどに、また基準
信号の周波数を上げるほどに、より細かいステップで出
力周波数（再生クロック周波数）を可変することができ
る。
積加算器３１に与えられる制御信号及び基準信号により
自由に可変できる。すなわちディジタルデータとして与
えられる制御信号のビット数を増やすほどに、また基準
信号の周波数を上げるほどに、より細かいステップで出
力周波数（再生クロック周波数）を可変することができ
る。
【００１６】このほかにも、ＤＤＳには次のような特徴
がある。 ・出力信号に含まれるスプリアスが非常に少ない。 ・出力信号の純度が高い。 ・周波数変化に対する応答速度が非常に速い。
がある。 ・出力信号に含まれるスプリアスが非常に少ない。 ・出力信号の純度が高い。 ・周波数変化に対する応答速度が非常に速い。
【００１７】さて、ＤＳＰ４（一般のＤＳＰ）は、周知
のようにプログラムメモリを内蔵した汎用プロセッサで
あり、プログラムを書き換えることで制御内容を容易に
変化させることができる。またディジタル信号処理に特
化したプロセッサであるので、その動作は非常に高速で
ある。このため、ＤＤＳ３の高速の反応時間とも相俟っ
て、クロック再生に係わる追従速度が非常に高速にな
り、ジッタを低減できるという効果を得られる。
のようにプログラムメモリを内蔵した汎用プロセッサで
あり、プログラムを書き換えることで制御内容を容易に
変化させることができる。またディジタル信号処理に特
化したプロセッサであるので、その動作は非常に高速で
ある。このため、ＤＤＳ３の高速の反応時間とも相俟っ
て、クロック再生に係わる追従速度が非常に高速にな
り、ジッタを低減できるという効果を得られる。
【００１８】また本実施形態では、ＤＳＰ４により３２
ビットの制御信号をＤＤＳ３に与えるようにしている。
一般に、制御信号のビット数を上げるほどに、再生クロ
ック信号の可変ステップを細かくすることができるの
で、クロック再生に係わる精度を上げることができるよ
うになり、これによってもジッタ低減の効果がある。ち
なみに、従来のクロック供給装置の出力精度は、高々８
ビットの制御信号を与えた場合に相当する。
ビットの制御信号をＤＤＳ３に与えるようにしている。
一般に、制御信号のビット数を上げるほどに、再生クロ
ック信号の可変ステップを細かくすることができるの
で、クロック再生に係わる精度を上げることができるよ
うになり、これによってもジッタ低減の効果がある。ち
なみに、従来のクロック供給装置の出力精度は、高々８
ビットの制御信号を与えた場合に相当する。
【００１９】さらに上記構成では、基準信号を逓倍器に
より４逓倍した上でＤＤＳ４に与えるようにしているの
で、これによっても、クロック再生に係わる精度を上げ
ることができるという効果を得られる。
より４逓倍した上でＤＤＳ４に与えるようにしているの
で、これによっても、クロック再生に係わる精度を上げ
ることができるという効果を得られる。
【００２０】さらに、ＤＳＰ４によるソフトウェア制御
を行っているので、再生クロック周波数や可変ステップ
を容易に変化させることができる。また、ＤＤＳが本来
持っている性質から、再生クロック周波数を非常に広い
幅に渡って可変できる。
を行っているので、再生クロック周波数や可変ステップ
を容易に変化させることができる。また、ＤＤＳが本来
持っている性質から、再生クロック周波数を非常に広い
幅に渡って可変できる。
【００２１】かくして本実施形態では、クロック再生源
としてＤＤＳ３を用い、ＤＳＰ４によるソフトウェア制
御によりクロック再生を行うようにしているので、幅広
い再生クロック周波数範囲（すなわち、幅広いクロック
引き込み範囲）と、細かな周波数可変範囲（ジッタの低
減）とを両立できるようになる。またソフトウェア制御
を行っているので融通性に富み、様々な条件での動作に
も即座に対応でき、システム設計時の試験などの際に便
利である。
としてＤＤＳ３を用い、ＤＳＰ４によるソフトウェア制
御によりクロック再生を行うようにしているので、幅広
い再生クロック周波数範囲（すなわち、幅広いクロック
引き込み範囲）と、細かな周波数可変範囲（ジッタの低
減）とを両立できるようになる。またソフトウェア制御
を行っているので融通性に富み、様々な条件での動作に
も即座に対応でき、システム設計時の試験などの際に便
利である。
【００２２】なお、本発明の実施の形態においては、Ｄ
ＳＰ４からの制御信号のビット数は３２に限定されず、
ＤＳＰ４の処理能力に応じてその他のビット数に任意に
変えることができる。また、ＤＤＳ３の構成においても
上記構成に限らず、波形データを直接ＲＯＭから読み出
す方式のものを使用しても良い。
ＳＰ４からの制御信号のビット数は３２に限定されず、
ＤＳＰ４の処理能力に応じてその他のビット数に任意に
変えることができる。また、ＤＤＳ３の構成においても
上記構成に限らず、波形データを直接ＲＯＭから読み出
す方式のものを使用しても良い。
【００２３】
【発明の効果】以上詳述したように本発明は、ＤＤＳを
用い、ＤＳＰによるソフトウェア制御によりクロック再
生を行うようにしたので、ジッタを低減しつつ周波数引
き込み範囲の拡大を図ると共に、特性を容易に変化させ
ることのできるクロック供給装置を提供することが可能
となる。
用い、ＤＳＰによるソフトウェア制御によりクロック再
生を行うようにしたので、ジッタを低減しつつ周波数引
き込み範囲の拡大を図ると共に、特性を容易に変化させ
ることのできるクロック供給装置を提供することが可能
となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係わるクロック供給装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図２】 ＤＤＳの原理を説明するために用いた図。
【図３】 従来のクロック供給装置の構成を示すブロッ
ク図。
ク図。
１…増幅器 ２…逓倍器 ３…ＤＤＳ（Direct Digital Synthesizer） ３１…累積加算器 ３２…ラッチ回路 ３３…ＲＯＭ ３４…ディジタル／アナログ変換器（Ｄ／Ａ変換器） ３５…低域フィルタ（ＬＰＦ） ４…ＤＳＰ（Digital Signal Processor） ５…ループフィルタ ６…電圧制御発振器（ＶＣＯ）
Claims (4)
- 【請求項１】 与えられるタイミング信号および所定ビ
ットの制御信号に基づき、発振信号を出力する発振信号
生成手段と、 外部から供給されるクロック信号と前記発振信号との誤
差に基づき、前記制御信号を生成する制御信号生成手段
とを具備することを特徴とするクロック供給装置。 - 【請求項２】 前記発振信号生成手段は、 所定の位相間隔で分割された正弦波波形の振幅データ
を、各々の位相に相当するアドレスに順次記憶したメモ
リと、 前記タイミング信号および前記制御信号に基づくステッ
プで前記アドレスを非連続的に指定し、当該アドレスに
記憶された前記振幅データを読み出す読み出し手段と、 この読み出し手段により読み出された振幅データをアナ
ログ変換して、階段状の電圧信号を出力するディジタル
／アナログ変換手段と、 前記階段状の電圧信号から高周波成分を除去する低域フ
ィルタとを備えることを特徴とする請求項１記載のクロ
ック供給装置。 - 【請求項３】 前記発振信号生成手段は、 少なくとも、前記メモリと、前記読み出し手段と、前記
ディジタル／アナログ変換手段と、前記低域フィルタと
を同一の基板上に形成したＤＤＳ（Direct Digital Syn
thesizer）としてなり、 前記制御信号生成手段は、ソフトウェア処理により前記
制御信号を生成するＤＳＰ（Digital Signal Processo
r）としてなることを特徴とする請求項２記載のクロッ
ク供給装置。 - 【請求項４】 外部から供給される基準信号を逓倍し
て、前記タイミング信号を生成する逓倍器を備えること
を特徴とする請求項１乃至３のいずれかに記載のクロッ
ク供給装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11134154A JP2000324092A (ja) | 1999-05-14 | 1999-05-14 | クロック供給装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11134154A JP2000324092A (ja) | 1999-05-14 | 1999-05-14 | クロック供給装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000324092A true JP2000324092A (ja) | 2000-11-24 |
Family
ID=15121742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11134154A Abandoned JP2000324092A (ja) | 1999-05-14 | 1999-05-14 | クロック供給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000324092A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190482A (ja) * | 2003-12-23 | 2005-07-14 | Teradyne Inc | 任意周波数制御クロックを有するｄｄｓ回路 |
| JP2015005831A (ja) * | 2013-06-19 | 2015-01-08 | 株式会社東芝 | 信号処理装置、励振器、信号処理方法 |
| JP2015180885A (ja) * | 2004-08-26 | 2015-10-15 | ハネウェル・インターナショナル・インコーポレーテッド | レーダ高度計 |
| CN114594361A (zh) * | 2022-03-24 | 2022-06-07 | 上海精积微半导体技术有限公司 | 芯片测试装置及测试方法 |
-
1999
- 1999-05-14 JP JP11134154A patent/JP2000324092A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190482A (ja) * | 2003-12-23 | 2005-07-14 | Teradyne Inc | 任意周波数制御クロックを有するｄｄｓ回路 |
| JP2015180885A (ja) * | 2004-08-26 | 2015-10-15 | ハネウェル・インターナショナル・インコーポレーテッド | レーダ高度計 |
| JP2015005831A (ja) * | 2013-06-19 | 2015-01-08 | 株式会社東芝 | 信号処理装置、励振器、信号処理方法 |
| CN114594361A (zh) * | 2022-03-24 | 2022-06-07 | 上海精积微半导体技术有限公司 | 芯片测试装置及测试方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5980817B2 (ja) | ２点変調デジタル位相ロックループ | |
| US5673212A (en) | Method and apparatus for numerically controlled oscillator with partitioned phase accumulator | |
| KR100447913B1 (ko) | 재생장치및재생방법 | |
| US7826550B2 (en) | Method and system for a high-precision frequency generator using a direct digital frequency synthesizer for transmitters and receivers | |
| KR20050012499A (ko) | Ｄｄｓ를 이용한 클럭 발생 장치 | |
| US5559475A (en) | Frequency synthesizer for synthesizing signals of a variety of frequencies by cross modulation | |
| US5153526A (en) | Numerical control type oscillator apparatus | |
| US20090327383A1 (en) | Sinusoidal wave generation circuit | |
| JP2000324092A (ja) | クロック供給装置 | |
| JP2019114837A (ja) | 回路装置、発振器、電子機器及び移動体 | |
| GB2247368A (en) | Phase modulation signal generator | |
| US6664819B2 (en) | Frequency synthesizer for improving a unique DDS characteristic | |
| Ryabov et al. | A direct digital synthesizer of complex signals | |
| US6922089B2 (en) | Digital frequency synthesizing circuit and system thereof using interpolation and linear feedback shift register (LFSR) | |
| JPH11289224A (ja) | 周波数シンセサイザ | |
| JP2004032446A (ja) | 局部発振信号生成回路、及びそれを用いた無線装置 | |
| JP2000124740A (ja) | 周波数シンセサイザ | |
| JP3278263B2 (ja) | 周波数シンセサイザ | |
| JP2009284074A (ja) | チャープ信号発生装置 | |
| Ryabov et al. | A High-Frequency Digital Computational Synthesizer of Composite Broadband Signals for Telecommunication Systems | |
| JP2003264431A (ja) | 信号発生装置 | |
| JPH06209216A (ja) | 信号発生装置 | |
| JP2008017199A (ja) | 無線送信機および位相補正方法 | |
| JP2001517012A (ja) | 変調された信号の形成用の回路 | |
| JP2004273039A (ja) | ディジタル・メディア装置、同調装置、基準周波数生成装置、ディジタル・メディア記録・再生方法、同調方法、及び基準周波数生成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040621 |