JP2000322375A - Ｄｍａ制御付ｆｉｆｏ、並びに、それを用いたｄｍａ転送システム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 データバス幅が異なるバスのデータ転送速度
の違いを吸収して、高速で効率の良いデータ転送を行
う。 【解決手段】 一方が３２ｂｉｔデータバス１０５に、
他方が１６ｂｉｔデータバス１０９に接続されている２
つの３２バイトのＦＩＦＯとＤＭＡ制御機能を含むＦＩ
ＦＯ制御部を持つＤＭＡ制御付ＦＩＦＯ１０７は、ＤＭ
Ａ要求（ＲＥＱ−Ｂ）により、Ｉ／Ｏデバイス１０８か
ら一方のＦＩＦＯにＤＭＡ転送にてデータを受信する。
他方のＦＩＦＯは、１回のＤＭＡ転送バースト長分のデ
ータを受信した後、一方のＦＩＦＯに受信データをロー
ドする。一方のＦＩＦＯがデータを受け取った後、ＤＭ
Ａ制御付ＦＩＦＯ１０７からのＤＭＡ要求（ＲＥＱ−
Ａ）により、ＤＭＡＣ１０４は、一方のＦＩＦＯからＤ
ＭＡ転送にてデータを受信する。一方のＦＩＦＯがＤＭ
ＡＣ１０４にデータを送信しているのと同時に、Ｉ／Ｏ
デバイス１０８が他方のＦＩＦＯに次のデータを送信す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＤＭＡ（Direct
Memory Access）によるデータ転送を行うシステムに関
し、特に同一バス上のＤＭＡＣ（ＤＭＡ Controller）
とデータバス幅が異なるデバイス間でＤＭＡ転送を行う
場合に、ＦＩＦＯを使用した転送方式に関するものであ
る。

【０００２】

【従来の技術】上記のようなＦＩＦＯ及びＤＭＡ転送方
式においては、従来は、同一バス上のＤＭＡＣとデータ
バス幅が異なるデバイス間でＤＭＡ転送を行う場合、２
つのバッファメモリを使用して、各バッファメモリに順
次データを書込み、その後、同時にそのバッファメモリ
からデータを読み出すことによって、データバス幅の変
換を行っていたが、この方式では、バス幅が広いデータ
バスのＤＭＡ転送に要する時間が長くなってしまい、高
速で効率の良いデータ転送を行うことが困難であった。
また、異なる２つのバス間でＤＭＡ転送を行う時にＦＩ
ＦＯを中継する方式があるが、このＦＩＦＯは、２つの
バス上にそれぞれＤＭＡＣを必要とするため、本発明の
ような同一バス上のデバイス間におけるＤＭＡ転送の場
合には、使用することができない。

【０００３】そして、特開平７−１５２６８３号公報に
は、バス幅が異なるデータバス間に、複数のバッファメ
モリと、複数のバッファメモリの書込みを制御する書込
み制御回路を備え、書込み制御回路によりバス幅が狭い
方のデータを複数のバッファメモリに順次書込み、複数
のバッファメモリに書込まれたデータが、バス幅の広い
データバスに同時に出力されることを特徴とするバッフ
ァメモリ回路が記載されている。

【０００４】また、特開平１０−２９３７４２号公報に
は、互いに異なる第１のバスと第２のバスにおいて、Ｆ
ＩＦＯのようなバス中継器を介して接続して、双方向に
ＤＭＡ転送を行うことを特徴とするデータ転送方法及び
装置が記載されている。

【０００５】

【発明が解決しようとする課題】本発明の第１の目的
は、上記従来技術において、ＤＭＡ転送を行う場合、バ
ス幅が狭い方のデータを複数のバッファメモリに順次書
込んでいる間、バス幅が広いデータバスも、このＤＭＡ
転送のためにバスを占有しておく必要があり、高速で効
率の良いデータ転送が困難であることを鑑みて、ＤＭＡ
制御機能を内蔵したビット幅の変換可能な双方向ＦＩＦ
Ｏを使用することにより、各バスのデータ転送速度の違
いを吸収して、高速で効率の良いデータ転送を行うこと
である。

【０００６】また、第２の目的は、従来技術において、
バス幅が狭い方のデータを複数のバッファメモリに順次
書込んでいる間、バス幅が広いデータバスにデータを送
信することができないことを鑑みて、前記ＤＭＡ制御機
能を内蔵したビット幅の変換可能な双方向ＦＩＦＯの内
部のＦＩＦＯブロックを複数で構成して、相互のデータ
交換を可能にすることにより、送受信同時動作を行っ
て、より高速で効率の良いデータ転送を行うことであ
る。

【０００７】そして、第３の目的は、上記従来技術にお
いて、ＤＭＡ転送を行う場合、ＤＭＡＣの設定が同じで
あっても転送を開始するアドレスによっては、転送の最
初と最後に半端なバイト数を転送する場合があるため、
アドレスの調整を行い、半端なバイト数の転送をなくす
必要があったことを鑑みて、ＤＭＡ制御機能を内蔵した
ビット幅の変換可能な双方向ＦＩＦＯを使用し、そのＦ
ＩＦＯの転送バイト数を、ＤＭＡＣの転送バースト長に
対応してプログラマブルに設定することにより、任意の
ＤＭＡＣの転送バースト長に対応することである。

【０００８】さらに、第４の目的は、上記従来技術にお
いて、ＤＭＡ転送を行う場合、任意のバス幅に適したバ
ッファメモリ回路を構成した時、他のバス幅でのデータ
転送が困難であることを鑑みて、ＦＩＦＯのビット幅を
プログラマブルに設定可能にすることにより、接続する
バス幅を指定する必要がなく、回路変更を行うことなく
任意のデータバス間のデータ転送を行うことである。

【０００９】

【課題を解決するための手段】請求項１の発明は、同一
バス上のビット幅の異なるデバイス間のＤＭＡによるデ
ータ転送において、前記デバイス間をＤＭＡ制御機能を
内蔵したビット幅の変換可能な双方向ＦＩＦＯにより中
継するＤＭＡ転送方式に関する。

【００１０】請求項２の発明は、請求項１に記載のＤＭ
Ａ転送方式に用いるＤＭＡ制御機能を内蔵したビット幅
の変換可能な双方向ＦＩＦＯであって、内部のＦＩＦＯ
ブロックを複数となしたＦＩＦＯに関する。

【００１１】請求項３の発明は、同一バス上のビット幅
の異なるデバイス間のＤＭＡによるデータ転送におい
て、前記デバイス間を請求項２に記載の内部のＦＩＦＯ
ブロックを複数となしたＦＩＦＯにより中継するＤＭＡ
転送方法である。

【００１２】請求項４の発明は、同一バス上のビット幅
の異なるデバイス間のＤＭＡによるデータ転送におい
て、前記デバイス間を請求項２に記載の内部のＦＩＦＯ
ブロックを複数となしたＦＩＦＯにより中継するＤＭＡ
転送システムである。

【００１３】請求項５の発明は、請求項１に記載のＤＭ
Ａ転送方式において、前記ＤＭＡ制御機能を内蔵したビ
ット幅の変換可能な双方向ＦＩＦＯの転送バイト数をプ
ログラマブルに設定可能にしたものである。

【００１４】請求項６の発明は、請求項１に記載したＤ
ＭＡ転送方式において、前記ＤＭＡ制御機能を内蔵した
ビット幅の変換可能な双方向ＦＩＦＯのビット幅をプロ
グラマブルに設定可能にしたものである。

【００１５】

【発明の実施の形態】この発明の実施例を図面に基づい
て説明する。図１は、本発明のＤＭＡ転送システムの一
実施例を示すブロック図である。この図において、１０
１は、このシステムを制御する中央演算処理装置（ＣＰ
Ｕ）である。１０２は、ＣＰＵ１０１と共に、このシス
テムを構築するシステムコントローラであり、通常、Ｃ
ＰＵバスインターフェース，メモリデバイスインターフ
ェースを備えており、ＤＭＡＣを内蔵している場合もあ
る。１０３は、データを記憶しておくメモリであり、通
常、ＤＲＡＭが使用される。

【００１６】１０４は、ＤＭＡ転送を制御するＤＭＡＣ
である。ＤＭＡ転送は、このＤＭＡＣ１０４がＣＰＵ１
０１を介さずに、メモリ１０３とＩ／Ｏデバイス１０８
間のデータ転送を行うことである。１０５は、３２ｂｉ
ｔ幅のデータバスであり、３２ｂｉｔのデータバス幅を
持つシステムコントローラ１０２，メモリ１０３，ＤＭ
ＡＣ１０４，ＤＭＡ制御付ＦＩＦＯ１０７が接続されて
いる。１０６は、システムコントローラ１０２が生成す
る各種制御信号であり、アドレスバス，ＲＤ信号，ＷＲ
信号，ＣＳ信号等から構成されている。

【００１７】１０７は、内部に２つの３２バイトのＦＩ
ＦＯとＤＭＡ制御機能を含むＦＩＦＯ制御部を持つＤＭ
Ａ制御付ＦＩＦＯであり、片方のＦＩＦＯが３２ｂｉｔ
データバス１０５に、もう片方のＦＩＦＯが１６ｂｉｔ
データバス１０９に接続されている。１０８は、１６ｂ
ｉｔのデータバスと、ＤＭＡインターフェースを持つＩ
／Ｏデバイスである。１０９は、１６ｂｉｔ幅のデータ
バスであり、１６ｂｉｔのデータバス幅を持つＩ／Ｏデ
バイス１０８とＤＭＡ制御付ＦＩＦＯ１０７を接続して
いる。

【００１８】１１０は、ＤＭＡＣ１０４が、ＤＭＡ制御
付ＦＩＦＯ１０７との間でＤＭＡ転送を行う時に出力す
る信号（ＡＣＫ−Ａ）であり、この信号に同期してデー
タの送受信を行う。１１１は、ＤＭＡ制御付ＦＩＦＯ１
０７がＤＭＡＣ１０４に対してデータの送受信を要求す
る信号（ＲＥＱ−Ａ）である。１１２は、ＤＭＡ制御付
ＦＩＦＯ１０７がＩ／Ｏデバイス１０８との間でＤＭＡ
転送を行う時に出力する信号（ＡＣＫ−Ｂ）であり、こ
の信号に同期してデータの送受信を行う。１１３は、Ｉ
／Ｏデバイス１０８がＤＭＡ制御付ＦＩＦＯ１０７に対
してデータの送受信を要求する信号（ＲＥＱ−Ｂ）であ
る。

【００１９】以上のシステム構成において、ＤＭＡＣ１
０４とＩ／Ｏデバイス１０８間でＤＭＡによるデータ転
送を行う場合を想定し、以下にＤＭＡ制御付ＦＩＦＯ１
０７を用いたＤＭＡ転送方式を詳細に説明する。

【００２０】図２は、図１におけるＤＭＡ制御付ＦＩＦ
Ｏ１０７の構成を示すブロック図である。２０１は、Ｆ
ＩＦＯ−Ａ２０３，ＦＩＦＯ−Ｂ２０４から構成される
ＦＩＦＯ部であり、ＦＩＦＯ−Ａ２０３，ＦＩＦＯ−Ｂ
２０４は、互いにデータのロードが可能である。ＦＩＦ
Ｏ−Ａ２０３の入力は、３２ｂｉｔデータバス１０５に
接続され、ＦＩＦＯ−Ａ２０３の出力は、３ステートバ
ッファ２１０を介して３２ｂｉｔデータバス１０５に接
続されている。

【００２１】また、ＦＩＦＯ−Ｂ２０４の入力は、１６
ｂｉｔデータバス１０９に接続され、ＦＩＦＯ−Ｂ２０
４の出力は、３ステートバッファ２１１を介して１６ｂ
ｉｔデータバス１０９に接続されている。２０２は、Ｆ
ＩＦＯコントロールレジスタ２０５，転送バイト数レジ
スタ２０６，転送バイトカウンタＡ２０７、及び転送バ
イトカウンタＢ２０８から構成されるＦＩＦＯ制御部で
ある（詳細は図６を参照）。２０９は、３２ｂｉｔデー
タバス１０５と１６ｂｉｔデータバス１０９を中継して
いるバイパススイッチであり、ＦＩＦＯコントロールレ
ジスタ２０５にて制御されるＢｙｐｓＯｅ信号によっ
て、３２ｂｉｔデータバスと１６ｂｉｔデータバスを直
結することができる。

【００２２】また、３ステートバッファ２１０，２１１
のイネーブルラインに、ＦＩＦＯコントロールレジスタ
２０５にて制御されるＢｙｐｓＯｅ信号とＤｉｒ信号を
入力することにより、データの転送方向の制御を行う。

【００２３】図３は、図２におけるＦＩＦＯ部２０１の
内部構成を示すブロック図である。ＦＩＦＯ−Ａ２０
３，ＦＩＦＯ−Ｂ２０４は、３２個のラッチからなるメ
モリセルを８段接続した３２バイトのＦＩＦＯである。
各メモリセルは、セレクタ制御信号によって、データバ
ス幅を８ｂｉｔ，１６ｂｉｔ，３２ｂｉｔに変更するこ
とができ、またメモリセルの入力を、前段のメモリセル
の出力か、受信ＦＩＦＯからのデータのロードかを切り
換えることができる（詳細は図４，図５を参照）。

【００２４】また、各ＦＩＦＯは、データ転送方向によ
ってラッチタイミングが異なっており、データ転送方向
がＡ→Ｂの時（Ｄｉｒ＝１）は、ＦＩＦＯ−Ａ２０３
は、信号ＡＣＫ−Ａの立ち上がりエッジ、ＦＩＦＯ−Ｂ
２０４は、信号ＡＣＫ−Ｂの立ち下がりエッジ、データ
転送方向がＢ→Ａの時（Ｄｉｒ＝０）は、ＦＩＦＯ−Ａ
２０３は、信号ＡＣＫ−Ａの立ち下がりエッジ、ＦＩＦ
Ｏ−Ｂ２０４は、信号ＡＣＫ−Ｂの立ち上がりエッジに
よってデータをラッチする。

【００２５】図４は、図３における各メモリセルの内部
構造を示すブロック図である。４０１は、３２個のラッ
チで構成されたラッチ部であり、ＡＣＫ−Ａ，／ＡＣＫ
−Ａ（ＡＣＫ−Ａの反転），ＡＣＫ−Ｂ，／ＡＣＫ−Ｂ
（ＡＣＫ−Ｂの反転）の各信号の立ち上がりエッジにて
入力データをラッチする。４０２は、ラッチ４０１に入
力するデータを選択する入力セレクタ部であり、セレク
タ制御信号によって〜のどのデータをラッチに入力
するかを切り換える。４０３は、ラッチ４０１から出力
するデータの出力先を選択する出力セレクタ部であり、
セレクタ制御信号によって〜のどの出力先にデータ
を出力するかを切り換える。

【００２６】図５は、セレクタ制御信号の設定による図
４のメモリセル内部のラッチ構成パターンを示す図であ
る。ＦＩＦＯ−Ａ２０３からＦＩＦＯ−Ｂ２０４、また
はＦＩＦＯ−Ｂ２０４からＦＩＦＯ−Ａ２０３へデータ
をロードする場合（条件ｃ５０１）は、入力セレクタ部
４０２及び出力セレクタ部４０３は、が選択され、ラ
ッチ部４０１の入力には、一方のＦＩＦＯからのデータ
がセットされる。

【００２７】また、ＦＩＦＯが、３２ｂｉｔデータバス
に接続された時に、前段のメモリセルのデータをラッチ
する場合（条件ｃ５０２）は、入力セレクタ部４０２及
び出力セレクタ部４０３は、が選択され、ラッチ部４
０１の入力には、前段のメモリセルのデータ（ｂｉｔ
（３１：０））がセットされる。そして、ＦＩＦＯが１
６ｂｉｔデータバスに接続された時に、前段のメモリセ
ルのデータをラッチする場合（条件ｃ５０３）は、入力
セレクタ部４０２及び出力セレクタ部４０３は、が選
択され、ラッチ部４０１の（ｂｉｔ（３１：２４），ｂ
ｉｔ（２３：１６））の入力には、前段のメモリセルの
データ（ｂｉｔ（１５：０））がセットされ、ラッチ部
４０１の（ｂｉｔ（１５：８），ｂｉｔ（７：０））の
入力には、ラッチ部４０１の（ｂｉｔ（３１：２４），
ｂｉｔ（２３：１６））の出力がセットされる。

【００２８】さらに、ＦＩＦＯが、８ｂｉｔデータバス
に接続された時に、前段のメモリセルのデータをラッチ
する場合（条件ｃ５０４）は、入力セレクタ部４０２及
び出力セレクタ部４０３は、が選択され、ラッチ部４
０１の（ｂｉｔ（３１：２４））の入力には、前段のメ
モリセルのデータ（ｂｉｔ（７：０））がセットされ、
ラッチ部４０１の（ｂｉｔ（２３：１６））の入力に
は、ラッチ部４０１の（ｂｉｔ（３１：２４））の出力
がセットされ、ラッチ部４０１の（ｂｉｔ（１５：
８））の入力には、ラッチ部４０１の（ｂｉｔ（２３：
１６））の出力がセットされ、ラッチ部４０１の（ｂｉ
ｔ（７：０））の入力には、ラッチ部４０１の（ｂｉｔ
（１５：８））の出力がセットされる。

【００２９】図６は、図２のＦＩＦＯ制御部の各ブロッ
クの動作内容を説明する図である。ＦＩＦＯコントロー
ルレジスタ２０５は、このＦＩＦＯの動作モードを決定
するレジスタである。転送バイト数レジスタ２０６は、
１回のＤＭＡ転送で行うバースト長を設定するレジスタ
であり、設定された値をもとに、後述する転送バイトカ
ウンタＡ２０７，転送バイトカウンタＢ２０８を制御し
て、バースト長の変更をプログラマブルに行う。転送バ
イトカウンタＡ２０７は、ＤＭＡＣ１０４が出力する信
号ＡＣＫ−Ａをカウントするカウンタであり、転送バイ
トカウンタＢ２０８は、このＦＩＦＯが出力する信号Ａ
ＣＫ−Ｂをカウントするカウンタである。それぞれのカ
ウンタ値を基にＦＩＦＯ−Ａ，ＦＩＦＯ−Ｂの状況を判
断し、セレクタ制御信号，信号ＲＥＱ−Ａ、及び信号Ａ
ＣＫ−Ｂの出力タイミングを制御する。

【００３０】また、転送バイトカウンタＡ２０７，転送
バイトカウンタＢ２０８の初期値はデータの転送方向に
よって異なり、ＦＩＦＯが、データを受信する場合は、
受信回数がセットされる。ＦＩＦＯがデータを送信する
場合は、初期値は０であり、ＦＩＦＯが、一方のＦＩＦ
Ｏから送信データをロードした時に、送信回数がセット
される。受信回数，送信回数は、転送バイト数レジスタ
２０６の値をもとに設定する。

【００３１】図７は、図１の３２ｂｉｔバス上のＤＭＡ
Ｃ１０４から１６ｂｉｔバス上のＩ／Ｏデバイス１０８
へのＤＭＡ転送におけるフローチャートである。まず、
Ｉ／Ｏデバイス１０８からＤＭＡ制御付ＦＩＦＯ１０７
にＤＭＡ要求（信号ＲＥＱ−Ｂを出力）を行う（ステッ
プＳ７０１）。ＤＭＡ制御付ＦＩＦＯ１０７は、信号Ｒ
ＥＱ−Ｂを受信した後、ＤＭＡＣ１０４にＤＭＡ要求
（信号ＲＥＱ−Ａを出力）を行う（ステップＳ７０
２）。

【００３２】信号ＲＥＱ−Ａを受信したＤＭＡＣ１０４
は、ＦＩＦＯ−Ａ２０３にＤＭＡ転送にてデータを送信
する（ステップＳ７０３）。ＦＩＦＯ−Ａ２０３は、１
回のＤＭＡ転送バースト長分のデータを受信した後、Ｆ
ＩＦＯ−Ｂ２０４に受信データをロードする（ステップ
Ｓ７０４）。ＦＩＦＯ−Ｂ２０４は、データを受け取っ
た後、Ｉ／Ｏデバイス１０８にＤＭＡ転送にてデータを
送信する（ステップＳ７０５）。ＦＩＦＯ−Ｂ２０４
が、Ｉ／Ｏデバイス１０８にデータを送信しているのと
同時に、ＤＭＡＣ１０４が、ＦＩＦＯ−Ａ２０３に次の
データを送信する（ステップＳ７０１〜７０３）。

【００３３】図８は、図１のＤＭＡＣ１０４からＩ／Ｏ
デバイス１０８へのＤＭＡ転送における３２ｂｉｔデー
タバスから１６ｂｉｔデータバスへのＤＭＡ転送タイミ
ング図である。まず、初期設定として、転送バイト数レ
ジスタ２０６を、ＤＭＡＣ１０４のバースト長の設定に
合わせて設定する（この実施例では３２バイトに設定す
る）。

【００３４】また、ＦＩＦＯコントロールレジスタ２０
５を、ＦＩＦＯモード切換ビット＝０（コンフィグレー
ションモード）、Ｄｉｒ＝１（Ａ→Ｂ）、ＢｙｐｓＯｅ
＝０（バイパスしない）、ＦＩＦＯ−Ａビット幅変換＝
２（３２ｂｉｔ幅）、ＦＩＦＯ−Ｂビット幅変換＝１
（１６ｂｉｔ幅）に設定した後、ＦＩＦＯモード切換ビ
ットのみ１（動作モード）に設定する。この初期設定に
て、このＤＭＡ制御付ＦＩＦＯ１０７は、Ｒｅａｄｙ状
態となり、転送バイトカウンタＡ２０７、転送バイトカ
ウンタＢ２０８のカウント値が、それぞれ８，０にセッ
トされ、Ｉ／Ｏデバイス１０８から信号ＲＥＱ−Ｂのア
サートを待つ。

【００３５】タイミングｔ８０１で、信号ＲＥＱ−Ｂが
アサートされ、その時の転送バイトカウンタＡ２０７の
値が８（ＦＩＦＯ−Ａが空の状態）であるので、該ＦＩ
ＦＯは、ＤＭＡＣ１０４に対して信号ＲＥＱ−Ａをアサ
ートする（タイミングｔ８０２）。信号ＲＥＱ−Ａを受
けたＤＭＡＣ１０４は、信号ＡＣＫ−Ａに同期して、３
２ｂｉｔデータバスにデータを出力する。ＦＩＦＯ−Ａ
２０３は、信号ＡＣＫ−Ａの立ち上がりエッジで、デー
タをラッチし、転送バイトカウンタＡ２０７は、−１デ
ィクリメントされ７になる（タイミングｔ８０３）。

【００３６】ＤＭＡＣ１０４は、バースト長が３２バイ
トあるので、信号ＡＣＫ−Ａを合計８回出力する。ＦＩ
ＦＯ−Ａ２０３は、信号ＡＣＫ−Ａを８回受信するとデ
ータフルの状態になり、転送バイトカウンタＡ２０７は
０になる（タイミングｔ８０４）。転送バイトカウンタ
Ａ２０７の値が０になると、その時の転送バイトカウン
タＢ２０８の値を確認し、１か０であれば、ＦＩＦＯ−
Ｂ２０４が空であるということなので、ＦＩＦＯ−Ｂ２
０４の各ラッチの入力は、ＦＩＦＯ−Ａ側に切り換えら
れ、転送バイトカウンタＢ２０８の値を１６に設定する
（タイミングｔ８０５）。転送バイトカウンタＢ２０８
の値が１６に設定されたら、信号ＡＣＫ−Ｂの立ち下が
りエッジで、ＦＩＦＯ−Ｂ２０４は、ＦＩＦＯ−Ａ２０
３のデータをラッチし、１６ｂｉｔデータバスにデータ
を出力する（タイミングｔ８０６）。

【００３７】次の信号ＡＣＫ−Ｂの立ち上がりエッジ
で、転送バイトカウンタＡ２０７の値を８にリセット
し、ＦＩＦＯ−Ｂ２０４の各ラッチの入力をＦＩＦＯ−
Ｂ２０４の前段側に切り換える（タイミングｔ８０
７）。転送バイトカウンタＡ２０７の値が８（ＦＩＦＯ
−Ａが空の状態）にリセットされたので、該ＦＩＦＯ
は、その時の信号ＲＥＱ−Ｂの状態を確認して、もし、
まだアサートされていれば、ＤＭＡＣ１０４に対して信
号ＲＥＱ−Ａをアサートする（タイミングｔ８０８）。
再度、信号ＲＥＱ−Ａを受けたＤＭＡＣ１０４は、信号
ＡＣＫ−Ａに同期して次のデータを出力する（タイミン
グｔ８０９）。

【００３８】ＦＩＦＯ−Ａ２０３は、信号ＡＣＫ−Ａを
８回受信して転送バイトカウンタＡ２０７の値が０（デ
ータフルの状態）となるが、この時、転送バイトカウン
タＢ２０８の値が０ではない（まだＦＩＦＯ−Ｂにデー
タが残っている）ため、ＦＩＦＯ−Ｂ２０４の各ラッチ
の入力はＦＩＦＯ−Ａ側に切り換えられない（タイミン
グｔ８１０）。転送バイトカウンタＢ２０８の値が１に
なった時、ＦＩＦＯ−Ｂ２０４の各ラッチの入力は、Ｆ
ＩＦＯ−Ａ側に切り換えられ、転送バイトカウンタＢ２
０８の値を１６に設定する（タイミングｔ８１１）。転
送バイトカウンタＢ２０８の値が１６に設定されたら、
信号ＡＣＫ−Ｂの立ち下がりエッジで、ＦＩＦＯ−Ｂ２
０４は、ＦＩＦＯ−Ａ２０３のデータをラッチし、１６
ｂｉｔデータバスにデータを出力する（タイミングｔ８
１２）。

【００３９】次の信号ＡＣＫ−Ｂの立ち上がりエッジ
で、転送バイトカウンタＡ２０７の値を８にリセット
し、ＦＩＦＯ−Ｂ２０４の各ラッチの入力をＦＩＦＯ−
Ｂ２０４の前段側に切り換える（タイミングｔ８１
３）。もし、タイミングｔ８１１で、転送バイトカウン
タＡ２０７が０でない（ＦＩＦＯ−Ａ２０３がフルでは
ない）場合、転送バイトカウンタＢ２０８の値は０（Ｆ
ＩＦＯ−Ｂ２０４が空の状態）になり、転送バイトカウ
ンタＡ２０７が０になるのを待つことになる。タイミン
グｔ８１４からは、以上の繰り返しである。

【００４０】図９は、図１の１６ｂｉｔバス上のＩ／Ｏ
デバイス１０８から３２ｂｉｔバス上のＤＭＡＣ１０４
へのＤＭＡ転送におけるフローチャートである。まず、
Ｉ／Ｏデバイス１０８から、ＤＭＡ制御付ＦＩＦＯ１０
７にＤＭＡ要求（信号ＲＥＱ−Ｂを出力）を行う（ステ
ップＳ９０１）。信号ＲＥＱ−Ｂを受信したＤＭＡ制御
付ＦＩＦＯ１０７は、Ｉ／Ｏデバイス１０８からＦＩＦ
Ｏ−Ｂ２０４にＤＭＡ転送にてデータを受信する（ステ
ップＳ９０２）。ＦＩＦＯ−Ｂ２０４は、１回のＤＭＡ
転送バースト長分のデータを受信した後、ＦＩＦＯ−Ａ
２０３に受信データをロードする（ステップＳ９０
３）。ＦＩＦＯ−Ａ２０３がデータを受け取った後、Ｄ
ＭＡ制御付ＦＩＦＯ１０７からＤＭＡＣ１０４にＤＭＡ
要求（信号ＲＥＱ−Ａを出力）を行う（ステップＳ９０
４）。信号ＲＥＱ−Ａを受信したＤＭＡＣ１０４は、Ｆ
ＩＦＯ−Ａ２０３からＤＭＡ転送にてデータを受信する
（ステップＳ９０５）。ＦＩＦＯ−Ａ２０３がＤＭＡＣ
１０４にデータを送信しているのと同時に、Ｉ／Ｏデバ
イス１０８は、ＦＩＦＯ−Ｂ２０４に、次のデータを送
信する（ステップＳ９０１〜９０２）。

【００４１】図１０は、図１のＩ／Ｏデバイス１０８か
らＤＭＡＣ１０４へのＤＭＡ転送における１６ｂｉｔデ
ータバスから３２ｂｉｔデータバスへのＤＭＡ転送タイ
ミング図である。まず、初期設定として、転送バイト数
レジスタ２０６をＤＭＡＣのバースト長の設定に合わせ
て設定する（この実施例では３２バイトに設定）。ま
た、ＦＩＦＯコントロールレジスタ２０５を、ＦＩＦＯ
モード切換ビット＝０（コンフィグレーションモー
ド），Ｄｉｒ＝０（Ｂ→Ａ），ＢｙｐｓＯｅ＝０（バイ
パスしない），ＦＩＦＯ−Ａビット幅変換＝２（３２ｂ
ｉｔ幅），ＦＩＦＯ−Ｂビット幅変換＝１（１６ｂｉｔ
幅）に設定した後、ＦＩＦＯモード切換ビットのみ１
（動作モード）に設定する。

【００４２】この初期設定にて、このＤＭＡ制御付ＦＩ
ＦＯ１０７は、Ｒｅａｄｙ状態となり、転送バイトカウ
ンタＡ２０７，転送バイトカウンタＢ２０８の初期値
が、それぞれ０，１６にセットされ、Ｉ／Ｏデバイス１
０８から信号ＲＥＱ−Ｂのアサートを待つ。タイミング
ｔ１００１で、信号ＲＥＱ−Ｂがアサートされ、その時
の転送バイトカウンタＢ２０８の値が１６（ＦＩＦＯ−
Ｂが空の状態）であるので、該ＦＩＦＯは、Ｉ／Ｏデバ
イス１０８に対して信号ＡＣＫ−Ｂを出力し、信号ＡＣ
Ｋ−Ｂを受けたＩ／Ｏデバイス１０８は、信号ＡＣＫ−
Ｂに同期して、１６ｂｉｔデータバスにデータを出力す
る。

【００４３】ＦＩＦＯ−Ｂ２０４は、信号ＡＣＫ−Ｂの
立ち上がりエッジでデータをラッチし、転送バイトカウ
ンタＢ２０８は、−１ディクリメントされ１５になる
（タイミングｔ１００２）。ＤＭＡＣ１０４のバースト
長が３２バイトであるので、該ＦＩＦＯは、ＦＩＦＯ−
Ｂ２０４がフルになるまで、信号ＡＣＫ−Ｂを１６回出
力し、データを受信する。信号ＡＣＫ−Ｂを１６回出力
すると、転送バイトカウンタＢ２０８は０になる（タイ
ミングｔ１００３）。転送バイトカウンタＢ２０８が０
になると、その時の転送バイトカウンタＡ２０７の値を
確認し、０であればＦＩＦＯ−Ａ２０３が空であるとい
うことなので、ＦＩＦＯ−Ａ２０３の各ラッチの入力
は、ＦＩＦＯ−Ｂ側に切り換えられ、転送バイトカウン
タＡ２０７を８に設定する（タイミングｔ１００４）。
転送バイトカウンタＡ２０７の値が８に設定されたら、
該ＦＩＦＯは、ＤＭＡＣ１０４に対して信号ＲＥＱ−Ａ
をアサートする（タイミングｔ１００５）。

【００４４】信号ＲＥＱ−Ａを受けたＤＭＡＣ１０４
は、信号ＡＣＫ−Ａを出力するので、信号ＡＣＫ−Ａの
立ち下がりエッジで、ＦＩＦＯ−Ａ２０３は、ＦＩＦＯ
−Ｂ２０４のデータをラッチし、３２ｂｉｔデータバス
にデータを出力する（タイミングｔ１００６）。次の信
号ＡＣＫ−Ａの立ち上がりエッジで、転送バイトカウン
タＢ２０８を１６にリセットし、ＦＩＦＯ−Ａ２０３の
各ラッチの入力をＦＩＦＯ−Ａの前段側に切り換える
（タイミングｔ１００７）。転送バイトカウンタＢ２０
８が１６（ＦＩＦＯ−Ｂ２０４が空の状態）にリセット
されたので、該ＦＩＦＯは、その時の信号ＲＥＱ−Ｂの
状態を確認して、もし、まだアサートされていれば、Ｉ
／Ｏデバイス１０８に対して信号ＡＣＫ−Ｂを出力し
て、次のデータを受信する（タイミングｔ１００８）。

【００４５】ＦＩＦＯ−Ａ２０３は、信号ＡＣＫ−Ａを
８回出力して、転送バイトカウンタＡ２０７が０（デー
タ空の状態）となるが、この時、転送バイトカウンタＢ
２０８が０ではない（まだＦＩＦＯ−Ｂ２０４がデータ
受信中）ため、すぐにはＦＩＦＯ−Ａ２０３の各ラッチ
の入力をＦＩＦＯ−Ｂ側に切り換えず、転送バイトカウ
ンタＢ２０８が０になるのを待つことになる（タイミン
グｔ１００９）。以降は、タイミングｔ１００３からの
繰り返しである。

【００４６】

【発明の効果】本発明によれば、ビット幅の異なるデバ
イス間において、このＦＩＦＯを中継してＤＭＡ転送す
ることにより、それぞれのデバイスの持つビット幅でデ
ータ転送を行うため、狭い方のビット幅に合わせたデー
タ転送をする必要がなくなり、高速で効率の良いデータ
転送が可能となる。

【００４７】そして、内部のＦＩＦＯブロックを複数で
構成することにより、片方のＦＩＦＯがデータを送信し
ている時に、もう片方のＦＩＦＯがデータを受信するこ
とが可能となるため、より高速な効率の良いデータ転送
が可能となる。

【００４８】さらに、ＦＩＦＯの転送バイト数をプログ
ラマブルに設定可能にすることにより、ＤＭＡＣの任意
の転送バースト長の設定に対してＤＭＡ転送が可能とな
る。

【００４９】また、ＦＩＦＯのビット幅をプログラマブ
ルに設定可能にすることにより、接続するデバイスのビ
ット幅を指定する必要がなく、回路変更を行うことなく
任意のデバイス間のＤＭＡ転送が可能となる。

【図面の簡単な説明】

【図１】本発明のＤＭＡ転送システムの一実施例を示し
たブロック図である。

【図２】図１におけるＤＭＡ制御付ＦＩＦＯのブロック
図である。

【図３】図２におけるＤＭＡ制御付ＦＩＦＯに内蔵され
ているＦＩＦＯ部のブロック図である。

【図４】図３におけるＦＩＦＯ部を構成するメモリセル
部の内部構造を示すブロック図である。

【図５】図４におけるＦＩＦＯ部を構成するメモリセル
内部のラッチ構成パターンを示す図である。

【図６】図２におけるＤＭＡ制御付ＦＩＦＯに内蔵され
ているＦＩＦＯ制御部を構成する各ブロックの動作内容
を示す図である。

【図７】本発明における３２ｂｉｔデータバスから１６
ｂｉｔデータバスへのＤＭＡ転送処理のフローチャート
図である。

【図８】本発明における３２ｂｉｔデータバスから１６
ｂｉｔデータバスへのＤＭＡ転送を行う場合のタイミン
グ図である。

【図９】本発明における１６ｂｉｔデータバスから３２
ｂｉｔデータバスへのＤＭＡ転送処理のフローチャート
図である。

【図１０】本発明における１６ｂｉｔデータバスから３
２ｂｉｔデータバスへのＤＭＡ転送を行う場合のタイミ
ング図である。

【符号の説明】

１０１…中央演算処理装置（ＣＰＵ）、１０２…システ
ムコントローラ、１０３…メモリ、１０４…ＤＭＡＣ、
１０５…３２ｂｉｔ幅データバス、１０６…各種制御信
号、１０７…ＤＭＡ制御付ＦＩＦＯ、１０８…Ｉ／Ｏデ
バイス、１０９…１６ｂｉｔ幅データバス、２０１…Ｆ
ＩＦＯ、２０２…ＦＩＦＯ制御部、２０３…ＦＩＦＯ−
Ａ、２０４…ＦＩＦＯ−Ｂ、２０５…ＦＩＦＯコントロ
ールレジスタ、２０６…転送バイト数レジスタ、２０７
…転送バイトカウンタＡ、２０８…転送バイトカウンタ
Ｂ、２０９…バイパススイッチ、２１０，２１１…３ス
テートバッファ、４０１…ラッチ部、４０２…入力セレ
クタ部、４０３…出力セレクタ部。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 同一バス上のビット幅の異なるデバイス
   間のＤＭＡによるデータ転送において、前記デバイス間
   をＤＭＡ制御機能を内蔵したビット幅の変換可能な双方
   向ＦＩＦＯにより中継することを特徴とするＤＭＡ転送
   方式。
2. 【請求項２】 請求項１に記載のＤＭＡ転送方式に用い
   るＤＭＡ制御機能を内蔵したビット幅の変換可能な双方
   向ＦＩＦＯであって、内部のＦＩＦＯブロックを複数と
   なしたことを特徴とするＦＩＦＯ。
3. 【請求項３】 同一バス上のビット幅の異なるデバイス
   間のＤＭＡによるデータ転送において、前記デバイス間
   を請求項２に記載のＦＩＦＯにより中継することを特徴
   とするＤＭＡ転送方法。
4. 【請求項４】 同一バス上のビット幅の異なるデバイス
   間のＤＭＡによるデータ転送において、前記デバイス間
   を請求項２に記載のＦＩＦＯにより中継することを特徴
   とするＤＭＡ転送システム。
5. 【請求項５】 請求項１に記載のＤＭＡ転送方式におい
   て、前記ＤＭＡ制御機能を内蔵したビット幅の変換可能
   な双方向ＦＩＦＯの転送バイト数をプログラマブルに設
   定可能にしたことを特徴とするＤＭＡ転送システム。
6. 【請求項６】 請求項１に記載したＤＭＡ転送方式にお
   いて、前記ＤＭＡ制御機能を内蔵したビット幅の変換可
   能な双方向ＦＩＦＯのビット幅をプログラマブルに設定
   可能にしたことを特徴とするＤＭＡ転送システム。