JP2000315185A - 半導体メモリファイルシステム - Google Patents

Abstract

(57)【要約】 【課題】大容量化に有利な構成を有する半導体メモリを
使用した半導体メモリファイルシステムを提供する。 【解決手段】コントローラと該コントローラに接続され
た半導体メモリからなる半導体メモリファイルシステム
において、半導体メモリ100b内にバッファを内蔵し、半
導体メモリ単位に固有のチップアドレスを格納するチッ
プアドレス設定レジスタ16を設け、チップアドレスレジ
スタ14に取り込まれたコントローラより出力されたチッ
プアドレスを比較器15で比較することで、コントローラ
の指定する半導体メモリを特定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回転機構を有しな
い半導体を用いたファイルシステムに係わり、特に大容
量化を行うのに適した半導体ファイルシステムに関す
る。

【０００２】

【従来の技術】半導体記憶を用いたファイルシステムは
電気的消去可能な不揮発性メモリを用いて構成すること
で、低消費電力、省スペースを可能とする。また半導体
プロセスの微細化により半導体メモリの容量は増加しつ
つはあるがハードディスクのような大容量にするには数
多くの半導体メモリを接続する必要があり、各半導体メ
モリに対して半導体メモリの数だけＩＣセレクト信号を
用意したり、メモリＩＣにＩＣアドレス設定端子を用意
してＩＣセレクト信号を削減している。このような従来
技術は、例えばUS Patent 540859 Jul.4、1995に開示さ
れている。

【０００３】

【発明が解決しようとする課題】半導体メモリを用いて
省スペース大容量のファイルシステムを構成する場合、
半導体メモリの持つデータ容量はハードディスクシステ
ムに対して１桁以上小さなものとなっているため、多数
の半導体メモリを使用する必要がある。

【０００４】多数の半導体メモリを接続するために半導
体メモリと、コントローラや、半導体メモリ同士を共通
の信号線で接続する場合、通常コントローラや、半導体
メモリの出力バッファの駆動能力は、10個ぐらいで多く
ても16個、20個程度が限度と考えられ、これ以上に多く
の半導体メモリを使用するには、バッファＩＣなどを用
いて複数に分けて接続する必要がある。

【０００５】しかしながら、バッファＩＣを使用するこ
とによって、ＰＣカードなどの小型の実装エリアの限ら
れた機器ではバッファＩＣによって実装できる半導体メ
モリの数が制限されてしまう。

【０００６】また、半導体メモリを制御するコントロー
ラＩＣで複数に分ける場合では、前記コントローラＩＣ
の端子数を増やすことになり、前記コントローラＩＣの
パッケージサイズが大きくなり、結果として半導体メモ
リの数が制限されてしまう。

【０００７】本発明は上述した問題点を考慮してなされ
たもので、その目的は大容量化に有利な構成を有する半
導体メモリファイルシステムを提供することにある。

【０００８】また、本発明の他の目的は、半導体メモリ
にデータや制御信号に対するバッファを内蔵させた半導
体メモリファイルシステムを提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明は、ホストより発行されたコマンドに応じた動
作を行うマイクロプロセッサ及び制御装置を備えるコン
トローラと、前記コントローラに接続された第１の半導
体メモリとを有する半導体メモリファイルシステムにお
いて、前記第１の半導体メモリに加えて複数の半導体メ
モリをさらに備え、前記第１の半導体メモリはデータ及
び制御信号のうち少なくとも一方のためのバッファを内
蔵し、前記複数の半導体メモリは前記第１の半導体メモ
リより分配した信号により前記コントローラと接続され
ることを特徴とする。

【００１０】

【発明の実施の形態】本発明の一実施形態を図２を用い
て説明する。

【００１１】本実施形態における半導体メモリファイル
システムは、例えば図２に示すように、ＨＯＳＴ１より
データ信号制御信号が接続され、マイクロプロセッサ
３、制御部４より成るコントローラ２と、メモリ10とよ
り構成される。

【００１２】ＨＯＳＴ１より種々のコマンドが発行さ
れ、ＨＯＳＴ１とコントローラ２との間で、ＨＯＳＴ１
より発行されたコマンドに対応したデータのやり取りを
行う。マイクロプロセッサ３はＨＯＳＴ１より発行され
たコマンドを解釈し、発行されたコマンドに対応した動
作をコントローラ２へ指示する。

【００１３】例として、ＨＯＳＴ１より発行されたコマ
ンドがReadコマンドの場合、マイクロプロセッサ３はメ
モリ10から、ＨＯＳＴ１が発行したReadコマンドのアド
レスに対応したメモリ10にあるデータを、コントローラ
２を介して読み出し、該読み出したデータをＨＯＳＴ１
のRead動作に合わせて順次出力する。また、ＨＯＳＴ１
が発行したコマンドがWriteコマンドの場合、ＨＯＳＴ
１によってコントローラ２に書き込まれたデータを、Ｈ
ＯＳＴ１が指定したアドレスに対応したメモリ10のアド
レスに書き込む。

【００１４】本発明で使用する個別のメモリ100aの内部
ブロック構成の一例を図１に示す。メモリ100aは、上記
図２のメモリ10を構成するもので、メモリ部11、コマン
ド制御部12、コマンドレジスタ13、チップアドレスレジ
スタ14、比較器15、チップアドレス設定レジスタ16、及
びＳＥＬ17を備えている。メモリ100aはコマンド発行式
メモリで、主な入力端子としてＤＩ200、ＣＫＩ300及び
ＣＭＤＩ400が有り、出力端子としてＤＯ201、ＣＫＯ30
1及びＣＭＤＯ401がある。また、この他に不揮発性メモ
リ100aの電源投入時等に初期化を行うリセット端子等が
ある。

【００１５】ＤＩ200はＣＫＩ300に同期して送られる。
ＣＭＤ400はＤＩ200から送られてくるデータの区切りを
示す信号で、図４に示すように、ＤＩ200はマイクロプ
ロセッサ３の指示でコントローラ２から出力され、チッ
プアドレス2000、コマンド2100、データアドレス2300、
データ2200の順で送られる。データアドレス2300、デー
タ2200は発行されるコマンドが必要としない場合は省略
される。

【００１６】図４に示す例では、まずコントローラ２か
ら出力されるＣＭＤ400が"L"レベルから"H"レベルにア
サートしたことを、図１のコマンド制御部12が検出し、
チップアドレスレジスタ14へＤＩ200の入力制御信号24
をアサートし、チップアドレスレジスタ14へチップアド
レス2000を取り込み、入力制御信号24はＤＩ200からチ
ップアドレス2000の取込の終了でネゲートされる。

【００１７】比較器15はチップアドレスレジスタ14とチ
ップアドレス設定レジスタ16の値を比較し、コマンド制
御部12へ比較結果25を出力する。

【００１８】さらに、コマンド制御部12は、チップアド
レス2000の取込の終了時点のチップアドレスレジスタ14
とチップアドレス設定レジスタ16の比較結果25の値を取
り込んで、コマンド制御部12の内部ステータスとして保
持し、ＤＩ200からコマンド2100をコマンドレジスタ制
御信号23をアサートし、コマンドレジスタ13に取り込
む。

【００１９】通常、チップアドレスレジスタ14とチップ
アドレス設定レジスタ16の値が一致していればコマンド
制御部12では取り込んだコマンドに応じた動作を行う
が、チップアドレスレジスタ14とチップアドレス設定レ
ジスタ16の値比較する必要のないコマンドの場合は、比
較結果を無視して取り込んだコマンドに応じた動作を行
う。

【００２０】ＣＥ700はメモリのチップイネーブル入力
でＣＥ700がアサートされているのをうけてコマンド制
御部12は、ＤＯ201、ＣＫＯ301、ＣＭＤＯ401から値を
出力するように制御し、またＣＥ700のネゲートをうけ
て前記ＤＯ201、ＣＫＯ301、ＣＭＤＯ401の出力を"Hi-
z"状態となるように制御する。

【００２１】図６は、図１におけるＤＩ200とＤＯ201を
シリアルから複数のbit幅にした時のメモリ100bの内部
ブロック構成例を示す。

【００２２】本例のメモリ100bは基本的には図１に示す
構成のメモリ100aと同じような回路構成となっている。
異なるのはＤＩ200、ＤＯ201のデータ幅が1bitから多数
bitになっている。

【００２３】このため、本例のメモリ100bでは、コマン
ドレジスタ13、チップアドレスレジスタ14、チップアド
レス設定レジスタ16が図１ではシフトレジスタ構成だっ
たのがデータをパラレルにロードする形式のレジスタに
なっている。ただし、コマンドレジスタ13、チップアド
レスレジスタ14、チップアドレス設定レジスタ16のbit
数がＤＩ200、ＤＯ201の bit数より多い場合は、複数回
に分けてデータをロードする。

【００２４】図３は、図１または図６に示された構成の
メモリ100〜159を有するメモリ10と、コントローラ２と
の接続例を示す。

【００２５】図３においてコントローラ２からＣＫＯ30
0、ＣＭＤＯ400及びＤＯ200がメモリ100、110、120、・
・・、159の対応するＤＩ、ＣＫＩ、ＣＭＤＩ入力へ接
続され、コントローラ２からＣＥ０がメモリ100、101、
102、・・・、109のＣＥ入力へ、またコントローラ２か
らＣＥ１がメモリ110、111、112、・・・、119のＣＥ入
力へ、コントローラ２からＣＥ2がメモリ120、121、12
2、・・・、129のＣＥ入力へ接続されている。

【００２６】図３に示すように本例では、メモリ100、1
01、102、・・・、109は縦列に接続され、同様にメモリ
110、111、112、・・・、119及び、メモリ120、121、12
2、・・・、129、メモリ150、151、152 、・・・、159
もそれぞれ縦列に接続され、メモリ109、119、129、・
・・、159のＤＯ出力はWired接続されコントローラ２の
ＤＩ入力へ出力され、同様に、メモリ109、119、129、
・・・、159のＣＫＯ出力もWired接続されコントローラ
２のＣＫＩ入力へ出力される。

【００２７】このときのメモリ109、119、129、・・
・、159のＤＯ309及びＣＫＯ209は、図４に示すように
データ2201だけをメモリ109がコントローラ２へ出力
し、他のメモリ119、129、 ・・・、159の出力は"Hi-z"
になるこのようにメモリを縦列に接続することによって
縦列に接続されたメモリとメモリとの信号線の接続が１
対１になる。このため、メモリの信号端子の配置を最適
化し、基板に実装する時の信号の配線長を短くすること
が可能となり、等長配線も簡単にできる。

【００２８】図３において、メモリを縦列に接続する時
には、コントローラ２や各メモリのＤＩに入力されるデ
ータやコマンドやアドレスデータとＣＫＩ入力に入力さ
れるクロック信号との間に発生するスキューがメモリを
通過するたびに増えてゆくため、クロックの周波数とメ
モリを縦列に接続する個数を考慮する必要がある。

【００２９】メモリ100へ発行する基本的なコマンドは"
Read"、"Write"、"Erase"、"StatusRead"等があるが、
本発明では上記以外に図１のチップアドレスレジスタ16
にチップアドレスを再設定できるコマンドを有する。

【００３０】本発明の特徴となる上記"チップアドレス
再設定"コマンドについて、図２及び図５を用いて説明
する。なお、本明細書のタイミングチャートの説明にお
いて断りがない限り、タイミングチャートの波形の"Hi"
レベルをアサート状態もしくはアサーション、"Lo"レベ
ルをネゲート状態もしくはネゲーションと表記する。

【００３１】図５において、ＣＫＩ300に同期して入力
されるＤＩ200は、チップアドレス2000、コマンド2100
として"チップアドレス再設定"コマンド、データ2200と
して新アドレスが順次入力される。ここで、チップアド
レス2000、チップアドレスレジスタ14への取り込みとチ
ップアドレスの比較、および、コマンド2100のコマンド
レジスタ13への取り込みは前述と同様に行われる。

【００３２】コマンド2100がチップアドレス再設定コマ
ンドと検出したコマンド制御部12は、コマンド2100の後
に続くデータである新チップアドレス2200をチップアド
レス設定レジスタ16に取り込むために制御信号26をアサ
ートし、チップアドレス設定レジスタ16に新チップアド
レスを取り込むと同時に、ＤＯ201からは新チップアド
レス2200を取り込む前の旧チップアドレス2201を出力す
る。

【００３３】また、図１、図６において電源投入時等に
行うメモリのリセットによって、メモリ100のチップア
ドレス設定レジスタ16の値は、全てのbitが"1"に初期化
される。ここで図１もしくは図６におけるチップアドレ
スレジスタ14、及びチップアドレス設定レジスタ16のbi
t数を8bitとして、図３におけるメモリのチップアドレ
スの設定処理について説明する。

【００３４】メモリのリセット信号は簡略のため図３に
おいては表記していないが、メモリのリセットによって
図３の全てのメモリ100、101、102、・・・、159のチッ
プアドレス設定レジスタ16の値は16進数で"FF"になる。
以後、16進数で"1B"を”０ｘ１Ｂ”というように表現す
る。

【００３５】まず、図３のメモリ100、101、102、・・
・、109のチップアドレスの設定について、図５を参照
して説明する。

【００３６】メモリのリセット後、各メモリ100、101、
102、・・・、109のチップアドレス設定レジスタ16の値
は"0xFF"となっている。ここでまず、図１のマイクロプ
ロセッサ３はコントローラ２に対してＣＥ０〜ＣＥｎの
うちＣＥ０のみをアサートすることを指示する。これに
よってメモり100〜109までが動作可能状態となり、メモ
リ110〜159までは各出力端子は"Hi-z"となる。

【００３７】次に、マイクロプロセッサ３はコントロー
ラ２に、メモリに対して"チップアドレス再設定"コマン
ドの発行を指示する。このときのチップアドレス2000
は"0xFF"を、また新チップアドレス2200には"0xFF"以外
の固有の値を、例えば"0x00"を与える。前記動作でメモ
リ100のチップアドレス設定レジスタ16の値は"0xFF"か
ら"0x00"になり、メモリ100のＤＯ201からは旧チップア
ドレス2201として"0xFF"が出力される。したがって、メ
モリ101以降には新チップアドレスが"0xFF"が入力され
るのでメモリ101以降のチップアドレス設定レジスタ16
の値は"0xFF"のままとなる。

【００３８】同様にもう一度、"チップアドレス再設定"
コマンドの発行を新チップアドレス2200の値を"0xFF"以
外の新たな値で行うことで、メモリ101のチップアドレ
ス設定レジスタ16が再設定される。このときメモリ100
は、すでに新しいチップアドレスに再設定されているの
で今回のコマンドには反応せず、メモリ100のチップア
ドレス設定レジスタ16の値は変らない。

【００３９】以降同様に、"チップアドレス再設定"コマ
ンドを新チップアドレス2200の値を順次新たな値で発行
することで、メモリ109までのチップアドレスの設定が
できる。

【００４０】ここで、メモリ100からメモリ109までのメ
モリに対して"チップアドレス再設定"コマンドの発行を
行っている間は、コントローラ２のＤＩ入力には新アド
レス2200は"0xFF"が返ってくる。これに対してメモリ10
0からメモリ109までのメモリの個数以上に"チップアド
レス再設定"コマンドの発行を行った場合、"チップアド
レス再設定"コマンドの発行した回数がメモリの個数を
越えた時点でコントローラ２のＤＩ入力に返ってくる値
が"0xFF"でなく再設定しようとした値が返って来る。こ
れを利用して発行した回数を数えることで、メモリ100
からメモリ109までの、メモリ100およびメモリ109を含
めたメモリの数を知ることができる。

【００４１】以降、同様にしてメモリ110からメモリ11
9、メモリ120からメモリ129、・・・、メモリ150からメ
モリ159を設定する。

【００４２】このようにメモリにバッファを内蔵し縦列
に接続することによりコントローラ２のメモリに接続す
る端子の増加を最少に押さえることができる。以下に、
16×16＝256個のメモリを接続する場合について、本実
施形態による効果を説明する。

【００４３】通常、１系統のデータバスに接続できるメ
モリは16個程度が限度と考えられており、よって、256
個のメモリを接続するには、データバスが16系統必要と
なる。このような場合、従来のメモリコントローラの信
号線の数は、16系統×8bit＝128個の端子が必要とな
る。これは、本来なら256個分のメモリのCEが必要にな
ることとなる。

【００４４】しかし、本実施形態の図３に示した接続方
法によれば、メモリコントローラはＤＯ出力にメモリ16
個、ＤＩ入力にメモリ16個を接続することができる。こ
こで、図３に示すメモリは行列の状態となるように配置
されている。したがって、データバスに8＋8＝16個の端
子とＣＥ用に16個の端子とで、本実施形態によれば(8＋
8)＋16＝32の端子だけが必要となる。

【００４５】したがって、本実施形態の図３に示した接
続方法によれば、ＣＥ用の端子を含めてもメモリコント
ローラに必要となる端子数は、従来技術の場合よりも非
常に少ない数に押さえることができるという、大きな効
果を奏する。

【００４６】また、ＣＥ700と併用することで、ＣＥ700
がネゲート状態にある間メモリが出力する信号を"Hi-z"
にし、出力の消費する電流を抑え、メモリ全体の消費電
力を抑えることができる。

【００４７】前述の説明でメモリのチップアドレスの設
定について説明したが、次に他の方法によるチップアド
レスの設定について説明する。

【００４８】図１や、図３、図６では省略しているが電
源投入後にメモリの初期化を行う時、メモリへ出力する
リセット信号をアサートするが、このリセット信号とコ
ントローラ２から出力するＣＭＤＯのレベルの組み合わ
せで、チップアドレスの設定を行う。

【００４９】すなわち、リセット信号がアサートされ、
ＣＭＤＯ信号がネゲートされている時はメモリの初期化
を行い、リセット信号がアサートされ、ＣＭＤＯ信号が
アサートされればメモリのチップアドレスの設定モード
になるようにする。以下、図７を用いて説明する。図７
においてリセットは図３のコントローラ２もしくは図２
のマイクロプロセッサ３から図３のメモリ100、101、・
・・、159へ出力される。但し、メモリの数が多くなる
ので図３のコントローラ２から出力されるＣＭＤＯと同
様の配線方法を取る。

【００５０】図７においてまず、リセット信号がアサー
トされることで各メモリの初期化を行い、全てのメモリ
のチップアドレス設定レジスタ16の値を"0xFF"にする。

【００５１】次にリセット信号がアサート、ＣＭＤＯを
アサートしチップアドレス設定モードにし、メモリ10
0、101、・・・、109のチップアドレスを設定するため
にＣＥ０をアサートする。これによりメモリ100、101、
・・・、109のＤＯ201はチップアドレス設定レジスタ16
の値を選択し出力する。この状態でコントローラ２のＤ
Ｏ出力から各メモリ100、101、・・・、109へ設定する
アドレスをコントローラ２から出力するＣＫＯに同期し
て出力してゆく。

【００５２】コントローラ２のＤＯ出力からメモリへ出
力するデータは、まず最初にリセットでアドレス設定レ
ジスタに初期化された"0xFF"以外の値を(ここでは"0x0
0")を出力し、以降順次図７のように"0xFF"から値を１
づつ減じた値を出力してゆく。

【００５３】メモリ100は、前記コントローラ２からの
ＤＯ出力をＣＫＯの立上がりでチップアドレス設定レジ
スタ16に取り込み、取り込んだデータはＣＫＯの立ち下
がりでＳＥＬ17を経由しメモリ100のＤＯ201へ出力す
る。以下同様にしてメモリ101、102、・・・、109とデ
ータがシフトし、メモリ109のＤＯ出力先のコントロー
ラ２のＤＩ入力に入力されるデータが"0xFF"から"0x00"
になるまでコントローラ２のＤＯ出力から１づつ減じた
データ及びＣＫＯ出力からクロックを順次出力する。

【００５４】これによりメモリ100〜109までのチップア
ドレス設定レジスタ16の値はメモリ109が"0xFF"とな
り、メモリ109からメモリ100へ順次１づつ減じた値が設
定され、メモリ100〜109までの間にメモリ100とメモリ1
09とを含めて物理的に256個のメモリを接続でき、256個
接続されていれば図７のメモリ100、101、102のチップ
アドレス設定レジスタ16の値は"0x00"、"0x01"、"0x02"
が設定される。

【００５５】その後ＣＥ０をネゲートしてメモリ100〜1
09のチップアドレス設定レジスタ16の設定を終了する。
以下同様に、メモリ110〜119、メモリ120〜129、・・
・、メモリ150〜159についてチップアドレス設定レジス
タ16の設定を行う。その後、前記のチップアドレス設定
コマンドを使用して各メモリのチップアドレスを所望の
値に再設定する。

【００５６】次に、図６のメモリにおいて双方向データ
バスを扱うことを可能にしたメモリ100cについて、図
８、図９を参照して説明する。なお、図９に示されてい
る全てのメモリは、図８に示す構成を備えているものと
する。

【００５７】図８に示す本例のメモリ100cは、図６に対
してＯＥ入力800、ＷＥ入力900、ＳＩ入力600、ＳＯ出
力601、ＩＮ入力500、ＯＵＴ出力501、及びＳＥＬ19が
追加され、ＤＩ200及びＤＯ201は双方向データバスが扱
えるようになっている。

【００５８】ＯＥ入力800、ＷＥ入力900はＤＩ200とＤ
Ｏ201の入出力制御に利用し、図９のようにコントロー
ラ２のＤに接続されたデータバスはメモリ100、110、12
0、、、150のＤＩに接続され、各メモリ100、110、12
0、、、150のＤＯから分配される。

【００５９】すなわちメモリ100、110、120、、、150は
メモリとしての機能の他にバスバッファの機能を併せて
持つことになり、メモリ100のＤＯより分配されるデー
タバスにはメモリ101、102、103、・・・、109のＤＩに
接続され、メモリ110のＤＯより分配されるデータバス
にはメモリ111、112、113、・・・、119のＤＩに、メモ
リ150のＤＯより分配されるデータバスにはメモリ151、
152、153、・・・、159のＤＩに接続される。

【００６０】コントローラ２から出力される制御信号Ｃ
Ｅ、ＯＥ、ＷＥ、ＣＫＯ、ＣＭＤＯは図９に示すように
各メモリのＩＮ、ＯＵＴを使用して分配する。

【００６１】図８におけるＳＩ500とＳＯ501は図９のよ
うに双方向データバスを使用する場合、入力のデータバ
スと出力のデータバスが分離されていないため、電源投
入直後の初期化後の前記"チップアドレス再設定"コマン
ドが使用できない。このため、本例では、図９のように
コントローラ２のＳＯ出力からメモリ100のＳＩ入力に
接続され、順次メモリ100のＳＯ出力よりメモリ101のＳ
Ｉ入力、、、、メモリ159のＳＯ出力からコントローラ
２のＳＩ入力に接続し、メモリ100からメモリ159までの
チップアドレス設定レジスタ16を１個のシフトレジスタ
として構成するモードを持つことで、電源投入時等のメ
モリの初期化後のチップアドレス設定レジスタの設定に
使用する。

【００６２】このような構成によれば、すべてのメモリ
のチップアドレス設定レジスタを併せた全体で、実質的
に1個のシフトレジスタとして機能させることができ
る。

【００６３】以上のようにメモリ内に、図１、図３、図
８に示すようなデータバスを分配するバスバッファや制
御信号を分配するために使用する独立したバッファ等の
バッファを内蔵することにより、データや制御信号のた
めのバッファ用のＩＣが不要となり、コントローラ２に
接続する信号線数の増加を最少にできる。したがって、
コントローラ２もしくは制御部４をＩＣ化する場合にお
いて、メモリに接続する端子の数を少なくできるのでＩ
Ｃのパッケージを小さくできるため高密度実装に有利と
なる。

【００６４】図10に、図１および図６、図８におけるメ
モリ100における比較器15の詳細構成の一例を示す。

【００６５】比較器15は、図10に示すように、チップア
ドレスレジスタ14とチップアドレス設定レジスタ16の対
応するbitどうしの値の一致をＥＮＯＲ31で比較し、全
てのbitが一致したとき、すなわちＥＮＯＲ31の出力が
全て"Hi"レベルになったことをＡＮＤ32でANDをとるこ
とで検出し、チップアドレスの一致出力25をアサートし
コマンド制御部12に伝える。

【００６６】またアドレスグループ設定レジスタ18およ
びＯＲ−ＡＮＤ33は、図３におけるメモリ109、119、12
9、、、、159および図９におけるメモリ100、110、120
、、、150で有効に働く機能で、例えば図３においてコ
ントローラ２から出力されるＣＥ０およびＣＥ１、ＣＥ
２、、、、ＣＥｎ等が同時にアサートされた状態にある
ときでも、コントローラ2が発行するコマンドがメモり1
01に対するコマンドの場合に、メモリ109はメモリ100か
らメモリ109に対して発行されたコマンドであることを
認識するのに使用し、メモリ109から出力するＤＯ出力
を有効にする。

【００６７】一例として図３においてメモリ100からメ
モリ159のチップアドレス設定レジスタ16に設定した値
について、メモリ100が"0x00"で、メモリ101が"0x01"、
メモリ102が"0x02"、、、メモリ109が"0x07"、メモリ11
0が"0x08"、メモリ111が"0x09"、メモリ112が"0x0
A"、、、メモリ119が"0x0F"、と図３における各メモリ
のチップアドレス設定レジスタ16の値は、他のメモリと
異なる値でかつ縦列に接続されたメモリのチップアドレ
ス設定レジスタ16の値の各bitの値が共通の値となるよ
うに設定する。上記の場合、例えばメモリ100からメモ
リ109についてはbit0からbit2の3bitが異なる値とな
り、bit3からbit7の5bitが共通の値となるように設定す
る。

【００６８】ここで上記のようにメモリ100からメモリ1
19に設定され、ＣＥ０とＣＥ１が同時にアサートされる
場合を想定する。このような場合、図10のアドレスグル
ープ設定レジスタ18の値は、図３のメモリ100〜119につ
いては"0x07"をコントローラ２から設定するコマンドを
発行することで、メモリ100〜119のアドレスグループ設
定レジスタ18を"0x07"に設定する。

【００６９】この状態でコントローラ２からメモリ102
に対してメモリの内容を読み出す"Read"コマンドを発行
した場合、発行する"Read"コマンドのチップアドレス20
00は"0x02"となり、各メモリのチップアドレスレジスタ
14に取り込まれる。図10において、比較器15の出力25
が"Hi"レベルとなりアサートされるのはメモリ102だけ
で、また比較器15の出力34が"Hi"レベルとなるのは図３
におけるメモリ100からメモリ109となる。

【００７０】またメモリ109のコマンド制御部12は、Ｄ
Ｏ201、ＣＫＯ301、ＣＭＤＯ501の各出力に対して信号
の出力の許可を与えるように制御する。またメモリ119
は、メモリ119の比較器15の出力34がアサートされない
ため、メモリ119のコマンド制御部12はＤＯ201、ＣＫＯ
301、ＣＭＤＯ501に対して出力を"Hi-z"になるように制
御することにより、メモリ109の出力とのあいだで同時
出力を避けることができる。

【００７１】上記例ではメモリ100から順に"0x00"、"0x
01"、"0x02"、、、と昇順にチップアドレス設定レジス
タ16の値を設定したが、降順に設定してもよい。

【００７２】また以下のようにメモリ100に"0x00"、メ
モリ101に"0x10"、メモリ102に"0x20"、、、メモリ109
に"0x70"、メモリ110に"0x80"、メモリ111に"0x90"、メ
モリ112に"0xA0"、、、メモリ119に"0xF0"、メモリ120
に"0x01"、、、と設定することも可能で、この場合各メ
モリのアドレスグループ設定レジスタ18の値を"0x70"と
設定することで上述と同様のことができる。

【００７３】図９においても、アドレスグループ設定レ
ジスタ18は、コントローラ２に接続されるメモリのデー
タバスへの出力制御に用いる。

【００７４】図９において各メモリ100からメモリ159に
対してメモリ100が"0x00"で、メモリ101が"0x01"、メモ
リ102が"0x02"、、、メモリ109が"0x07"、メモリ110が"
0x08"、メモリ111が"0x09"、メモリ112が"0x0A"、、、
メモリ119が"0x0F"、、、、メモリ150が"0xF8"、メモリ
151が"0xF9"、メモリ152が"0xFA"、、、メモリ159が"0x
FF"、と各メモリのチップアドレス設定レジスタ16にメ
モリのチップアドレスを設定し、各メモリのアドレスグ
ループ設定レジスタ18に"0x07"を設定する。

【００７５】例として、コントローラ２からメモリ102
へデータをWriteする場合を図11を用いて説明する。図1
1は、図９のように接続されている場合のコントローラ
２から発行されるコマンドに対する各メモリにおける入
出力のタイミングの１例である。図11に示す例において
は、メモリのＤＩ200にコントローラ2から発行されるチ
ップアドレス2000、コマンド2100、データアドレス230
0、がＷＥ900と共に入力される。チップアドレス2000は
メモリのチップアドレスレジスタ14に、コマンド2100は
コマンドレジスタ16に格納され、メモリ102はデータ220
0のWrite転送を行いメモリ102のメモリ部11に格納す
る。

【００７６】また、コントローラ２がメモリ102のデー
タをReadする場合は、メモリ102からのデータを読み出
すために図11に示すように、データ2200をReadする所で
はＷＥ900はアサートせずにＯＥ800をアサートすること
でメモリ102はデータ2200を出力する。さらに、メモリ1
00は図10のグループアドレス設定レジスタ18によって比
較器１５からの出力34がアサートされ、メモリ100は当
該メモリ100のＤＯ201に接続されているメモリの１つで
あるメモリ102からのデータ2201をコントローラ２へ出
力する。

【００７７】ここでメモリ100以外のデータを分配する
メモリ110、、、メモリ150は、各メモリの内蔵する比較
器１５の出力３４がアサートされないため、コントロー
ラ2に対するデータは"Hi-z"状態となる。

【００７８】このようにグループアドレス設定レジスタ
18によって、コントローラ２への各メモリのデータの出
力同士がぶつかることなくデータのRead処理が実行でき
る。

【００７９】また、図９においても、図３のようにＣＥ
をそれぞれのバスグループ別に分けることで複数のメモ
リを接続したときのアクティブな状態にあるメモリを少
なくすることができ、またＳＩ600及びＳＯ601を図３の
ＤＩ、ＤＯのように結線すれば各バスグループに接続さ
れているメモリ数を個別に計数可能になる。

【００８０】図３においてメモリ109、119、129、159と
これら以外のメモリの区別や、図９におけるメモリ10
0、110、150とこれら以外のメモリの区別には、図１、
図６、図８のメモリに動作機能を区別するための入力を
１個ないし複数設け、入力レベルの組合わせにより区別
することで、１個のメモリで複数の機能あるいは動作モ
ードを持たせることができる。

【００８１】以下では、図８でチップアドレス設定レジ
スタ16の初期化後のチップアドレスアドレス設定法とし
て行っていたシフトレジスタ構造とは別の方法による設
定を可能にした実現例を、図12を参照して説明する。

【００８２】図８の例では、メモリ100cの初期化後にチ
ップアドレス設定レジスタ16の値を直接設定するために
使用していたＳＩ600とＳＯ601は、チップアドレス設定
レジスタ16には接続されずに、コマンド制御部12に接続
されそれぞれＳＩ600はチップアドレス設定レジスタ16
に対する設定許可信号として、またＳＯ601はメモリ100
の初期化後のチップアドレス設定レジスタ16がコントロ
ーラ２によって設定されたことを示す出力として使用す
る。

【００８３】これに対して、図12のメモリの接続は図８
のメモリで説明した図９のように構成でき、図９におい
てコントローラ２のＳＯからは電源投入時等のメモリの
初期化後のチップアドレス設定レジスタ16のチップアド
レス設定信号を出力し、コントローラ２のＳＩ入力には
図９のメモリ全てのチップアドレスの設定が完了したこ
とを知らせる信号が入力される。

【００８４】図９及び図12における各メモリのチップア
ドレス設定レジスタ16の設定例を図13を参照して説明す
る。なお、本例では、メモリのリセットによる初期化後
のチップアドレス設定レジスタ16の設定モードを、クロ
ックとクロックに同期したデータとを使用して設定す
る。

【００８５】図13において、リセットのアサートにより
全メモリのコントロール部の初期化を行い、その後コン
トローラ２よりＣＭＤＯをアサートして、チップアドレ
ス設定レジスタ16の設定モードにする。コントローラ２
はＣＥＯとＳＯをアサートした後、ＣＫＯに同期してチ
ップアドレス設定レジスタ16に設定する値をＤＯから出
力する。

【００８６】図12において、チップアドレス設定レジス
タ16の設定モードでは、メモリ100は当該メモリ100のＣ
Ｅ800、ＳＩ600入力がアサートかつメモリ100のＳＯ出
力がネゲートされているとき、メモリ100は当該メモリ1
00のＣＫＩ入力の立ち下がりエッジで、当該メモリ100
のＤＩに入力された値をチップアドレス設定レジスタ16
に取り込む。

【００８７】図９において、リセット後チップアドレス
設定レジスタ16の設定モードになった後、コントローラ
２の最初のＣＫＯの立ち下がりでは、メモリ100のＣＥ8
00、ＳＩ600入力がアサートされ、メモリ100のＳＯ出力
がネゲートされているので、コントローラ２のＤＯのデ
ータ"0x00"をメモリ100のチップアドレス設定レジスタ1
6に取り込む。

【００８８】取り込んだ後メモリ100は、ＳＯ出力をア
サートもしくはメモリ100のＳＩ入力の値を出力する。
コントローラ２の最初のＣＫＯの立ち下がりにおいて、
メモリ101以降は、当該メモリ101以降のＳＩ入力がネゲ
ートされているので、メモリ101以降のチップアドレス
設定レジスタ16に取り込まれることはない。

【００８９】次に、コントローラ２の２番目のＣＫＯの
立ち下がりでは、メモリ100はＳＯ出力がアサート状態
のためチップアドレス設定レジスタ16に取り込まれず、
メモリ101のＳＩ600がアサートされＳＯ出力はネゲート
のため、メモリ101がコントローラ２のＤＯからのデー
タ"0x01"をチップアドレス設定レジスタ16に取り込む。

【００９０】以降、同様にメモリ103から順次各メモリ
のチップアドレス設定レジスタ16にコントローラ２のＤ
Ｏからのデータが取り込まれ、図９の最後のメモリ159
に取り込まれた後、メモリ159はＳＯ601出力をアサート
もしくはメモリ159のＳＩ入力の値を出力し、コントロ
ーラ２へ図９の全メモリのチップアドレス設定レジスタ
16の設定が終了したことをしらせる。

【００９１】コントローラ２は、当該コントローラ２の
ＳＩ入力がアサートされるまでに出力した各メモリへの
チップアドレス設定レジスタ16の設定データの数を計数
することで、図９のメモリの数を知ることができる。

【００９２】図14に、図12のメモリと図９の接続構成に
おけるメモリのチップアドレス設定レジスタ16の設定例
の動作例を示したタイミングチャートを示す。

【００９３】本例では、電源投入後のメモリのリセット
や、チップアドレス設定レジスタ16の初期化コマンドに
より、図９の各メモリのチップアドレス設定レジスタ16
は"0xFF"に初期化され、各メモリのＳＯ601出力をネゲ
ートする。ここで図９の各メモリは各メモリのＳＩ600
入力及びＣＥ700入力がアサートされないと、コントロ
ーラ2からのコマンドはチップアドレスが一致していて
も受け付けないものとする。

【００９４】コントローラ２は、当該コントローラ２の
ＳＯ出力をアサートした後、コントローラ２のＤＯより
チップアドレス2000"0xFF"及びチップアドレス再設定コ
マンド2100及び新チップアドレス2200(ここでは"0x00")
を出力して最初のチップアドレス再設定コマンドをチッ
プアドレス"0xFF"のメモリに対して発行する。

【００９５】ここで、図９において各メモリのチップア
ドレス設定レジスタ16は"0xFF"に初期化され、ＳＯ出力
は初期化によってネゲートされているため、コントロー
ラ２が初期化後最初に発行するチップアドレス再設定コ
マンドの発行を受け付けるメモリはメモリ100だけとな
る。

【００９６】メモリ100のチップアドレス設定レジスタ1
6の値は"0x00"に設定され、メモリ100のＳＯ601出力を
アサートもしくはメモリ100のＳＩ600に入力された値を
出力する。ここでは例としてメモリ100に設定する値は"
0x00"としているが、実際にはリセットによって初期化
された値以外の値をチップアドレス設定レジスタ16に設
定するようにする。

【００９７】次に、２番目のチップアドレス再設定コマ
ンドとしてチップアドレス2001及びチップアドレス再設
定コマンド2101及び新チップアドレス2201をコントロー
ラ２のＤＯ出力より出力する。ところで、このときメモ
リ100のチップアドレス設定レジスタ16の値はすでに"0x
FF"以外の値が設定されている。このためメモリ100はコ
マンドを受け付けず、メモリ101が２番目のチップアド
レス再設定コマンドを受け付け、チップアドレス設定レ
ジスタ16に新チップアドレスを設定し、新チップアドレ
スの設定後にメモリ101のＳＯ601 出力をアサートもし
くはＳＩ600に入力された値を出力する。

【００９８】以後同様に、順次各メモリのチップアドレ
ス設定レジスタ16を設定してゆき、最後のメモリ159の
チップアドレス設定レジスタ16を設定後、メモリ159は
ＳＯ601をアサートもしくはＳＩ600に入力された値を出
力し、コントローラ２にチップアドレスが終了したこと
を知らせる。

【００９９】ここではチップアドレス設定レジスタ16の
ビット数を8bitとしているので、メモリ159が256番目の
メモリであるとすれば、チップアドレス設定レジスタ16
に設定する値は"0xFF"となる。

【０１００】本処理例によれば、図13の場合と同様に、
コントローラ２はコマンドの発行回数を計数する等の方
法でメモリの数を知ることができる。

【０１０１】図９において、例えばメモリ100とメモリ1
01の機能を同一のメモリで実現する場合、動作機能設定
用の端子を設けると前述したが、ここで各メモリに対し
て動作機能設定用端子のレベルを読み取るコマンドを持
つことで、コントローラ２は各メモリの機能を把握で
き、またコントローラ２のＳＯ信号がどのメモリを経由
してコントローラ２のＳＩに戻ってくるかが一定のルー
ルで決められていれば、メモリを搭載する数が半導体メ
モリシステムごとに異なっていても各メモリがどのバス
グループに属するかを推定することができる。

【０１０２】したがって、各バスグループに接続されて
いるメモリの数が把握でき、各メモリのチップアドレス
設定レジスタ16及びアドレスグループ設定レジスタ18の
値を、最適な値に設定することができる。

【０１０３】図３でのメモリの接続において、各メモリ
にデータ出力制御端子としてＯＣ端子を追加した構成例
を、図15を参照して説明する。

【０１０４】本例において縦列に接続された各メモリの
各ＯＣ端子は、図15に示すように接続される。メモリ10
9、119のＯＣ端子は入力として、またメモリ109、119以
外のＯＣ端子は出力端子として機能する。この機能の切
換えは前述したメモリの機能を区別するための入力を使
用する。

【０１０５】図15において、出力として機能するメモリ
109、119以外のメモリＯＣ端子は、それぞれバスグルー
プごとにwired接続されて、それぞれデータ出力制御信
号1001、1101として、メモリ109とメモリ119のＯＣ端子
に入力される。ここで出力として機能するＯＣ端子はwi
red接続するためにオープンドレインもしくは３ステー
ト出力で信号を出力し、またデータ出力制御信号1001、
1101にはプルアップ抵抗1002、1102が接続されている。

【０１０６】コントローラ２がメモリ101からデータをR
eadする場合、コントローラ2より発行されたReadコマン
ドに対してメモリ101は、発行されたReadコマンドに応
じたデータをＤＯより出力すると共に、ＯＣ端子よりデ
ータ出力制御信号をアサートする。このときメモリ101
以外のメモリのＯＣ出力は"Hi-Z"となっている。

【０１０７】メモリ109はＯＣ端子に入力されるデータ
出力制御信号のアサートを受けて、メモリ109のＤＩに
入力されるデータをＤＯへ出力する。

【０１０８】図15は、上記と同様に、図９でのメモリの
接続において各メモリにデータ出力制御端子としてＯＣ
端子を追加した他の構成例を示す。

【０１０９】本構成例において縦列に接続された各メモ
リの各ＯＣ端子は、図16に示すように接続され、メモリ
100のＯＣ端子は入力として、メモリ101からメモリ109
のＯＣ端子は出力として機能する。前述同様にＯＣ端子
の機能の切り換えは前述したメモリの機能を区別するた
めの入力を使用する。

【０１１０】本構成例における動作は、図15での説明と
同様の動作であり、図15のメモリ109、119が図16ではメ
モリ100に相当する。

【０１１１】以上のようにデータ出力制御端子を設ける
ことで、メモリには図10のアドレスグループ設定レジス
タ18が必要なくなる。このため、比較器15の回路規模は
小さくなり、各メモリのチップアドレス設定レジスタ14
に設定する値を自由に設定できる。

【０１１２】

【発明の効果】以上のように本発明によれば、メモリ内
にデータや制御信号のバッファを内蔵することで、デー
タや制御信号用のバッファＩＣを追加する必要がなくな
るので、バッファＩＣの占有する面積の分だけメモリを
増やすことができ、メモリファイルシステムの大容量化
に有利となる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるメモリの内部構成
を示したブロック図。

【図２】本発明の対象となるシステムのブロック構成を
示すブロック図。

【図３】メモリとコントローラとの接続方法の一例を示
すブロック図。

【図４】コントローラが発行するコマンドのタイミング
チャート。

【図５】コントローラが発行するコマンドのタイミング
チャート。

【図６】本発明の他の実施形態におけるメモリの内部構
成を示したブロック図。

【図７】メモリのチップアドレス設定時のタイミングチ
ャート。

【図８】本発明の他の実施形態におけるメモリの内部構
成を示したブロック図。

【図９】メモリとコントローラとの接続方法の他の例を
示すブロック図。

【図１０】比較器の内部構成を示すブロック図。

【図１１】データのRead/Write時のタイミングチャー
ト。

【図１２】本発明の他の実施形態におけるメモリの内部
構成を示したブロック図。

【図１３】メモリのチップアドレス設定時のタイミング
チャート。

【図１４】メモリのチップアドレス設定時のタイミング
チャート。

【図１５】メモリの接続方法の一例を示すブロック図。

【図１６】メモリの接続方法の他の例を示すブロック
図。

【符号の説明】

２…コントローラ、３…マイクロプロセッサ、４…制御
部、10…メモリ、１１…メモリ部、１２…コマンド制御
部、１３…コマンドレジスタ、１４…チップアドレスレ
ジスタ、１５…比較器、１６…チップアドレス設定レジ
スタ、１７…セレクタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河岸 忠宏 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 常広 隆司 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 片山 国弘 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 中村 一男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B060 MB00 MM06 MM11

Claims (22)

【特許請求の範囲】
1. 【請求項１】ホストより発行されたコマンドに応じた動
   作を行うマイクロプロセッサ及び制御装置を備えるコン
   トローラと、前記コントローラに接続された第１の半導
   体メモリとを有する半導体メモリファイルシステムにお
   いて、 前記第１の半導体メモリに加えて、複数の半導体メモリ
   をさらに備え、 前記第１の半導体メモリは、データ及び制御信号のうち
   少なくとも一方のためのバッファを内蔵し、 前記複数の半導体メモリは、前記第１の半導体メモリよ
   り分配した信号により前記コントローラと接続されるこ
   とを特徴とする半導体メモリファイルシステム。
2. 【請求項２】請求項１に記載の半導体メモリファイルシ
   ステムにおいて、 前記コントローラは、前記第１の半導体メモリへのコマ
   ンドおよびデータのうち少なくとも一方を出力するデー
   タ信号線および該データ信号線の同期に使用するクロッ
   ク出力を、前記バッファを内蔵した第１の半導体メモリ
   に接続し、 前記第１の半導体メモリは、前記内蔵バッファでバッフ
   ァした前記コントローラからのデータ信号線及びクロッ
   ク出力を、前記複数の半導体メモリのうちの１番目の半
   導体メモリへのデータ信号線および同期用クロックとし
   て出力し、 前記１番目の半導体メモリに入力されたデータ信号線お
   よび同期用クロックを前記複数の半導体メモリのうちの
   ２番目の半導体メモリへ出力し、該２番目の半導体メモ
   リに入力された信号線および同期用クロックを３番目の
   半導体メモリへ出力し、以下同じく、、、、ｍ−１番目
   の半導体メモリに入力された信号線および同期用クロッ
   クをｍ番目の半導体メモリへ出力することで、前記第１
   の半導体メモリと前記複数の半導体メモリとを縦列に接
   続し、 前記縦列接続の最後に接続された前記m番目の半導体メ
   モリからのデータ信号線及び同期用クロックを、前記コ
   ントローラのデータ入力及びクロック入力へ接続するこ
   とを特徴とする半導体メモリファイルシステム。
3. 【請求項３】請求項２に記載の半導体メモリファイルシ
   ステムにおいて、 前記コントローラから出力されるデータは、前記各半導
   体メモリを特定するメモリアドレスと、該当半導体メモ
   リに対して動作を指示するコマンドと、該当半導体メモ
   リ内のデータのアドレスを特定するアドレスおよびデー
   タのうち少なくとも一方とから構成される命令形式を使
   用し、 前記各半導体メモリは、データを記憶保持するメモリ部
   と、前記コマンドを取り込むコマンドレジスタと、該コ
   マンドレジスタの内容に応じた動作を制御するコマンド
   制御部と、前記メモリアドレスを取りこむメモリアドレ
   スレジスタと、前記半導体メモリの固有のアドレスを記
   憶するメモリアドレス設定レジスタと、前記メモリアド
   レスレジスタと前記メモリアドレス設定レジスタとの値
   を比較する比較器とを備え、 前記コマンド制御部は、前記比較器の比較結果が一致し
   ていたときのみコマンドに応じた動作を行うことを特徴
   とする半導体メモリファイルシステム。
4. 【請求項４】請求項３に記載の半導体メモリファイルシ
   ステムにおいて、 前記半導体メモリは、予め定めた特定のコマンドが前記
   コントローラから発行されたときは、前記メモリアドレ
   スの比較結果の一致に関わらず動作することを特徴とす
   る半導体メモリファイルシステム。
5. 【請求項５】請求項３または４に記載の半導体メモリフ
   ァイルシステムにおいて、 前記半導体メモリの前記メモリアドレス設定レジスタの
   値は、電源投入時の初期化によって全bitが"1"に初期化
   され、前記コントローラから発行される予め定めた特定
   のコマンド（以降メモリアドレス再設定コマンドと呼
   ぶ）によって前記メモリアドレス設定レジスタの値を再
   設定できるものであって、 前記メモリアドレス設定レジスタの再設定が行われた半
   導体メモリは、前記メモリアドレス再設定コマンドに含
   まれる前記メモリアドレス設定レジスタに再設定すべき
   値に相当するデータを、前記メモリアドレス設定レジス
   タが再設定される前の値に変更して後段の半導体メモリ
   へ出力することを特徴とする半導体メモリファイルシス
   テム。
6. 【請求項６】請求項２乃至５のいずれかに記載の半導体
   メモリファイルシステムにおいて、 ｎ個の前記半導体メモリが従列に接続されてなる一連の
   半導体メモリグループ（以下１列の半導体メモリグルー
   プと呼ぶ）が、複数並列に配置されており、 前記コントローラから出力される前記データ信号線およ
   びクロックは、前記各列の半導体メモリグループの１番
   目の半導体メモリにそれぞれ接続され、 前記各列の半導体メモリグループの最後の半導体メモリ
   のデータ信号およびクロックは、各々対応する信号がwi
   red接続され、前記コントローラのデータ入力クロック
   入力へ接続され、 前記複数配置された各列の半導体メモリグループに含ま
   れている半導体メモリの各々は、メモリ選択信号入力を
   さらに備え、 前記半導体メモリのデータおよび制御信号入力に対応す
   るバッファ出力は、前記メモリ選択信号入力がネゲート
   状態にあるときは各出力が"Hi-z"状態となり、前記メモ
   リ選択信号入力がアサート状態のときは有効な値を出力
   し、 前記各列の半導体メモリの前記メモリ選択信号入力は、
   前記コントローラから出力される前記各列にそれぞれ対
   応した、共通のメモリ選択信号出力に接続されることを
   特徴とする半導体メモリファイルシステム。
7. 【請求項７】請求項６に記載の半導体メモリファイルシ
   ステムにおいて、 前記同一列の半導体メモリグループの各半導体メモリの
   メモリアドレス設定レジスタは、そのbitのうち複数のb
   itの値が共通となり、該共通のbitの値が各列毎に異な
   るように設定するものであり、 前記各列の半導体メモリへ出力するメモリ選択信号が同
   時にアサートされた場合でも、前記コントローラから発
   行されるコマンドのメモリアドレスが各列の共通bitと
   一致しない限り、各列の最後の半導体メモリはコントロ
   ーラへ出力するデータ信号およびクロックを有効な出力
   をせず"Hi-z"のままとし、前記コマンドのメモリアドレ
   スが各列の共通bitと一致したときのみ、各列の最後の
   半導体メモリは前記コントローラへ出力するデータ信号
   およびクロックを有効にし、 前記各列の最後の半導体メモリが、当該列の最後の半導
   体メモリであることを区別するための入力を備えたこと
   を特徴とする半導体メモリファイルシステム。
8. 【請求項８】請求項２乃至７のいずれかに記載の半導体
   メモリファイルシステムにおいて、 前記半導体メモリの前記メモリアドレス設定レジスタの
   アドレスを設定するメモリアドレス設定信号入力をさら
   に設け、 前記メモリアドレス設定入力がアサートされたときに、
   前記アドレス設定レジスタの値が前記半導体メモリのデ
   ータ出力から次段の半導体メモリへ順送りに出力され、
   前記半導体メモリのメモリアドレス設定レジスタが全体
   として１つのシフトレジスタとして機能し、前記コント
   ローラからのメモリアドレスの設定値をクロックに同期
   してシフトしつつ設定することを特徴とする半導体メモ
   リファイルシステム。
9. 【請求項９】請求項１に記載の半導体メモリファイルシ
   ステムにおいて、 前記コントローラから直接接続される半導体メモリと、
   該半導体メモリから分配された信号が接続される半導体
   メモリは同一であり、 前記コントローラから直接接続される半導体メモリと前
   記半導体メモリから分配された信号が接続される半導体
   メモリとの区別のための端子をさらに設け、 前記端子でのレベルによって該当する半導体メモリが持
   つ機能を区別することを特徴とする半導体メモリファイ
   ルシステム。
10. 【請求項１０】請求項１または９に記載の半導体メモリ
    ファイルシステムにおいて、 前記半導体メモリは、データバスを分配するバスバッフ
    ァと、当該半導体メモリに入力される制御信号に影響さ
    れない独立バッファとをさらに備え、 前記コントローラから接続される前記データバスに複数
    の半導体メモリを接続し、 前記半導体メモリそれぞれが前記データバスを分配し、
    分配した各々の該データバスに該データバスの分配を行
    わない半導体メモリを複数個接続して、該分配を行った
    半導体メモリを含めて半導体メモリグループを構成し、 前記制御信号は、前記半導体メモリグループの半導体メ
    モリが有する独立バッファにより信号をバッファし分配
    することを特徴とする半導体メモリファイルシステム。
11. 【請求項１１】請求項10に記載の半導体メモリファイル
    システムにおいて、 前記コントローラから出力されるデータは、前記各半導
    体メモリを特定するメモリアドレスと、該半導体メモリ
    に対して動作を指示するコマンドと、該半導体メモリ内
    のデータのアドレスを特定するアドレスおよびデータの
    うち少なくとも一方から構成される命令形式を使用し、 前記半導体メモリは、データを記憶保持するメモリ部
    と、前記コマンドを取り込むコマンドレジスタと、該コ
    マンドレジスタの内容に応じた動作を制御するコマンド
    制御部と、前記メモリアドレスを取りこむメモリアドレ
    スレジスタと、当該半導体メモリの固有のアドレスを記
    憶するメモリアドレス設定レジスタと、該メモリアドレ
    スレジスタと該メモリアドレス設定レジスタとの値を比
    較する比較器とを備え、 前記コマンド制御部は、前記比較器の比較結果が一致し
    ていたときのみコマンドに応じた動作を行うことを特徴
    とする半導体メモリファイルシステム。
12. 【請求項１２】請求項11に記載の半導体メモリファイル
    システムにおいて、 前記半導体メモリは、予め定めた特定のコマンドが前記
    コントローラから発行されたとき、前記メモリアドレス
    の比較結果の一致に関わらず動作することを特徴とする
    半導体メモリファイルシステム。
13. 【請求項１３】請求項11または12に記載の半導体メモリ
    ファイルシステムにおいて、 前記半導体メモリの前記メモリアドレス設定レジスタの
    値を設定するためのメモリアドレス設定信号入力と、シ
    リアルデータ入力と、シリアルデータ出力とを設け、 前記メモリアドレス設定入力がアサートされたときに、
    前記コントローラから出力されるシリアルデータが、前
    記半導体メモリのシリアル入力を経由して当該半導体メ
    モリの前記アドレス設定レジスタのシリアル入力に接続
    され、前記アドレス設定レジスタのシリアル出力が、当
    該半導体メモリのシリアルデータ出力から次段の半導体
    メモリのシリアル入力へ出力し、 以下同じく前記一連の半導体メモリが縦列に接続され、 前記縦列の最後の半導体メモリのシリアル出力は、前記
    コントローラのシリアル入力に接続され、 クロックに同期して前記各半導体メモリの前記メモリア
    ドレス設定レジスタが全体として１つのシフトレジスタ
    として機能するように、前記コントローラからのメモリ
    アドレスの設定値をシフトして設定し、 前記縦列に接続された一連の半導体メモリの数を前記コ
    ントローラが計数可能にしたことを特徴とする半導体メ
    モリファイルシステム。
14. 【請求項１４】請求項11または12に記載の半導体メモリ
    ファイルシステムにおいて、 前記半導体メモリは、当該半導体メモリの前記メモリア
    ドレス設定レジスタの値を設定するメモリアドレス設定
    信号入力と、前記メモリアドレス設定レジスタの値が設
    定されたことを示すメモリアドレス設定完了信号出力と
    を備え、前記コントローラよりメモリアドレス設定信号
    を１番目の半導体メモリのメモリアドレス設定信号入力
    へ接続し、該１番目の半導体メモリのメモリアドレス設
    定完了信号出力を２番目の半導体メモリのメモリアドレ
    ス設定信号入力へ接続し、２番目の半導体メモリのメモ
    リアドレス設定完了信号出力を３番目の半導体メモリの
    メモリアドレス設定信号入力へ接続し、以降同じく信号
    を接続し、１連の半導体メモリグループの最後の半導体
    メモリのメモリアドレス設定完了信号出力を前記コント
    ローラのメモリアドレス設定完了入力へ接続し、 前記半導体メモリは、当該半導体メモリ内のレジスタの
    初期化後は前記メモリアドレス設定完了信号出力をネゲ
    ートし、 前記半導体メモリは、前記メモリアドレス設定信号入力
    がアサートされかつ前記メモリアドレス設定完了信号出
    力がネゲートされかつ前記メモリ選択信号入力がアサー
    トされたときのみ、前記コントローラより出力される前
    記クロックに同期して前記コントローラからデータバス
    へ出力されるメモリアドレス設定レジスタ用データを前
    記メモリアドレス設定レジスタに取り込んだ後、メモリ
    アドレス設定完了信号出力をアサートもしくはメモリア
    ドレス設定信号入力のレベルを出力することにより、前
    記１連の半導体メモリグループのメモリアドレス設定レ
    ジスタにメモリアドレスを設定することを特徴とする半
    導体メモリファイルシステム。
15. 【請求項１５】請求項14に記載の半導体メモリファイル
    システムにおいて、 前記半導体メモリの初期化後の前記メモリアドレス設定
    レジスタの値を、前記コントローラより発行されるメモ
    リアドレス再設定コマンドを使用して設定し、 前記半導体メモリのメモリアドレス設定レジスタに設定
    できるのは、前記メモリアドレス設定信号入力がアサー
    トされかつ前記メモリアドレス再設定コマンドが指定す
    るメモリアドレスの半導体メモリであって、 前記半導体メモリのメモリアドレス設定レジスタの設定
    後に当該半導体メモリの前記メモリアドレス設定レジス
    タの値を設定するメモリアドレス設定信号入力と、前記
    メモリアドレス設定レジスタの値が設定されたことを示
    すメモリアドレス設定完了信号出力とを備え、 前記コントローラよりメモリアドレス設定信号を１番目
    の半導体メモリのメモリアドレス設定信号入力へ接続
    し、該１番目の半導体メモリのメモリアドレス設定完了
    信号出力を２番目の半導体メモリのメモリアドレス設定
    信号入力へ接続し、該２番目の半導体メモリのメモリア
    ドレス設定完了信号出力を３番目の半導体メモリのメモ
    リアドレス設定信号入力へ接続し、以降同じく信号を接
    続して、１連の半導体メモリグループの最後の半導体メ
    モリのメモリアドレス設定完了信号出力を前記コントロ
    ーラのメモリアドレス設定完了入力へ接続し、 前記半導体メモリは、当該半導体メモリ内のレジスタの
    初期化後はメモリアドレス設定完了信号出力をネゲート
    し、 前記半導体メモリは、当該半導体メモリについて前記メ
    モリアドレス設定信号入力がアサートされかつ前記メモ
    リアドレス設定完了信号出力がネゲートされかつ前記メ
    モリ選択信号入力がアサートされたときのみ、前記コン
    トローラより出力されるクロックに同期して前記コント
    ローラからデータバスへ出力されるメモリアドレス設定
    レジスタ用データを前記メモリアドレス設定レジスタに
    取り込み、その後、前記メモリアドレス設定完了信号出
    力をアサートもしくは前記メモリアドレス設定信号入力
    のレベルを出力することにより、前記１連の半導体メモ
    リグループのメモリアドレス設定レジスタにメモリアド
    レスを設定することを特徴とする半導体メモリファイル
    システム。
16. 【請求項１６】請求項３乃至８及び11乃至15のうちいず
    れかに記載の半導体メモリファイルシステムにおいて、 前記コントローラから前記メモリの動作機能設定に用い
    る前記端子のレベルを読み取るコマンドを有することを
    特徴とする半導体メモリファイルシステム。
17. 【請求項１７】請求項６乃至９のいずれかに記載の半導
    体メモリファイルシステムにおいて、 前記コントローラから縦列に接続された前記半導体メモ
    リの各々にデータ出力制御入力及びデータ出力制御出力
    を設け、 前記縦列に接続された半導体メモリの最後の半導体メモ
    リの前記データ出力制御端子入力は、他の半導体メモリ
    のデータ出力制御出力から出力されるデータ出力制御信
    号を受け取り、 前記データ出力制御信号がアサートされたときに、前記
    縦列に接続された半導体メモリの最後の半導体メモリに
    入力されたデータ及びクロック入力を前記コントローラ
    へ出力する機能を有し、 前記縦列に接続された半導体メモリのうちの前記他の半
    導体メモリの前記データ出力制御出力は、前記コントロ
    ーラが当該半導体メモリからデータまたは当該半導体メ
    モリの状態をデータとして読み取る場合に前記コントロ
    ーラから発行されたRead系コマンドに対応して指定され
    た半導体メモリが発行されたコマンドに対応したデータ
    を出力するとき前記データ出力制御出力から前記データ
    出力制御信号をアサートする機能を有することを特徴と
    する半導体メモリファイルシステム。
18. 【請求項１８】請求項10乃至16のいずれかに記載の半導
    体メモリファイルシステムにおいて、 前記半導体メモリにデータ出力制御入力及びデータ出力
    制御出力を設け、 前記１連の半導体メモリグループ中の前記コントローラ
    に接続されたデータバスを前記半導体メモリグループ中
    の他の半導体メモリへ分配する半導体メモリは、当該半
    導体メモリの前記データ出力制御入力により該他の半導
    体メモリからのデータ出力制御信号を受け取り、該デー
    タ出力制御信号がアサートされたとき、該データ出力制
    御信号をアサートした半導体メモリからのデータを前記
    コントローラへ出力する機能を有し、 前記他の半導体メモリの前記データ出力制御出力は、前
    記コントローラが当該半導体メモリからデータまたは当
    該半導体メモリの状態をデータとして読み取る場合に前
    記コントローラから発行されたRead系コマンドに対応し
    て指定された半導体メモリが発行されたコマンドに対応
    したデータを出力するとき前記データ出力制御出力から
    前記データ出力制御信号をアサートする機能を有するこ
    とを特徴とする半導体メモリファイルシステム。
19. 【請求項１９】請求項17または18に記載の半導体メモリ
    ファイルシステムにおいて、 前記データ出力制御入力及びデータ出力制御出力は同一
    の端子を共用し、 前記メモリの機能を区別する端子の値によって、前記デ
    ータ出力制御入力および前記データ出力制御出力に切り
    換えることを特徴とする半導体メモリファイルシステ
    ム。
20. 【請求項２０】ホストより発行されたコマンドに応じた
    動作を行うマイクロプロセッサ及び制御装置を備えるコ
    ントローラと、前記コントローラに接続された第１の半
    導体メモリとを有する半導体メモリファイルシステムに
    おいて、 前記第１の半導体メモリに加えて複数の半導体メモリを
    さらに備え、 前記第１の半導体メモリはデータ及び制御信号のうち少
    なくとも一方のためのバッファを内蔵し、 前記複数の半導体メモリは前記第１の半導体メモリより
    分配した信号により接続され、 前記コントローラから出力されるデータは、前記第１の
    半導体及び前記複数の半導体からなる半導体グループの
    うちの半導体メモリを特定するメモリアドレスと、該半
    導体メモリに対して動作を指示するコマンドと、該半導
    体メモリ内のデータのアドレスを特定するアドレスおよ
    びデータのうち少なくとも一方から構成される命令形式
    を使用し、 前記半導体グループ内の各半導体メモリは、データを記
    憶保持するメモリ部と、前記コマンドを取り込むコマン
    ドレジスタと、該コマンドレジスタの内容に応じた動作
    を制御するコマンド制御部と、前記メモリアドレスを取
    りこむメモリアドレスレジスタと、当該半導体メモリの
    固有のアドレスを記憶するメモリアドレス設定レジスタ
    と、該メモリアドレスレジスタと該メモリアドレス設定
    レジスタとの値を比較する比較器とを備え、 前記コマンド制御部は、前記比較器の比較結果が一致し
    ていたときのみコマンドに応じた動作を行うことを特徴
    とする半導体メモリファイルシステム。
21. 【請求項２１】請求項20に記載の半導体メモリファイル
    システムにおいて、 前記半導体グループのうちの各半導体メモリは、予め定
    めた特定のコマンドが前記コントローラから発行された
    とき、前記メモリアドレスの比較結果の一致に関わらず
    動作することを特徴とする半導体メモリファイルシステ
    ム。
22. 【請求項２２】請求項20または21に記載の半導体メモリ
    ファイルシステムにおいて、 前記半導体メモリの前記メモリアドレス設定レジスタの
    値を設定するためのメモリアドレス設定信号入力と、シ
    リアルデータ入力と、シリアルデータ出力とを設け、 前記メモリアドレス設定入力がアサートされたときに、
    前記コントローラから出力されるシリアルデータが、前
    記半導体メモリのシリアル入力を経由して当該半導体メ
    モリの前記アドレス設定レジスタのシリアル入力に接続
    され、前記アドレス設定レジスタのシリアル出力が、当
    該半導体メモリのシリアルデータ出力から次段の半導体
    メモリのシリアル入力へ出力し、 以下同じく前記一連の半導体メモリが縦列に接続され、 前記縦列の最後の半導体メモリのシリアル出力は、前記
    コントローラのシリアル入力に接続され、 クロックに同期して前記各半導体メモリの前記メモリア
    ドレス設定レジスタが全体として１つのシフトレジスタ
    として機能するように、前記コントローラからのメモリ
    アドレスの設定値をシフトして設定し、 前記縦列に接続された前記半導体メモリの数を前記コン
    トローラが計数可能にしたことを特徴とする半導体メモ
    リファイルシステム。