JP2000353035A - シングルエンド型および差分型を統合した信号通信インタフェース - Google Patents

Abstract

(57)【要約】 【課題】 既存の外部デバイスの多くと互換性を備える
シングルエンド出力および外部デバイスとのインタフェ
ースにおけるノイズの低減と電力インタフェースの低下
とを見込める差分出力の両方を、最小限の数のピンのみ
使用して実現するインタフェース回路を提供する。 【解決手段】 インタフェース回路１００は、シングル
エンド電気回路１０６、１０７と差分電気回路１０８と
を備え、相補的なＥＮＳＥ信号とＥＮＤＦ信号とでシン
グルエンドか差分信号かを切り替える。データ転送幅は
ワード幅に設定されており、シングルエンドモードで
は、データはクロックごとに１回転送されるが、差分モ
ードでは、クロックごとに２回、クロックの各エッジに
おいて転送される。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、一般的にはインタ
フェース回路に関する。さらに言えば、本発明は、ＣＭ
ＯＳイメージセンサから外部のデジタル信号プロセッサ
への信号出力を、シングルエンドと差分とで選択可能に
提供するインタフェース回路に関する。なお、本願は、
米国出願番号 09/062,343（1998年4月17日出願）の一部
継続出願である。

【０００２】

【従来の技術】ＣＭＯＳイメージセンサ（ＣＭＯＳイメ
ージャ）がＣＣＤイメージャに対して優っている点の一
つに、ＣＭＯＳイメージャチップがデジタル信号処理用
の電気回路を含むことができる、という点がある。実際
問題として、アプリケーションの柔軟性を高めるため
に、信号処理はコンパニオンチップ上で実行されること
の方が多い。しかし、ＣＭＯＳイメージャは、アナログ
信号をコンパニオンチップで処理できるデジタルビット
ストリームに変換する目的で、アナログデジタル変換器
を組み込んでいることが多い。そして、ディジタル化さ
れた情報は、コンパニオンチップあるいはその他の外部
装置（画像の記憶、処理または伝送を行うもの）に転送
される。シングルエンドインタフェースは、データ転送
に関して、最も一般的で最も単純な実現手段である。シ
ングルエンドインタフェースの例を図1に示す。ＣＭＯ
Ｓイメージャ１内のドライバ２は、コンパニオン処理チ
ップ３に信号を出力する。受信器４は、その信号を受け
取って、後続の処理に用いるために増幅する。図２は、
上記のシングルエンドインタフェースの、ＣＭＯＳにお
いて可能な実現形態の一つを示す回路図である。

【０００３】差分インタフェースは、シングルエンドイ
ンタフェースに比べて、電力およびノイズ発生を最小限
に抑えることができるが、通常、必要な信号線の数は２
倍となる。図３は、従来の低圧差分信号(ＬＶＤＳ)回路
１１の例を示す。ＬＶＤＳ１１の回路は、差分ペアライ
ン１３，１５のうちの１本を駆動する電流源Ｉ1（公称
値：３．５ｍＡ）を含む。受信器１７は、ＤＣインピー
ダンスが高い（ＤＣ電流をソースもシンクもしない）の
で、駆動電流の大半は１００Ωの終端抵抗Ｒ１を流れ
て、受信器の入力１９，２１におよそ３５０ｍＶの電圧
を生成する。ドライバ２３が切り替えを行うと、それが
抵抗Ｒ１を流れる電流の方向が変わり、それによって、
有効な「１」または「０」の論理状態が生成される。

【０００４】ＬＶＤＳ技術による電力節約には、いくつ
かの重要な方法がある。負荷（１００Ωの終端抵抗Ｒ
１）のために消失する電力は、単に１．２ｍＷにすぎな
い。比較すると、ＲＳ４２２ドライバーが普通に、１０
０Ωの終端抵抗に３ボルトを送る場合、電力消費は９０
ｍＷとなり、ＬＶＤＳの７５倍である。同様に、ＬＶＤ
Ｓ装置１１が必要とする電源電流は、ＰＥＣＬ／ＥＣＬ
装置のおよそ１０分の１である。

【０００５】負荷および静的なＩcc電流において消失す
る電力は別にして、ＬＶＤＳはさらに、ＣＭＯＳ電流モ
ードドライバ設計によって、システムが必要とする電力
を下げる。この設計は、Ｉｃｃの周波数成分を大きく低
減する。ＬＶＤＳに関して、Ｉｃｃ対Ｆｒｅｑｕｅｎｃ
ｙのプロットは、カッド装置の場合、実質的には１０Ｍ
Ｈｚと１００ＭＨｘとの間でフラットになる（＜５０ｍ
Ａ、１００ＭＨｚでドライバ＋受信器の総計）。対照的
に、シングルエンドの場合、ＴＴＬ／ＣＭＯＳトランシ
ーバでは、周波数に対して指数関数的に増加する動的な
電力消費が見られる。

【０００６】信頼性を保証するのに役立てるため、ＬＶ
ＤＳ受信器１７は、ある故障条件の下での出力を間違い
なく公知の論理状態（ＨＩＧＨ）とするフェイルセイフ
機能を有する。これらの条件には、オープン、ショー
ト、受信器入力の中断が含まれる。ドライバ２３が電力
を失ったり、使用不能となったり、ラインから外れるな
どし、その一方で、受信器１７が電源ＯＮのままで入力
が中断した状態となっても、フェイルセイフ機能により
受信器出力は公知の状態にとどまる。

【０００７】ＬＶＤＳ受信器１７がフェイルセイフ特徴
を持たない場合に故障条件のうちの1つが発生すると、
受信器の閾値を上回る外部ノイズは、どんなものでも出
力を誘発し、エラーを引き起こす可能性がある。フェイ
ルセイフのない受信器はさらに、特定の故障条件の下で
は振動にすら至ってしまう場合がある。フェイルセイフ
機能は、故障条件下での受信器出力を確実にＨＩＧＨに
して、未知の状態に成らないようにする。

【０００８】図４は、出願中の米国出願番号 09/062,34
3に記載された好適な実施の形態によるＣＭＯＳビデオ
画像検知回路を図示するものである。この電気回路は、
ＣＭＯＳイメージセンサチップ５０と画像処理チップ５
２とを含む。ＣＭＯＳイメージセンサチップ５０は、典
型的な形として、光に反応し、画像を表すアナログ信号
を発するＣＭＯＳピクセルセンサを多数有している。そ
して、これらのアナログ信号は、ＡＤＣ回路によってＡ
Ｄ変換され、デジタル信号Ｄin0，Ｄin1．．．Ｄinnを
作り出す。画像処理チップ５２は、圧縮や色処理など各
種の画像データ加工処理を実行するデータプロセッサ５
３を含む。

【０００９】プロセッサ５３は、ソフトウェアで動作さ
せてもよいし、ハードウェアで実現してもよい。見ての
通り、図４の回路は複数のＬＤＶＳ回路１１を用いてい
る。回路１１は各々、各自のドライバ５４と各自の受信
器５６とを有する。各ドライバ５４は、それぞれに入力
信号Ｄin0，Ｄin1．．．Ｄinnを受け取る。これらは、
例えば、論理値「１」に対して３．３ボルト、論理値
「０」に対して０ボルトといったデジタル論理レベルで
ある。これら信号の状態変化は、差分ライン上をそれぞ
れの受信器５６に送られる。各受信器５６は、それぞれ
に出力信号Ｄouto，Ｄout1．．．Ｄoutnを生成し、これ
ら数百ミリボルトのレベルである。

【００１０】イメージャ上には、シングルエンドインタ
フェースでなく、図４に示した差分インタフェースを用
いることも可能であるが、既存のイメージプロセッサ装
置は、図１に示す通常のシングルエンドインタフェース
のみサポートし、差分インタフェースはサポートしてい
ないであろう。イメージャ上に両方のインタフェースを
配置して、両方の種類のコンパニオンチップをサポート
できるようにすることは可能だが、それではピンの数が
増えてコストも上がる。

【００１１】最長の解決法は、同じ数のピンで（差分イ
ンタフェースに比べて２倍の数のピンを要するといった
ことなく）、シングルエンドインタフェースと差分イン
タフェースのいずれかを選択的にサポートすることので
きるインタフェースを実現することであろう。これによ
れば、一般に広く使われているシングルエンド画像処理
装置と低ノイズの差分インタフェースとを備える新たな
画像処理装置との両方をサポートする、という柔軟性を
備えることができる。

【００１２】使用するデジタルデータインタフェースピ
ンを少なくすれば、電力、ＩＣコスト、パッケージコス
トそしてＰＣボードのサイズは最小限にできるはずであ
る。

【００１３】

【発明が解決しようとする課題】しかしながら、ピンご
とのデータレートは、ピンの数に反比例する。データレ
ートを高くすれば、電磁障害やチップ出力のグラウンド
バウンスなど、より高いノイズの原因となる。そしてま
た、デジタルデータインタフェースピンの数がデータの
ワードサイズより少なければ、何らかの形の同期処理が
たびたび必要となり、これは、システムの複雑さを増
し、コストを上げることにもなる。

【００１４】検証済みのイメージャ装置の一つとして、
４ビットのシングルエンドピクセルデータインタフェー
スを有するものがある。データワードサイズは１２ビッ
トであるので、各ピクセルのデータは３クロックに分け
て一度に４ビットずつ転送される。個々のピクセルデー
タを転送するのに複数のクロックサイクルが必要とされ
るので、ある４ビットの転送が、ピクセルデータの最初
の４ビットか中間の４ビットか最後の4ビットか、画像
処理装置が判定できるように同期コードが必要となる。
こうした同期処理は、システムをより複雑にし、システ
ムのコストを増大させる。

【００１５】イメージャがより高い解像度を備えるよう
になるにつれ、フレームごとのピクセル数も格段に多く
なる。ピン当たりのデータレートを合理的な速度に抑え
るために、インタフェースは、１０ビットピクセルデー
タの幅まで広げられた。しかしながら、データレートは
これでもまだ高いので、信号変換時間が短くなったりグ
ラウンドバウンスが発生したりするだろう。こうしたこ
とはいずれも、イメージャのシリコン基盤にノイズを導
入し、画像内のノイズを増大させる場合がある。

【００１６】差分インタフェースを用いてもよいが、普
通、これはピンの数が２倍になるという結果を招く。ビ
ット転送ごとに２つのピンが用いられるからである。一
つは「真」値（ノーマル値）のためのもの、もう一つは
「補完」値のためのものである。本発明は上記課題に鑑
み、シングルエンド出力と差分出力とをいずれも可能と
し、最小限の数のピンしか使用しないように改良された
インタフェース回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第１の信号出力線に接続された第１の
シングルエンドインタフェースと、第２の信号出力線に
接続された第２のシングルエンドインタフェースと、第
１の出力線に接続された通常信号出力と第２の信号出力
線に接続された補完信号出力とを備える差分インタフェ
ースと、を有するデータインタフェース回路であって、
前記データインタフェース回路の出力が、シングルエン
ドインタフェース出力と差分インタフェース出力の間で
選択可能であること、を特徴とする。

【００１８】これにより、シングルエンド出力と差分出
力とをいずれも可能とし、最小限の数のピンしか使用し
ないように改良されたインタフェース回路を実現でき
る。

【００１９】

【発明の実施の形態】以下の記述は、いかなる当業者で
も本発明を製造、使用できるように提供されるものであ
り、発明者が熟考の結果として、本発明の実行する場合
の最適な形態と見なすものを開示してある。しかしなが
ら、当業者であれば、様々な変更の余地があることは容
易に見て取れるであろう。それは、ここに開示したのが
本発明の基本的な原理、特にＣＭＯＳイメージセンサか
ら外部のデジタル信号処理装置への信号出力をシングル
エンドと差分とで選択可能な形で実現するインタフェー
ス回路を提供する、というものだからである。

【００２０】本発明は、シングルエンドインタフェース
または差分インタフェースのいずれでもありえるデータ
インタフェースである。ここで、本発明の好適な実施の
形態を、図５を参照しながら説明する。図５の回路１０
０は、シングルエンド出力とするか差分出力とするか選
択可能である。シングルエンド出力が望ましい場合はＥ
ＮＳＥ信号が許可され、差分出力が望ましい場合はＥＮ
ＤＦ信号が許可される。一度に選択できるモードは1つ
だけなので、ＥＮＳＥとＥＮＤＦ信号は相補的であると
いえる。したがって、選択された出力の種類を表すには
単一のレジスタビットを用いればよい。インタフェース
が最も簡単になるのは、シングルエンドのデータインタ
フェース幅がピクセルのワード幅と等しいときである。
ここでの好適な実施の形態では、データ幅が１０ビット
なので、１０本のピンが使用される。図５は、回路の２
つのピンに関する動作を図示しているが、当業者にとっ
ては、必要な電気回路を複製して所望の数の出力ピンを
製造する方法は自明であろう。データビットは全て、ク
ロックの一方のエッジ（例えば、クロックの立ち上がり
エッジ）において転送される。

【００２１】シングルエンドでの動作の場合、内部ディ
ジタル化信号ＩD0およびＩD1は、フリップフロップ１０
４、１０５によって計時されて、シングルエンド出力ド
ライバ１０６、１０７が出力信号線を駆動する。そうし
て、シングルエンド出力Ｄ０およびＤ１は、コンパニオ
ンチップまたは他のオフチップ電気回路に提供される。
差分電気回路１０８は不許可となっているので、シング
ルエンド動作には干渉しない。

【００２２】ただし、差分出力が要求された場合は、差
分電気回路１０８が許可となり、シングルエンド電気回
路１０６、１０７は不許可にされる。差分モードでは、
ビットの半分がクロック一方のエッジにおいて転送さ
れ、ビットの残り半分がクロックのもう一方のエッジに
おいて転送される。こうしたクロッキング方式だと、シ
ングルエンドのインタフェースの場合と比べて使用する
ピンの数は同じである。このように、クロックエッジと
データ転送との関係が常に一定であれば、明示的な同期
は必要ない。内部ディジタル化信号ＩDOおよびＩD1は、
フリップフロップ１０１、１０２およびマルチプレクサ
１０３によって計時され、それによって、クロックの立
上りエッジにおいて１つの信号が、下がりエッジにおい
ては別の信号が、それぞれ選択されることになる。マル
チプレクサ１０３からの出力は差分インタフェース回路
に提供され、正常出力および補完出力の信号を生成す
る。そうして、クロックサイクルの半分ではビットの半
分が差分形式で生成され、クロックサイクルの他の半分
では残りのビットが生成される。このように、差分出力
の生成については、２倍の数のピンを必要とすることな
く、データ転送が遅くなる原因となる複雑なビット同期
方式も不要である。

【００２３】公知技術のＣＭＯＳイメージャは全て、シ
ングルエンドインタフェースを使用していた。シングル
エンドインタフェースの使用を認めれば、多くの既存外
部デバイスにインタフェースすることができる。差分イ
ンタフェースの使用を認めれば、ノイズを低減でき、電
力インタフェースを下げることができる。シングルエン
ドと差分とを統合した信号インタフェースであれば、シ
ングルエンドのみのインタフェースの場合に比べて必要
なピンの数が増加することはないであろう。データ転送
幅をワード幅に設定すれば、シングルエンドモードであ
るか差分モードであるかに関わりなく、クロックエッジ
とデータ転送とのタイミング関係は一定とすることがで
きる。タイミング関係を固定できれば、明示的な同期処
理の必要はなくなり、そのためのコストも不要となる。
本発明は、インタフェースの柔軟性を高める目的で、図
４に示した差分専用インタフェースの代わりに用いるこ
とにしてもよい。

【００２４】このように、本実施の形態におけるインタ
フェース回路は、シングルエンドインタフェースまたは
差分インタフェースのいずれでもありうるＣＭＯＳイメ
ージャ用データインタフェースである。シングルエンド
インタフェースとしては、既存の外部デバイスの多くと
互換性を備える。さらに、差分インタフェースを実現す
ることで、差分信号をサポートする外部デバイスとのイ
ンタフェースにおけるノイズの低減と消費電力の低下と
が見込める。シングルエンドおよび差分信号の統合イン
タフェースの場合、ピンの数はシングルエンドのみのイ
ンタフェースに要するピンの数よりも多くはならない。
データ転送幅はワード幅の設定され、それによって、シ
ングルエンドおよび差分の両モードにおいて、クロック
エッジとデータ転送との時間関係を固定することができ
る。シングルエンドモードでは、データはクロックごと
に１回転送されるが、差分モードでは、クロックごとに
２回、クロックの各エッジにおいて転送される。時間関
係が固定なので、明示的にビット同期をとる必要はなく
なり、そのためのコストも不要となる。

【００２５】当業者であれば、上記の好適な実施の形態
について、本発明のその範囲および精神から外れること
なく、様々な修正や変形が可能であることは自明であろ
う。したがって、添付の特許請求の範囲に開示された範
囲で、本発明を、特にここに記述したのとは別の形で実
施してもよいことは明らかである。

【００２６】

【発明の効果】以上の説明から明らかなように、本発明
は、第１の信号出力線に接続された第１のシングルエン
ドインタフェースと、第２の信号出力線に接続された第
２のシングルエンドインタフェースと、第１の出力線に
接続された通常信号出力と第２の信号出力線に接続され
た補完信号出力とを備える差分インタフェースと、を有
するデータインタフェース回路であって、前記データイ
ンタフェース回路の出力が、シングルエンドインタフェ
ース出力と差分インタフェース出力の間で選択可能であ
ること、を特徴とするので、シングルエンド出力と差分
出力とをいずれも可能とし、最小限の数のピンしか使用
しないように改良されたインタフェース回路を実現でき
る。

【００２７】また、上記の本発明のインタフェース回路
において、前記シングルエンド出力が選択された場合に
は、おのおのの信号出力線で、クロックサイクル毎に１
ビットが転送され、前記差分出力が選択された場合に
は、クロックの第１のエッジにおいて全出力ビットの半
分が転送され、前記クロックの第２のエッジにおいて前
記出力ビットの残り半分が転送されることとすれば、出
力に使用するピンの総数はシングルエンドと差分出力と
で同じになるので、シングルエンドに必要な数のピン
で、シングルエンドと差分との両方のインタフェースを
実現できる。

【００２８】そして、上記のインタフェース回路をＣＭ
ＯＳイメージセンサチップに組み込むこととすれば、シ
ングルエンド出力と差分出力とをいずれも可能とし、最
小限の数のピンしか使用しないＣＭＯＳイメージセンサ
チップが得られる。また、本発明のインタフェース回路
については、データ転送幅をＣＭＯＳイメージセンサの
出力のワード幅に設定することとすれば、シングルエン
ドおよび差分の両出力において、クロックエッジとデー
タ転送との時間関係を固定することができ、それによっ
て、明示的にビット同期をとる必要がなくなり、そのた
めのコストも不要となる。

【００２９】また、本発明は、第１の信号出力線に接続
された第１のシングルエンドインタフェースと、第２の
信号出力線に接続された第２のシングルエンドインタフ
ェースと、第１の出力線に接続された通常信号出力と第
２の信号出力線に接続された補完信号出力とを備える差
分インタフェースとを有し、出力がシングルエンドイン
タフェース出力と差分インタフェース出力の間で選択可
能であるデータインタフェース回路を有するＣＭＯＳイ
メージセンサと、前記ＣＭＯＳイメージセンサに接続さ
れて前記データインタフェース回路からの出力信号を受
け取る画像処理プロセッサーとを有するＣＭＯＳイメー
ジング装置、とすることもでき、それによって、シング
ルエンド出力と差分出力とをいずれも可能とし、最小限
の数のピンしか使用しないＣＭＯＳイメージング装置を
実現できる。

【００３０】そして、本発明は、複数のＣＭＯＳイメー
ジ検知ピクセルを用いてアナログ画像信号を形成するス
テップと、前記アナログ画像信号を変換して複数のデジ
タル出力信号を形成するステップと、そして、前記デジ
タル出力信号を、選択に応じて、シングルエンドまたは
差分のインタフェース回路のいずれかを介して、デジタ
ル画像処理装置に転送するステップとを有する画像処理
方法とすることもでき、それによって、シングルエンド
出力と差分出力とをいずれも可能とし、最小限の数のピ
ンしか使用しない画像処理方法を実現できる。

【図面の簡単な説明】

【図１】ＣＭＯＳの中に組み込まれた典型的なシングル
エンドインタフェースを示す図である。

【図２】図１のシングルエンドインタフェースの回路図
である。

【図３】差分インタフェース回路の回路図である。

【図４】図３の差分インタフェース回路をイメージャ適
用した例を示す図である。

【図５】本発明の実施の形態による回路図である。

【符号の説明】

１００ 回路 １０１、１０２、１０４、１０５ フリップフロップ １０３ マルチプレクサ １０６、１０７ シングルエンド電気回路 １０８ 差分電気回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェリー グナワン アメリカ合衆国 カリフォルニア州 92707 サンタアナ サウスフラワースト リート 3810 アパートメント ジー (72)発明者 ディノ ディ トロッタ アメリカ合衆国 カリフォルニア州 92627 コスタメサ サンタイザベル 308 ユニット エーツー

Claims (16)

【特許請求の範囲】
1. 【請求項１】 第１の信号出力線に接続された第１のシ
   ングルエンドインタフェースと、 第２の信号出力線に接続された第２のシングルエンドイ
   ンタフェースと、 第１の出力線に接続された通常信号出力と第２の信号出
   力線に接続された補完信号出力とを備える差分インタフ
   ェースと、を有するデータインタフェース回路であっ
   て、 前記データインタフェース回路の出力が、シングルエン
   ドインタフェース出力と差分インタフェース出力の間で
   選択可能であること、 を特徴とするデータインタフェース回路。
2. 【請求項２】 前記シングルエンド出力が選択された場
   合、おのおのの信号出力線で、クロックサイクル毎に１
   ビットが転送されること、 を特徴とする請求項１に記載のデータインタフェース回
   路。
3. 【請求項３】 前記差分出力が選択された場合、クロッ
   クの第１のエッジにおいて全出力ビットの半分が転送さ
   れ、前記クロックの第２のエッジにおいて前記出力ビッ
   トの残り半分が転送され、使用するピンの総数は前記シ
   ングルエンドインタフェースと同じであること、 を特徴とする請求項２に記載のデータインタフェース回
   路。
4. 【請求項４】 ＣＭＯＳイメージセンサチップに組み込
   まれていること、 を特徴とする請求項３に記載のデータインタフェース回
   路。
5. 【請求項５】 シングルエンドおよび差分インタフェー
   ス回路の組を複数、更に有すること、 を特徴とする請求項３に記載のデータインタフェース回
   路。
6. 【請求項６】 シングルエンドおよび差分インタフェー
   ス回路の組を５組有して１０本の出力線を駆動するこ
   と、 を特徴とする請求項５に記載のデータインタフェース回
   路。
7. 【請求項７】 データ転送幅が、ＣＭＯＳイメージセン
   サの出力のワード幅に設定されていること、 を特徴とする請求項５に記載のデータインタフェース回
   路。
8. 【請求項８】 第１の信号出力線に接続された第１のシ
   ングルエンドインタフェースと、 第２の信号出力線に接続された第２のシングルエンドイ
   ンタフェースと、 第１の出力線に接続された通常信号出力と第２の信号出
   力線に接続された補完信号出力とを備える差分インタフ
   ェースと、を有するデータインタフェース回路を備える
   ＣＭＯＳイメージセンサであって、 前記データインタフェース回路の出力が、シングルエン
   ドインタフェース出力と差分インタフェース出力の間で
   選択可能であるものと、 前記ＣＭＯＳイメージセンサに接続されて前記データイ
   ンタフェース回路からの出力信号を受け取る画像処理プ
   ロセッサーと、を有することを特徴とするＣＭＯＳイメ
   ージング装置。
9. 【請求項９】 前記シングルエンド出力が選択された場
   合、おのおのの信号出力線で、クロックサイクル毎に１
   ビットが転送されること、 を特徴とする請求項８に記載のＣＭＯＳイメージング装
   置。
10. 【請求項１０】 前記差分出力が選択された場合、クロ
    ックの第１のエッジにおいて全出力ビットの半分が転送
    され、前記クロックの第２のエッジにおいて前記出力ビ
    ットの残り半分が転送され、使用するピンの総数は前記
    シングルエンドインタフェースと同じであること、 を特徴とする請求項８に記載のＣＭＯＳイメージング装
    置。
11. 【請求項１１】 シングルエンドおよび差分インタフェ
    ース回路の組を複数、更に有すること、 を特徴とする請求項１０に記載のＣＭＯＳイメージング
    装置。
12. 【請求項１２】 シングルエンドおよび差分インタフェ
    ース回路の組を５組有して１０本の出力線を駆動するこ
    と、 を特徴とする請求項１１に記載のＣＭＯＳイメージング
    装置。
13. 【請求項１３】 データ転送幅が、前記ＣＭＯＳイメー
    ジセンサの出力のワード幅に設定されていること、 を特徴とする請求項１１に記載のＣＭＯＳイメージング
    装置。
14. 【請求項１４】 画像処理方法であって、以下のステッ
    プを有する：複数のＣＭＯＳイメージ検知ピクセルを用
    いてアナログ画像信号を形成する；前記アナログ画像信
    号を変換して複数のデジタル出力信号を形成する；そし
    て、 前記デジタル出力信号を、選択に応じて、シングルエン
    ドまたは差分のインタフェース回路のいずれかを介し
    て、デジタル画像処理装置に転送する。
15. 【請求項１５】 シングルエンド出力が選択された場
    合、おのおのの信号出力線で、クロックサイクル毎に１
    ビットが転送されること、 を特徴とする請求項１４に記載の画像処理方法。
16. 【請求項１６】 差分出力が選択された場合、クロック
    の第１のエッジにおいて全出力ビットの半分が転送さ
    れ、前記クロックの第２のエッジにおいて前記出力ビッ
    トの残り半分が転送され、使用するピンの総数は前記シ
    ングルエンドインタフェースと同じであること、 を特徴とする請求項１５に記載の画像処理方法。