JP2000349264A

JP2000349264A - 半導体ウエハの製造方法、使用方法および利用方法

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Publication number: JP2000349264A
Application number: JP11334544A
Authority: JP
Inventors: Takao Yonehara; 隆夫米原; Kunio Watabe; 国男渡部; Kiyobumi Sakaguchi; 清文坂口; Kazuaki Omi; 和明近江; Tetsuya Shimada; 哲也嶋田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-12-04
Filing date: 1999-11-25
Publication date: 2000-12-15
Also published as: US20030159644A1; EP1006567A3; US6656271B2; SG74757A1; EP1006567A2; KR20000047925A; CN1259758A; TW463223B

Abstract

(57)【要約】【課題】より大量生産及び再現性に優れた半導体ウエ
ハの製造方法を得る。【解決手段】半導体ウエハを原材料として、半導体基
体１上に分離層４を介して単結晶半導体層５を有する第
１の部材を形成する工程と、単結晶半導体層５を分離層
４により分離して半導体ウエハからなる第２の部材２上
へ移設する移設工程と、移設工程後に、半導体基体を前
記第１及び第２の部材に用いる半導体ウエハ以外の用途
の半導体ウエハとして用いるために、半導体基体の表面
を平坦化する平坦化工程と、を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウエハの製
造方法、使用方法、利用方法に関する。

【０００２】より具体的には、マイクロプロセッサ、メ
モリ、論理回路、システムＬＳＩ、太陽電池、イメージ
センサ、発光素子、表示素子等の半導体装置の作製に用
いられる半導体ウエハ、或いは成膜時の膜厚モニター、
エッチング時のエッチング深さモニター、異物粒子（パ
ーチクル）の検出やその数の測定に用いられるパーチク
ルモニター等に用いられるモニターウエハとしての半導
体ウエハ、成膜、熱処理、ドーピング、エッチング等の
各種処理条件を整える為に処理装置内に配されて用いら
れるダミーウエハとしての半導体ウエハ、等の半導体ウ
エハの製造方法、使用方法および利用方法に関するもの
であり、特に互いに異なる用途に用いられる複数種類の
半導体ウエハの製造方法、使用方法および利用方法に関
するものである。

【０００３】

【従来の技術】半導体ウエハには、Ｓｉ、ＧａＡｓ、Ｉ
ｎＰ、ＧａＮ、等の各種半導体材料の層を有するウエハ
がある。とりわけ、絶縁性表面を有する支持基材上に半
導体層を有するＳＯＩウエハ等は低消費電力且つ高速動
作が可能な半導体装置の作製に適したウエハとして注目
されている。本発明において、ＳＯＩウエハといった場
合は、絶縁物上にシリコンを有するウエハである“Sili
con on Insulator”のみならず、絶縁物上の半導体をも
含む“Semiconductor on Insulator”として使用する。

【０００４】ＳＯＩウエハには、酸素イオン注入工程と
熱処理工程により作製されるＳＩＭＯＸウエハや、特開
平５−２１１１２８号公報や米国特許第５、３７４、５
６４号、特開平１０−２０００８０号公報等に記載の水
素イオン注入工程と剥離工程による貼り合わせウエハ
や、国際公開公報のＷＯ９８／５２２１６号記載のプラ
ズマ浸漬イオン注入工程（ＰＩＩＩ；plasma immersion
ion implantation）を用いた貼り合わせウエハ等が知
られている。そして、より優れたＳＯＩウエハの作製方
法として、エピタキシャル層を別の支持基材上に移設す
る方法が、特許第２６０８３５１号公報や米国特許第５
３７１０３７号等にて提案されている。

【０００５】さらに特開平７−３０２８８９号公報（米
国特許５８５６２２９号）には、改良されたエピタキシ
ャル層移設法が提案されている。

【０００６】図１７は、従来のエピタキシャル層移設法
を示す模式図である。

【０００７】先ず、図１７（Ａ）に示すように、半導体
ウエハ（プライムウエハ、ボンドウエハ、デバイスウエ
ハ、シードウエハ等と呼ばれることもある。）としてＳ
ｉウエハ１を用意し、その表層を陽極化成により多孔質
化して多孔質層４を形成する。

【０００８】次に図１７（Ｂ）に示すように、ＣＶＤ法
等により多孔質層４上に非多孔質単結晶半導体層５をエ
ピタキシャル成長させる。

【０００９】さらに図１７（Ｃ）に示すように、エピタ
キシャル層（非多孔質単結晶半導体層）の表面を酸化し
て絶縁層６を形成する。別に用意した他の半導体ウエハ
２（又は石英ガラス等）の表面に上記絶縁層６を接触さ
せ貼り合わせる。こうしてエピタキシャル層５を内側に
有する多層構造体が得られる。

【００１０】図１７（Ｄ）に示すように、この多層構造
体の側面に楔を打ち込んだり、多層構造体を加熱するな
どして、多層構造体を分離する外力なり内部応力なりを
加えると、多層構造体は、多孔質層部分を境にして２分
される（図１７の４１、４２は分離された多孔質層を示
す。）。

【００１１】上記他の半導体ウエハ２（ハンドルウエ
ハ、ベースウエハ等と呼ばれることもある）上に移設さ
れたエピタキシャル層５の表面上に残留する多孔質層４
２をフッ酸と過酸化水素水との混合液によりウエットエ
ッチング等して除去する。そして、図１７（Ｅ）に示す
ように、水素アニール等にエピタキシャル層の露出面を
平滑化すると、優れた特性のＳＯＩウエハが出来あが
る。

【００１２】一方、剥離されたＳｉウエハ１は、未だ薄
い円盤形状を維持しているので、その分離面上に残留す
る多孔質層を上述した混合液等でウエットエッチング等
により除去すれば再び図１７（Ａ）のＳｉウエハ１とし
て、もう１枚のＳＯＩウエハを作製する為に使用でき
る。或いは図１７（Ｂ）の半導体ウエハ２としてもう１
枚のＳＯＩウエハを作製する為に使用することもでき
る。

【００１３】

【発明が解決しようとする課題】上述したように、上記
の特開平７−３０２８８９号公報には、剥離されたＳｉ
ウエハを図１７（Ａ）のＳｉウエハ１又は図１７（Ｂ）
の半導体ウエハ２として用いることが示されている。

【００１４】しかしながら上述した方法には、解決すべ
き課題がいくつか潜在していた。

【００１５】例えば第１のウエハとして何度も再使用す
る場合、多孔質化と分離後の多孔質層の除去の為、第１
のウエハは再使用のたびに厚みが減少してしまい、多孔
質化工程のように、ウエハ厚さに多少なりとも依存する
処理工程を再び通すには、各種処理条件の設定や調整に
手間がかかる場合も想定される。また、多層構造体を形
成した場合、第１のウエハ厚さ等、各層の厚さに、多層
構造体の反り具合が過敏に影響を受けることがある。こ
の点からも厚さのばらつきを抑えることは大切である。

【００１６】或いは、分離工程等の際に生じたダメージ
が、その後の多孔質化工程等に悪影響を及ぼし、同じ特
性のＳＯＩウエハを製造する能力即ち製造再現性が不十
分である場合も想定される。

【００１７】また、ＳＯＩウエハの製造工程は、バルク
ウエハの製造工程に比べて遥かに工程が複雑であるた
め、ウエハの製造歩留まりも低い場合が多い。よって、
再使用可能になった第１のウエハを、第１又は第２のウ
エハとして、再びＳＯＩウエハの製造に再使用したとし
ても、それが商業上使用可能な水準の良品に必ずなると
は限らない。

【００１８】即ち、従来の再使用法は、ある一枚のＳＯ
Ｉウエハの製造工程を経て得られた、再使用可能な第１
のウエハを、再び同じＳＯＩウエハの製造工程に使用す
ることしか考えていなかったため、良品のウエハとして
商業的に市場に出る確率はそうは高くはなかったのであ
る。

【００１９】これでは、廃棄物の発生を低減し資源の有
効利用が望まれる近未来の産業には馴染まないことにな
ってしまう。

【００２０】本発明の目的は、大量生産及び再現性に優
れた半導体ウエハの製造方法を提供することにある。

【００２１】本発明の別の目的は、さらに半導体ウエハ
の利用効率を高め、市場に出回るウエハの数を減らすこ
となく、良質のＳＯＩウエハを提供できる半導体ウエハ
の製造方法を提供することにある。

【００２２】

【課題を解決するための手段】本発明に係る半導体ウエ
ハの製造方法は、半導体基体上に半導体層を有する第１
の部材を用意する工程と、前記半導体層を前記第１の部
材から分離して第２の部材上へ移設する移設工程と、前
記移設工程後に、前記半導体基体を前記第１及び第２の
部材の形成に用いられる半導体ウエハ以外の用途の半導
体ウエハとして用いるために、前記半導体基体の表面を
平坦化する平坦化工程と、を含むことを特徴とする。

【００２３】また、本発明に係る半導体ウエハの製造方
法は、半導体基体上に分離層を介して半導体層を有する
第１の部材を用意する工程と、前記半導体層を前記分離
層により分離して第２の部材上へ移設する移設工程と、
前記移設工程後に、前記半導体基体を前記第１及び第２
の部材の形成に用いられる半導体ウエハ以外の用途の半
導体ウエハとして用いるために、前記半導体基体の表面
を平坦化する平坦化工程と、を含むことを特徴とする。

【００２４】また、本発明に係る半導体ウエハの製造方
法は、Ｐ型半導体基体上に半導体層を有する第１の部材
を形成する工程と、前記半導体層を前記第１の部材から
分離して第２の部材上へ移設して第１の半導体ウエハを
形成する工程と、前記半導体層が分離された前記Ｐ型半
導体基体上に前記Ｐ型半導体基体よりもＰ型導電性を規
定する不純物濃度の低い低濃度Ｐ型半導体層をエピタキ
シャル成長させて第２の半導体ウエハを形成する工程
と、を含むことを特徴とする。

【００２５】また、本発明に係る半導体ウエハの製造方
法は、Ｐ型半導体基体上に分離層を介して半導体層を有
する第１の部材を用意する工程と、前記半導体層を前記
分離層により分離して第２の部材上へ移設して第１の半
導体ウエハを形成する工程と、前記分離層により分離さ
れた前記Ｐ型半導体基体上に前記Ｐ型半導体基体よりも
Ｐ型導電性を規定する不純物濃度の低い低濃度Ｐ型半導
体層をエピタキシャル成長させて第２の半導体ウエハを
形成する工程と、を含むことを特徴とする。

【００２６】また、本発明に係る半導体ウエハの製造方
法は、Ｐ型半導体基体の内部に分離層を形成し、該分離
層上に半導体層を有する第１の部材を形成する工程と、
前記半導体層を前記分離層により分離して第２の部材上
へ移設して第１の半導体ウエハを形成する工程と、前記
分離層により分離された前記Ｐ型半導体基体上に前記Ｐ
型半導体基体よりもＰ型導電性を規定する不純物濃度の
低い低濃度Ｐ型半導体層をエピタキシャル成長させて第
２の半導体ウエハを形成する工程と、を含むことを特徴
とする。

【００２７】また、本発明に係る半導体ウエハの製造方
法は、Ｐ型シリコン基板上に分離層を介して半導体層を
有する第１の部材を用意する工程、該第１の部材と第２
の部材とを貼り合わせ、多層構造体を形成する工程、該
多層構造体を酸化性雰囲気で熱処理する工程、該多層構
造体を分離層で分離し、該第２の部材上に該半導体層を
移設して第１の半導体ウエハを形成する工程、及び該多
層構造体から分離された該Ｐ型シリコン基板上に、該Ｐ
型シリコン基板よりもＰ型の導電性を規定する不純物濃
度が低い低濃度Ｐ型半導体層をエピタキシャル成長させ
第２の半導体ウエハを形成する工程、とを含むことを特
徴とする。

【００２８】また、本発明に係る半導体ウエハの製造方
法は、Ｐ型半導体基体上に、少なくとも、前記Ｐ型半導
体基体よりもＰ型導電性を規定する不純物濃度の低いエ
ピタキシャル半導体層からなる第１の半導体層、分離
層、及び第２の半導体層を前記Ｐ型半導体基体側から、
この順に有する第１の部材を用意する工程と、前記第２
の半導体層を前記分離層により分離する分離工程により
第２の部材上へ移設して第１の半導体ウエハとし、前記
分離層により分離された、前記第１の半導体層を有する
前記Ｐ型半導体基体を第２の半導体ウエハとする工程
と、を含むことを特徴とする。

【００２９】また、本発明に係る半導体ウエハの製造方
法は、Ｐ型半導体基体上に、少なくとも、前記Ｐ型半導
体基体よりもＰ型導電性を規定する不純物濃度の低いエ
ピタキシャル半導体層からなる第１の半導体層、前記第
１の半導体層よりもＰ型導電性を規定する不純物濃度の
高いエピタキシャル半導体層からなる第２の半導体層を
前記Ｐ型半導体基体側からこの順で形成し、前記第２の
半導体層と前記第１の半導体層の途中までとを多孔質化
し、多孔質化された前記第２の半導体層上に第３の半導
体層を形成して第１の部材を形成する工程と、前記第３
の半導体層を第２の部材上へ移設して第１の半導体ウエ
ハとし、前記第１の半導体層を有する前記Ｐ型半導体基
体を第２の半導体ウエハとする工程と、を含むことを特
徴とする。

【００３０】また、本発明に係る半導体ウエハの利用方
法は、貼り合わせＳＯＩ基板の作製に用いられたシード
ウエハを用意し、前記シードウエハの少なくとも一方の
表面を平坦化処理した後、貼り合わせＳＯＩ基板の作製
に再度用いることなく半導体ウエハとして販売すること
を特徴とする。

【００３１】

【発明の実施の形態】図１は、本発明の基本的な実施の
形態による半導体ウエハの製造方法のフローチャートを
示す。

【００３２】先ず、図１の工程Ｓ１のように、第１のウ
エハとして半導体ウエハを用意する。半導体ウエハとし
ては、ＳＯＩウエハ、非ＳＯＩウエハを問わず用いるこ
とができるが、特にＣＺウエハ、ＦＺウエハ、エピタキ
シャルウエハ、水素アニールされたウエハ等の非ＳＯＩ
ウエハが好ましく用いられる。なお、ＣＺウエハ、ＦＺ
ウエハとはそれぞれ、チョクラルスキー法、フローティ
ングゾーン法により作製されたウエハである。

【００３３】次に、工程Ｓ２のように、半導体ウエハに
分離層を形成して、半導体基体上に分離層を介して単結
晶半導体層を有する第１の部材を形成する。分離層の形
成方法は大別すると２つ有り、一つは、多孔質層を形成
した後その表面に非多孔質層を形成する方法である。非
多孔質層は多孔質層上にエピタキシャル成長させる方
法、多孔質層の表面を水素を含む還元性雰囲気で熱処理
して形成する方法などがある。

【００３４】もう一つは、水素イオン、希ガスイオン、
窒素イオン等の元素の少なくとも１種を第１のウエハに
注入して微少空隙（この微少空隙は、マイクロバブルと
呼ばれるガス状のものを含んでいる）を含む層或いはそ
の後の熱処理により微少空隙を生じうる潜在的微少空隙
を含む層を第１のウエハの表面より所定の深さの位置に
形成する方法である。

【００３５】いずれの場合も、分離層形成前に半導体ウ
エハ表面上に所定の厚さをもつ単結晶半導体層を形成し
ておき、その層の内部に分離層を形成してもよい。

【００３６】分離層上の層としては、単結晶半導体層、
多結晶半導体層、非晶質半導体層等から選択される。具
体的には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、Ｃ、ＧａＡ
ｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＡｓ等
である。さらにこれら半導体層の表面に、熱酸化、ＣＶ
Ｄ、スパッタリング、等により酸化シリコン、窒化シリ
コン、窒化酸化シリコン等の絶縁層を形成してもよい。

【００３７】分離層を予め形成しない場合には、後述す
るように多層構造体を形成したのち適当な位置で切断す
ればよい。あるいは、応力の生ずる界面を作成すれば、
その界面で分離することになる。すなわち、工程Ｓ１→
工程Ｓ３→工程Ｓ４という工程を経てもよい。

【００３８】その後、工程Ｓ３では、分離層が形成され
た半導体ウエハに支持基材（第２の部材）となる部分を
形成し多層構造体を形成する。この支持基材となる部分
の形成方法は、大別すると２つ有り、一つは別に用意し
た第２のウエハを分離層が形成された第１のウエハに貼
り合わせる方法である。もう一つは多結晶シリコンのよ
うな材料を第１のウエハ上に比較的厚めに堆積すること
で支持基材を形成する方法である。第２のウエハとして
は、ＣＺウエハ、ＦＺウエハ、エピタキシャルウエハ、
水素アニールされたウエハ等、第１の半導体基体と同じ
構造のウエハを用いることができる。そして、これらの
ウエハの半導体表面に直接第１のウエハを貼り合わせて
もよいし、間に絶縁層及び／又は接着層を介して貼り合
わせてもよい。或いは第２のウエハの代わりに、石英ガ
ラス、プラスチック等の絶縁性透明基材や、フレキシブ
ルなフィルム、アルミニウム、ステンレス鋼等の金属か
らなる導電性基材や、セラミック等も用いることがで
き、これらに直接或いは間に絶縁層及び／又は接着層を
介して第１のウエハを貼り合わせてもよい。

【００３９】次いで、工程Ｓ４では分離層において、多
層構造体を分離する。分離の方法は大別すると２種類あ
る。一つは、多層構造体を外部から加熱したり、多層構
造体に光を照射して光吸収させたりすることにより、多
層構造体内部に分離の為のエネルギーを発生させる方法
である。具体的には、水素イオン、希ガスイオン、窒素
イオン等を第１のウエハの所定の深さの位置に打ち込ん
で形成された微少空隙を含む層或いは潜在的微少空隙を
含む層は、熱エネルギーを受けることにより、その微少
空隙が増大しつつ、密度が減少する。これにより、該層
において多層構造体の剥離現象が生じる。これが、多層
構造体内部に分離のためのエネルギーを発生させる方法
である。或いは、加熱処理により分離層及び／又はその
近傍を側面側から酸化して酸化膜成長による応力を利用
して分離する方法等であってもよい。なお、上記熱エネ
ルギーとしては、３００℃〜８００℃の熱処理、好まし
くは、４００℃〜６００℃の熱処理である。

【００４０】もう一つは、分離の為のエネルギーを外部
から直接多層構造体に与える方法である。具体的には、
多層構造体の側面に楔を挿入して剥離する方法、多層構
造体の側面に液体及び／又は気体からなる流体を吹き付
けて剥離する方法、多層構造体の表面及び裏面に互いに
反対向きの張力を加えて剥離する方法、多層構造体の表
面及び裏面に互いに反対向きの押圧力を加えて分離層を
破壊して剥離する方法、多層構造体の側面にせん断力を
加えて分離層を破壊して剥離する方法、内周刃やワイヤ
ーソーを用いてスライスする方法、超音波振動を与えて
分離層を破壊する方法などである。

【００４１】また使用する流体としては、水にかぎら
ず、水を使用せずアルコールなどの有機溶媒やフッ酸、
硝酸などの酸あるいは水酸化カリウムなどのアルカリそ
の他の分離領域を選択的にエッチングする作用のある液
体なども使用可能である。さらに流体として空気、窒素
ガス、炭酸ガス、希ガスなどの気体を用いても良い。分
離領域に対してエッチング作用を持つガスやプラズマを
用いることもできる。水をジェット流として用いる場合
は、不純物金属やパーティクル等の極力除去した純水、
超純水などの純度の高い水を使用することが望ましい
が、分離工程を完全低温プロセスで行えばウォータージ
ェットによる分離後に洗浄して除去することも充分可能
である。

【００４２】勿論、上述した様々な分離方法を組み合わ
せて併用してもよい。

【００４３】こうして得られた一方のウエハはＳＯＩウ
エハ等の付加価値の大変高いウエハとなり、これを用い
て半導体装置を作製する。作製された半導体装置は低消
費電力、高速動作可能な優れた半導体装置となる（工程
Ｓ５）。

【００４４】一方、分離された第１のウエハ（半導体基
体）は、再び上記工程における第１のウエハ或いは第２
のウエハとして利用するのではなく、表面を平坦化（平
滑化）して非ＳＯＩウエハとして用い、これを利用して
通常の半導体装置を作製する。或いは、モニターウエハ
やダミーウエハに転用することもできる（工程Ｓ６）。
また、特開平８−２１３６４５号公報や特開平１０−２
３３３５２号公報や特開平１０−２７０３６１号公報に
開示のプロセスを経てソーラーセルの作製に転用するこ
ともできる。

【００４５】表面平坦化の為には、研磨、研削、エッチ
ング、熱処理などの少なくとも一つを分離された第１の
ウエハに施せばよい。とりわけ、水素を含む還元性雰囲
気中で分離された第１のウエハを熱処理する方法（水素
アニール）は、ウエハ厚の減少を抑制しつつ表面平坦化
が可能となること、同時に分離後のウエハ表層に含まれ
ているボロン等の不純物を外方拡散させ不純物濃度を低
下させうること、からより好ましい方法である。

【００４６】水素アニールに好適な温度は、３００℃以
上、ウエハ構成材料の融点以下であるが、単結晶シリコ
ンのウエハに適用する場合には温度の下限は８００℃、
より好ましくは１０００℃であり、温度の上限はシリコ
ンの融点、より好ましくは１４００℃、更に好ましくは
１２００℃である。

【００４７】水素アニールに好適な還元性雰囲気の圧力
は、加圧、大気圧、減圧いずれでもよいが、大気圧以
下、３．９×１０^-4Ｐａ以上、より好ましくは大気圧
以下、１．３Ｐａ以上である。

【００４８】水素アニールに好適な処理時間は、必要な
特性に応じて適宜選択されるものであるため特に制限は
ないが、１分〜１０時間程度が現実的な範囲である。

【００４９】水素を含む還元性雰囲気を提供する為のガ
スは、１００％水素、水素と不活性ガスの混合ガスを用
いることができる。

【００５０】このような水素アニールを経て得られた剥
離後の第１のウエハは、市販の水素アニール処理された
ウエハと同じ水準であり、ＬＳＩ等の半導体装置の作製
に好適なものとなる。

【００５１】研磨による平滑化も非常に優れた方法であ
る。表面異常が生じても、研磨によりほとんど除去でき
る。この研磨は、ＳＯＩ層の表面研磨と異なり、その均
一性については、それほど厳しい要求は受けない。通常
のＳｉウエハの研磨と同様の方法により行なうことがで
き、量産性に優れている。ただし、ウエハ厚は、研磨さ
れた分だけ減少するので、その点に関しては、水素アニ
ールが優れている。

【００５２】研磨方法として、化学的機械的研磨（ＣＭ
Ｐ）も好ましいものである。

【００５３】ＣＭＰを行なう際の、研磨剤としては、シ
リカガラス（borosilicate glass）、二酸化チタン、窒
化チタン、酸化アルミニウム、硝酸鉄（iron nitrat
e）、酸化セリウム、コロイダルシリカ、窒化シリコ
ン、炭化シリコン、グラファイト、ダイアモンドなどの
研磨粒、あるいはこれら研磨粒とＨ₂Ｏ₂やＫＩＯ₃な
どの酸化剤やＮａＯＨ、ＫＯＨ等のアルカリ溶液を混合
した砥粒液を用いることができる。

【００５４】なお、平坦化、あるいは平滑化工程は省略
することもできる。もちろん、研磨する場合には、鏡面
研磨を行ったり、一方の面だけでなく、両方の面を鏡面
研磨してもよい。

【００５５】本発明において、特に第１のウエハとして
Ｐ型半導体ウエハを用いると、図２に示すように、分離
工程Ｓ４によりＳＯＩウエハ等の第１の半導体ウエハが
作成される（工程Ｓ５）とともに、分離されたＰ型半導
体ウエハを平坦化し、表面にＰ^-層又はＮ層等をエピタ
キシャル成長させて（工程Ｓ６）、Ｐ型半導体ウエハ上
にＰ^-層又はＮ層等が形成されたエピタキシャルウエハ
を作成することができる（工程Ｓ７）。とりわけ、Ｐ型
半導体ウエハとして高濃度のＰ型半導体ウエハを用いる
ことが好ましい。後述する様に、特にＰ^-エピ／Ｐ⁺基板
の形態は現在用いられているウエハの中で最も広く用い
られているものだからである。なお、剥離後の第１のウ
エハの表面を一旦平滑化したのちエピタキシャル成長処
理を施してもよいが、研磨、エッチング、熱処理を施す
ことなく剥離後洗浄だけしてエピタキシャル成長処理を
施すこともできる。

【００５６】また第１のウエハとして高濃度Ｐ型半導体
ウエハ上にエピタキシャル半導体層が形成されたものを
用いると、図３に示すように、分離工程Ｓ４によりＳＯ
Ｉウエハ等の第１の半導体ウエハが作成される（工程Ｓ
５）とともに、分離位置によっては分離された高濃度Ｐ
型半導体ウエハ上にエピタキシャル半導体層が残存して
いるので、新たにエピタキシャル成長させることなく、
エピタキシャルウエハを作成することができる（工程Ｓ
７）。たとえば、Ｐ⁺ 基板上にＰ^-のエピタキシャル層
をもつエピタキシャルウエハが完成する。すなわち、エ
ピタキシャル半導体層が工程Ｓ１で形成され、その上に
分離層が形成されるので、図２のようにあらためて工程
Ｓ６でエピタキシャル半導体層を設ける必要はなくなる
のである。

【００５７】とくに、高濃度Ｐ型半導体ウエハ上にＰ^-
（あるいはＮ）型の第１の半導体層を形成し、さらにそ
の上に第２の半導体層を形成し、かつ分離位置を第１の
半導体層内部に設けることが好ましい。高濃度Ｐ型と
は、ボロン濃度でいえば、１×１０¹⁷ｃｍ^-3〜１×１０
²⁰ｃｍ^?3、比抵抗でいえば０．００１〜０．５Ω・ｃｍ
である。

【００５８】分離層形成のための多孔質化はＮ型半導体
でも条件により可能であるが、Ｐ型半導体を用いること
が望ましい。ウナガミ等は陽極化成におけるＳｉの溶解
反応を研究し、ＨＦ溶液中の陽極反応には正孔が必要で
あるとしている（Ｔ.ウナガミ、J.Electrochem. Soc.,v
ol.127,476(1980)）。多孔質化を行なうには高濃度Ｐ型
半導体ウエハを用いるのが望ましく、その不純物濃度範
囲は、一般的には５．０×１０¹⁶／ｃｍ³〜５．０×１
０²⁰／ｃｍ³の範囲、好ましくは、１．０×１０¹⁷／ｃ
ｍ³〜２．０×１０²⁰／ｃｍ³の範囲、より好ましく
は、５．０×１０¹⁷／ｃｍ³〜１．０×１０²⁰／ｃｍ³
の範囲である。イオン注入により分離層を形成する場
合、イオン注入種としては、水素、窒素、希ガス（Ｈ
ｅ、Ｎｅ、Ａｒなど）などがあげられる。少なくとも１
種以上注入すればよい。

【００５９】エピタキシャル成長に好適な温度は、５０
０℃以上、ウエハ構成材料の融点以下であるが、単結晶
シリコンのウエハに適用する場合には温度の下限は６０
０℃、より好ましくは８００℃であり、温度の上限はシ
リコンの融点、より好ましくは１４００℃、更に好まし
くは１２００℃である。

【００６０】エピタキシャル成長をＣＶＤ法やスパッタ
リング法により行なう場合には、好適な雰囲気の圧力
は、大気圧、減圧いずれでもよいが、大気圧以下、３．
９×１０^-4Ｐａ以上、より好ましくは大気圧以下、１．
３Ｐａ以上である。

【００６１】エピタキシャル成長に好適な処理時間は、
必要な膜厚に応じて選択されるものであるため特に制限
はないが、１０秒〜１０時間程度が現実的な範囲であ
る。

【００６２】エピタキシャル成長の際の雰囲気原料ガス
としては、ＳｉＨ₄，ＳｉＣｌ₃Ｈ，ＳｉＣｌ₂Ｈ₂，
ＳｉＣｌ₄，Ｓｉ₂Ｈ₆、ＳｉＦ₄等のシラン類から選
択される少なくとも一種のガス、であり、これに不純物
添加の目的でＢ₂Ｈ₆、ＢＦ ₃、ＢＢｒ₃等のアクセプ
ター含有ガスや、ＰＨ₃、ＡｓＨ₃等のドナー含有ガス
を添加してもよい。さらにはこれに加えて塩酸、塩素等
を添加してもよいし、水素や希ガスを添加してもよい。
通常、キャリアガスとしては水素ガスが用いられる。

【００６３】上記のように、本発明の一つの実施形態で
は、第１のウエハとして多孔質化を行なうときに好適な
Ｐ⁺ウエハを用いてＳＯＩウエハを製造するとともに、
剥離後の第１のウエハの表面にエピタキシャル層を成長
させてエピタキシャルウエハを作製する。作製されたエ
ピタキシャルウエハはメモリー、論理回路、アナログ信
号処理回路、アナログデジタル混成回路等の集積回路の
作製或いはＣＣＤ、太陽電池等の半導体機能素子の作製
に好適である。そして、１つの製造プロセスで、ＳＯＩ
ウエハ、エピタキシャルウエハの両方を製造でき、総合
的な材料コストを低減することができる。

【００６４】ここで、エピタキシャルウエハについて説
明する。

【００６５】低消費電力、高速ＬＳＩ技術（株式会社リ
アライズ社、ｐ４７９〜４８３）には、デジタルノイズ
を低減する基板構造の１つとして、Ｐ^-エピタキシャル
層／Ｐ⁺基板が挙げられている。

【００６６】またシリコンの科学（ＵＣＳ半導体基盤技
術研究会編、株式会社リアライズ社）、第５章第１節に
よれば、ＭＯＳＬＳＩをエピウエハで製造する際に、ほ
とんどがＰ型エピ／Ｐ⁺基板の構造で用いられている。
このようにエピウエハを用いる最も大きな要因は、ソフ
トエラーやラッチアップを改善できるという点である。
また、同第５章第４節においては、Ｐエピ／Ｐ⁺基板の
エピタキシャルウエハがＣＺのバルクＳｉウエハに対し
て、ＭＯＳ構造の酸化膜絶縁破壊特性においてＴＤＤＢ
特性が良く、基板のボロン高濃度領域による強力なゲッ
タリング効果があるとされている。

【００６７】同節では、エピタキシャルウエハの価格の
議論もされており、大口径化が進むとそれだけでエピタ
キシャルウエハとＣＺＳｉウエハとの価格差が小さくな
り、ギガビット時代へ向けて、超高品質なＳｉ結晶が求
められていき、さらに、大口径化に伴うＣＺ結晶の価格
比（対エピウエハ価格）の増大によりＤＲＡＭ等のＭＯ
ＳＬＳＩの高集積化によりエピタキシャルウエハの大量
使用の時代が来ている。

【００６８】本発明のように、分離層として多孔質層を
形成する場合に望ましい高濃度Ｐ⁺ウエハを用い、分離
された高濃度Ｐ⁺ウエハ（半導体基体）を廃棄すること
なくＰ^-エピ用の基板として利用・転用すると、２枚の
ウエハから１枚の高品質なＳＯＩウエハと１枚のエピタ
キシャルウエハを製造することができる。よって上記し
たようなエピタキシャルウエハの大量消費に向けて商業
的に有利な半導体生産システムを構築することができ
る。また、ＳＯＩウエハ製造用のウエハとして、常に新
品のウエハを用いることができるので、ＳＯＩウエハ製
造効率も上げることができる。

【００６９】第１のウエハとしてＰ^-ウエハを用いる場
合には、エピタキシャル成長処理を施すことなく、表面
を平滑化するだけで、上述した集積回路や半導体機能素
子の作製に好適なウエハになる。勿論、集積回路や半導
体機能素子を作製するための層として、より高品質な層
が求められる場合には、平滑化された表面の更にその上
にエピタキシャル層を形成してもよい。なお、分離され
た第１のウエハ（半導体基体）を利用・転用すると、当
初のウエハとほぼ同じ値段であるいは安価に、さらに付
加価値を加えれば、より高い値段で販売できるので、商
業的に有利な半導体生産システムを構築することができ
る。

【００７０】以下、図面を参照して本発明の実施の形態
につきより詳しく説明する。（実施形態１）図４は、本発明の第１実施形態によるウ
エハの製造方法を示す工程図である。

【００７１】先ず、図４（Ａ）に示すように、ＣＺシリ
コンウエハ、ＦＺシリコンウエハ等のバルクウエハから
なる第１のウエハ１の表面を陽極化成するなどして多孔
質化して多孔質層４を形成する。

【００７２】続いて、図４（Ｂ）に示す如く、多孔質層
４上に非多孔質層５を形成して第１の部材を形成する。
非多孔質層５の形成方法としては、水素アニールにより
多孔質層４の孔を塞いで表層を非多孔質化する方法や、
エピタキシャル成長により非多孔質の単結晶層を形成す
る方法がある。そして、必要に応じて非多孔質層５の表
面を酸化するなどして、非多孔質層５の上に絶縁層６を
形成する。酸化に代えて、ＣＶＤやスパッタリング等に
より絶縁層６を形成してもよい。なお本実施形態では多
孔質層４が分離層になる。

【００７３】図４（Ｃ）に示す如く、第１のウエハ１の
絶縁層６の表面と第２のウエハ２の表面とを貼り合わせ
て多層構造体を形成する。

【００７４】第２のウエハ２は半導体が露出しているウ
エハであっても、表面に絶縁膜を形成したものであって
もよく、或いは第２のウエハの代わりに石英ガラスのよ
うな絶縁性光透過性基板を用いてもよい。あるいは、プ
ラスチック性のフレキシブルフィルムであってもよい。

【００７５】貼り合わせの際には、室温で両者を接触さ
せたのち熱処理して接合強度を高めてもよいし、陽極接
合により貼り合わせてもよい。又は、接触と同時に熱処
理を行ってもよい。更に貼り合わせ工程においては、両
者がより密着するように加圧しながら熱処理等を行って
もよい。熱処理は酸化雰囲気や不活性ガス雰囲気（Ｎ2
，Ａｒなど）で行なうのが好ましい。

【００７６】また、一対の貼り合わせ面のいずれか一方
に酸素、窒素、シリコン、水素、希ガス等のプラズマ処
理を行い貼り合わせ面を予め活性化することも好ましい
ものである。更には、間に接着層を介在させて貼り合わ
せてもよい。

【００７７】そして、図４（Ｄ）に示す如く、分離層
（多孔質層４）において、前述した方法により多層構造
体を分離する（４１，４２は分離された多孔質層を示
す。）。剥離された第１のウエハ１の非多孔質部分はウ
エハ形状を保っており、分離された面上に多孔質層の残
留部４１を有している。一方、第２のウエハ２上には非
多孔質層５が絶縁層６とともに、第１のウエハから移設
されており、その分離された面上に多孔質層の残留部４
２を有している。なお、図面上では、分離位置は多孔質
層内部にあるように描いているが、もちろん部分的に
は、第１のウエハ１と多孔質層４との界面あるいは非多
孔質層５と多孔質層４との界面が分離位置となることも
ある。以降の実施形態においても同様である。

【００７８】そして図４（Ｅ）に示すように、多孔質層
の残留部４２を除去する。残留部４２の厚さが比較的厚
い場合には、ふっ酸と過酸化水素とアルコールの混合液
をエッチャントとして用いて残留部４２を選択的にウエ
ットエッチングにより除去し、その後水素アニールによ
り表面を平滑化する。残留部４２の厚さが薄い場合に
は、ウエットエッチングすることなく水素アニールして
残留部４２の除去と同時に平滑化処理を行ってもよい。
こうして付加価値の高いＳＯＩウエハが得られる。ま
た、残留部４２の除去工程に、研磨あるいは研削工程を
加えてもよい。

【００７９】図４（Ｆ）では、剥離後のウエハ１（半導
体基体）上の残留部４１を、研磨、研削、ウエットエッ
チング、あるいは水素アニール等により除去し、平坦化
（平滑化）する。こうして、バルクウエハが得られる。
ここで残留部４１を除去したのみで表面を平滑化せず残
留部４１が除去された第１のウエハ上にエピタキシャル
成長（図４（Ｇ））を行なうことで表面平滑化工程とし
てもよい。

【００８０】図４（Ｇ）に示すように、剥離後のウエハ
１の表面にエピタキシャル成長処理を行い非多孔質のＰ
型単結晶半導体からなるエピタキシャル層７を形成して
もよい。こうしてエピタキシャルウエハが得られる。す
なわち、２枚の半導体ウエハから１枚のＳＯＩウエハ
（図４（Ｅ））と１枚のバルクウエハ（図４（Ｆ））あ
るいはエピタキシャルウエハ（図４（Ｇ））が得られ
る。そして、本発明においては、このバルクウエハ（エ
ピタキシャルウエハ）を前述の第１及び第２のウエハ以
外の用途に用いるのである。例えば太陽電池の作製に使
用したり、ダミーウエハ、モニターウエハとして使用し
たり、あるいはエピタキシャルウエハとして販売する。

【００８１】なお、分離後に第１のウエハあるいは第２
のウエハ上に残留する分離層が非常に薄かったり、ほと
んどない場合や残留していても問題にならない場合に
は、上記残留部を除去する工程等は省略することがで
き、この点に関しては以降述べる実施形態においても同
じである。

【００８２】なお、既に説明したように第１のウエハと
して高濃度Ｐ型半導体ウエハを用いれば多孔質化に好適
なものとなり、図４（Ｇ）で得られるエピタキシャルウ
エハはＰ⁺ウエハ上にエピタキシャル層（例えばＰ
^-層）が形成されたウエハとなる。

【００８３】ここで多孔質層４上に非多孔質層５を形成
するに先立って、下記の（１）〜（４）の工程を少なく
とも１つ付加することもできる。好ましくは、（１）→
（２）、より好ましくは（１）→（２）→（３）、ある
いは（１）→（２）→（４）、更に好ましくは（１）→
（２）→（３）→（４）と一連の工程を行なうことがよ
い。

【００８４】（１）孔壁への保護膜形成工程多孔質層の孔壁に酸化膜や窒化膜などの保護膜を設け、
熱処理による孔の粗大化を防いでもよい。例えば、酸化
性雰囲気で熱処理（２００℃〜７００℃）を行なう。な
お、多孔質層の表面に形成された酸化膜等を除去（例え
ばＨＦを含む溶液に表面をさらす。）してもよい。

【００８５】（２）水素ベーキング工程多孔質層を水素を含む還元性雰囲気中８００℃〜１２０
０℃で熱処理することにより、多孔質層の層表面にある
孔をある程度封止する。

【００８６】（３）微量原料供給工程上記水素ベーキング工程で封止できない場合に、非多孔
質層５の原料物質を微小量供給することで、より一層の
層表面の孔の封止を行なう。

【００８７】具体的には、成長速度が２０ｎｍ／ｍｉ
ｎ．以下、好ましくは１０ｎｍ／ｍｉｎ．以下、より好
ましくは２ｎｍ／ｍｉｎ．以下の成長速度となるように
供給原料を調節する。

【００８８】（４）高温ベーキング工程前述の水素ベーキング工程及び／又は、微量原料供給工
程における処理温度よりも高い温度であって、かつ水素
を含む還元性雰囲気中で熱処理する。

【００８９】これにより、多孔質層表面のより完全な封
止とともに平滑化が可能となる。（実施形態２）図５は、本発明の第２実施形態によるウ
エハの製造方法を示す工程図である。

【００９０】先ず、図５（Ａ）に示すように、ＣＺシリ
コンウエハ、ＦＺシリコンウエハ等のバルクウエハから
なる第１のウエハ１を用意し、拡散法やイオン打込み法
を用いて第１のウエハの表層に、ドーパントを添加した
単結晶半導体層３を形成する。この単結晶半導体層３と
しては、ボロン濃度が１×１０¹⁷ｃｍ^-3〜１×１０²⁰ｃ
ｍ^-3程のＰ⁺層とすることが好ましい。

【００９１】次に図５（Ｂ）のように、第１のウエハ１
の単結晶半導体層３の表面を陽極化成するなどして多孔
質化して多孔質層４を形成する。この時、多孔質層４の
下方に非多孔質の層１０が１００ｎｍ乃至２０μｍ程残
るように単結晶半導体層３の表層のみを多孔質化するこ
とが好ましい。こうすることで、厳密にボロン濃度が規
定された領域を陽極化成することができ、均質な多孔質
の形成ができる。

【００９２】続いて、図５（Ｃ）では、多孔質層４上に
非多孔質層５を形成して第１の部材を形成する。非多孔
質層５の形成方法としては、水素アニールにより多孔質
層４の孔を塞いで表層を非多孔質化する方法や、エピタ
キシャル成長により非多孔質の単結晶層を形成する方法
がある。そして、必要に応じて非多孔質層５の表面を酸
化するなどして、非多孔質層５の上に絶縁層６を形成す
る。熱酸化に代えて、ＣＶＤやスパッタリング等により
絶縁層６を形成してもよい。本実施形態では多孔質層４
が分離層になる。

【００９３】図５（Ｄ）では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合わせて多層
構造体を形成する。第２のウエハ２としては、ＣＺシリ
コンウエハ、ＦＺシリコンウエハ等のバルクウエハ等を
用いることができる。第２のウエハは半導体が露出して
いるウエハであっても、表面に絶縁膜を形成したもので
あってもよく、或いは第２のウエハの代わりに石英ガラ
スのような絶縁性光透過性基板を用いてもよい。

【００９４】また、一対の貼り合わせ面の少なくともい
ずれか一方に酸素、窒素、シリコン、水素、希ガス等の
プラズマ処理を行い貼り合わせ面を予め活性化すること
も好ましいものである。更には、間に接着層を介在させ
て貼り合わせてもよい。

【００９５】そして、図５（Ｅ）では、分離層（多孔質
層４）において、前述した方法により多層構造体を分離
する。剥離された第１のウエハの非多孔質部分はウエハ
形状を保っており、分離された面上に多孔質層の残留部
４１を有している。一方第２のウエハ２上には非多孔質
層５が絶縁層６とともに、第１のウエハから移設されて
おり、その分離された面上に多孔質層の残留部４２を有
している。

【００９６】図５（Ｆ）では、残留部４２を除去する。
残留部４２の厚さが比較的厚い場合には、ふっ酸と過酸
化水素とアルコールの混合液をエッチャントとして用い
て残留部４２を選択的にウエットエッチングして除去
し、その後水素アニールにより表面を平滑化する。残留
部４２の厚さが薄い場合には、ウエットエッチングする
ことなく水素アニールして残留部４２の除去と同時に平
滑化処理を行ってもよい。こうして付加価値の高いＳＯ
Ｉウエハが得られる。

【００９７】そして、図５（Ｇ）では、剥離後のウエハ
１（半導体基体）上の残留部４１を、研磨、研削、ウエ
ットエッチング、水素アニール等により除去し、平坦化
する。

【００９８】また、非多孔質の層１０をも除去すれば最
初と同じバルクウエハが得られる（図５（Ｈ））。

【００９９】更に必要に応じて、図５（Ｉ）に示すよう
に剥離後のウエハ１の表面にエピタキシャル成長処理を
行い非多孔質のＰ型単結晶半導体からなるエピタキシャ
ル層７を形成するとエピタキシャルウエハが得られる。
すなわち、２枚のウエハから１枚のＳＯＩウエハと１枚
のバルクウエハ（図５（Ｈ））あるいはエピタキシャル
ウエハ（図５（Ｉ））が得られる。そのバルクウエハ
（エピウエハ）を図５で示したＳＯＩ作製以外の用途に
用いる。たとえば、太陽電池あるいはＭＯＳトランジス
タ等作製のためのデバイスウエハとして用いたり、モニ
ターウエハ、ダミーウエハとして使用、販売したり、バ
ルクウエハ、エピタキシャルウエハとして販売したりす
る。（実施形態３）次に、図５を再び参照して、本発明の第
３実施形態によるウエハの製造方法について説明する。

【０１００】先ず、図５（Ａ）では、ＣＺシリコンウエ
ハ、ＦＺシリコンウエハ等のバルクウエハからなる第１
のウエハ１を用意し、その表面上にエピタキシャル成長
処理により単結晶半導体層３を形成する。この単結晶半
導体層３としては、Ｐ型の導電性を規定するボロン濃度
が１×１０¹⁷ｃｍ^-3〜１×１０²⁰ｃｍ^-3程のＰ⁺層とす
ることが好ましい。

【０１０１】図５（Ｂ）では、第１のウエハのエピタキ
シャル層３の表面を陽極化成するなどして多孔質化して
多孔質層４を形成する。この時、多孔質層４の下方に非
多孔質のエピタキシャル層１０が１００ｎｍ乃至２０μ
ｍ程残るようにエピタキシャル層３の表層のみを多孔質
化することが好ましい。

【０１０２】続いて、図５（Ｃ）では、多孔質層４上に
非多孔質層５を形成して第１の部材を形成する。非多孔
質層５の形成方法としては、水素アニールにより多孔質
層４の孔を塞いで表層を非多孔質化する方法や、エピタ
キシャル成長により非多孔質の単結晶層を形成する方法
がある。そして、必要に応じて非多孔質層５の表面を酸
化するなどして、非多孔質層５の上に絶縁層６を形成す
る。熱酸化に代えて、ＣＶＤやスパッタリング等により
絶縁層６を形成してもよい。本実施形態では多孔質層４
が分離層になる。

【０１０３】図５（Ｄ）では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合わせて多層
構造体を形成する。ＣＺシリコンウエハ、ＦＺシリコン
ウエハ等のバルクウエハ等からなる第２のウエハ２は、
半導体が露出しているウエハであっても、表面に絶縁膜
を形成したものであってもよく、或いは第２のウエハの
代わりに石英ガラスのような絶縁性光透過性基板を用い
てもよい。貼り合わせの際には、室温で両者を接触させ
たのち熱処理して接合強度を高めてもよいし、陽極接合
により貼り合わせてもよい。又は、接触と同時に熱処理
を行ってもよい。更に貼り合わせ工程においては、両者
がより密着するように加圧しながら熱処理等を行っても
よい。

【０１０４】また、一対の貼り合わせ面の少なくともい
ずれか一方に酸素、窒素、シリコン、水素、希ガス等の
プラズマ処理を行い貼り合わせ面を予め活性化すること
も好ましいものである。更には、間に接着層を介在させ
て貼り合わせてもよい。

【０１０５】そして、図５（Ｅ）では、分離層（多孔質
層４）において、前述した方法により多層構造体を分離
する。剥離された第１のウエハの非多孔質部分はウエハ
形状を保っており、分離された面上に多孔質層の残留部
４１を有している。一方第２のウエハ２上には非多孔質
層５が絶縁層６とともに、第１のウエハから移設されて
おり、その分離された面上に多孔質層の残留部４２を有
している。

【０１０６】図５（Ｆ）では、残留部４２を除去する。
残留部４２の厚さが比較的厚い場合には、ふっ酸と過酸
化水素とアルコールの混合液をエッチャントとして用い
て残留部４２を選択的にウエットエッチングして除去
し、その後水素アニールにより表面を平滑化する。残留
部４２の厚さが薄い場合には、ウエットエッチングする
ことなく水素アニールして残留部４２の除去と同時に平
滑化処理を行ってもよい。こうして付加価値の高いＳＯ
Ｉウエハ（図５（Ｆ））が得られる。

【０１０７】図５（Ｇ）では、剥離後のウエハ１（半導
体基体）上の残留部４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。この
時、図５（Ａ）で形成したエピタキシャル層１０が残っ
ているので、この状態で水素アニールを施せば、表面は
平滑化されるとともに含有ボロン濃度が外方拡散により
低下して層１０は、Ｐ^-型単結晶半導体層となる。これ
は所謂Ｐ^-エピタキシャルウエハと同品質のウエハであ
る。積極的に外方拡散する必要がない場合には、研磨乃
至短時間の水素アニールにより表面平滑化してもＰ⁺エ
ピタキシャルウエハと同品質のウエハになる。もちろ
ん、層１０の上にさらにエピタキシャル膜を成長させて
もよい。

【０１０８】また、層１０をも除去すれば最初と同じバ
ルクウエハが得られる（図５（Ｈ））。

【０１０９】更に必要に応じて、図５（Ｉ）に示すよう
に剥離後のウエハ１の表面にエピタキシャル成長処理を
行い非多孔質のＰ型単結晶半導体からなるエピタキシャ
ル層７を形成しエピタキシャルウエハとしてもよい。す
なわち、２枚のウエハから１枚のＳＯＩウエハと別の１
枚のエピタキシャルウエハあるいはバルクウエハが得ら
れ、この非ＳＯＩウエハを再度ＳＯＩの製造に利用する
ことなく、他の用途に転用、販売するのである。

【０１１０】ここで、２枚のシリコンウエハから１枚の
ＳＯＩウエハと１枚のエピタキシャルウエハを作製する
場合の利点について図１５（Ａ）〜図１５（Ｈ）を用い
て説明する。

【０１１１】図１５（Ａ）に示すようにバルクのシリコ
ン基板１上にエピタキシャルシリコン層３を形成する。

【０１１２】次に図１５（Ｂ）のようにエピタキシャル
層３の一部を陽極化成により多孔質化し、多孔質層（分
離層）４を形成する。その後、多孔質層４上にＳＯＩウ
エハの活性層となる非多孔質単結晶シリコン層５を形成
する（図１５（Ｃ））。そして、ＳＯＩウエハの絶縁膜
の一部となる酸化膜６を形成する（図１５（Ｄ））。こ
のとき、図に示すように、シリコン基板１の表面にも酸
化膜が形成される。そして、第２のシリコンウエハ２と
貼り合わせる（図１５（Ｅ））。その際、酸化性雰囲気
で熱処理を行い、接着力を強めるとともにシリコン基板
１の表面の酸化膜を厚くすることができる。その後、貼
り合わされた基体を分離し（図１５（Ｆ））、残留する
多孔質層４１，４２を除去することによりＳＯＩウエハ
（図１５（Ｇ））とエピタキシャルウエハ（図１５
（Ｈ））が得られる。

【０１１３】デバイス形成用のエピウエハでは、プロセ
ス工程において、ウエハからの外部への不純物拡散を防
ぐべく、表面とりわけ、基板の裏面にバックシールドと
しての酸化膜をつけて用いられる。

【０１１４】前述の工程によれば、バックシールドを形
成する工程を他の工程と区別して設けなくても、ＳＯＩ
ウエハ作製の一連の工程の中でバックシールドが形成さ
れるので非常に効率よくエピタキシャルウエハが作製で
きる。

【０１１５】とりわけ、一連のＳＯＩ作製工程を経て得
られるエピタキシャルウエハ（図１５（Ｈ））の裏面酸
化膜６が、１０ｎｍ〜１０μｍ、より好ましくは、１０
０ｎｍ〜３μｍとなるように制御することが好ましい。

【０１１６】図１５においては、分離層として陽極化成
を用いる場合について述べたが、イオン注入により形成
される微小気泡層を利用してＳＯＩウエハを作製する場
合にも２つの酸化工程（イオン注入に先立ってシリコン
ウエハの表面に保護膜を形成するための酸化工程、およ
び、貼り合わせ強度を増すための酸化工程）を含むこと
により、分離工程と同時にバックシールドのついたエピ
タキシャルウエハが得られる。（実施形態４）図６は、本発明の第４実施形態によるウ
エハの製造方法を示す工程図である。

【０１１７】先ず、図６（Ａ）では、ＣＺシリコンウエ
ハ、ＦＺシリコンウエハ等のバルクウエハからなる第１
のウエハ１を用意する。このうち第１のウエハの表面を
酸化するなどして必要に応じて絶縁層６を形成する。

【０１１８】続いて、図６（Ｂ）では、水素、窒素、希
ガスから選択されるイオンを注入し、所定の深さのとこ
ろに分離層となる微少空隙（マイクロバブル、マイクロ
キャビティ）を含む層１４を形成する。イオン注入に際
しては、既述のＰＩＩＩプロセスを用いることもでき
る。こうして分離層１４の上には単結晶半導体の非多孔
質層５を有する第１の部材が形成される。

【０１１９】図６（Ｃ）では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合わせて多層
構造体を形成する。第２のウエハは半導体が露出してい
るウエハであっても、表面に酸化膜などの絶縁膜を形成
したものであってもよく、或いは第２のウエハの代わり
に石英ガラスのような絶縁性光透過性基板を用いてもよ
い。室温のままでもよいし貼り合わせの際には、室温で
両者を接触させたのち熱処理して接合強度を高めてもよ
いし、陽極接合により貼り合わせてもよい。又は、接触
と同時に熱処理を行ってもよい。更に貼り合わせ工程に
おいては、両者がより密着するように加圧しながら熱処
理等を行ってもよい。また、間に接着層を介在させて貼
り合わせてもよい。また、一対の貼り合わせ面の少なく
ともいずれか一方に酸素、窒素、シリコン、水素、希ガ
ス等のプラズマ処理を行い貼り合わせ面を予め活性化す
ることも好ましいものである。

【０１２０】そして、図６（Ｃ）に示すよう、分離層１
４において、前述した方法により多層構造体を分離す
る。本方法では、図６（Ｃ）の熱処理時に温度を４００
℃以上とすれば貼り合わせと同時に分離現象が発生する
こともある。好ましくは、４００℃〜６００℃の範囲で
ある。

【０１２１】剥離された第１のウエハの非多孔質部分は
ウエハ形状を保っており、分離された面上に分離層１４
の残留部１４１を有している。一方第２のウエハ２上に
は非多孔質層５が絶縁層６とともに、第１のウエハから
移設されており、その分離された面上に分離層１４の残
留部１４２を有している。

【０１２２】図６（Ｅ）では、残留部１４２を除去す
る。この時は、低い研磨レートで研磨すればよいし、そ
の後水素アニールしてもよい。或いは、研磨することな
く水素アニールして残留部１４２の除去と同時に平滑化
処理を行ってもよい。こうして付加価値の高いＳＯＩウ
エハが得られる。

【０１２３】図６（Ｆ）では、剥離後のウエハ１（半導
体基体）上の残留部１４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。こうし
て、バルクウエハが得られる。更に必要に応じて、図６
（Ｇ）に示すように剥離後のウエハ１の表面にエピタキ
シャル成長処理を行い非多孔質のＰ型単結晶半導体から
なるエピタキシャル層７を形成してもよく、この場合エ
ピタキシャルウエハが得られる。

【０１２４】第１のウエハ１として高濃度Ｐ型ウエハ、
エピタキシャル層７としてＰ^-単結晶層を用いることに
より図６（Ｇ）でＰ^-エピ／Ｐ⁺基板ができ、図６
（Ｅ）で水素アニールを行えば、高濃度Ｐ⁺層５はボロ
ンの外方拡散により低濃度化されＳＯＩウエハ（Ｐ
^-層）ができる。そして、Ｐ^-エピ／Ｐ⁺基板を前述の
ＳＯＩ作製以外の他の用途に転用する。（実施形態５）図７は、本発明の第５実施形態によるウ
エハの製造方法を示す工程図である。

【０１２５】先ず、図７（Ａ）では、ＣＺシリコンウエ
ハ、ＦＺシリコンウエハ等のバルクウエハからなる第１
のウエハ１を用意し、その表面上にエピタキシャル成長
処理により単結晶半導体層３を形成する。

【０１２６】図７（Ｂ）では、第１のウエハのエピタキ
シャル層３の表面を熱酸化するなどして必要に応じて絶
縁層６を形成する（図７（Ｂ））。次に、水素、窒素、
希ガスから選択されるイオンを注入し、所定の深さのと
ころに分離層となる微少空隙を含む層１４を形成する。
こうして分離層１４の上には単結晶半導体の非多孔質層
５が残る。こうして第１の部材が形成される（図７
（Ｃ））。

【０１２７】この時、分離層１４の下方に非多孔質のエ
ピタキシャル層１０が１０ｎｍ乃至２０μｍ程残るよう
にエピタキシャル層３中にイオンを注入することが好ま
しい。

【０１２８】図７（Ｄ）では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合わせて多層
構造体を形成する。ＣＺシリコンウエハ、ＦＺシリコン
ウエハ等のバルクウエハ等からなる第２の部材たる第２
のウエハ２は半導体が露出しているウエハであっても、
表面に絶縁膜を形成したものであってもよく、或いは第
１のウエハの代わりに石英ガラスのような絶縁性光透過
性基板であってもよい。室温のままでもよいし貼り合わ
せの際には、室温で両者を接触させたのち熱処理して接
合強度を高めてもよいし、陽極接合により貼り合わせて
もよい。又は、接触と同時に熱処理を行ってもよい。更
に貼り合わせ工程においては、両者がより密着するよう
に加圧しながら熱処理等を行ってもよい。また、間に接
着層を介在させて貼り合わせてもよい。また、一対の貼
り合わせ面の少なくともいずれか一方に酸素、窒素、シ
リコン、水素、希ガス等のプラズマ処理を行い貼り合わ
せ面を予め活性化することも好ましいものである。

【０１２９】そして、図７（Ｅ）では、分離層１４にお
いて、前述した方法により多層構造体を分離する。図７
（Ｄ）での工程の熱処理時に温度を４００℃〜６００℃
とすれば貼り合わせと同時に分離現象が発生することも
ある。

【０１３０】剥離された第１のウエハ１はその厚みが減
少することなくウエハ形状を保っており、分離された面
上に分離層１４の残留部１４１を有している。一方第２
のウエハ２上には非多孔質層５が絶縁層６とともに、第
１のウエハから移設されており、その分離された面上に
分離層１４の残留部１４２を有している。図７（Ｆ）で
は、残留部１４２を除去する。この時は、低い研磨レー
トで研磨すればよいし、その後水素アニールしてもよ
い。或いは、研磨することなく水素アニールして残留部
１４２の除去と同時に平滑化処理を行ってもよい。こう
して付加価値の高いＳＯＩウエハが得られる。

【０１３１】図７（Ｇ）では、剥離後のウエハ１（半導
体基体）上の残留部１４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。この
時、図７（Ｃ）で形成したエピタキシャル層１０が残っ
ているので、この状態で水素アニールを施せば、表面は
平滑化されるとともに、もしボロン濃度が高ければ含有
ボロン濃度が外方拡散により低下して層１０は、Ｐ^-型
単結晶半導体層となる。

【０１３２】また、エピタキシャル層１０をも除去すれ
ば最初と同じバルクウエハが得られる（図７（Ｈ））。

【０１３３】更に必要に応じて、図７（Ｉ）に示すよう
に剥離後のウエハ１の表面にエピタキシャル成長処理を
行い非多孔質のＰ型単結晶半導体からなるエピタキシャ
ル層７を形成してもよい。こうしてエピタキシャルウエ
ハが得られる。すなわち、２枚のウエハから１枚のＳＯ
Ｉウエハと１枚のバルクウエハあるいはエピウエハが得
られる。そして、本発明では、非ＳＯＩウエハをＳＯＩ
作製以外の用途に用いるのである。

【０１３４】第１のウエハ１として高濃度Ｐ型ウエハ、
エピタキシャル層７としてＰ^-単結晶層を用いることに
より図７（Ｉ）の工程でＰ^-エピ／Ｐ⁺基板ができ、図
７（Ｆ）の工程で水素アニールを行えば、高濃度Ｐ⁺層
５はボロンの外方拡散により低濃度化されＳＯＩウエハ
（Ｐ^-層）ができる。（実施形態６）第１の基板として、シリコンウエハのよ
うな半導体基板を用意する。該半導体基板の上にＣＶＤ
や分子線エピタキシャル成長のような方法により、ヘテ
ロエピタキシャル成長させた基板とは異なる材料からな
る半導体層を形成する。この半導体はＳｉＧｅやＧｅで
ある。

【０１３５】一方、第２の基板としてシリコンウエハを
用意する。半導体層の表面及び／又は第２の基板表面の
うちすくなくともいずれか一方の表面に酸化膜のような
絶縁膜を形成する。

【０１３６】第１の基板及び第２の基板を貼り合わせ
て、多層構造体を得る。

【０１３７】こうして得られた多層構造体においては、
ヘテロ界面即ち第１の基板と半導体層との界面に応力が
集中するので、この界面で多層構造体は剥離し易い構造
になっている。

【０１３８】よって、上述した分離のためのエネルギー
を与えると、それがきっかけになり多層構造体は分離
し、半導体層は第２の基板上に移設される。なお、分離
面は多少ゆらぐ可能もあり、必要に応じて平坦化を行な
う。

【０１３９】こうして、２枚のシリコンウエハから、１
枚のＳＯＩウエハと１枚のシリコンウエハ（その上にエ
ピタキシャル成長させればエピウエハ）が得られる。こ
の得られたシリコンウエハを上述の工程以外の他の用途
に用いることで、ＳＯＩ製造には常に新品のシリコンウ
エハを用いることができる。（実施形態７）図８は、本発明の第７実施形態によるウ
エハの製造方法を示す工程図である。

【０１４０】先ず、図８（Ａ）では、Ｐ型シリコンウエ
ハからなる第１のウエハ１を用意し、エピタキシャル成
長により第１のウエハよりも低不純物濃度のエピタキシ
ャル層３１とエピタキシャル層３１よりも高不純物濃度
のエピタキシャル層３２を形成する。なお、Ｐ型シリコ
ンウエハとしては、ボロン濃度が１×１０¹⁷ｃｍ^-3〜１
×１０²⁰ｃｍ^-3、比抵抗では０．００１〜０．５Ω・ｃ
ｍの高濃度Ｐ型シリコンウエハが好ましい。

【０１４１】エピタキシャル層３２の不純物濃度はエピ
タキシャル層３１の不純物濃度よりも高ければよく、エ
ピタキシャル層３２の比抵抗がエピタキシャル層３１の
比抵抗より低くなるように、具体的にはエピタキシャル
層３１の比抵抗が０．０２〜１００００Ω・ｃｍ、より
好ましくは０．１〜１００Ω・ｃｍとし、エピタキシャ
ル層３２の比抵抗が０．００１〜０．１Ω・ｃｍ、より
好ましくは０．００５〜０．０２Ω・ｃｍとする。

【０１４２】図８（Ｂ）では、第１のウエハ１のエピタ
キシャル半導体層３２とエピタキシャル層３１の途中ま
で陽極化成するなどして多孔質化して多孔質層４を形成
する。陽極化成時に電流一定でも、このように不純物濃
度の異なるエピタキシャル層を用いると多孔度の異なる
多孔質層を形成することができる。多孔質層４はエピタ
キシャル半導体層３２の多孔質化部よりもエピタキシャ
ル半導体層３１の多孔質化部の方が多孔度が高く脆弱と
なる。この時、多孔質層４の下方に非多孔質の層１０が
１００ｎｍ乃至２０μｍ程残るように多孔質化する。

【０１４３】以下、不純物濃度の異なるエピタキシャル
層を形成する点についてさらに説明する。

【０１４４】エピタキシャル成長層の組成、不純物濃
度、種類の少なくとも一つを変えることにより（本実施
形態では不純物濃度を変えた）、エピタキシャル成長層
を２層以上の構造にすれば、かかるエピタキシャル成長
層に形成される多孔質層を構造の異なる２層以上の多孔
質層構造にすると、後に述べる貼り合わせ後の分離工程
において、多孔質層中の分離位置を規定することができ
る。

【０１４５】多孔質層構造は表面側で低多孔度層、内部
に高多孔度層が位置することが望ましい。表面側の低多
孔度層は後に形成する非多孔質単結晶層の結晶性を向上
するために必要であり、内部に位置する高多孔度層は、
機械的に脆弱で分離工程において、主として高多孔度層
中、あるいは、高多孔度層と隣接する層の界面におい
て、優先的に分離する層である。

【０１４６】多孔質層形成に先立って、予めエピタキシ
ャル成長層中に組成、不純物濃度、種類等の異なる層を
形成しておくことで、陽極化成中の多孔質層形成条件を
多孔質層形成中に特に可変せずとも、少なくとも上記し
たような低多孔度層、高多孔度層を形成できる。

【０１４７】なお、複数枚の第１の基板を陽極化成溶液
中に配置して多孔質層を形成する場合、陽極側の電極か
ら溶出する金属イオンが第1の基板の裏面に付着してし
まうのを防ぐために、陽極側にシリコンウエハをシール
ドウエハとして配置する場合があった。電流密度を可変
して２層以上の多孔質層を形成した場合、シールドウエ
ハ表面にも同様な構造が形成されることがある。もし、
シールドウエハをｎ回使用した場合には、シールドウエ
ハ中には２ｎ層の多孔質層が形成されることになり、多
孔質層は極めて不安定になり、例えば、ｎ＋１回目に、
シールドウエハに形成された多孔質が剥離され、容器内
に散乱してしまう場合があった。特に低多孔度層と高多
孔度層が交互に形成される場合には、一定の化成条件で
同じ厚さの多孔質層を形成する場合に比べて、機械的強
度は著しく低下してしまう。すなわち、シールドウエハ
の使用回数が限定されていた。しかしながら、本発明に
よれば、第１の基板の多孔質層の２層以上の構造は、予
め第1の基板の表面に形成したエピタキシャル成長層の
構造によって、決定付けられるので、シールドウエハに
印加する電流密度は一定にすることができ、シールドウ
エハの寿命を延ばすことができる。

【０１４８】多孔質層構造は必要があれば、２層以上の
何層でもよい。特に表面からに２層目に高多孔度層を形
成し、その下層に第２の低多孔度層を形成すれば、分離
時に欠陥が導入された場合にも、多孔質層中であるの
で、後の多孔質除去工程で除去することができ、第１の
基板に欠陥が残留してしまうことがない。このように３
層、あるいはそれ以上の多孔質層構造を形成する場合に
は、エピタキシャル成長層中に、これらの多孔質層に見
合った組成、不純物濃度、種類の異なる層を形成してお
く。

【０１４９】続いて、図８（Ｃ）では、多孔質層４上に
非多孔質層５を形成して第１の部材を形成する。非多孔
質層５の形成方法としては、水素アニールにより多孔質
層４の孔を塞いで表層を非多孔質化する方法や、エピタ
キシャル成長により非多孔質の単結晶層を形成する方法
がある。そして、必要に応じて非多孔質層５の表面を酸
化するなどして、非多孔質層５の上に絶縁層６を形成す
る。熱酸化に代えて、ＣＶＤやスパッタリング等により
絶縁層６を形成してもよい。本実施形態ではエピタキシ
ャル半導体層３１の多孔質化部が分離層になる。

【０１５０】図８（Ｄ）では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合わせて多層
構造体を形成する。ＣＺシリコンウエハ、ＦＺシリコン
ウエハ等のバルクウエハ等からなる第２の部材となる第
２のウエハ２を用意する。第２のウエハは半導体が露出
しているウエハであっても、表面に絶縁膜を形成したも
のであってもよく、或いは第２のウエハの代わりに石英
ガラスのような絶縁性光透過性基板を用いてもよい。貼
り合わせの際には、室温で両者を接触させたのち熱処理
して接合強度を高めてもよいし、陽極接合により貼り合
わせてもよい。又は、接触と同時に熱処理を行ってもよ
い。更に貼り合わせ工程においては、両者がより密着す
るように加圧しながら熱処理等を行ってもよい。

【０１５１】また、一対の貼り合わせ面のすくなくとも
いずれか一方に酸素、窒素、シリコン、水素、希ガス等
のプラズマ処理を行い貼り合わせ面を予め活性化するこ
とも好ましいものである。更には、間に接着層を介在さ
せて貼り合わせてもよい。

【０１５２】そして、図８（Ｅ）では、分離層（エピタ
キシャル半導体層３１の多孔質化部）において、前述し
た方法により多層構造体を分離する。剥離された第１の
ウエハの非多孔質部分はウエハ形状を保っており、分離
された面上に多孔質層の残留部４１（エピタキシャル半
導体層３１の多孔質化部の一部）を有している。一方第
２のウエハ２上には非多孔質層５が絶縁層６とともに、
第１のウエハから移設されており、その分離された面上
に多孔質層の残留部４２（エピタキシャル層３２の多孔
質化部とエピタキシャル半導体層３１の多孔質化部の一
部）を有している。

【０１５３】図８（Ｆ）では、残留部４２を除去する。
残留部４２の厚さが比較的厚い場合には、ふっ酸と過酸
化水素とアルコールの混合液をエッチャントとして用い
て残留部４２を選択的にウエットエッチングして除去
し、その後水素アニールにより表面を平滑化する。残留
部４２の厚さが薄い場合には、ウエットエッチングする
ことなく水素アニールして残留部４２の除去と同時に平
滑化処理を行ってもよい。こうして付加価値の高いＳＯ
Ｉウエハが得られる。

【０１５４】図８（Ｇ）では、剥離後のウエハ１（半導
体基体）上の残留部４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。

【０１５５】このとき、ウエハ１上には非多孔質の層
（エピタキシャル層）１０が残っており、エピタキシャ
ルウエハが得られる。なお、分離後のエピタキシャルウ
エハとして、エピタキシャル層下の基体に、Ｐ型シリコ
ンウエハ以外のウエハが望まれる場合には、所望のシリ
コンウエハ（例えばＰ^-やＮ型）を用いることもでき
る。

【０１５６】ここまでの工程で、エピタキシャル半導体
層３１を２層以上にわたって形成しても良い。例えば２
層の場合を例に取ると、エピタキシャル半導体層３１′
および３１′′（合わせて３１）をこの順で形成する。
多孔質化は表面のエピタキシャル半導体層３２から行わ
れ、少なくとも単結晶半導体層３１′′に入るまで、多
くともエピタキシャル半導体層３１′の一部が多孔質化
されずに残るように多孔質化する。よって、多孔質化が
３１′の途中まで行われた場合は、第１のウエハ１側か
らエピタキシャル半導体層３１′、多孔質層４１′（エ
ピタキシャル半導体層３１′の一部が多孔質化された
層）、多孔質層４１′′（エピタキシャル半導体層３
１′′が多孔質化された層）、多孔質層４２（単結晶半
導体層３２が多孔質化された層）の順に形成される。ま
た多孔質化が単結晶半導体層３１′′と単結晶半導体層
３１′の界面まで行われた場合には、多孔質層４１′
（単結晶半導体層３１′が多孔質化された層）は存在し
ないことになる。［各層の役割］エピタキシャル層３２：多孔質化したこの層の上に良質
なエピ層（ＳＯＩになる）を形成する役割エピタキシャル層３１′：多孔質化されずに残存した層
は、第２の半導体基板用のエピ層になる。エピタキシャル層３１′′：ここに形成された多孔質層
の内部あるいは上下界面で分離する役割。

【０１５７】図８（Ｇ）では、剥離後のウエハ１（半導
体基体）上の残留部４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。この
時、図８（Ａ）で形成したエピタキシャル層１０（元の
単結晶半導体層３１）が残っているので、この状態で水
素アニールを施せば、表面は平滑化される。含有ボロン
濃度が所定の濃度よりも高い場合には外方拡散によりボ
ロン濃度を低下させて層１０は、Ｐ^-型単結晶半導体層
となる。

【０１５８】これは所謂Ｐ^-エピタキシャルウエハと同
品質のウエハである。この層のボロン濃度は始めのエピ
タキシャル半導体層３１のボロン濃度にほぼ等しいこと
になる。この層は表面に近い領域は多孔質化（多孔質層
４２）され分離層として作用するので、Ｐ^-エピタキシ
ャルウエハ用のボロン濃度に合致していない場合も有り
得る。この場合は上記した様に、エピタキシャル半導体
層３１をボロン濃度を変えた２層以上で構成することに
より、分離用多孔質化に最適なボロン濃度の層（３
１′′）とＰ^-エピタキシャルウエハ用に最適なボロン
濃度の層（３１′）に分けて形成すれば良い。積極的に
外方拡散する必要がない場合には、研磨乃至短時間の水
素アニールにより表面平滑化してもＰ^-エピタキシャル
ウエハと同品質のウエハになる。こうして、２枚のウエ
ハから付加価値の高い１枚のＳＯＩウエハと１枚のエピ
タキシャルが得られる。そして、このエピウエハをＳＯ
Ｉの製造に再度利用することなく、それ以外の用途に用
いられるウエハとして転用、あるいは販売することで経
済上有利なＳＯＩウエハ製造プロセスが構築できるとと
もに、常に新品のウエハを用いてＳＯＩの製造が可能で
あるので、その生産効率も上がる。（実施形態８）図９は、本発明の第８実施形態によるウ
エハの製造方法を示す工程図である。

【０１５９】先ず、図９（Ａ）では、Ｐ型シリコンウエ
ハからなる第１のウエハ１を用意し、その表面上にエピ
タキシャル成長により第１導電型（例えばＰ^-）で第１
の比抵抗のエピタキシャル層３1と第２導電型（例えば
ｎ）で第２の比抵抗のエピタキシャル層３２を形成す
る。本実施形態ではエピタキシャル層３２はＳＯＩウエ
ハ側の活性層、エピタキシャル層３１はエピタキシャル
ウエハ側の活性層となり、それぞれの活性層を１回の連
続する工程のエピタキシャル成長で作製できる。エピタ
キシャル層３１とエピタキシャル層３２は同一導電型
（Ｐ型あるいはＮ型）であってもよく、比抵抗は特に変
えなくとも同一であってもよい（すなわち、単一のエピ
タキシャル層であってもよい）。単結晶半導体層３１お
よび３２の層は最終的には、エピウエハおよびＳＯＩ等
のウエハの表面半導体層になるので、不純物の導電型、
濃度はそれぞれの用途に最適化しておいた方が好まし
い。なお、第１のウエハとしては、高濃度Ｐ型シリコン
ウエハを用いることが好ましい。

【０１６０】図９（Ｂ）では、第１のウエハのエピタキ
シャル層３２の表面を熱酸化するなどして絶縁層６を形
成する（図９（Ｃ））。次に、水素、窒素、あるいは希
ガスから選択されるイオンを注入し、所定の深さのとこ
ろに分離層となる微少空隙を含む層１４を形成する。分
離層の位置は、分離層１４の上には少なくとも単結晶半
導体３２の一部（非多孔質層５）が残り、さらに分離層
１４の下には少なくとも単結晶半導体３１の一部（非多
孔質層１０）が残るように規定する。こうして第１の部
材が形成される。

【０１６１】この時、分離層１４の下方に非多孔質のエ
ピタキシャル層１０（エピタキシャル層３１の一部）が
１０ｎｍ乃至２０μｍ程残るようにエピタキシャル層３
１又は／及びエピタキシャル層３２中にイオンを注入す
ることが好ましい。ここでは、分離層１４中にエピタキ
シャル層３１とエピタキシャル層３２との界面が存在す
るように（すなわち、エピタキシャル層３１とエピタキ
シャル層３２とに分離層が形成されるように）、分離層
１４が形成されている場合について示している。

【０１６２】図９（Ｄ）では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合わせて多層
構造体を形成する。ＣＺシリコンウエハ、ＦＺシリコン
ウエハ等のバルクウエハ等からなる第２の部材たる第２
のウエハ２は半導体が露出しているウエハであっても、
表面に絶縁膜を形成したものであってもよく、或いは第
１のウエハの代わりに石英ガラスのような絶縁性光透過
性基板であってもよい。室温のままでもよいし貼り合わ
せの際には、室温で両者を接触させたのち熱処理して接
合強度を高めてもよいし、陽極接合により貼り合わせて
もよい。又は、接触と同時に熱処理を行ってもよい。更
に貼り合わせ工程においては、両者がより密着するよう
に加圧しながら熱処理等を行ってもよい。また、間に接
着層を介在させて貼り合わせてもよい。また、一対の貼
り合わせ面の少なくともいずれか一方に酸素、窒素、シ
リコン、水素、希ガス等のプラズマ処理を行い貼り合わ
せ面を予め活性化することも好ましいものである。

【０１６３】そして、図９（Ｅ）では、分離層１４にお
いて、前述した方法により多層構造体を分離する。本例
の方法では、図９（Ｄ）の熱処理時に温度を４００℃以
上、好ましくは４００℃〜６００℃とすれば貼り合わせ
と同時に分離現象が発生することもある。

【０１６４】剥離された第１のウエハ１はその厚みが減
少することなくウエハ形状を保っており、分離された面
上に分離層１４の残留部１４１を有している。一方第２
のウエハ２上には非多孔質層５が絶縁層６とともに、第
１のウエハから移設されており、その分離された面上に
分離層１４の残留部１４２を有している。図９（Ｆ）で
は残留部１４２を除去する。残留部１４１を研磨、ウエ
ットエッチング、水素アニール等により除去し、平滑化
する。こうして、付加価値の高いＳＯＩウエハを得る。

【０１６５】図９（Ｆ）では、残留部１４２を除去す
る。この時は、低い研磨レートで研磨すればよいし、そ
の後水素アニールしてもよい。或いは、研磨することな
く水素アニールして残留部１４２の除去と同時に平滑化
処理を行ってもよい。こうして付加価値の高いＳＯＩウ
エハが得られる。

【０１６６】図９（Ｇ）では、剥離後のウエハ１（半導
体基体）上の残留部１４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。この
時、図９（Ａ）で形成したエピタキシャル層１０が残っ
ている。この状態で水素アニールを施せば、表面は平滑
化されるとともに含有ボロン濃度が外方拡散により低下
して層１０を、Ｐ^-型単結晶半導体層とすることができ
る。こうして、２枚のウエハから１枚のＳＯＩウエハ
と、１枚のエピタキシャルウエハ（例えば、Ｐ⁺ 基板上
にＰ^-エピ層が形成されたウエハ）を得ることができ
る。（製造システム）以下、本発明のウエハの製造方法を実
施するに適した製造システム（製造プラント）について
説明する。

【０１６７】図１０は製造システムの一例を示す模式的
説明図である。同図に示すように、第１の基板（ウエ
ハ）１は、陽極化成装置、エピタキシャル成長装置、イ
オン注入装置、酸化装置等を有するプロセス装置群５１
に送られ、前述した工程Ｓ２等を実施する。

【０１６８】分離層が形成された第１の基板１は、貼り
合わせ装置群５２に送られて、ここで第２の基板（ウエ
ハ）２と貼り合わされ、多層構造体が得られる。

【０１６９】多層構造体はウオータージェット装置、熱
処理装置、楔挿入装置、等を少なくとも１つ含む分離装
置群５３に送られ、ここで分離がなされる。

【０１７０】分離後の第２の基板は、エッチング装置、
研磨装置、熱処理装置等を含む分離層除去及び表面平滑
化装置群５４に送られて、処理がなされＳＯＩウエハ２
０が完成する。

【０１７１】一方、剥離された第１の基板は装置群５４
にて平滑化処理がなされてバルクウエハとして完成する
か、或いはエピタキシャル装置５５に送られてエピタキ
シャル成長処理が施されエピタキシャルウエハ２１が完
成する。もちろん、装置群５１において、第１の基板１
に、エピタキシャル成長させておけば、分離と同時にエ
ピタキシャルウエハが得られるので、エピタキシャル装
置５５を用いないことも可能である。

【０１７２】これら、ＳＯＩウエハ２０とエピタキシャ
ルウエハ２１（或いはバルクウエハ）は検査解析装置群
５６に送られ、膜厚分布測定、異物粒子密度測定、欠陥
密度測定等が行われ、出荷箱詰め装置群５７にて箱詰め
され出荷される。エピタキシャルウエハ２１は再び第１
の基板１や第２の基板２としては使用せず、他の用途の
ウエハとして転用あるいは販売する。５８はメンテナン
スエリア、５９はウエハを搬送するためのクリーンエリ
アである。こうして、２枚のウエハを用いて１枚のＳＯ
Ｉウエハと１枚のエピタキシャルウエハ（或いはバルク
ウエハ）を作製できる。ＳＯＩウエハの製造には常に新
品のウエハを用いることができ、また従来は同一の工程
に再利用又は廃棄するしかなかったウエハを別の用途に
転用、販売することで、効率のよい半導体製造プロセス
の構築ができる。

【０１７３】図１１は、図１０のシステムを一部変更し
たもので、得られたＳＯＩウエハ２０とエピタキシャル
ウエハ２１（又はバルクウエハ）を別々に検査し、箱詰
めするようにしたものである。

【０１７４】こうして、２枚のウエハから１枚のＳＯＩ
ウエハと１枚のエピタキシャルウエハを製造することが
できウエハの利用効率のよい、製造プロセスを構築でき
る。

【０１７５】図１２は、分離後の第１のウエハの転用先
を決定するための検査工程のフローチャートである。

【０１７６】図１２に示すように、まず分離後の第１の
ウエハの表面異物測定を行なう（工程Ｓ５０）。表面の
異物が測定されない又は基準値以下であれば、次に第１
の基準（低い基準）に基づいて表面ラフネスの測定を行
なう（工程Ｓ５１）。表面ラフネスの第１の基準を満足
するときは、第２の基準（第１の基準より高い基準）に
基づいて表面ラフネスの測定を行なう（工程Ｓ５２）。
表面ラフネスの第２の基準を満足するときは、エッジ部
の判定を行なう（工程Ｓ５３）。エッジ部が問題なけれ
ば、第１のウエハは、製品化されデバイスウエハ，エピ
ウエハ，高品質ダミーウエハとして用いられる（工程Ｓ
５４）。

【０１７７】工程Ｓ５０で表面の異物が基準値を超えて
いる場合、又は工程Ｓ５１で表面のラフネスが第１の基
準を満足しない場合は、再洗浄、再研磨等の再表面処理
を行なう（工程５５）。再表面処理後は必要に応じて、
再度工程Ｓ５０〜Ｓ５４の検査を行なうか、ダミー用ウ
エハとして用いる（工程Ｓ５６）。また、工程Ｓ５２で
表面のラフネスが第２の基準を満足しない場合は、ダミ
ー用ウエハとして用いる（工程Ｓ５６）。

【０１７８】工程Ｓ５３でエッジ判定で問題があればエ
ッジポリッシュ等の再エッジ処理を行なう（工程Ｓ５
７）。エッジの使用を問わないものはそのまま製品化さ
れ、デバイスウエハ，エピウエハ，高品質ダミーウエハ
として用いる（工程Ｓ５４）。

【０１７９】以下、上記実施形態７、８の製造方法を実
施するに適した製造システム（製造プラント）について
説明する。

【０１８０】図１３は製造システムの一例を示す模式的
説明図である。なお図１３の製造システムは図１０の製
造システムの一部が異なるのみなので、図１０と同一な
構成要素については同一符号を付して説明を省略する。

【０１８１】図１３の製造システムが図１０の製造シス
テムと異なるのは、第１の基板（ウエハ）１上にエピタ
キシャル層が形成された後に、陽極化成装置、エピタキ
シャル成長装置、イオン注入装置、酸化装置等を有する
プロセス装置群５１に送られることであり、剥離された
第１の基板は装置群５４にて平滑化処理がなされるとエ
ピタキシャルウエハ２１が完成されることである（すな
わち、エピタキシャル層形成のためにあらたなエピタキ
シャル成長を行なう必要がない）。

【０１８２】図１４は、図１３のシステムを一部変更し
たもので、得られたＳＯＩウエハ２０とエピタキシャル
ウエハ２１（又はバルクウエハ）を別々に検査し、箱詰
めするようにしたものである。なお、図１４の製造シス
テムは図１１の製造システムの一部が異なるのみであ
り、図１４の製造システムが図１１の製造システムと異
なるのは、第１の基板（ウエハ）１上にエピタキシャル
層が形成された後に、陽極化成装置、エピタキシャル成
長装置、イオン注入装置、酸化装置等を有するプロセス
装置群５１に送られることであり、剥離された第１の基
板は装置群５４にて平滑化処理がなされるとエピタキシ
ャルウエハ２１が完成されることである（すなわち、エ
ピタキシャル層形成のためにあらたなエピタキシャル成
長を行なう必要がない）。

【０１８３】分離後の第１のウエハの転用先を決めるた
めの検査工程は図１２に示したフローチャートと同様で
ある。

【０１８４】

【実施例】以下、本発明の実施例について説明する。（実施例１）比抵抗０.０１〜０．０２Ω・ｃｍのＰ型
の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化
成を行った。

【０１８５】陽極化成条件は以下のとおりであった。電流密度：７（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１１（分）多孔質Ｓｉの厚み：１２（μｍ）多孔質Ｓｉは高品質エピタキシャルＳｉ層を形成させる
ために、さらに分離層として用い、それぞれ機能を一層
で共用している。因みに多孔質Ｓｉ層の厚さは０．１μ
ｍから６００μｍ程度の範囲から適宜選択できる。

【０１８６】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上に単結晶Ｓｉを0.3μｍ
エピタキシャル成長した。成長条件は以下の通りであ
る。なお、単結晶Ｓｉの成長に先立って、既述の水素ベ
ーキング工程、微量原料供給工程、高温ベーキング工程
を行ってもよい。ソースガス：ＳｉＨ₂Ｃｌ₂／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０.５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０.１５μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
１００ｎｍのＳｉＯ₂層を形成した。

【０１８７】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、熱処理を行って貼り合わせ、多
層構造体を形成した。

【０１８８】多層構造体の側面に剛体の楔を挿入して、
多層構造体から第１の基板を剥離した。剥離後、第２の
基板上にはエピタキシャル層が移設されていた。

【０１８９】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。このＳＯＩウエハを用いて、完全空
乏型薄膜トランジスタを作製した。

【０１９０】一方、剥離された第１の基板の剥離面を研
磨して残留多孔質層を除去するとともに、平坦化し、バ
ルクウエハを得た。このバルクウエハを用いてＣＭＯＳ
論理回路を作製した。

【０１９１】また、得られたバルクウエハを用いて太陽
電池を作製することもできた。その一例をまず、図１６
（Ａ）に示すように多孔質層４を陽極化成により形成し
た後エピタキシャル層５を成長させた。

【０１９２】この半導体膜５のエピタキシャル成長は、
常圧Ｓｉエピタキシャル成長装置に、ＳｉＨ₄ガスとＢ
₂Ｈ₆ガスとを用いたエピタキシャル成長を３分間行っ
て、ボロンＢが１０¹⁹atoms/ｃｍ³にドープされたｐ⁺
Ｓｉによる第１の半導体層５０３を形成し、次に、Ｂ₂
Ｈ₆ガスの流量を変更して、Ｓｉエピタキシャル成長を
１０分間行って、ボロンＢが１０¹⁶atoms/ｃｍ³にドー
プされた低濃度のｐ^-Ｓｉによる第２の半導体層５０２
を形成し、更にＢ₂Ｈ₆ガスに換えてＰＨ₃ガスを供給
して、エピタキシャル成長を４分間行って、ｐ^- エピタ
キシャル半導体層５０２上に、リンが１０¹⁹atoms/ｃｍ
³の高濃度にドープされたｎ⁺ Ｓｉによる第３の半導体
層５０１を形成して、第１〜第３のエピタキシャル半導
体層５０１〜５０３よりなるｐ⁺ ／ｐ^- ／ｎ⁺ 構造の半
導体膜５を形成した。

【０１９３】次に、この実施例においては、半導体膜５
上に表面熱酸化によってＳｉＯ₂膜すなわち透明の絶縁
膜８０を形成し、フォトリソグラフィによるパターンエ
ッチングを行って電極ないしは配線８１とのコンタクト
を行った。この配線８１は、所要の間隔を保持して図に
おいては紙面と直交する方向に延長するストライプ状に
平行配列して形成する。

【０１９４】この電極ないしは配線８１を形成する金属
膜は、例えば厚さ３０ｎｍのＴｉ膜、厚さ５０ｎｍのＰ
ｄ、厚さ１００ｎｍのＡｇを順次蒸着し、さらにこれの
上にＡｇメッキを行なうことによって形成した多層構造
膜によって構成し得る。その後４００℃で２０〜３０分
間のアニールを行った。

【０１９５】次に、ストライプ状の電極ないしは配線８
１上に、それぞれこれらに沿って導電線８２として金属
ワイヤを接合し、これの上に透明の接着剤８４によっ
て、透明基板８３を接合する。電極ないしは配線８１へ
の導電性８２の接合は、半田付けによることができる。
そして、これら導電線８２は、その一端もしくは他端
を、電極ないしは配線８１よりそれぞれ長くして外方に
導出する。

【０１９６】その後、バルクウエハ１と透明基板８３と
に、互いに引き離す外力を与える。多孔質層４で分離さ
れ、透明基板８３上に、エピタキシャル半導体膜５が接
合された薄膜半導体８６が得られる（図１６（Ｂ））。

【０１９７】この場合、裏面には、多孔質層４１が残存
するが、これの上に銀ペーストを塗布し、更に金属板を
接合して他方の裏面電極８５を構成する。このようにし
て、透明基板８３にｐ⁺ ／ｐ^- ／ｎ⁺ 構造の薄膜半導体
８６が形成された太陽電池が構成される（図１６
（Ｃ））。この金属電極８５は、太陽電池裏面の素子層
保護膜としても機能する。

【０１９８】なお、多孔質層４は、図１６（Ｄ）に示す
ように多孔度の異なる複数の層とすることもできる。

【０１９９】例えば、４０１の多孔度は低く（そうする
ことで、良質のエピタキシャル膜が形成できる。）、４
０２及び４０４の多孔度は、４０１のそれよりも高く
し、さらに４０３の多孔度を最大とする。

【０２００】こうすることにより分離される際には、高
多孔度の４０３で機能的に分離が可能となる。多孔度を
それぞれ変えるには電流密度を制御するとよい。（実施例２）比抵抗０.０１〜０．０２Ω・ｃｍのＰ型
の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化
成を行った。

【０２０１】陽極化成条件は以下のとおりであった。電流密度：７（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：５（分）多孔質Ｓｉの厚み：５．５（μｍ）電流密度：３０（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１０（秒）多孔質Ｓｉの厚み：０．２（μｍ）多孔質Ｓｉ層を２層構成にすることにより、先に低電流
で陽極化成した表面層の多孔質Ｓｉは高品質エピタキシ
ャルＳｉ層を形成させるために用い、そして後で高電流
で陽極化成した下層の多孔質Ｓｉは分離層として用い、
それぞれ機能を分離した。

【０２０２】因みに、低電流多孔質Ｓｉ層の厚さは、こ
れに限っておらず、６００μｍから０．１μｍ程度まで
使用できる。また、２層目の多孔質Ｓｉ層形成後に３層
目以降を形成しておいても何ら問題はない。

【０２０３】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上にＣＶＤにより単結晶Ｓ
ｉを０．３μｍエピタキシャル成長した。成長条件は以
下の通りである。なお、単結晶Ｓｉの成長に先立って、
既述の水素ベーキング工程、微量原料供給工程、高温ベ
ーキング工程を行ってもよい。ソースガス：ＳｉＨ₂Ｃｌ₂／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０.５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０.３μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２０４】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、酸化性雰囲気で熱処理を行って
貼り合わせ、多層構造体を形成した。

【０２０５】多層構造体の側面にウオータージェット装
置を用いて高圧力の水を吹き付けて、流体の楔のように
水を多層構造体に浸入させて、多層構造体から第１の基
板を剥離した。剥離後、第２の基板上にはエピタキシャ
ル層が移設されていた。

【０２０６】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。このＳＯＩウエハを用いて、完全空
乏型薄膜トランジスタを作製した。

【０２０７】一方、剥離された第１の基板の剥離面に残
留した多孔質層を除去して、平坦化した後、エピタキシ
ャル成長を施して高濃度Ｐ型基板上に、Ｐ^-のエピタキ
シャル層をもつエピタキシャルウエハを得た。この場
合、ウエハ裏面には、厚さ６００ｎｍの酸化膜がバック
シールドとして形成されていた。なお、エピタキシャル
ウエハをデバイス作製に用いる場合には、通常エピタキ
シャル層側の面と反対側の面及び側面にバックシール用
の裏面酸化膜を形成して、ウエハからの不純物の外部へ
の拡散を防止する。

【０２０８】本実施例においては多層構造体から分離し
た時点で既にエピタキシャルウエハ裏面及び側面にバッ
クシールドが形成されており、デバイスプロセス中のバ
ックシールドの形成工程を省略することができる。これ
は、貼り合わせ工程前のエピタキシャル層表面の酸化工
程や貼り合わせの際の熱処理によりウエハの裏面、側面
にバックシールドが形成されるからである。他の実施例
においても同様にバックシールドの効果が得られる。な
お、酸化膜の厚さとしては、１０ｎｍ〜１０μｍ以上、
より好ましくは１００ｎｍ〜３μｍとなることが望まし
い。

【０２０９】このエピタキシャルウエハを用いてＣＭＯ
Ｓ論理回路を作製した。

【０２１０】またこのエピウエハ上にＤＲＡＭ等を形成
して品質、イールド、信頼性の向上を確認できた。

【０２１１】なお、多孔質Ｓｉ上のエピタキシャル成長
と、分離工程後の第１の基板のエピタキシャル成長を同
一のＣＶＤ装置で行えば、非常に高価なＣＶＤ装置の稼
動効率を上げることができる。（実施例３）第１の単結晶Ｓｉ基板上にＣＶＤにより比
抵抗０.０１５Ω・ｃｍのＰ型単結晶Ｓｉを１５μmエピ
タキシャル成長した。その基板の表面からＨＦ溶液中に
おいて陽極化成を行った。

【０２１２】陽極化成条件は以下のとおりであった。電流密度：７（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１１（分）多孔質Ｓｉの厚み：１２（μｍ）電流密度：２２（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：２（分）多孔質Ｓｉの厚み：３（μｍ）多孔質Ｓｉ層を２層構成にすることにより、先に低電流
で陽極化成した表面層の多孔質Ｓｉは高品質エピタキシ
ャルＳｉ層を形成させるために用い、そして後で高電流
で陽極化成した下層の多孔質Ｓｉは分離層として用い、
それぞれ機能を分離した。

【０２１３】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上にＣＶＤにより単結晶Ｓ
ｉを0.3μｍエピタキシャル成長した。成長条件は以下
の通りである。なお、単結晶Ｓｉの成長に先立って、既
述の水素ベーキング工程、微量原料供給工程、高温ベー
キング工程を行ってもよい。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０.５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０.３μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２１４】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、熱処理を行って貼り合わせ、多
層構造体を形成した。

【０２１５】多層構造体の側面にウオータージェット装
置を用いて高圧力の水を吹き付けて、流体の楔のように
水を多層構造体に浸入させて、多層構造体から第１の基
板を剥離した。剥離後、第２の基板上にはエピタキシャ
ル層が移設されていた。

【０２１６】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。このＳＯＩウエハを用いて、完全空
乏型薄膜トランジスタを作製した。

【０２１７】一方、剥離された第１の基板の剥離面に残
留した多孔質層を除去して、水素アニールを施して表面
が平坦なバルクウエハを得た。

【０２１８】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。もちろん、論理回路等を作製せず、バル
クウエハ自体を市場価格よりも安価に販売することもで
きる。（実施例４）第１の単結晶Ｓｉ基板上にＣＶＤにより比
抵抗０.０１５Ω・ｃｍのＰ型単結晶Ｓｉを１６μmエピ
タキシャル成長した。

【０２１９】その基板の表面からＨＦ溶液中において陽
極化成を行った。

【０２２０】陽極化成条件は以下のとおりであった。電流密度：７（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１１（分）多孔質Ｓｉの厚み：１２（μｍ）電流密度：２２（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：２（分）多孔質Ｓｉの厚み：３（μｍ）多孔質Ｓｉ層を２層構成にすることにより、先に低電流
で陽極化成した表面層の多孔質Ｓｉは高品質エピタキシ
ャルＳｉ層を形成させるために用い、そして後で高電流
で陽極化成した下層の多孔質Ｓｉは分離層として用い、
それぞれ機能を分離した。

【０２２１】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上にＣＶＤにより単結晶Ｓ
ｉを0.3μｍエピタキシャル成長した。成長条件は以下
の通りである。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０.５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０.３μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２２２】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、熱処理を行って貼り合わせ、多
層構造体を形成した。

【０２２３】多層構造体の側面にウオータージェット装
置を用いて高圧力の水を吹き付けて、流体の楔のように
水を多層構造体に浸入させて、多層構造体から第１の基
板を剥離した。剥離後、第２の基板上にはエピタキシャ
ル層が移設されていた。

【０２２４】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。このＳＯＩウエハを用いて、完全空
乏型薄膜トランジスタを作製した。

【０２２５】一方、剥離された第１の基板には、多孔質
化されずに残ったエピタキシャル層と多孔質層の残留部
が存在していたので多孔質の残留層を除去し、水素アニ
ールにより１μｍの残留エピタキシャル層のボロンを外
方拡散させてエピタキシャルウエハとほぼ同じ性能のバ
ルクウエハを得た。

【０２２６】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。（実施例５）第１の単結晶Ｓｉ基板表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２２７】ここで投影飛程がＳｉ基板中になるよう
に、第１の基板表面からＨ⁺を４０ｋｅＶで５×１０¹⁶
ｃｍ^-2イオン注入した。これによって、分離層として働
く層が、投影飛程の深さの所に微小気泡層あるいは注入
イオン種高濃度層による歪み層として形成された。

【０２２８】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、５００℃で熱処理を行って貼り
合わせ、多層構造体を形成するとともに、同時に第１の
基板と第２の基板を分離した。

【０２２９】第２の基板上には単結晶半導体層が移設さ
れていた。

【０２３０】第２の基板上に移設された単結晶半導体層
の表面上の残留分離層を水素アニール処理して除去する
とともに平滑化し、ＳＯＩウエハを得た。このＳＯＩウ
エハを用いて、完全空乏型薄膜トランジスタを作製し
た。

【０２３１】一方、剥離された第１の基板には、分離層
の残留部が存在していたので、水素アニールによりこれ
を除去しつつ、平滑化しバルクウエハを得た。その後、
低濃度のＰ型エピタキシャル層を形成し、エピタキシャ
ルウエハとした。（実施例６）第１の単結晶Ｓｉ基板上にＣＶＤにより単
結晶Ｓｉを１μmエピタキシャル成長した。成長条件は
以下の通りである。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０.５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０.３０μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２３２】ここで投影飛程がエピタキシャル層中にな
るように、第１の基板表面からH⁺を４０ｋｅＶで５×１
０¹⁶ｃｍ^-2イオン注入した。これによって、分離層とし
て働く層が、投影飛程の深さの所に微小気泡層あるいは
注入イオン種高濃度層による歪み層として形成された。

【０２３３】そして、表面に酸化膜を形成した同径のシ
リコンウエハ（第２の基板）の貼り合わせ面を窒素プラ
ズマ処理して、第１及び第２の基板を接触させて貼り合
わせ、多層構造体を形成した。そしてこの多層構造体の
側面にウオータージェットを吹き付けて側面側から中心
に向かって第１の基板と第２の基板を分離した。

【０２３４】第２の基板上には単結晶半導体層が移設さ
れていた。

【０２３５】第２の基板上に移設されたエピタキシャル
層の表面上の残留分離層を水素アニール処理して除去す
るとともに平滑化し、ＳＯＩウエハを得た。このＳＯＩ
ウエハを用いて、完全空乏型薄膜トランジスタを作製し
た。

【０２３６】一方、剥離された第１の基板には、エピタ
キシャル層とその表面上に分離層の残留部が存在してい
たので、水素アニールによりこれを除去しつつ、平滑化
しバルクウエハを得た。このバルクウエハはその表面に
エピタキシャル層を水素アニールした層を有しているの
で、エピタキシャルウエハ並みの性能をもつ。

【０２３７】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。（実施例７）第１の単結晶Ｓｉ基板表面に熱酸化により
１００ｎｍのＳｉＯ₂ 層を形成した。

【０２３８】ここで投影飛程がＳｉ基板中になるよう
に、第１の基板表面からＨ+ を３０ｋｅＶで５×１０16
ｃｍ-2イオン注入した。これによって、分離層として働
く層が、投影飛程の深さの所に微小気泡層あるいは注入
イオン種高濃度層による歪み層として形成された。

【０２３９】その後、表面酸化膜を除去して、単結晶Ｓ
ｉ表面にＣＶＤ法により非晶質あるいは多結晶Ｓｉを
０．３０μｍ成長した。成長条件は以下の通りである。ガス種：ＳｉＨ4 ガス圧力：１．０１×１０5Ｐａ（７６０Ｔｏｒｒ）温度：４００℃ その後、表面にＣＶＤでＳｉＯ₂ 層を２００ｎｍ堆積し
た。

【０２４０】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、６００℃で熱処理を行って貼り
合わせ、多層構造体を形成するとともに、第１の基板と
第２の基板を分離した。

【０２４１】第２の基板上にはエピタキシャル成長によ
る単結晶半導体層が移設されていた。

【０２４２】第２の基板上に移設された単結晶半導体層
の表面上の残留分離層を水素アニール処理して除去する
とともに平滑化し、ＳＯＩウエハを得た。このＳＯＩウ
エハを用いて、完全空乏型薄膜トランジスタを作製し
た。

【０２４３】一方、剥離された第１の基板には、分離層
の残留部が存在していたので、水素アニールによりこれ
を除去しつつ、平滑化しバルクウエハを得た。勿論、本
発明においては、水素アニール前に研磨或いはエッチン
グにより残留部を一部或いは全部除去しておいてもよ
い。

【０２４４】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。（実施例８）比抵抗０.０１〜０．０２Ω・ｃｍのＰ型
の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化
成を行った。

【０２４５】陽極化成条件は以下のとおりであった。電流密度：７（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１１（分）多孔質Ｓｉの厚み：１２（μｍ）この基板を酸素雰囲気中４００℃で１時間酸化した。こ
の酸化により多孔質Ｓｉの孔の内壁は熱酸化膜で覆われ
た。

【０２４６】ここで投影飛程が多孔質Ｓｉ層中（或いは
多孔質Ｓｉ/基板界面でもよい）になるように、第１の
基板表面からイオン注入した。これによって、分離層と
して働く層が、投影飛程の深さの所に微小気泡層あるい
は注入イオン種高濃度層による歪み層として形成され
た。

【０２４７】多孔質Ｓｉ上にＣＶＤ法により単結晶Ｓｉ
を0.3μｍエピタキシャル成長した。成長条件は以下の
通りである。なお、単結晶Ｓｉの成長に先立って、既述
の水素ベーキング工程、微量原料供給工程、高温ベーキ
ング工程を行ってもよい。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０.５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０.３μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。そして、自然酸化
膜を除去した同径のシリコンウエハに接触させ、熱処理
を行って貼り合わせ、多層構造体を形成した。

【０２４８】多層構造体の側面にウオータージェット装
置を用いて高圧力の水を吹き付けて、流体の楔のように
水を多層構造体に浸入させて、多層構造体から第１の基
板を剥離した。剥離後、第２の基板上にはエピタキシャ
ル層が移設されていた。

【０２４９】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。このＳＯＩウエハを用いて、完全空
乏型薄膜トランジスタを作製した。

【０２５０】一方、剥離された第１の基板の剥離面にエ
ピタキシャル成長を施してエピタキシャルウエハを得
た。この場合残留多孔質層を一旦除去してからエピタキ
シャル成長を施してもよい。

【０２５１】このエピタキシャルウエハを用いてＣＭＯ
Ｓ論理回路を作製した。

【０２５２】またこのエピウエハ上にＤＲＡＭ等を形成
して品質、イールド、信頼性の向上を確認できた。（実施例９）比抵抗０.０１Ω・ｃｍのＰ型の第１の単
結晶Ｓｉ基板を、ＨＦ溶液中において陽極化成を行っ
た。

【０２５３】陽極化成条件は以下のとおりであった。電流密度：７（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１２（分）多孔質Ｓｉの厚み：１１（μｍ）この基板を酸素雰囲気中４００℃で１時間酸化した。こ
の酸化により多孔質Ｓｉの孔の内壁は熱酸化膜で覆われ
た。多孔質Ｓｉ上にＣＶＤ法により単結晶Ｓｉを０．３
μｍエピタキシャル成長した。成長条件は以下の通りで
ある。なお、単結晶Ｓｉの成長に先立って、既述の水素
ベーキング工程、微量原料供給工程、高温ベーキング工
程を行ってもよい。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０.５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０.３μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２５４】ここで投影飛程がエピタキシャル層/多孔
質Ｓｉ界面（あるいは多孔質Ｓｉ/基板界面あるいは多
孔質Ｓｉ層中でもよい）になるように、第１の基板表面
からイオン注入した。これによって、分離層として働く
層が、投影飛程の深さの所に微小気泡層あるいは注入イ
オン種高濃度層による歪み層として形成された。

【０２５５】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、１０００℃の熱処理を行って貼
り合わせ、多層構造体を形成するとともに、分離した。
剥離後、第２の基板上にはエピタキシャル層が移設され
ていた。

【０２５６】エピタキシャル層上には多孔質層がほとん
ど残留していなかったので、ウエットエッチングは行わ
ず、水素アニール処理のみしてＳＯＩウエハを得た。こ
のＳＯＩウエハを用いて、完全空乏型薄膜トランジスタ
を作製した。

【０２５７】一方、剥離された第１の基板の剥離面を研
磨してバルクウエハを得た。このバルクウエハを用いて
ＣＭＯＳ論理回路を作製した。

【０２５８】これらの実施例の第２の基板を貼り合わせ
る代わりに、第１の基板の最表面上にＣＶＤ等の堆積法
により２００μｍ〜８００μｍ程度の多結晶シリコンを
形成してもよい。これらの実施例以外にも一体となった
構造体を複数に分割し、それぞれを固有のウエハとし
て、転用ないし機能させてもよい。（実施例１０）第１のｐ型単結晶Ｓｉ基板の表面にＣＶ
Ｄ法によりエピタキシャル成長層を１１μｍの厚さで形
成した。その際、ドーパントとして添加するジボランの
濃度を調整し、比抵抗０．０１５Ω・ｃｍのｐ⁺⁺Ｓｉ層
とした。この時、ウエハの厚みは、６３４μｍであっ
た。

【０２５９】このエピタキシャル層を形成した層にＨＦ
とエタノールの混合溶液中において陽極化成を行った。

【０２６０】陽極化成条件は以下の通りであった。電流密度：７（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１０（ｍｉｎ）この陽極化成により、ポロジティおよそ２０％の多孔質
シリコン層が１０μｍの厚みで形成されていることが高
い分解能走査型電子顕微鏡による断面観察により確認さ
れた。

【０２６１】このウエハを４００℃、酸素雰囲気中で１
時間処理したのち、１．２５％のＨＦ水溶液に３０秒漬
けて、表面に形成された極薄酸化シリコン膜を除去しの
ち、エピタキシャル成長装置に入れＣＶＤ(Chemical Va
por Deposition)法により単結晶Ｓｉを０．３μｍエピ
タキシャル成長した。成長条件は以下の通りである。な
お、単結晶Ｓｉの成長に先立って、既述の水素ベーキン
グ工程、微量原料供給工程、高温ベーキング工程を行っ
てもよい。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００３３/３Ｌ/Ｓ（０．２/１８０ｌ/ｍｉｎ）ガス圧力：１．０１×１０⁵Ｐａ（７６０Ｔｏｒｒ）温度：１０６０℃ 成長速度：０．１５μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２６２】該ＳｉＯ₂ 層表面を別に用意したＳｉ基板
（支持基板）の表面とを重ね合わせ、接触させた後、１
１８０℃−５ｍｉｎでアニールしたところ、貼り合わせ
は強固になった。

【０２６３】貼り合わせウエハを分離させたところ、高
多孔度層で分割された。分割方法は、加圧、引っ張り、
せん断、楔、等の外圧をかける方法、超音波を印加する
方法、熱をかける方法、酸化により多孔質Ｓｉを周辺か
ら膨張させ多孔質Ｓｉ内に内圧をかける方法、パルス状
に加熱し、熱応力をかける、あるいは軟化させる方法等
がある。そのどの方法でも分離することは可能であっ
た。

【０２６４】引き続いて、支持基板側をＨＦと過酸化水
素水の混合水溶液に漬けたところ、およそ６０分で表面
に残留する多孔質シリコン層が除去され、ＳＯＩウエハ
が形成された。

【０２６５】さらに水素雰囲気中、１１００℃、４時間
の熱処理を施した。表面粗さを原子間力顕微鏡で評価し
たところ、50μm角の領域での平均2乗粗さは０．２ｎｍ
で通常市販されているＳｉウエハと同等であった。同様
に結晶欠陥密度を測定したところ、積層欠陥密度は５０
個／ｃｍ²であった。すなわち、Ｓｉ酸化膜上に低欠陥
密度の単結晶Ｓｉ層が形成できた。

【０２６６】酸化膜は、エピタキシャル層表面でなく、
第２の基板表面に形成しても、あるいは、その両者に形
成しても同様の結果が得られた。

【０２６７】第１の基板側に残った多孔質層は、ＨＦと
過酸化水素水の混合水溶液に漬けたところ、およそ３０
分で除去された。こうして第１のＰ型単結晶Ｓｉ基板上
の１μmのエピタキシャル層を水素アニールし、不純物
濃度を低下させ、該基板を用いてＣＭＯＳ論理回路を作
製した。

【０２６８】またこのエピウエハ上にＤＲＡＭ等を形成
して品質、イールド、信頼性の向上を確認できた。（実施例１１）第１のｐ型単結晶Ｓｉ基板の表面にＣＶ
Ｄ法によりエピタキシャル成長層を３μｍの厚さで形成
した。その際、ドーパントとして添加するジボランの濃
度を可変し、表面側２μｍを比抵抗０．０１５Ω・ｃｍ
のｐ⁺⁺Ｓｉ層、その下１μｍを比抵抗０．５Ω・ｃｍの
ｐ⁺Ｓｉ層とした。

【０２６９】成長条件は、原料ガスとして、ＳｉＨＣｌ
３／Ｈ２、温度１１００℃、圧力１．０１×１０⁵Ｐａ
（７６０Ｔｏｒｒ）とし、ドーパントの１％Ｂ2 Ｈ６
をＰ⁺⁺Ｓｉ層では６０ｓｃｃｍ、Ｐ⁺Ｓｉ層では０．１
ｓｃｃｍ流し、エピタキシャル層の成長速度は３．３３
μｍ／ｍｉｎで行った。

【０２７０】このエピタキシャル層を形成した層にＨＦ
とエタノールの混合溶液中において陽極化成を行った。

【０２７１】陽極化成条件は以下の通りであった。電流密度：７（ｍＡ・cm^-2）陽極化成溶液：ＨＦ:Ｈ₂Ｏ:Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：４（ｍｉｎ）この陽極化成により、表面２μｍにはポロジティおよそ
２０％の低多孔度層がその下層のｐ⁺Ｓｉ層に相当する
層のうち、０．５μｍには多孔度（porosity）がおよそ
５０％の構造的に脆弱な高多孔度薄層が形成されている
ことが高い分解能走査型電子顕微鏡による断面観察によ
り確認された。

【０２７２】このウエハを４００℃、酸素雰囲気中で１
時間処理したのち、１．２５％のＨＦ水溶液に３０秒漬
けて、表面に形成された極薄酸化シリコン膜を除去しの
ち、エピタキシャル成長装置に入れＣＶＤ(Chemical Va
por Deposition)法により単結晶Ｓｉを０．３μｍエピ
タキシャル成長した。成長条件は以下の通りである。な
お、単結晶Ｓｉの成長に先立って、既述の水素ベーキン
グ工程、微量原料供給工程、高温ベーキング工程を行っ
てもよい。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００３３/３Ｌ/Ｓ（０．２/１８０ｌ/ｍｉｎ）ガス圧力：１．０１×１０⁵Ｐａ（７６０Ｔｏｒｒ）温度：１０６０℃ 成長速度：０．１５μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２７３】該ＳｉＯ₂ 層表面を別に用意したＳｉ基板
（支持基板）の表面とを重ね合わせ、接触させた後、１
１８０℃-５ｍｉｎでアニールしたところ、貼り合わせ
は強固になった。

【０２７４】貼り合わせウエハを分離させたところ、高
多孔度層で分割された。分割方法は、加圧、引っ張り、
せん断、楔、等の外圧をかける方法、超音波を印加する
方法、熱をかける方法、酸化により多孔質Ｓｉを周辺か
ら膨張させ多孔質Ｓｉ内に内圧をかける方法、パルス状
に加熱し、熱応力をかける、あるいは軟化させる方法等
がある。そのどの方法でも分離することは可能であっ
た。

【０２７５】引き続いて、支持基板側をＨＦと過酸化水
素水の混合水溶液に漬けたところ、およそ６０分で表面
に残留する多孔質シリコン層が除去され、ＳＯＩウエハ
が形成された。

【０２７６】さらに水素雰囲気中、１１００℃、４時間
の熱処理を施した。表面粗さを原子間力顕微鏡で評価し
たところ、５０μｍ角の領域での平均２乗粗さは０．２
ｎｍで通常市販されているＳｉウエハと同等であった。
同様に結晶欠陥密度を測定したところ、積層欠陥密度は
５０個／ｃｍ²であった。

【０２７７】すなわち、Ｓｉ酸化膜上に低欠陥密度の単
結晶Ｓｉ層が形成できた。

【０２７８】酸化膜は、エピタキシャル層表面でなく、
第２の基板表面に形成しても、あるいは、その両者に形
成しても同様の結果が得られた。

【０２７９】第１の基板側に残った多孔質層は、ＨＦと
過酸化水素水の混合水溶液に漬けたところ、およそ３０
分で除去された。その後、第１のＰ型単結晶Ｓｉ基板よ
りもボロン濃度の低いエピタキシャル層を成長させ、エ
ピウエハとし、該エピウエハにＣＭＯＳ論理回路を作製
した。

【０２８０】またこのエピウエハ上にＤＲＡＭ等を形成
して品質、イールド、信頼性の向上を確認できた。（実施例１２）第１の単結晶Ｓｉ基板上にＣＶＤにより
単結晶Ｓｉを１μmエピタキシャル成長した。成長条件
は以下の通りである。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０．５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０．３０μｍ/ｍｉｎ初期の０．５μｍはＢ２Ｈ６をドーパントとして１Ω・
ｃｍのＰ^-層を形成し、表面側の０．５μｍはＰＨ３を
ドーパントとして１Ω・ｃｍのＮ^-層を形成した。

【０２８１】さらに、このエピタキシャルＳｉ層表面に
熱酸化により200nmのＳｉＯ₂ 層を形成した。

【０２８２】ここで投影飛程がエピタキシャル層中にな
るように、第１の基板表面からＨ⁺を７０ｋｅＶで５×
１０¹⁶ｃｍ^-2イオン注入した。これによって、分離層と
して働く層が、投影飛程の深さの所、この場合およそＰ
^-／Ｎ^-界面付近に微小気泡層あるいは注入イオン種高
濃度層による歪み層として形成された。

【０２８３】そして、表面に同径のシリコンウエハ（第
２の基板）の貼り合わせ面を窒素プラズマ処理して、第
１及び第２の基板を接触させて貼り合わせ、多層構造体
を形成した。ここで、２００℃程度の熱処理を行っても
よい。

【０２８４】そしてこの多層構造体の側面にウオーター
ジェットを吹き付けて側面側から中心に向かって第１の
基板と第２の基板を分離した。

【０２８５】分離方法は、他に、５００℃の熱処理によ
っても、結晶再配列作用および微小気泡内の圧力作用に
より分離した。

【０２８６】第２の基板上にはＮ^-単結晶半導体層が移
設されていた。

【０２８７】第２の基板上に移設されたエピタキシャル
層の表面上の残留分離層を水素アニール処理して除去す
るとともに平滑化し、ＳＯＩウエハを得た。水素アニー
ルの代わりに、表面研磨（タッチポリッシュ）によって
も同様なＳＯＩウエハを作製できた。このＳＯＩウエハ
を用いて、完全空乏型薄膜トランジスタを作製した。

【０２８８】一方、剥離された第１の基板には、Ｐ^-エ
ピタキシャル層とその表面上に分離層の残留部が存在し
ていたので、水素アニールによりこれを除去しつつ、平
滑化しエピウエハを得た。水素アニールの代わりに、表
面研磨（タッチポリッシュ）によっても同様なエピウエ
ハを作製できた。このバルクウエハはその表面にエピタ
キシャル層を水素アニールした層を有しているので、エ
ピタキシャルウエハ並みの性能をもつ。ここで第１のＳ
ｉウエハとしてＰ⁺基板を用いれば、Ｐ^-エピタキシャ
ル／Ｐ⁺ウエハとして最も広く用いられているエピウエ
ハとなる。このエピウエハを用いてＣＭＯＳ論理回路を
作製した。

【０２８９】またこのエピウエハ上にＤＲＡＭ等を形成
して品質、イールド、信頼性の向上を確認できた。（実施例１３）比抵抗０．０１〜０．０２Ω・ｃｍのい
わゆるＰ⁺の第１の単結晶Ｓｉ基板上にＣＶＤにより比
抵抗およそ１８Ω・ｃｍのＰ^-の単結晶Ｓｉを１μmエピ
タキシャル成長した。成長条件は以下の通りである。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０．５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０．３０μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
200nmのＳｉＯ₂ 層を形成した。

【０２９０】ここで投影飛程がエピタキシャル層中にな
るように、第１の基板表面からＨ⁺を４０ｋｅＶで５×
１０¹⁶ｃｍ^-2イオン注入した。これによって、分離層と
して働く層が、投影飛程の深さの所に微小気泡層あるい
は注入イオン種高濃度層による歪み層として形成され
た。

【０２９１】そして、表面に酸化膜を形成した同径のシ
リコンウエハ（第２の基板）の貼り合わせ面を窒素プラ
ズマ処理して、第１及び第２の基板を接触させて貼り合
わせ、多層構造体を形成した。そしてこの多層構造体の
側面にウオータージェットを吹き付けて側面側から中心
に向かって第１の基板と第２の基板を分離した。なお、
分離は熱処理でも行なうことができた。

【０２９２】第２の基板上には単結晶半導体層が移設さ
れていた。

【０２９３】第２の基板上に移設されたエピタキシャル
層の表面上の残留分離層を水素アニール処理して除去す
るとともに平滑化し、ＳＯＩウエハを得た。このＳＯＩ
ウエハを用いて、完全空乏型薄膜トランジスタを作製し
た。このように、水素イオンを注入してＳＯＩウエハを
つくる場合であっても、エピ層を利用することでＰ⁺基
板を使用できる。

【０２９４】一方、剥離された第１の基板には、エピタ
キシャル層とその表面上に分離層の残留部が存在してい
たので、水素アニールによりこれを除去しつつ、平滑化
しバルクウエハを得た。このバルクウエハはその表面に
エピタキシャル層を水素アニールした層を有しているの
で、エピタキシャルウエハ並みの性能をもつ。

【０２９５】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。（実施例１４）第１の単結晶Ｓｉ基板の表面にＨＦ溶液
中において陽極化成処理を施した。陽極化成条件は以下
の通りであった。

【０２９６】先に作る第１の多孔質層の最表面層の形成条件：電流密度：１（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：０．１（ｍｉｎ）多孔質Ｓｉの厚み：０．２（μｍ）次に作る第２の多孔質層の形成条件：電流密度：５０（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：５（ｓｅｃ）多孔質Ｓｉの厚み：０．１（μｍ）最後に作る第３の多孔質層の作製条件：電流密度：７（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１（ｍｉｎ）多孔質Ｓｉの厚み：１（μｍ）この陽極化成により、５０（ｍＡ・ｃｍ^-2）による第１
の多孔質層より厚い第２の多孔質Ｓｉ層の多孔度は他の
多孔質Ｓｉ層の多孔度に比べて大きくなり、構造的に脆
弱な層となる。

【０２９７】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁表面は
熱酸化膜で覆われた。このウエハをエピタキシ装置の水
素雰囲気中に配置した後、１０４０℃で５分間ベークし
た。この熱処理（ベーキング）により多孔質Ｓｉの表面
孔は埋められた。そして、最表面層即ち電流密度１ｍＡ
・ｃｍ^-2で形成した第１の多孔質Ｓｉ層はＳｉ原子のマ
イグレーションにより、非多孔質化した。

【０２９８】続けて、非多孔質化した表面を有する多孔
質Ｓｉ上にＣＶＤ（Chemical VaporDeposition）法によ
り単結晶Ｓｉを０．３μｍエピタキシャル成長した。成
長条件は以下の通りであった。なお、単結晶Ｓｉの成長
に先立って、既述の水素ベーキング工程、微量原料供給
工程、高温ベーキング工程を行ってもよい。ソースガス：ＳｉＨ₂Ｃｌ₂ ／Ｈ₂ ガス流量：０．００８３/３Ｌ/Ｓ（０．５/１８０ｌ/ｍｉｎ）ガス圧力：１．０７×１０⁴Ｐａ（８０Ｔｏｒｒ）温度：９５０℃ 成長速度：０．３０μｍ/ｍｉｎさらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ₂層を形成した。

【０２９９】該ＳｉＯ₂層表面と、別に用意したＳｉ基
板（第２の基板）の表面と、を重ね合わせ、接触させた
後、１１８０℃５分間熱処理したところ、貼り合わせは
強固になった。

【０３００】貼り合わせ基板に外力を加えて分離させた
ところ、多孔度の大きい第２の多孔質層が崩壊し、非多
孔質の層と多孔質の層との界面で分割された。

【０３０１】以上の結果、第２の基板のＳｉ酸化膜上に
０．２μｍの厚みを持った単結晶Ｓｉ層を有するＳＯＩ
基板が形成できた。単結晶Ｓｉ層の表面（分離面）には
多孔質Ｓｉは残留していなかった。このように、非多孔
質の層と多孔質層との界面で分離することにより、表面
平滑なＳＯＩ層を得るための、種々の工程を省略でき
る。

【０３０２】このように界面分離できるのは、界面付近
に応力を集中させることができるからである。他にも、
シリコン上のＳｉＧｅなどのヘテロエピタキシャル膜な
どの場合も、界面に応力を集中させることができる。

【０３０３】第１の基板上に残っている多孔質Ｓｉは、
４９％弗酸と３０％過酸化水素水との混合液で攪拌しな
がら選択エッチングし表面の平滑なバルクウエハを得
た。そして、前述の第１の基板あるいは、第２の基板と
して再利用することなく、デバイス形成用ウエハ、ある
いはモニターウエハとして用いた。

【０３０４】

【発明の効果】以上説明したように、本発明によれば、
より大量生産及び再現性に優れた半導体ウエハの製造方
法を得ることができる。また、より半導体ウエハの利用
効率を高め、市場に出回るウエハの数を減らすことな
く、良質のＳＯＩウエハを提供できる半導体ウエハの製
造方法を得ることができる。

【図面の簡単な説明】

【図１】本発明の基本的な実施の形態による半導体ウエ
ハの製造方法のフローチャートである。

【図２】本発明の基本的な他の実施の形態による半導体
ウエハの製造方法のフローチャートである。

【図３】本発明の基本的な他の実施の形態による半導体
ウエハの製造方法のフローチャートである。

【図４】本発明の第１実施形態によるウエハの製造方法
を示す工程図である。

【図５】本発明の第２実施形態によるウエハの製造方法
を示す工程図である。

【図６】本発明の第４実施形態によるウエハの製造方法
を示す工程図である。

【図７】本発明の第５実施形態によるウエハの製造方法
を示す工程図である。

【図８】本発明の第７実施形態によるウエハの製造方法
を示す工程図である。

【図９】本発明の第８実施形態によるウエハの製造方法
を示す工程図である。

【図１０】製造システムの一例を示す模式的説明図であ
る。

【図１１】製造システムの他の例を示す模式的説明図で
ある。

【図１２】分離後の第１のウエハの転用先を決めるため
の検査工程のフローチャートである。

【図１３】製造システムの一例を示す模式的説明図であ
る。

【図１４】製造システムの他の例を示す模式的説明図で
ある。

【図１５】本発明に係るウエハの製造方法を示す工程図
である。

【図１６】本発明に係る太陽電池の製造方法を示す図で
ある。

【図１７】従来のエピタキシャル層移設法を示す模式図
である。

【符号の説明】

１第１のウエハ２第２のウエハ３１，３２エピタキシャル層４多孔質層５非多孔質層６絶縁層４１，４２分離された多孔質層１４１，１４２分離された分離層７エピタキシャル層１０エピタキシャル層１４分離層

───────────────────────────────────────────────────── フロントページの続き (72)発明者坂口清文東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者近江和明東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者嶋田哲也東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基体上に半導体層を有する第１の
部材を用意する工程と、前記半導体層を前記第１の部材から分離して第２の部材
上へ移設する移設工程と、前記移設工程後に、前記半導体基体を前記第１及び第２
の部材の形成に用いられる半導体ウエハ以外の用途の半
導体ウエハとして用いるために、前記半導体基体の表面
を平坦化する平坦化工程と、を含むことを特徴とする半導体ウエハの製造方法。
【請求項２】半導体基体上に分離層を介して半導体層
を有する第１の部材を用意する工程と、前記半導体層を前記分離層により分離して第２の部材上
へ移設する移設工程と、前記移設工程後に、前記半導体基体を前記第１及び第２
の部材の形成に用いられる半導体ウエハ以外の用途の半
導体ウエハとして用いるために、前記半導体基体の表面
を平坦化する平坦化工程と、を含むことを特徴とする半導体ウエハの製造方法。
【請求項３】Ｐ型半導体基体上に半導体層を有する第
１の部材を形成する工程と、前記半導体層を前記第１の部材から分離して第２の部材
上へ移設して第１の半導体ウエハを形成する工程と、前記半導体層が分離された前記Ｐ型半導体基体上に前記
Ｐ型半導体基体よりもＰ型導電性を規定する不純物濃度
の低い低濃度Ｐ型半導体層をエピタキシャル成長させて
第２の半導体ウエハを形成する工程と、を含むことを特徴とする半導体ウエハの製造方法。
【請求項４】Ｐ型半導体基体上に分離層を介して半導
体層を有する第１の部材を用意する工程と、前記半導体層を前記分離層により分離して第２の部材上
へ移設して第１の半導体ウエハを形成する工程と、前記分離層により分離された前記Ｐ型半導体基体上に前
記Ｐ型半導体基体よりもＰ型導電性を規定する不純物濃
度の低い低濃度Ｐ型半導体層をエピタキシャル成長させ
て第２の半導体ウエハを形成する工程と、を含むことを特徴とする半導体ウエハの製造方法。
【請求項５】Ｐ型半導体基体の内部に分離層を形成
し、該分離層上に半導体層を有する第１の部材を形成す
る工程と、前記半導体層を前記分離層により分離して第２の部材上
へ移設して第１の半導体ウエハを形成する工程と、前記分離層により分離された前記Ｐ型半導体基体上に前
記Ｐ型半導体基体よりもＰ型導電性を規定する不純物濃
度の低い低濃度Ｐ型半導体層をエピタキシャル成長させ
て第２の半導体ウエハを形成する工程と、を含むことを特徴とする半導体ウエハの製造方法。
【請求項６】Ｐ型シリコン基板上に分離層を介して半
導体層を有する第１の部材を用意する工程、該第１の部材と第２の部材とを貼り合わせ、多層構造体
を形成する工程、該多層構造体を酸化性雰囲気で熱処理する工程、該多層構造体を分離層で分離し、該第２の部材上に該半
導体層を移設して第１の半導体ウエハを形成する工程、及び該多層構造体から分離された該Ｐ型シリコン基板上
に、該Ｐ型シリコン基板よりもＰ型の導電性を規定する
不純物濃度が低い低濃度Ｐ型半導体層をエピタキシャル
成長させ第２の半導体ウエハを形成する工程、とを含むことを特徴とする半導体ウエハの製造方法。
【請求項７】Ｐ型半導体基体上に、少なくとも、前記
Ｐ型半導体基体よりもＰ型導電性を規定する不純物濃度
の低いエピタキシャル半導体層からなる第１の半導体
層、分離層、及び第２の半導体層を前記Ｐ型半導体基体
側から、この順に有する第１の部材を用意する工程と、前記第２の半導体層を前記分離層により分離する分離工
程により第２の部材上へ移設して第１の半導体ウエハと
し、前記分離層により分離された、前記第１の半導体層
を有する前記Ｐ型半導体基体を第２の半導体ウエハとす
る工程と、を含むことを特徴とする半導体ウエハの製造方法。
【請求項８】Ｐ型半導体基体上に、少なくとも、前記
Ｐ型半導体基体よりもＰ型導電性を規定する不純物濃度
の低いエピタキシャル半導体層からなる第１の半導体
層、前記第１の半導体層よりもＰ型導電性を規定する不
純物濃度の高いエピタキシャル半導体層からなる第２の
半導体層を前記Ｐ型半導体基体側からこの順で形成し、
前記第２の半導体層と前記第１の半導体層の途中までと
を多孔質化し、多孔質化された前記第２の半導体層上に
第３の半導体層を形成して第１の部材を形成する工程
と、前記第３の半導体層を第２の部材上へ移設して第１の半
導体ウエハとし、前記第１の半導体層を有する前記Ｐ型
半導体基体を第２の半導体ウエハとする工程と、を含むことを特徴とする半導体ウエハの製造方法。
【請求項９】前記半導体基体あるいはＰ型半導体基体
あるいはＰ型シリコン基板は、ＣＺシリコンウエハ、Ｆ
Ｚシリコンウエハ、エピタキシャルシリコンウエハ、あ
るいは水素アニールされたシリコンウエハである請求項
１〜８のいずれかの請求項に記載の半導体ウエハの製造
方法。
【請求項１０】前記半導体層は単結晶半導体層、多結
晶半導体層、非晶質半導体層のいずれかである請求項１
〜６のいずれかの請求項に記載の半導体ウエハの製造方
法。
【請求項１１】前記分離層は、多孔質層、微小気泡層
である請求項２、４、５、６、７のいずれかの請求項に
記載の半導体ウエハの製造方法。
【請求項１２】前記分離層あるいは多孔質化した層
は、陽極化成により形成される請求項８又は請求項１１
に記載の半導体ウエハの製造方法。
【請求項１３】前記分離層は、水素、窒素、あるいは
希ガスのイオン注入により形成される請求項１１に記載
の半導体ウエハの製造方法。
【請求項１４】前記イオン注入は、プラズマ浸漬イオ
ン注入法により行われる請求項１３に記載の半導体ウエ
ハの製造方法。
【請求項１５】前記第１の部材は、前記半導体基体表
面に前記分離層となる多孔質層を形成した後、前記多孔
質層表面に前記半導体層を形成して得られる請求項２、
４、５、６、７のいずれかの請求項に記載の半導体ウエ
ハの製造方法。
【請求項１６】前記半導体層の形成に先だって、前記
多孔質層の孔壁に保護膜を形成する工程を含む請求項１
５に記載の半導体ウエハの製造方法。
【請求項１７】前記半導体層の形成に先だって、前記
多孔質層を水素を含む還元性雰囲気で熱処理する工程を
含む請求項１５に記載の半導体ウエハの製造方法。
【請求項１８】前記半導体層の原料ガスを微小量供給
し、２０ｎｍ／ｍｉｎ．以下の低成長速度で前記半導体
層を形成する工程を含む請求項１５に記載の半導体ウエ
ハの製造方法。
【請求項１９】前記半導体層の形成に先だって、前記
多孔質層を水素還元性雰囲気中で熱処理する工程、及び
／又は前記半導体層の原料ガスを微小量供給する工程を
含む前記多孔質層表面の封止工程後に、前記封止工程を
行なう温度よりも高い温度であって、かつ水素還元性雰
囲気中で熱処理する工程を含む請求項１５に記載の半導
体ウエハの製造方法。
【請求項２０】前記第１の部材は、前記半導体基体表
面に水素、窒素、希ガスから選ばれる少なくとも１種以
上のイオンを注入して、前記半導体基体内部に前記分離
層となるイオン注入層を形成して得られる請求項２、
４、５、６、７のいずれかの請求項に記載の半導体ウエ
ハの製造方法。
【請求項２１】前記第１の部材は、前記半導体基体表
面に絶縁層を形成した後、前記半導体基体内部に前記分
離層となるイオン注入層を形成して得られる請求項２、
４、５、６、７のいずれかの請求項に記載の半導体ウエ
ハの製造方法。
【請求項２２】前記第１の部材を構成する半導体基体
は、Ｐ⁺ シリコンウエハ若しくはＰ^-シリコンウエハで
ある請求項１又は請求項２に記載の半導体ウエハの製造
方法。
【請求項２３】前記第１の部材は、前記半導体基体上
にエピタキシャル層を形成し、該エピタキシャル層表面
を多孔質化して前記分離層を形成した後、該分離層表面
に前記半導体層を形成する請求項２、４、５、６、７の
いずれかの請求項に記載の半導体ウエハの製造方法。
【請求項２４】前記多孔質化は、前記半導体基体上の
前記エピタキシャル層の残厚が１００ｎｍから２０μｍ
になるように行なう請求項２３に記載の半導体ウエハの
製造方法。
【請求項２５】前記エピタキシャル層のボロン濃度
が、１×１０¹⁷ｃｍ^-3〜１×１０²⁰ｃｍ^-3のＰ⁺ 層であ
る請求項２３に記載の半導体ウエハの製造方法。
【請求項２６】前記移設工程は、前記第１の部材と前
記第２の部材とを前記半導体層が内側に位置するように
貼り合わせて多層構造体を形成する貼り合わせ工程と、
該多層構造体を分離する分離工程と、を含む請求項１又
は請求項２に記載の半導体ウエハの製造方法。
【請求項２７】前記貼り合わせ工程は、絶縁層を介し
て行われる請求項２６に記載の半導体ウエハの製造方
法。
【請求項２８】前記半導体層表面に絶縁層を形成した
後、前記貼り合わせ工程を行なう請求項２６に記載の半
導体ウエハの製造方法。
【請求項２９】前記第２の部材の表面に絶縁層を形成
した後、前記貼り合わせ工程を行なう請求項２６に記載
の半導体ウエハの製造方法。
【請求項３０】前記分離工程は、前記多層構造体を加
熱処理する方法、あるいは分離層及び／又はその近傍を
側面から酸化する方法により行われる請求項２６に記載
の半導体ウエハの製造方法。
【請求項３１】前記加熱処理が、４００℃から６００
℃で行われる請求項３０に記載の半導体ウエハの製造方
法。
【請求項３２】前記分離工程は、前記分離層側面に楔
を挿入する方法、前記多層構造体若しくは前記分離層側
面に流体を吹き付ける方法、前記分離層に引張り力、圧
縮力、若しくは剪断力を加える方法、前記分離層にてス
ライスする方法、前記分離層に超音波振動を与える方法
の少なくとも一つの方法により行われる請求項２６に記
載の半導体ウエハの製造方法。
【請求項３３】前記流体は、水、アルコール、エッチ
ング液、空気、窒素ガス、炭酸ガス、希ガスから選ばれ
る請求項３２に記載の半導体ウエハの製造方法。
【請求項３４】前記半導体ウエハとは、エピタキシャ
ルウエハである請求項１又は請求項２に記載の半導体ウ
エハの製造方法。
【請求項３５】前記半導体ウエハあるいは前記第２の
半導体ウエハを用いて、半導体装置、あるいは太陽電池
を作製する請求項１〜８のいずれかの請求項に記載の半
導体ウエハの製造方法。
【請求項３６】前記第２の部材は、ＣＺシリコンウエ
ハ、ＦＺシリコンウエハ、エピタキシャルウエハ、水素
アニールされたシリコンウエハ、ガラス、石英ガラス、
プラスチック、フレキシブルフィルム、セラミックスあ
るいは導電性基板である請求項１〜８のいずれかの請求
項に記載の半導体ウエハの製造方法。
【請求項３７】前記第２の部材は、表面に酸化膜を有
するシリコンウエハである請求項１〜８のいずれかの請
求項に記載の半導体ウエハの製造方法。
【請求項３８】前記平坦化工程は、前記半導体基体に
表面研磨、研削、エッチング、熱処理の少なくとも一つ
を施す工程である請求項１又は請求項２に記載の半導体
ウエハの製造方法。
【請求項３９】前記表面研磨は、化学的機械的研磨あ
るいはタッチポリッシュである請求項３８に記載の半導
体ウエハの製造方法。
【請求項４０】前記熱処理は、水素アニールである請
求項３８に記載の半導体ウエハの製造方法。
【請求項４１】前記水素アニールの温度が８００℃以
上であって且つ前記半導体基体の構成材料の融点以下で
ある請求項４０に記載の半導体ウエハの製造方法。
【請求項４２】前記水素アニールとは、少なくとも水
素を含む還元性雰囲気下で行われる熱処理である請求項
４０に記載の半導体ウエハの製造方法。
【請求項４３】請求項１又は請求項２の平坦化工程後
の前記半導体基体を、非ＳＯＩウエハとして使用する半
導体ウエハの使用方法。
【請求項４４】請求項１又は請求項２の平坦化工程後
の前記半導体基体を、半導体装置の作製に用いる半導体
ウエハとして利用する半導体ウエハの使用方法。
【請求項４５】請求項１又は請求項２の平坦化工程後
の前記半導体基体を、ダミーウエハとして使用する半導
体ウエハの使用方法。
【請求項４６】請求項１又は請求項２の平坦化工程後
の前記半導体基体を、モニターウエハとして使用する半
導体ウエハの使用方法。
【請求項４７】平坦化された前記半導体基体にエピタ
キシャル層を形成する工程を有する請求項１又は請求項
２に記載の半導体ウエハの製造方法。
【請求項４８】前記平坦化工程後に得られる半導体基
体について、表面異物粒子密度検査、膜厚分布検査、欠
陥密度検査、表面形状検査、あるいはエッジ検査の内少
なくとも１種類の検査工程を行なう請求項１又は請求項
２に記載の半導体ウエハの製造方法。
【請求項４９】前記検査工程により、基体を、ダミー
ウエハ、モニターウエハ、デバイスウエハ、あるいはエ
ピタキシャルウエハとして用いるかを選別する請求項４
８に記載の半導体ウエハの製造方法。
【請求項５０】前記Ｐ型半導体基体とは、高濃度Ｐ型
シリコンウエハである請求項３、４、５、７、８のいず
れかの請求項に記載の半導体ウエハの製造方法。
【請求項５１】前記高濃度Ｐ型シリコンウエハのボロ
ン濃度が、１×１０ ¹⁷ｃｍ^-3〜１×１０²⁰ｃｍ^-3である
請求項５０に記載の半導体ウエハの製造方法。
【請求項５２】前記高濃度Ｐ型半導体ウエハの比抵抗
が０．００１〜０．５Ω・ｃｍである請求項５０に記載
の半導体ウエハの製造方法。
【請求項５３】前記第１の半導体ウエハを形成する工
程は、前記第１の部材と前記第２の部材とを前記半導体
層が内側に位置するように貼り合わせて多層構造体を形
成する貼り合わせ工程と、該多層構造体を分離する分離
工程とを含む請求項３〜８のいずれかの請求項に記載の
半導体ウエハの製造方法。
【請求項５４】前記貼り合わせ工程は、絶縁層を介し
て行われる請求項５３に記載の半導体ウエハの製造方
法。
【請求項５５】前記半導体層表面に絶縁層を形成した
後、前記貼り合わせ工程を行なう請求項５３に記載の半
導体ウエハの製造方法。
【請求項５６】前記第２の部材の表面に絶縁層を形成
した後、前記貼り合わせ工程を行なう請求項５３に記載
の半導体ウエハの製造方法。
【請求項５７】前記分離工程は、前記多層構造体を加
熱処理する方法、あるいは分離層及び／又はその近傍を
側面から酸化する方法により行われる請求項５３に記載
の半導体ウエハの製造方法。
【請求項５８】前記加熱処理が、４００℃から６００
℃の範囲で行われる請求項５７に記載の半導体ウエハの
製造方法。
【請求項５９】前記分離工程は、前記分離層側面に楔
を挿入する方法、前記多層構造体若しくは前記分離層側
面に流体を吹き付ける方法、前記分離層に引張り力、圧
縮力、若しくは剪断力を加える方法、前記分離層にてス
ライスする方法、前記分離層に超音波振動を与える方法
の少なくとも一つの方法により行われる請求項５３に記
載の半導体ウエハの製造方法。
【請求項６０】前記流体は、水、アルコール、エッチ
ング液、空気、窒素ガス、炭酸ガス、希ガスから選ばれ
る請求項５９に記載の半導体ウエハの製造方法。
【請求項６１】前記低濃度Ｐ型半導体層とは、比抵抗
が０．０２Ω・ｃｍから１００００Ω・ｃｍである請求
項３〜６のいずれかの請求項に記載の半導体ウエハの製
造方法。
【請求項６２】前記低濃度Ｐ型半導体層とは、ボロン
濃度が１０¹⁷ｃｍ^-3のエピタキシャルシリコン層である
請求項３〜６のいずれかの請求項に記載の半導体ウエハ
の製造方法。
【請求項６３】前記第２の半導体ウエハについて、表
面異物粒子密度検査、膜厚分布検査、欠陥密度検査、表
面形状検査、あるいはエッジ検査の内少なくとも１種類
の検査工程を行なう請求項３〜８のいずれかの請求項に
記載の半導体ウエハの製造方法。
【請求項６４】前記エピタキシャル成長は、ＣＶＤ法
により形成される請求項３〜６のいずれかの請求項に記
載の半導体ウエハの製造方法。
【請求項６５】前記Ｐ型シリコン基板とは、高濃度Ｐ
型シリコンウエハである請求項６に記載の半導体ウエハ
の製造方法。
【請求項６６】前記高濃度Ｐ型シリコンウエハのボロ
ン濃度が、１×１０ ¹⁷ｃｍ^-3〜１×１０²⁰ｃｍ^-3である
請求項６５に記載の半導体ウエハの製造方法。
【請求項６７】前記高濃度Ｐ型シリコンウエハの比抵
抗が０．００１〜０．５Ω・ｃｍである請求項６５に記
載の半導体ウエハの製造方法。
【請求項６８】前記第１の半導体層は、Ｐ^-型エピタ
キシャルシリコン層である請求項７又は請求項８に記載
の半導体ウエハの製造方法。
【請求項６９】前記第１の半導体層は複数の層から形
成される請求項７又は請求項８に記載の半導体ウエハの
製造方法。
【請求項７０】前記第２の半導体層は、前記第１の半
導体層よりもＰ型導電性を規定する不純物濃度が高い請
求項７に記載の半導体ウエハの製造方法。
【請求項７１】前記第１の半導体層と前記第２の半導
体層とは、Ｐ型導電性を規定する不純物濃度が同一であ
る請求項７に記載の半導体ウエハの製造方法。
【請求項７２】前記第２の半導体層及び分離層は、前
記第１の半導体層に水素、窒素、希ガスから選ばれる少
なくとも一種類のガスをイオン注入することにより形成
される請求項７に記載の半導体ウエハの製造方法。
【請求項７３】前記第３の半導体層は、エピタキシャ
ル単結晶シリコン層である請求項８に記載の半導体ウエ
ハの製造方法。
【請求項７４】前記第１の部材は、前記分離層形成
後、前記第２の半導体層を形成することにより得られる
請求項７に記載の半導体ウエハの製造方法。
【請求項７５】前記第２の半導体層の形成に先だっ
て、前記分離層である多孔質層の孔壁に保護膜を形成す
る工程を含む請求項７４に記載の半導体ウエハの製造方
法。
【請求項７６】前記第２の半導体層の形成に先だっ
て、前記分離層である多孔質層を水素を含む還元雰囲気
で熱処理する工程を含む請求項７４に記載の半導体ウエ
ハの製造方法。
【請求項７７】前記第２の半導体層を構成する原料ガ
スを微小量供給し、２０ｎｍ／ｍｉｎ．以下の低成長速
度で前記第２の半導体層を形成する工程を含む請求項７
４に記載の半導体ウエハの製造方法。
【請求項７８】前記第２の半導体層の形成に先だっ
て、前記分離層である多孔質層を水素還元性雰囲気中で
熱処理する工程、及び／又は前記第２の半導体層の原料
ガスを微小量供給する工程を含む前記多孔質層表面の封
止工程後に、前記封止工程を行なう温度よりも高い温度
であって、かつ水素還元性雰囲気中で熱処理する工程を
含む請求項７４に記載の半導体ウエハの製造方法。
【請求項７９】前記第１の部材は、多孔質化された前
記第２の半導体層上に前記第３の半導体層を形成するこ
とにより得られる請求項８に記載の半導体ウエハの製造
方法。
【請求項８０】前記第３の半導体層の形成に先だっ
て、多孔質化された前記第２の半導体層である多孔質層
の孔壁に保護膜を形成する工程を含む請求項７９に記載
の半導体ウエハの製造方法。
【請求項８１】前記第３の半導体層の形成に先だっ
て、多孔質化された前記第２の半導体層である多孔質層
を水素を含む還元性雰囲気で熱処理する工程を含む請求
項７９に記載の半導体ウエハの製造方法。
【請求項８２】前記第３の半導体層を構成する原料ガ
スを微小量供給し、２０ｎｍ／ｍｉｎ．以下の低成長速
度で前記第３の半導体層を形成する工程を含む請求項７
９に記載の半導体ウエハの製造方法。
【請求項８３】前記第３の半導体層の形成に先だっ
て、多孔質化された前記第２の半導体層である多孔質層
を水素還元性雰囲気中で熱処理する工程、及び／又は前
記第３の半導体層の原料ガスを微小量供給する工程を含
む前記多孔質層表面の封止工程後に、前記封止工程を行
なう温度よりも高い温度であって、かつ水素還元性雰囲
気中で熱処理する工程を含む請求項７９に記載の半導体
ウエハの製造方法。
【請求項８４】前記低濃度Ｐ型半導体層のエピタキシ
ャル成長前に高濃度Ｐ型半導体基体の表面を平坦化する
請求項３〜６のいずれかの請求項に記載の半導体ウエハ
の製造方法。
【請求項８５】分離された前記Ｐ型半導体基体上の前
記第１の半導体層の表面を平坦化して前記第２の半導体
ウエハを形成する請求項７又は請求項８に記載の半導体
ウエハの製造方法。
【請求項８６】前記分離後の平坦化は、表面研磨、研
削、エッチング、熱処理の少なくとも一つを施すことに
より行われる請求項８５に記載の半導体ウエハの製造方
法。
【請求項８７】前記熱処理は、水素を含む雰囲気中で
の熱処理である請求項８６に記載の半導体ウエハの製造
方法。
【請求項８８】前記水素を含む雰囲気中で熱処理の温
度が８００℃以上、前記Ｐ型半導体基体の構成材料の融
点以下である請求項８７に記載の半導体ウエハの製造方
法。
【請求項８９】前記第２の半導体層を前記第２の部材
に移設した後、前記第２の半導体層上に残留する前記分
離層を除去する請求項７に記載の半導体ウエハの製造方
法。
【請求項９０】前記第３の半導体層を前記第２の部材
に移設した後、前記第２の半導体層上に残留する前記分
離層を除去する請求項８に記載の半導体ウエハの製造方
法。
【請求項９１】前記残留する分離層を除去後に、水素
を含む雰囲気中で熱処理する請求項８９又は請求項９０
に記載の半導体ウエハの製造方法。
【請求項９２】前記分離層による分離は、分離層の内
部、又は分離層の上側あるいは下側界面で分離する請求
項２、４、５、６、７のいずれかの請求項に記載の半導
体ウエハの製造方法。
【請求項９３】前記第２の部材上への前記第３の半導
体層の移設が、多孔質化された前記第１の半導体層内
部、又は多孔質化された前記第１の半導体層の上側ある
いは下側界面で分離することにより行われる請求項８に
記載の半導体ウエハの製造方法。
【請求項９４】前記半導体層と前記低濃度Ｐ型半導体
層が同一のＣＶＤ装置により形成される請求項３〜６の
いずれかの請求項に記載の半導体ウエハの製造方法。
【請求項９５】前記第２の半導体ウエハが前記第１及
び第２の部材以外の用途に用いられる請求項３〜８のい
ずれかの請求項に記載の半導体ウエハの製造方法。
【請求項９６】前記酸化性雰囲気での熱処理により前
記Ｐ型シリコン基板裏面に１０ｎｍ以上、１０μｍ以下
の酸化膜を形成する請求項６に記載の半導体ウエハの製
造方法。
【請求項９７】貼り合わせＳＯＩ基板の作製に用いら
れるシードウエハを用意し、前記シードウエハの少なく
とも一方の表面を平坦化処理した後、半導体ウエハとし
て販売することを特徴とする半導体ウエハの利用方法。
【請求項９８】前記貼り合わせＳＯＩ基板の作製は、
単結晶シリコン領域上に分離層を介して単結晶半導体層
を有する第１の部材を第２の部材と貼り合わせる工程、
前記分離層の内部及び／又は界面で分離する工程を含む
請求項９７に記載の半導体ウエハの利用方法。
【請求項９９】前記貼り合わせる工程が、前記単結晶
半導体層上及び／又は前記第２の部材上に形成された絶
縁層を介して貼り合わせる工程である請求項９８に記載
の半導体ウエハの利用方法。
【請求項１００】前記分離層は、シリコン基板の陽極
化成により形成される多孔質層あるいは、水素、窒素、
希ガスの中から選ばれる少なくとも１種類の元素のイオ
ン注入により形成される微小気泡層である請求項９８に
記載の半導体ウエハの利用方法。
【請求項１０１】前記平坦化処理が鏡面研磨工程を含
む請求項９７に記載の半導体ウエハの利用方法。
【請求項１０２】前記シードウエハの両方の表面を平
坦化処理する請求項９７に記載の半導体ウエハの利用方
法。
【請求項１０３】前記シードウエハの両面を鏡面研磨
した後、前記半導体ウエハとして販売する請求項９７に
記載の半導体ウエハの利用方法。
【請求項１０４】前記平坦化処理は、水素アニールを
含む工程である請求項９７に記載の半導体ウエハの利用
方法。
【請求項１０５】前記シードウエハ上にエピタキシャ
ル半導体層を形成する工程を含む請求項９７に記載の半
導体ウエハの利用方法。