JP2000349267A

JP2000349267A - 半導体部材の作製方法

Info

Publication number: JP2000349267A
Application number: JP2000085020A
Authority: JP
Inventors: Satoo Kakizaki; 恵男柿崎; Nobuhiko Sato; 信彦佐藤; Takao Yonehara; 隆夫米原
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-03-26
Filing date: 2000-03-24
Publication date: 2000-12-15
Anticipated expiration: 2020-03-24
Also published as: JP3453544B2

Abstract

(57)【要約】【課題】低コストで半導体部材を作製することを課題
とする。【解決手段】第１の基体の少なくとも一方の表面に多
孔質半導体層を形成する工程と、前記多孔質半導体層上
に非多孔質単結晶半導体層を形成する工程と、前記第１
の基体の前記非多孔質単結晶半導体層と第２の基体とを
貼り合わせる工程と、前記貼り合わせて構成された基体
を前記多孔質半導体層で分離する工程とを少なくとも有
する半導体部材の作製方法において、前記多孔質半導体
層を形成する工程の前に前記第１の基体の前記一方の表
面に、エピタキシャル成長層を前記多孔質半導体層の厚
みの少なくともｎ倍（ｎ≧２）の厚みに形成する工程
と、分離後の前記エピタキシャル成長層に多孔質半導体
層を形成する工程とを備えることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体部材の製造方
法に関する。

【０００２】

【従来の技術】絶縁物上の単結晶半導体層の形成は、シ
リコンオンインシュレーター又はセミコンダクター
オンインシュレーター（以下、ＳＯＩと称する。）
技術として広く知られ、通常のシリコン集積回路を作製
するバルクシリコン基板では到達し得ない数々の優位点
を、ＳＯＩ技術を利用したデバイスが有することから多
くの研究がされてきた。すなわち、ＳＯＩ技術を利用す
ることで、以下のような利点がある。すなわち、（１）誘電体分離が容易に高集積化が可能である。（２）対放射線耐性に優れている。（３）浮遊容量が低減され高速化が可能である。（４）ウェル工程が省略できる。（５）ラッチアップを防止できる。（６）薄膜化による完全空乏型電界効果トランジスタが
可能である。等の優位点が得られる。

【０００３】ＳＯＩウエハの製造方法の中でも米国特許
番号５３７１０３７号の明細書に開示された様な多孔質
層上に非単結晶半導体層を形成しこれを絶縁層を介して
支持基板に移し取る方法は、ＳＯＩ層の膜厚均一性が優
れていること、ＳＯＩ層の結晶欠陥密度を抑制すること
が容易なこと、ＳＯＩ層の表面平坦性がよいこと、製造
に際し高価な特殊仕様の装置がいらないこと、数１０ｎ
ｍから１０μｍ程度までのＳＯＩ膜厚範囲に対し同一の
装置で製造可能なことなどの点で非常に優れたものであ
る。

【０００４】さらに上記の方法に米国特許番号５，８５
６，２２９号の明細書に開示されている方法、すなわ
ち、多孔質層を有する第１の基体の前記多孔質層上に非
多孔質単結晶半導体層を形成し、前記非多孔質単結晶層
を第２の基体を貼り合わせた後、多孔質層において第１
の基体と第２の基体とのを両者を破壊することなく分離
し、第１の基体の表面を平滑にして再度多孔質を形成し
再使用することを繰り返せば第１の基体は何回も使用可
能である。

【０００５】したがって、製造コストを大幅に低減する
ことができ、また製造プロセスそのものも単純化するこ
とができるという大きな効果が得られる。この様な第１
の基体と第２の基体の両方を破壊することなく分離する
貼り合わせ基体の分離方法としては、以下のような方法
がある。

【０００６】たとえば貼り合わせ面に対して垂直な方向
に引っ張る方法、貼り合わせ面に対して平行に揃断応力
をかける方法（たとえば貼り合わせ面に平行な面でそれ
ぞれの基体を互いに反対方向に移動させる方法や円周方
向にそれぞれの基体を反対方向に回転させる方法な
ど）、貼り合わせ面に対して垂直な方向に加圧する方
法、分離領域に超音波などの波動エネルギーを印加する
方法がある。

【０００７】さらに、分離領域に貼り合わせ基体の側面
側から貼り合わせ面に平行に剥離用部材（たとえばナイ
フのような鋭利なブレード）を挿入する方法、分離領域
として機能する多孔質層に染み込ませた物質の膨張エネ
ルギーを利用する方法、分離領域として機能する多孔質
層貼り合わせ基体の側面から熱酸化し体積膨張させて分
離する方法、分離領域として機能する多孔質層を貼り合
わせ基体の側面から選択エッチングして分離する方法、
分離領域としてイオン打ち込みにより形成された微少気
泡（microcavity）を得ることのできる層を用いてレー
ザー照射などにより加熱することによって分離する方法
などがある。

【０００８】従来技術の第１の基体の表面に多孔質層を
形成し、該多孔質層上に非多孔質半導体単結晶膜を形成
し、第２の基体と貼り合わせ、該多孔質層を除去し、前
記非多孔質半導体単結晶膜を第２の基体上に移設するこ
とにより半導体部材を作製する方法では、第１の基体の
表面に形成される多孔質層の構造が、多孔質層上に形成
される非多孔質半導体単結晶膜に導入される積層欠陥の
数に密接に関係しており、多孔質層の構造を制御するた
めに第１の基板の比抵抗を制御する必要がある。

【０００９】一般に、積層欠陥は積層欠陥を囲む転位部
分に金属不純物が析出した場合にｐ−ｎ接合のリーク電
流を高め、少数キャリアライフタイムを劣化させるとい
われている。また、金属析出に伴い酸化膜の絶縁耐圧の
劣化を引き起こす懸念がある。したがって、ＳＯＩウエ
ハを実用に供するにあたってかかる積層欠陥密度を低減
することは重要な課題であり、特にバイポーラトランジ
スタではｐ−ｎ接合のリーク電流の増大は致命的にな
る。

【００１０】しかし、通常入手可能なＣＺ基板ではイン
ゴット内でも比抵抗が０．０１〜０．０２Ωｃｍと±５
０％ものばらつきがみられる。このように比抵抗がばら
つくと多孔質構造の制御が難しくなり、多孔質構造は多
孔質層上に形成した非多孔質半導体単結晶膜に導入され
る積層欠陥密度や、分離に用いる高多孔度層の構造制御
に大きく影響する。すなわち、ＳＯＩウエハ作製におい
て比抵抗を安定して制御することは重要なことではある
がＣＺ基板を使う限り困難なものである。

【００１１】これを克服する方法としてはたとえば、特
開平９−１０２５９４号公報に坂口らによって開示され
ているように、シリコン基板中に導電型を制御し得る元
素を拡散させて拡散領域を形成する方法がある。しか
し、この方法では、拡散領域の厚さを主に熱処理の温度
と時間を制御することで制御を行うため比抵抗の基板面
内均一性及び基板表面からの深さ方向に対しても比抵抗
の分布が生じる。また、ＣＺ基板を使用するため以下に
述べるスワールやＣＯＰの問題が残されている。

【００１２】一般的に使用されているＣＺ基板には、ス
ワールやＣＯＰが存在する。ＳＯＩウエハを作製するに
あたりＣＯＰのある基板を使うとこのＣＯＰがＳＯＩ層
中に存在した場合にはHF欠陥と呼ばれる欠陥形成につな
がる。HF欠陥部ではシリコンが存在しないため、ＳＯＩ
基板としては致命的な欠陥になる。

【００１３】また、基板面内不純物の濃度むらにより生
じるスワールが存在すると、多孔質層を形成した際に多
孔質構造が多孔質層厚の面内分布むらの原因となる。さ
らに、拡散法でたとえば１０¹⁸／ｃｍ³のボロンドープ
層を１０μｍもの厚さで形成しようとすると、その拡散
初期には表面近傍で濃度が１０¹⁹／ｃｍ³〜１０²⁰／ｃ
ｍ³に達し、欠陥を導入しやすくなる。

【００１４】そこで、第１の基体の比抵抗を制御する方
法として、多孔質層を形成する領域にエピタキシャルシ
リコンを用いる方法がある。エピタキシャルシリコン層
中に、多孔質シリコンを形成しその後の工程を経てＳＯ
Ｉを作製すると、第１の基体上に再びエピタキシャルシ
リコンを形成しなければならなかったため、ＳＯＩウエ
ハを形成するのと同じ回数分だけエピタキシャルシリコ
ン形成工程を経る必要がある。エピタキシャルシリコン
を成長させる工程は、工程数が多い上、時間がかかるた
め製造コストの面で課題となる。この点について詳述す
る。

【００１５】図６は従来の半導体部材の製造方法を説明
するための模式図である。図６の（ａ）に示すようにシ
リコンのような第１の基体１１を用意する。図６の
（ｂ）に示すように第１の基体１１の表面上にエピタキ
シャル成長層１２を形成する。図６の（ｃ）に示すよう
に、エピタキシャル成長層１２を陽極化成等により多孔
質化して多孔質層１３を形成する。

【００１６】図６の（ｄ）に示すように、多孔質層１３
の表面上に非多孔質の半導体層１４をエピタキシャル成
長させる。図６の（ｅ）に示すように、半導体層１４の
表面に必要に応じて絶縁層１５を形成する。図６の
（ｆ）に示すように、シリコンのような第２の基体１６
を用意する。必要に応じて絶縁層１７を第２の基体１６
の表面に形成する。

【００１７】図６の（ｇ）に示すように、第１及び第２
の基体１１，１６を貼り合わせる。図６の（ｈ）に示す
ように、第１及び第２の基体１１，１６に分離力を外部
から付与すると、機械的強度が相対的に低い多孔質層に
おいて亀裂が発生し、第１及び第２の基板は分離され
る。分離された第１の基体１１の分離面上には、残留多
孔質体１３Ｂが、分離された第２の基体１６の分離面上
（実際には半導体層１４の表面上）には残留多孔質体１
３Ａが残る。

【００１８】図６の（ｉ）に示すように残留多孔質体を
エッチング等により除去する。図６の（ｊ）に示すよう
に、エッチングによって生じた表面ラフネスを有する面
を水素アニールや研磨等により平滑化する。第２の基体
１６上の残留多孔質体１３Ａも、エッチング等により除
去して、水素アニールで表面を平滑化する。こうして、
図６の（ｌ）に示すようなＳＯＩ構造の半導体部材が得
られる。

【００１９】ＳＯＩ構造の半導体部材をもう一枚作る場
合には、図６の（ｊ）の工程で得られた第１の基体１１
の表面に、図６の（ｂ）の工程と同様にして再びエピタ
キシャル成長層１２を形成し、図６の（ｃ）〜（ｈ）、
（ｌ）の工程に流せばよい。

【００２０】

【発明が解決しようとしている課題】ここで、図６の
（ｂ）に示すエピタキシャル成長工程は、多孔質層１３
を形成する毎に、その前処理工程として必ず行われてい
る。よって、このエピタキシャル成長工程が、半導体部
材を製造する上で製造コストを上昇させていた。

【００２１】そこで、本発明は、低コストで半導体部材
を作製することを課題とする。

【００２２】

【課題を解決するための手段】上記課題を解決するため
に、本発明は第１の基体の少なくとも一方の表面に多孔
質半導体層を形成する工程と、前記多孔質半導体層上に
非多孔質単結晶半導体層を形成する工程と、前記第１の
基体の前記非多孔質単結晶半導体層と第２の基体とを貼
り合わせる工程と、前記貼り合わせて構成された基体を
前記多孔質半導体層で分離する工程とを少なくとも有す
る半導体部材の作製方法において、前記多孔質半導体層
を形成する工程の前に前記第１の基体の前記一方の表面
に、エピタキシャル成長層を前記多孔質半導体層の厚み
の少なくともｎ倍（ｎ≧２）の厚みに形成する工程と、
分離後の前記エピタキシャル成長層に多孔質半導体層を
形成する工程とを備える。

【００２３】また、本発明の半導体部材の作製方法は、
第１の基体の表面上に厚さｔｅのエピタキシャル成長層
を形成する工程と、前記エピタキシャル成長層の表面に
前記ｔｅの半分の厚さを越えないような厚さｔｐｓの多
孔質層を形成する工程と、前記多孔質層上に非多孔質層
を形成する工程と、前記非多孔質層を前記第１の基体か
ら分離する工程と、分離後の前記エピタキシャル成長層
の表面に多孔質層を形成する工程とを有する。

【００２４】さらに、本発明の半導体部材の作製方法
は、前記非多孔質層を前記第１の基体から分離する工程
の後、残留エピタキシャル成長層の表面を平滑化する工
程と、平滑化された前記エピタキシャル成長層の表面に
前記多孔質層を形成する工程と、前記多孔質層上に非多
孔質層を形成する工程と、前記非多孔質層を前記第１の
基体から分離する工程とを更に有するとよい。

【００２５】すなわち、本発明は、２巡目以降の多孔質
層の形成工程により消耗したエピタキシャル成長層の消
耗分を、予じめ考慮した厚さでエピタキシャル成長させ
るため、少なくとも２巡目の多孔質層を形成する直前に
エピタキシャル成長を再び行う必要がない。

【００２６】

【発明の実施の形態】（実施形態１）図１は、本実施形
態の半導体部材の製造工程図である。図１を参照して本
実施形態の半導体部材の製造工程について説明する。図
１（ａ）に示すように、まず、シリコン単結晶基体等か
らなる第１の基体１１を用意する。

【００２７】第１の基体としては、Ｐ型又はＮ型の半導
体基板が好ましく用いられる。具体的には第１の基体
は、Ｓｉウエハ等の元素半導体の単結晶基板やＳｉＧ
ｅ、ＳｉＣ、ＧａＡｓ等の化合物半導体の単結晶基板を
用いる。第１の基体は、エピタキシャル成長が施される
ので、比抵抗をたとえば０．０１Ω・ｃｍ〜１００Ω・
ｃｍと許容範囲が広いものを用いる。よって、高品位の
ウエハに限らず一般にダミーグレードとして入手できる
低品位のウエハ等を用いることもできる。

【００２８】つぎに、少なくとも第１の基体１１の一方
の表面に、エピタキシャル成長層１２を形成する（図１
（ｂ））。このエピタキシャル成長層１２の層厚ｔｅ
は、後述するように、多孔質層の層厚ｔｐｓの２倍以
上、より好ましくは３倍以上とする。

【００２９】エピタキシャル成長においては、比抵抗を
結晶成長の際の不純物制御により非常に厳密に制御する
ことができ、多孔質構造の制御には非常に有効な手段で
ある。さらに、多孔質層の構造は第１の基板表面に形成
されたエピタキシャル成長層の比抵抗により制御される
ため、エピタキシャル成長層を形成する第１の基体の種
類を選ぶ必要が無くなる。

【００３０】また、第１の基体１１の表面に形成される
エピタキシャル成長層１２を形成する方法としては、結
晶欠陥の入りにくいものであれば何でもよいが、具体的
には分子線エピタキシャル成長、プラズマＣＶＤ法、熱
ＣＶＤ法、光ＣＶＤ法、バイアス・スパッター法、液相
成長法などを用いることができる。

【００３１】エピタキシャル成長層としては、陽極化成
や水素や不活性ガスのイオン注入等により多孔質化でき
るものであれば良く、Ｓｉ、Ｇｅ、Ｃ、ＳｉＧｅ、Ｓｉ
Ｃ、ＧａＡｓ、ＧａＡｌ、ＩｎＰ、ＧａＮ等の半導体層
から形成できる。

【００３２】エピタキシャル成長層１２の比抵抗は、多
孔質層形成に適していればよく特に限定されないが、望
ましくは比抵抗の面内分布を±１０％〜±５％より狭い
ものであればよい。また、エピタキシャル成長層１２の
厚さばらつき±１０％〜±３％より狭い領域であればよ
い。

【００３３】分離領域とは、その後の分離工程によっ
て、崩壊する領域あるいは亀裂の入る領域をいう。分離
領域は表面よりも深い部分に表面に平行な層状に形成さ
れ、表面とその近傍を破壊せずに分離できるものが、そ
の主要な例である。

【００３４】本実施形態において、好ましくは分離領域
は第１の基体に形成されたエピタキシャル成長層中に形
成され、第２の基体との貼り合わせ界面（接合面）とは
異なる位置にある。分離工程では貼り合わせ界面から分
離するのではなく、貼り合わせ界面とは異なる位置にあ
る分離領域で分離することが必要である。

【００３５】したがって、分離領域の機械的強度が貼り
合わせ界面の機械強度よりも脆弱であって分離工程にお
いては貼り合わせ界面よりも先に分離領域が破壊される
様にしておくとよい。これにより分離層が破壊されると
第１の基体の表面側の特定の厚さの部分が第２の基体と
貼り合わされたまま第１の基体から分離し、第２の基体
上に移し取られる。分離領域の代表例は独立孔又は連通
孔のうち少なくともいずれか一方を有する多孔質層を用
いるとよい。

【００３６】そして、エピタキシャル成長層１２の表面
層を多孔質化（図１（ｃ））し、多孔質シリコン層等か
らなる多孔質半導体層１３を形成する。この時、多孔質
層１３の層厚ｔｐｓが、エピタキシャル成長層の層厚ｔ
ｅの２分の１を越えないようにするとよい。

【００３７】分離に適した多孔質層の多孔度は一般的に
は１０〜８０％の範囲であり、より好ましくは２０〜６
０％の範囲である。多孔質層は陽極化成法やイオン注入
法等により形成することができる。多孔質層は、単一の
多孔度をもつ単一の層であってもよいが、機械的な分離
を容易にし、亀裂の生じる位置が安定して現われるよう
にするために、複数の多孔質体により形成するとよい。

【００３８】こうした多孔質体は、２層であっても３層
以上であってもよく、それらの層の界面において断続的
に多孔度が変化するものであっても、あるいは連続的に
多孔度が変化するものであってもよい。

【００３９】エピタキシャル成長層１２側に位置する多
孔質層１３としては、比較的多孔度の低い、換言すれば
孔（気泡又は空洞）の占める割合が低い、低多孔度の層
が好ましく用いられ、特にその多孔度がたとえば３０％
未満であることが望ましい。低多孔度の層の好適な厚さ
は、たとえば０．１μｍ〜１００μｍである。

【００４０】エピタキシャル成長層１２より離れた位置
にある多孔質層としては、高多孔度の層が好ましく、特
にその多孔度がたとえば３０％以上であることが望まし
い。このような高多孔度の層は、比較的機械的強度が低
く、又、その界面において応力が集中して生じ易い。そ
のため、亀裂や崩壊が優先的にこの層の内部又は上下界
面に生じる。高多孔度の層の好適な厚さの上限はたとえ
ば５μｍである。

【００４１】その後、多孔質層１３上に非多孔質単結晶
シリコンのような非多孔質単結晶半導体層１４を形成す
る。単結晶層１４を形成する場合には、たとえば１００
０℃以上では多孔質層１３内部の孔の再配列が起こり、
増速エッチングの特性が損なわれる。そこで、単結晶層
１４を形成する前に、多孔質層１３の孔内壁面に保護膜
を形成するとよい。このような保護膜は多孔質層１３を
酸化性雰囲気中で３００℃〜６００℃程の温度で熱処理
することにより形成できる。

【００４２】その後、単結晶層１４を、好ましくは分子
線エピタキシャル成長、プラズマＣＶＤ法、熱ＣＶＤ
法、光ＣＶＤ法、バイアス・スパッター法、液相成長法
などにより形成する。そして、詳しくは、エピタキシャ
ル成長前に、多孔質層１３を水素含有還元性雰囲気中で
熱処理するとよい。水素含有還元性雰囲気とは、水素１
００％雰囲気又は水素と不活性ガスとの混合雰囲気等で
ある。熱処理温度は、たとえば８００℃〜１２００℃で
ある。

【００４３】つぎに、図１（ｅ）に示すように、非多孔
質単結晶層１４の上に、必要に応じて絶縁層１５を形成
する。また、図１（ｆ）に示すように、ガラス、石英又
はシリコン支持基板のような第２の基体１６を用意し
て、必要に応じてこれの少なくとも一方の表面に、絶縁
層１７を形成する。

【００４４】図示したように絶縁性表面同士を貼り合わ
せる場合には、少なくとも一方の表面を窒素プラズマや
酸素プラズマに晒して表面を活性化することも好ましい
ものである。

【００４５】それから、第１の基体１１と支持基板１６
とを、絶縁層１５，１７を介して室温で接着させた後、
陽極接合、加圧、あるいは熱処理、あるいはこれらの組
み合わせにより貼り合わせる（図１（ｇ））。これによ
り、支持基板１６と非多孔質単結晶層１４とは、絶縁層
１５，１７を介して強固に結合する。なお、絶縁層１
５，１７は非多孔質単結晶シリコン層１４上、シリコン
支持基板１６上の少なくとも一方に形成する、あるいは
絶縁層１５，１７を挟み３枚重ねで貼り合わせてもよ
い。

【００４６】つぎに、多孔質層１３中及び／又はその上
下いずれかの界面において貼り合わせた基板を分離する
（図１（ｈ））。なお、分離方法の詳細については後述
する。支持基板１６側は、残留多孔質体１３Ａ／非多孔
質単結晶層１４／絶縁層１５，１７／支持基板１６のよ
うな構造の複合部材になる。そして、分離面上に残留す
る残留多孔質体１３Ａを選択的に除去する。

【００４７】フッ酸、あるいはフッ酸にアルコール及び
過酸化水素水の少なくともどちらか一方を添加した混合
液、あるいはバッファードフッ酸あるいはバッファード
フッ酸にアルコール及び過酸化水素水の少なくともどち
らか一方を添加した混合液の少なくとも一種類を用いて
残留多孔質体１３Ａのみを無電解湿式化学エッチングに
より絶縁層１５，１７と支持基板１６との上に薄膜化し
た単結晶層１４を残存させる。

【００４８】上記のように、多孔質体の膨大な表面積に
より選択的に多孔質体のみをエッチング除去可能であ
る。但し、多孔質層１３と半導体層１４との界面に亀裂
が生じ、残留多孔質体１３Ａが殆んど存在しない場合に
は、上記エッチング工程は不要となる。多孔質層中に亀
裂が生じて分離され、分離面に多孔質体１３が残ってい
る場合にはこのように多孔質体の除去が必要になる。

【００４９】分離後の第１の基体は、分離後の表面荒れ
を平坦平滑化することにより、表面にエピタキシャル成
長層１２が既に形成されている基体として利用すること
が可能となる。分離後の表面荒れを平滑化する方法とし
ては、研磨や、水素アニールによる方法があるが、水素
アニールによる方法の方が基体減少を少なくでき、１回
のエピタキシャルシリコン層の堆積でより多くの回数の
エピタキシャルシリコンの分離工程を経ることができる
ため望ましい。

【００５０】水素アニールは、米国特許番号５，８６
９，３８７号の明細書に記載の水素を含む雰囲気中での
熱処理を行うことによりＳＯＩ基板の表面を平滑化する
ことを、本発明者らにより提案しているように、基板エ
ッチング後の表面に市販の研磨されたシリコンウェハに
比べて表面の凹凸形状が存在しても研磨仕上げのシリコ
ンウェハ並みに改善される効果を持つことを報告してい
る。

【００５１】一方、研磨をすることにより残留多孔質体
の除去と平滑化とを同一工程で達成できる。この場合に
は、非多孔質単結晶層１４を研磨ストッパーとして、多
孔質層１３を選択研磨で除去する。図１（ｌ）はこうし
て得られる半導体部材を示している。絶縁層１５，１７
と支持基板１６上とに薄膜化した単結晶層１４が平坦に
しかも均一に薄膜化されて、ウエハ全域に、大面積に形
成される。こうして、一枚のＳＯＩ構造を有する半導体
部材が得られる（一巡目）。さらに、残留多孔質体１３
Ｂ／エピタキシャル成長層１２／１１のような構造にな
っているシリコン単結晶基体１１側においては、残留多
孔質体１３Ｂを選択的に除去する。

【００５２】フッ酸、あるいはフッ酸にアルコール及び
過酸化水素水の少なくともどちらか一方を添加した混合
液、あるいはバッファードフッ酸あるいはバッファード
フッ酸にアルコール及び過酸化水素水の少なくともどち
らか一方を添加した混合液の少なくとも一種類を用いて
残留多孔質体１３Ｂのみを無電解湿式化学エッチングし
て除去しエピタキシャル成長層１２／単結晶基体１１の
構造にする（図１（ｉ））。

【００５３】残留多孔質体１３Ｂの除去により荒れたエ
ピタキシャル成長層１２の表面を、水素を含む還元性雰
囲気中で熱処理し、エピタキシャル成長層１２の表面を
平坦平滑化する（図１（ｊ））。平坦平滑化されたエピ
タキシャル成長層１２及び第１の基体１１は、図１
（ｂ）のエピタキシャル成長層１２／単結晶基体１１の
構造の基体として再び使用する。このエッチングと水素
アニールに代えて研磨により残留多孔質体１３Ｂの除去
と平滑化を行ってもよい。

【００５４】以下、２巡目の工程（ｃ）〜（ｌ）を行う
ことにより、２枚目のＳＯＩ構造の半導体部材が得られ
る。

【００５５】前述したとおり、本実施形態では、図１
（ｂ）に示すように、比較的厚いエピタキシャル成長層
１２を形成しておいたので、図１（ｊ）に示すように平
坦平滑化エピタキシャル成長層１２を備えた第１の基体
１１には、エピタキシャル成長を施すことなく図１
（ｃ）の工程に移すことができる。この時残留エピタキ
シャル成長層１２の厚さｔｅは次に多孔質化すべき厚さ
ｔｐｓよりも充分厚い。

【００５６】たとえば、市販のバッチ式エピタキシャル
成長装置においては、一枚の基体にエピタキシャル成長
を施す毎に、基体の搬入時間、昇温時間、実効的なエピ
タキシャル成長時間、降温時間、基体の搬出時間を要す
る。

【００５７】本実施形態によれば、一巡目のエピタキシ
ャル成長時に、２巡目以降にに消耗されるエピタキシャ
ル成長層１２の分を含めて厚く、形成しているために、
基体の搬入時間、昇温時間、降温時間、基体の搬出時間
を１回分省くことができる。ｎ巡目（ｎ≧３）の分を含
めて厚く形成すれば、ｎ−１回分省くこともできる。

【００５８】また、複数回数分離分の厚さのエピタキシ
ャル成長層１２を一括して形成することにより、エピタ
キシャル成長層１２に形成時に、基板が受ける高温の履
歴を減らすことができると共に工程数を減少することが
でき、低コスト化を図ることが可能となる。

【００５９】さらに、シリコン単結晶基体１１とシリコ
ン支持基体１６との両方を、破壊することなく分離する
方法としては、以下のような方法を採用することができ
る。

【００６０】１つは、貼り合わせ面に対して交差する方
向に引っ張る方法である。これは、図２（ａ）に示すよ
うに基体１１の端部に外力Ｆ１を加えることによってシ
リコン単結晶基体１１とシリコン支持基体１６とを分離
するものである。この場合は、多孔質層１３の端部から
内部に向かって、亀裂が延びて行き分離される。

【００６１】２つ目は、貼り合わせ面に対して平行に剪
断応力をかける方法、より具体的には貼り合わせ面に平
行な面でそれぞれの基体を互いに反対方向に移動させる
方法や円周方向にそれぞれの基体を反対方向に回転させ
る方法などである。このためには、図２（ｂ）に示すよ
うに外力Ｆ２を加えればよい。

【００６２】３つ目は、貼り合わせ面に対して交差する
方向に加圧する方法である。この場合は、図２（ａ）に
示す外力Ｆ１を加える向きを逆にしたと考えればよい。

【００６３】４つ目は、図２（ｃ）に示すように多孔質
層１３の端部に剥離用のエネルギーＦ３を加える方法で
ある。具体的には、鋭利なブレードを挿入したり、高圧
の流体を吹き付けたりすることにより、端部から剥離す
る。また、基体の端部を熱酸化して多孔質層を体積膨張
させて端面から剥離することもできる。更には、第２の
基体１６として、フレキシブル基板を用い、これを湾曲
させるように引っ張ることにより端面から剥離すること
もできる。

【００６４】本発明に用いることができる分離方法は、
米国特許番号５，８５６，２２９号、米国特許番号５，
８５４，１２３号の各明細書、特開平９−２３７８８４
号公報、特開平１０−２３３３５２号公報、特開平１１
−４５８４０号公報に詳しく記載されている。また、分
離領域として機能する多孔質層を貼り合わせ基体の側面
から選択エッチングして分離する方法によって分離して
もよい。

【００６５】貼り合わせ基体の端に水あるいは純水など
の液体又は窒素、エアー、酸素、水素、炭酸ガス、不活
性ガスなどの気体流体を噴射する方法を図２（ｄ）に示
す。ＮＺは流体噴射ノズル、ＷＪは流体であり、面取り
された基体１１，１６の間にできる凹部に流体を噴き付
けることにより２つに分離する。

【００６６】第１の基体の表面にあらかじめエピタキシ
ャル成長層１２を分離に要する厚みの少なくともｎ倍
（ｎ≧２）の厚みに形成しておくこと及び前記分離され
た第１の基体は表面平滑化工程により再び第１の基体１
１として用いることができる。

【００６７】つまり、エピタキシャル成長層１２中の分
離領域の表面からの厚さをｔｐｓとしたときに、第１の
基体１１に形成するエピタキシャル成長層１２の厚さを
ｔｅとすると、ｔｅの厚さがｔｅ≧ｎｔｐｓ（ｎ≧２）
の厚さとすることにより１回のエピタキシャル成長層１
２の堆積で複数回数のエピタキシャルシリコンの分離工
程を経ることを可能にするため、従来工程での第１の基
体１１を再利用する際の、１．第１の基体１１表面にエピタキシャル成長層１２の
形成２．分離３．分離後の第１の基体１１の表面荒れを平坦化４．第１の基体１１の表面にエピタキシャル成長層１２
の形成という工程が、１．第１の基体１１の表面にｎ回分離分の厚さのエピタ
キシャル成長層１２の形成２．分離３．分離後の第１の基体１１の表面荒れを平坦化という工程となる。

【００６８】また、エピタキシャル成長層１２の形成に
市販のバッチ式エピタキシャル成長装置を用いた場合に
は１回のエピタキシャルシリコンの形成につき、チャン
バー内に基板を投入後、昇温、エピタキシャル成長、降
温、等の工程が組み込まれる。

【００６９】したがって、複数回数分離分の厚さのエピ
タキシャル成長層１２を一括して形成することにより、
基体が受ける高温の熱履歴を減らすことができるという
効果をもつと共に、工程数を減少することができ、低コ
スト化を図ることが可能となる。

【００７０】また、２巡以上の分離工程を経てエピタキ
シャル成長層１２の厚さｔｅがｔｅ＜ｎｔｐｘ（ｎ≧
１）となった場合、再び第１の基体１１上にエピタキシ
ャル成長層１２の厚さをｔｅ≧ｎｔ（ｎ≧２）となるよ
うにエピタキシャル成長層１２を形成することにより、
再び複数回の分離工程を経ることが可能な表面にエピタ
キシャル成長層１２を形成した第１の基体１１として利
用することができるようになる。

【００７１】従来の方法では、第１の基体１１の表面に
形成される多孔質層１３の構造が、多孔質層１３上に形
成される非多孔質半導体層結晶膜に導入される積層欠陥
の数に密接に関係しており、多孔質層１３の構造を制御
するために第１の基体１１の比抵抗を制御する必要があ
る。

【００７２】しかし、第１の基体１１の表面にエピタキ
シャル成長層１２を形成することにより第１の基体１１
としてエピタキシャル成長層１２を使用することができ
る。エピタキシャル成長層１２は比抵抗を結晶成長の際
の不純物制御により非常に厳密に制御することができ、
多孔質構造の制御には非常に有効な手段である。

【００７３】さらに、多孔質層１３の構造は第１の基体
１１の表面に形成されたエピタキシャル成長層１２の比
抵抗により制御されるため、エピタキシャル成長層１２
を形成する第１の基体１１の種類を選ぶ必要が無くな
る。

【００７４】上記は、つまり任意の比抵抗のエピタキシ
ャル成長層１２を形成することができれば、その下地と
なる第１の基板の種類は何でもよいことになる。具体的
には、第１の基板として従来ではｐ⁺高品位基板を使用
していたところを、ｐ⁺低品位基板、ｐ^-低品位基板、ｎ
⁺低品位基板、ｎ^-低品位基板、ｐ^-高品位基板、ｎ⁺高品
位基板しいてはｎ^-高品位基板を表面にエピタキシャル
成長層１２を形成した第１の基体１１として使用するこ
とができるようになるということである。

【００７５】また、第１の基体１１の表面に形成される
多孔質層１３の構造は、多孔質層１３上に形成される非
多孔質半導体単結晶膜に導入される積層欠陥の数や、分
離に用いる高多孔度層の構造に密接に関係している。通
常のＣＺ基板では、インゴット内で比抵抗が０．０１〜
０．０２Ωｃｍと±５０％ものばらつきがみられる。

【００７６】このように比抵抗がばらつくと第１の基体
１１の表面に形成する多孔質構造の制御が難しくなり、
エピタキシャル成長層１２の積層欠陥密度のばらつき
や、分離に用いる高多孔度層の構造は分離工程のばらつ
きにつながり安定性に欠けることになり、その制御を非
常に難しいものにしている。

【００７７】したがって、第１の基体１１としてエピタ
キシャル成長層１２を用いることにより、多孔質層１３
を形成する単結晶層の比抵抗を、結晶成長の際の不純物
制御により非常に厳密に制御することができるため、多
孔質層１３の構造制御が非常に安定したものとなる。

【００７８】前記、エピタキシャル成長層１２の多孔質
層の構造を制御するためには第１の基体１１の表面に形
成されるエピタキシャル成長層１２はｐ⁺又はｎ⁺のもの
を形成した方が好ましい。また、一般的に使用されてい
るＣＺ基板にはスワールやＣＯＰが存在する。ＳＯＩウ
エハを作製するにあたりＣＯＰのある基板を使うと、こ
のＣＯＰがＳＯＩ層中に存在した場合にはＨＦ欠陥と呼
ばれる欠陥形成につながる。

【００７９】前記ＨＦ欠陥部ではＳｉがないため、ＳＯ
Ｉ基板としては致命的な欠陥である。また、ＣＶＤ等を
用いて形成したエピタキシャル成長層１２では、市販の
もので比抵抗面内ばらつき±５％、ウエハ間ばらつき±
７％と非常に高精度に比抵抗を制御することが可能とな
り、ＣＺ基板に見られる不純物の濃度むらを原因とする
スワールが存在しないため、多孔質層１３を形成した際
の多孔質層１３の厚さ分布の均一性が高めることができ
る。

【００８０】したがって、第１の基体１１としてエピタ
キシャル成長層１２を使用することにより、ＣＺ基板に
存在するスワールやＣＯＰが原因とされる欠陥を無くす
ことができるため、ＳＯＩウエハを作製するにあたりウ
エハに導入される欠陥を大幅に低減することができる。

【００８１】しかし、このエピタキシャルを成長させる
工程は工程数が多い上、時間がかかる為製造タクト、製
造コストの面で課題となっていたが、上記本発明を用い
ることで前記課題を解決することができる。

【００８２】（実施形態２）以下、本発明の実施形態１
による半導体部材の製造方法を応用した別の実施形態に
ついて説明する。図４を参照して本実施形態の半導体部
材の製造方法について説明する。５２５μｍの厚みをも
った比抵抗０．０１Ω・ｃｍ〜１００Ω・ｃｍのＮ型の
４インチ径の第１の（１００）単結晶シリコン基板３１
（図４（ａ））上に比抵抗０．０１Ω・ｃｍのＮ型の単
結晶シリコン層３２を５０μｍＬＰＥ（Liquid Phase E
pitaxy）法を用いて成長する（図４（ｂ））。

【００８３】成長方法としては、単結晶シリコン基板３
１を過飽和状態まで溶かし込んだ９００℃の金属インジ
ウム溶媒の中に浸漬し、その後、徐冷して単結晶シリコ
ン層３２を５０μｍ程の厚さに形成する。この基板の表
面のエピタキシャルシリコン層３２をＨＦ溶液中におい
て陽極化成を行う。こうして、厚さ９μｍの多孔質シリ
コン層３３を形成する（図３（ｃ））。陽極化成条件は
以下の通りである。

【００８４】電流密度：７（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１１（分）多孔質シリコンの厚み：９（μｍ）多孔度：１５（％）この基板を酸素雰囲気中４００℃で２時間酸化する。こ
の酸化により多孔質シリコン層３３の孔の内壁は熱酸化
膜で覆われる。多孔質シリコン層３３上にＭＢＥ（Mole
cular Beam Epitaxy）法により単結晶シリコン層３４を
５４５ｎｍエピタキシャル成長する（図４（ｄ））。成
長条件は以下の通りである。

【００８５】温度：７００℃ 圧力：１×１０^-9Ｔｏｒｒ（約１．３×１０^-7Ｐａ）成長速度：０．１ｎｍ／ｓｅｃ温度：９５０℃ 成長速度：０．３μｍ／ｍｉｎさらに、単結晶シリコン層３４の表面に、熱酸化により
１００ｎｍのＳｉＯ₂層３５を形成する（図４
（ｅ））。別に第２の基体として用意した溶融石英基板
３６（図４（ｆ））の表面とＳｉＯ₂層３５の表面とを
重ね合わせ、接触させた後、４００℃で２時間の熱処理
をし、貼り合わせを行う（図４（ｇ））。ここで、重ね
合わせる前にＮ₂プラズマ処理等の前処理を行う。

【００８６】貼り合わせたウエハに面内に対して垂直方
向にさらに面内に均一に充分な圧力を加えて多孔質シリ
コン層３３を破壊させウエハを二分割する。こうして、
多孔質シリコンを表出させる（図４（ｈ））。その後、
多孔質シリコン層３３をバッファード弗酸とＨ₂Ｏ₂濃度
３０ｗｔ％過酸化水素水との混合液（１：５）で撹拌し
ながら選択エッチングする。単結晶シリコンはエッチン
グされずに残り、単結晶シリコンをエッチ・ストップの
材料として、多孔質シリコンは選択エッチングされ、完
全に除去される（図４（ｌ））。

【００８７】こうして、溶融石英基板３６上に０．５μ
ｍの厚みをもった単結晶シリコン層３４が形成できる。

【００８８】第１の基体３１の表面にエピタキシャルシ
リコン層３２を形成した基板を用いることにより従来の
ＣＺ基板を用いて作製したＳＯＩ基板に比べてスワール
レスで、ＨＦ欠陥試験でＣＯＰフリーの高品質な半導体
層を有するＳＯＩ基板が得られる。

【００８９】一方、分離した単結晶シリコン基板３１に
残存する多孔質シリコン層３３Ｂを同様のエッチングに
より除去する（図４（ｉ））その後、その基板を水素を
含む還元性雰囲気中でエッチングによる表面荒れを平坦
にするために熱処理する（図４（ｊ））。処理条件は以
下の通りである。

【００９０】温度：１１００℃ 時間：２時間ソースガス：Ｈ₂ ガス流量：１０ｌ／ｍｉｎガス圧力：大気圧水素アニール処理では、表面エネルギーを下げるべく表
面原子のマイグレーションが生じるため選択エッチング
による表面荒れを平坦平滑化することができる。原子間
力顕微鏡での評価において５０μｍ角の領域での平均２
乗荒さを０．２ｎｍで、通常市販されている研磨仕上げ
のシリコン基板と同等以上にすることができる。

【００９１】多孔質シリコン層３３を形成する基板にエ
ピタキシャルシリコン層３２を積んだ基板を用いてＳＯ
Ｉ基板を作製する場合には、水素を含む還元性雰囲気中
でエッチングによる表面荒れを平坦にするために熱処理
した後にもスワールがみられず、良好な貼り合わせ状態
となる。

【００９２】こうして得られたエピタキシャルシリコン
層３２を用いて上述の多孔質層形成工程以降からの工程
を繰り返すことにより高品質な半導体層を有するＳＯＩ
基板が５枚得られる。さらに、エピタキシャルシリコン
層３２が９μｍ以下の厚さになった場合には、単結晶シ
リコンを、ＬＰＥ法を用いて成長させ再びエピタキシャ
ルシリコン層３２の厚さを５０μｍに戻して、上述の多
孔質層形成工程以降からの工程を繰り返すことにより高
品質な半導体層を有する更に５枚のＳＯＩ基板を得るこ
とができる。

【００９３】（実施形態３）図５を参照して本実施形態
の半導体部材の製造方法について説明する。５２５μｍ
の厚みをもった比抵抗０．０１Ω・ｃｍ〜１００Ω・ｃ
ｍのＮ型の４インチ径の第１の（１００）単結晶シリコ
ン基板４１（図５（ａ））上に比抵抗０．０５Ω・ｃｍ
のＮ型の単結晶シリコンをＭＢＥ（Mclecular Beam Epi
taxy）法によりエピタキシャル成長し、厚さ２０μｍの
層４２を形成する（図５（ｂ））。成長条件は以下の通
りである。

【００９４】温度：７００℃ 圧力：１×１０^-9Ｔｏｒｒ（１．３×１０^-7Ｐａ）成長速度：０．１ｎｍ／ｓｅｃ温度：９５０℃ この基板の表面のエピタキシャルシリコン層４２をＨＦ
溶液中において陽極化成を行う。こうして、多孔質シリ
コン層４３を形成する（図５（ｃ））。陽極化成条件は
以下の通りである。

【００９５】電流密度：７（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：５（分）多孔質シリコンの厚み：５（μｍ）多孔度：２０（％）この基板を酸素雰囲気中４００℃で１時間酸化する。こ
の酸化により多孔質シリコン層４３の孔の内壁は熱酸化
膜で覆われる。多孔質シリコン層４３上にＭＯＣＶＤ
（Metal Organic Chemical Vapor Deposition）法によ
り単結晶ＧａＡｓをエピタキシャル成長し厚さ１μｍの
層４４を形成する（図５（ｄ））。成長条件は以下の通
りである。

【００９６】ソースガス：ＴＭＧ／ＡｓＨ₃／Ｈ₂ ガス圧力：８０Ｔｏｒｒ（約１．１×１０⁴Ｐａ）温度：７００℃ 別に用意した第２の基体４６（図５（ｆ））の表面とＧ
ａＡｓ層４４表面とを重ね合わせ、接触させた後、９０
０℃で１時間の熱処理をし、貼り合わせを行う（図５
（ｇ））。この熱処理により両基板は強固に貼り合わさ
れる。貼り合わせたウエハに面内に対して垂直方向にさ
らに面内に均一に充分な圧力を加え多孔質シリコン層４
３を破壊させウエハを二分割する（図５（ｈ））。

【００９７】その後、残留多孔質シリコン層４３Ａの内
壁の酸化膜を弗酸で除去した後、多孔質シリコン４３Ａ
を、エチレンジアミン＋ピロカテコール＋水（１７ｍｌ：３
ｇ：８ｍｌの比率）１１０℃ でエッチングする。単結晶ＧａＡｓ層４４はエッチング
されずに残り、単結晶ＧａＡｓをエッチ・ストップの材
料として、多孔質シリコン４３Ａは選択エッチングさ
れ、完全に除去される（図５（ｌ））。

【００９８】単結晶ＧａＡｓの該エッチング液に対する
エッチング速度は、極めて低く、実用上無視できる膜厚
減少であると考えられる。すなわち、シリコン基板上に
１μｍの厚みをもった単結晶ＧａＡｓ層４４が形成でき
る。多孔質シリコン層４３の選択エッチングによっても
単結晶ＧａＡｓ層４４には変化はない。

【００９９】透過電子顕微鏡による断面観察を行えば、
ＧａＡｓ層４４には新たな結晶欠陥は導入されておら
ず、良好な結晶性が維持されていることが確認できる。
支持基板４６として酸化膜付きのシリコン基板を用いる
ことにより、絶縁膜上のＧａＡｓも同様に作製すること
ができる。

【０１００】一方、分離した単結晶シリコン基板４１に
残存する多孔質シリコン層４３Ｂを、同様のエッチング
により除去する（図５（ｉ））。その後、その基板を水
素を含む還元性雰囲気中でエッチングによる表面荒れを
平坦にするために熱処理する（図５（ｊ））。処理条件
は以下の通りである。

【０１０１】温度：１１００℃ 時間：１時間ソースガス：Ｈ₂ ガス流量：１０ｌ／ｍｉｎガス圧力：大気圧原子間力顕微鏡での評価において５０μｍ角の領域での
平均２乗荒さを０．２ｎｍで、通常市販されている研磨
仕上げのシリコン基板と同等以上にすることができる。

【０１０２】こうして得られたエピタキシャルシリコン
層４２を用いて上述の多孔質層形成工程以降からの工程
を繰り返すことにより高品質なGaAsからなる半導体層を
有する化合物半導体On Insulator基板が３枚得られる。

【０１０３】さらに、エピタキシャルシリコン層４２が
５μｍ以下の厚さになった場合には、再びＭＢＥ（Mole
cular Beam Epitaxy）法によりエピタキシャルシリコン
層４２の厚さを２０μｍに戻して、上述の多孔質層形成
工程以降からの工程を繰り返すことにより高品質な半導
体層を有する更に３枚の化合物半導体On Insulator基板
を得ることができる。

【０１０４】

【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。

【０１０５】［実施例１］再び図１を参照して本実施例
の半導体部材の製造方法を説明する。第１の基体とし
て、７２５μｍの厚みをもった比抵抗０．０１Ω・ｃｍ
のＰ型の８インチ径の（１００）単結晶シリコン基板１
１（図１（ａ））上に、エピタキシャル成長層１２であ
る比抵抗０．０１Ω・ｃｍのＰ型単結晶シリコン層をＣ
ＶＤ（Chemical Vapor Deposition）法を用いて成長し
厚さ３０μｍまでのエピタキシャル成長層１２を形成し
た（図１（ｂ））。

【０１０６】成長条件は以下の通りであった。

【０１０７】ソースガス：ＳｉＨＣl₃／Ｈ₂ ドーパント：Ｂ₂Ｈ₆ ガス圧力：７６０Ｔｏｒｒ（約１．０×１０⁵Ｐａ）温度：１０８０℃ 成長速度：２μｍ／ｍｉｎこの基板の表面上のエピタキシャル成長層１２をＨＦ溶
液中において陽極化成を行った。こうして、エピタキシ
ャル成長層１２の表面にたとえば厚さ１１μｍの多孔質
シリコン層１３を形成した（図１（ｃ））。陽極化成条
件は以下の通りであった。

【０１０８】電流密度：５（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１１分多孔質の厚み：１１μｍ多孔度：２０％この基板を酸素雰囲気中４００℃で１時間酸化した。こ
の酸化により多孔質シリコン層（多孔質半導体層）１３
の孔の内壁は熱酸化膜で覆われた。その後、ＨＦ濃度が
１．２ｗｔ％ＨＦ溶液に３０秒浸けて多孔質半導体層の
層表面の熱酸化膜を除去した後、よく水洗し、よく乾燥
してエピタキシャル装置に設置して水素雰囲気中で昇温
した後、多孔質シリコン層１３上にＣＶＤ法により単結
晶シリコンを、エピタキシャル成長したとえば厚さ１０
４５ｎｍの単結晶シリコン層１４を形成した（図１
（ｄ））。成長条件は以下の通りであった。

【０１０９】ソースガス：ＳｉＨ₂Ｃｌ₂／Ｈ₂ ガス流量：０．１／２５ｌ／ｍｉｎガス圧力：７６０Ｔｏｒｒ（約１．０×１０⁵Ｐａ）温度：９５０℃ 成長速度：０．２μｍ／ｍｉｎさらに、単結晶シリコン層１４の表面に、絶縁層として
熱酸化により１００ｎｍのＳｉＯ₂層１５を形成した
（図１（ｅ））。別に用意した５００ｎｍのＳｉＯ₂層
（絶縁層）１７を形成したシリコン基板１６（図１
（ｆ））のＳｉＯ₂層１７側とＳｉＯ₂層１５の表面と
を重ね合わせ、接触させた後、１１００℃、２時間の熱
処理をし、貼り合わせを行った（図１（ｇ））。

【０１１０】貼り合わせた基板の面に対して垂直方向に
充分な引っ張り力を加えて多孔質シリコン層１３が破壊
し基板は２分割され、多孔質シリコンを表出させた（図
１（ｈ））。

【０１１１】具体的には、貼り合わせた基板の両面にプ
レートを、接着剤を用いて接着し、プレートを互いに引
き離す方向に移動する治具に配した後、それによって２
つに引き離した。その後、多孔質シリコン層１３をＨＦ
濃度４９ｗｔ％のフッ酸とＨ ₂Ｏ₂濃度３０ｗｔ％過酸化
水素水との混合液（１：５）で撹拌しながら選択エッチ
ングした。

【０１１２】単結晶シリコンはエッチングされずに残
り、単結晶シリコンをエッチ・ストップの材料として多
孔質シリコンはエッチングされ、完全に除去され一枚の
ＳＯＩ基板が得られた（図１（ｌ））。

【０１１３】非多孔質シリコンのエッチング液に対する
エッチング速度は極めて低く、多孔質層のエッチング速
度との選択比は１０⁵以上にも達し、非多孔質単結晶シ
リコン層１４のエッチングにおけるエッチング量（数１
０ｎｍ程度）は実用上無視できる膜厚減少であった。す
なわち、ＳｉＯ₂層１５、１７上に１μｍの厚みをもっ
た単結晶シリコン層１４が形成できた。多孔質シリコン
の選択エッチングによっても単結晶シリコン層１４には
変化はなかった。

【０１１４】透過電子顕微鏡による断面観察の結果、シ
リコン層には新たな結晶欠陥は導入されておらず、良好
な結晶性が維持されていることが確認された。この基板
を、ＨＦ濃度がたとえば４０ｗｔ％〜４９ｗｔ％のよう
な高濃度HF溶液に１５分浸けた後に光学顕微鏡で基板全
面を確認したところＨＦにより埋め込み酸化膜に穴が空
いている個所は一個所と極めて少なかった。

【０１１５】つまり、単結晶シリコン基板１１表面にエ
ピタキシャル成長層１２を形成した基板を用いることに
より、HF欠陥試験で従来のＣＺ基板を用いて作製したＳ
ＯＩ基板に比べてＣＯＰフリーの高品質な半導体層を有
するＳＯＩ基板が得られた。なお、単結晶シリコン層１
４の表面に酸化膜１５を形成しないで貼り合わせても同
様の結果が得られる。また、Ｓｉ基板１６の表面に酸化
膜１７を形成しないで貼り合わせても、同様の結果が得
られる。

【０１１６】一方、多孔質シリコン層１３で分離した単
結晶シリコン基板１１に残存する多孔質シリコン層１３
を、同様のエッチングにより除去した後（図１
（ｉ））、その基板を水素を含む還元性雰囲気中で、エ
ッチングによる表面荒れを平坦にするために、熱処理し
た（図１（ｊ））。熱処理条件は以下の通りであった。

【０１１７】温度：１１００℃ 時間：１時間ソースガス：Ｈ₂ ガス流量：１０ｌ／ｍｉｎガス圧力：７６０Ｔｏｒｒ（約１．０×１０⁵Ｐａ）水素アニール処理では、表面エネルギーを下げるべく表
面原子のマイグレーションが生じるため、選択エッチン
グによる表面荒れを平坦平滑化することができた。原子
間力顕微鏡での評価において５０μｍ角の領域での平均
２乗荒さは０．２ｎｍで、通常市販されている研磨仕上
げのシリコン基板と同等以上にすることができた。

【０１１８】こうして得られた残りの厚さが約１９μｍ
のエピタキシャル成長層１２を用いて、多孔質シリコン
層１３形成工程以降からの工程を繰り返すことにより高
品質な半導体層を有するもう一枚のＳＯＩ基板２枚が得
られた。

【０１１９】そして、エピタキシャル成長層１２が約８
μｍとなったので、単結晶シリコンを、ＣＶＤ法を用い
て成長させて再びエピタキシャル成長層１２の厚さを３
０μｍにして、上述の多孔質層形成工程以降からの工程
を繰り返すことにより高品質な半導体層を有する３枚目
のＳＯＩ基板を得た。更に又上記多孔質形成工程以降を
繰り返し４枚目のＳＯＩ基板を得た。

【０１２０】［実施例２］再び図１を参照して、本実施
例の半導体部材の製造方法を示す図である。６２５μｍ
の厚みをもった比抵抗０．０１Ω・ｃｍのＰ型の６イン
チ径の（１００）単結晶シリコン基板１１（図１
（ａ））を用意し、エピタキシャル成長装置内に配し、
水素中で昇温し比抵抗０．０５Ω・ｃｍのＰ型単結晶シ
リコンをＣＶＤ法を用いてシリコン単結晶基板１１上に
成長し厚さ４０μｍのエピタキシャル成長層１２を得た
（図１（ｂ））。成長条件は以下の通りであった。

【０１２１】ソースガス：ＳｉＨＣl₃／Ｈ₂ ドーパント：Ｂ₂Ｈ₆ ガス圧力：７６０Ｔｏｒｒ（約１．０×１０⁵Ｐａ）温度：１０８０℃ 成長速度：２μｍ／ｍｉｎこの基板のエピタキシャルシリコンの表面をＨＦ溶液中
において陽極化成を行った。こうして、たとえば厚さ８
μｍの多孔質シリコン層１３を形成した（図１
（ｃ））。陽極化成条件は以下の通りであった。

【０１２２】電流密度：５（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１０（分）多孔質シリコンの厚み：８（μｍ）多孔度：３０（％）この基板を酸素雰囲気中４００℃で１時間酸化した。こ
の酸化により多孔質シリコン層１３の孔の内壁は熱酸化
膜で覆われた。その後、ＨＦ濃度が１．０ｗｔ％ＨＦ溶
液に４５秒浸けて、多孔質層の層表面の熱酸化膜を除去
した後、よく水洗し、よく乾燥してエピタキシャル装置
に設置して水素中で昇温し、多孔質シリコン層１３上に
ＣＶＤ法により単結晶シリコンを、エピタキシャル成長
し厚さ１０４５ｎｍの単結晶シリコン層１４を形成した
（図１（ｄ））。成長条件は以下の通りであった。

【０１２３】ソースガス：ＳｉＨ₂Ｃｌ₂／Ｈ₂ ガス流量：０．５／１８０ｌ／ｍｉｎガス圧力：８０Ｔｏｒｒ（約１．１×１０⁴Ｐａ）温度：９５０℃ 成長速度：０．３μｍ／ｍｉｎさらに、単結晶シリコン層１４の表面に熱酸化により１
００ｎｍのＳｉＯ₂層１５を形成した（図１（ｅ））。
別に用意した５００ｎｍのＳｉＯ₂層１７を形成したシ
リコン基板１６（図１（ｆ））のＳｉＯ₂層１７側とＳ
ｉＯ₂層１５の表面とを重ね合わせ、接触させた後、９
００℃で２時間の熱処理をし、貼り合わせを行った（図
１（ｇ））。ここで、これらを重ね合わせる前に、貼合
わせ面にＮ₂プラズマ処理等の前処理を施すとより貼り
合わせ強度が高まる。

【０１２４】図２（ｄ）に示したように貼り合わせたウ
エハを垂直に立てて、その両ウエハのベベリングで構成
された隙間（凹部）に、その上方に配置されたウォータ
ージェット装置の０．１５ｍｍのノズルから２０００ｋ
ｇｆ／ｃｍ²の圧力で高圧の純水を、貼り合わせウエハ
の貼り合わせ界面（表面）に平行な方向から噴射した。
その際、ノズルを高圧の純水がベベリングで構成された
隙間に沿って移動する方向に走査した。

【０１２５】そうしたところ、陽極化成により形成され
た多孔質シリコン層１３中においてウエハは２分割され
た（図１（ｈ））。このとき、シリコン単結晶基板１１
表面に形成されていたＳｉＯ₂層１５、単結晶シリコン
層１４、及び多孔質シリコン層１３の一部が貼り合わせ
を行ったシリコン基板１６側に移設された。単結晶シリ
コン基板１１上のエピタキシャル成長層１２の表面には
多孔質シリコン層１３のみが残った。

【０１２６】その後、多孔質シリコン層１３を、ＨＦ濃
度４９ｗｔ％の弗酸とＨ₂Ｏ₂濃度３０ｗｔ％の過酸化水
素水との混合液（１：５）で撹拌しながら選択エッチン
グした。単結晶シリコンはエッチングされずに残り、単
結晶シリコンをエッチ・ストップの材料として、多孔質
シリコンは選択エッチングされ、完全に除去された（図
１（ｌ））。

【０１２７】すなわち、ＳｉＯ₂層１５，１７上に１μ
ｍの厚みをもった単結晶シリコン層１４が形成できた。
多孔質シリコンの選択エッチングによっても単結晶シリ
コン層１４には変化はなかった。透過電子顕微鏡による
断面観察の結果、シリコン層には新たな結晶欠陥は導入
されておらず、良好な結晶性が維持されていることが確
認された。この基板を、高濃度HF溶液に１５分浸けた後
に光学顕微鏡で基板全面を確認したところＨＦにより埋
め込み酸化膜（ＢＯＸ）に穴が空いている個所は一個所
と極めて少なかった。

【０１２８】つまり、単結晶シリコン基板１１の表面
に、エピタキシャル成長層１２を形成した基板を用いる
ことにより、従来のＣＺ基板を用いて作製したＳＯＩ基
板に比べてスワールレスで、HF 欠陥試験でＣＯＰフリ
ーの高品質な半導体層を有するＳＯＩ基板が得られた。

【０１２９】一方、多孔質シリコン層１３を境に分離し
た単結晶シリコン基板１１に残存する多孔質シリコン層
１３を、同様のエッチングにより除去した（図１
（ｉ））後、エッチングにより荒れた表面を５μｍ研磨
除去し、表面荒れを平坦化した（図１（ｊ））。この平
坦化により基板表面は市販されている基板と同等の表面
平坦性をもつようにすることができた。

【０１３０】こうして得られた残りの約３２μｍ厚のエ
ピタキシャル成長層１２を用いて、上述の多孔質層形成
工程以降からの工程を繰り返すことにより高品質な半導
体層を有する２枚目のＳＯＩ基板を得られた。更に同様
にして約２４μｍ厚のエピタキシャル成長層１２を用い
て３枚目のＳＯＩ基板を得た。そして更に１６μｍ厚の
エピタキシャル成長層１２を用いて４枚目のＳＯＩ基板
を得た。そして８μｍ厚のエピタキシャル成長層１２を
用いて５枚目のＳＯＩ基板を得た。

【０１３１】研磨後のエピタキシャルシリコン層が８μ
ｍ未満の厚さになった場合、使用したエピタキシャル成
長層１２に相当する分の単結晶シリコンを、ＣＶＤ法を
用いて形成して再びエピタキシャルシリコン層の厚さを
４０μｍに戻して、上述の多孔質シリコン層形成工程以
降からの工程を繰り返すことにより高品質な半導体層を
有するＳＯＩ基板を更に５枚作ることができる。

【０１３２】［実施例３］図３を参照して本実施例の半
導体部材の製造方法について説明する。６２５μｍの厚
みをもった比抵抗０．０１Ω・ｃｍのＰ型の６インチ径
の第１の（１００）単結晶シリコン基板５１（図３
（ａ））上に比抵抗０．０１Ω・ｃｍのＰ型単結晶シリ
コンをＣＶＤ法を用いて成長したとえば厚さ３０μｍの
エピタキシャルシリコン層５２を形成した（図３
（ｂ））。成長条件は以下の通りであった。

【０１３３】ソースガス：ＳｉＨＣl₃／Ｈ₂ ドーパント：Ｂ₂Ｈ₆ ガス圧力：７６０Ｔｏｒｒ（約１．０×１０⁵Ｐａ）温度：１０８０℃ 成長速度：２μｍ／ｍｉｎこの基板の表面のエピタキシャルシリコン層５２の表面
をＨＦ溶液中において第１の条件にて陽極化成を行い、
その後第２の条件にて陽極化成を行った。こうして、複
数の多孔質シリコン層５３を形成した（図３（ｃ））。
陽極化成条件は以下の通りであった。（第１の条件）電流密度：７（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：５（分）多孔質シリコン層５３'の厚み：４．５（μｍ）多孔度：１５（％）（第２の条件）電流密度：３０（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１０（秒）多孔質シリコン層５３''の厚み：０．２（μｍ）多孔度：４０（％）多孔質シリコン層５３を２層構成にすることにより、先
に低電流で陽極化成した表面層の多孔質シリコン層５
３’は高品質エピタキシャルシリコン層を形成するため
のものとして、そして後で高電流で陽極化成した下層の
多孔質シリコン層”は実効的な分離層を形成するための
ものとして、それぞれ形成した。したがって、低電流多
孔質シリコン層５３’の厚さは、これに限っておらず、
数１００μｍから０．１μｍ程度まで使用できる。ま
た、２層目の多孔質シリコン層５３”形成後に３層目以
降を形成しておいてもよい。

【０１３４】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化によりエピタキシャルシリコン表面
に形成された多孔質シリコンの孔の内壁は熱酸化膜で覆
われた。その後、ＨＦ濃度１．０ｗｔ％のＨＦ溶液に４
５秒浸けた後、よく水洗し、よく乾燥してエピタキシャ
ル装置に設置して水素中で昇温し、多孔質シリコン上に
ＣＶＤ法によりたとえば１０４５ｎｍ厚の単結晶シリコ
ン層５４をエピタキシャル成長した（図３（ｄ））。成
長条件は以下の通りであった。

【０１３５】ソースガス：ＳｉＨ₂Ｃl₂／Ｈ₂ ガス流量：０．５／１８０ｌ／ｍｉｎガス圧力：８０Ｔｏｒｒ（約１．１×１０⁴Ｐａ）温度：９５０℃ 成長速度：０．３μｍ／ｍｉｎさらに、このエピタキシャルシリコン層５４の表面に熱
酸化により１００ｎｍのＳｉＯ₂層５５を形成した（図
３（ｅ））。別に用意した１００ｎｍのＳｉＯ ₂層５７
を形成したシリコン基板５６（図３（ｆ））のＳｉＯ₂
層５７側とＳｉＯ₂層５５の表面とを重ね合わせ、接触
させた後、９００℃で２時間の熱処理をし、第２の基体
５６に貼り合わせを行った（図３（ｇ））。

【０１３６】図２（ｄ）に示すように貼り合わせたウエ
ハを垂直に立てて、その両ウエハのベベリングで構成さ
れた隙間に、その上方に配置されたウォータージェット
装置の０．１５ｍｍのノズルから２０００ｋｇｆ／ｃｍ
²の圧力で高圧の純水を、貼り合わせウエハの貼り合わ
せ界面（表面）に平行な方向から噴射した。その際、ノ
ズルを高圧の純水がベベリングで構成された隙間に沿っ
て移動する方向に走査した。

【０１３７】そうしたところ、高電流によって形成され
た多孔質シリコン層５３”の界面付近に亀裂が生じウエ
ハは二分割された（図３（ｈ））。その結果、元々の基
体表面に形成されたＳｉＯ₂層５５、エピタキシャルシ
リコン層５４、及び多孔質シリコン層５３’、５３”の
一部が貼り合わせた第２の基体５６側に移設された。第
１の基板５１表面には多孔質シリコン層５３”のみ残っ
た。

【０１３８】その後、多孔質シリコン層５３’、５３”
をＨＦ濃度４９ｗｔ％の弗酸とＨ₂Ｏ₂濃度３０ｗｔ％の
過酸化水素水との混合液（１：５）で撹拌しながら選択
エッチングした。単結晶シリコンはエッチングされずに
残り、単結晶シリコンをエッチ・ストップの材料とし
て、多孔質シリコンは選択エッチングされ、完全に除去
された（図３（ｌ））。

【０１３９】すなわち、ＳｉＯ₂層上に１μｍの厚みを
もった単結晶シリコン層が形成できた。多孔質シリコン
の選択エッチングによっても単結晶シリコン層５４には
変化はなかった。透過電子顕微鏡による断面観察の結
果、シリコン層には新たな結晶欠陥は導入されておら
ず、良好な結晶性が維持されていることが確認された。
この基板を、高濃度HF溶液に１５分浸けた後に光学顕微
鏡で基板全面を確認したところＨＦにより埋め込み酸化
膜（ＢＯＸ）に穴が空いている個所は一個所と極めて少
なかった。

【０１４０】つまり、単結晶シリコン基板５１の表面に
エピタキシャルシリコン層５２を形成した基板を用いる
ことにより従来のＣＺ基板を用いて作製したＳＯＩ基板
に比べてスワールレスで、HF defect試験でＣＯＰフリ
ーの高品質な半導体層を有するＳＯＩ基板が得られた。

【０１４１】一方、多孔質シリコン層５３”を境に分離
した単結晶シリコン基板５１に残存する多孔質シリコン
層５３”を同様のエッチングにより除去した（図３
（ｉ））後、その基板を水素を含む還元性雰囲気中でエ
ッチングによる表面荒れを平坦にするために熱処理した
（図３（ｊ））。処理条件は以下の通りであった。

【０１４２】温度：１１００℃ 時間：１時間ソースガス：Ｈ₂ ガス流量：１０ｌ／ｍｉｎガス圧力：７６０Ｔｏｒｒ（約１．０×１０⁵Ｐａ）原子間力顕微鏡での評価において５０μｍ角の領域での
平均２乗荒さを０．２ｎｍで、通常市販されている研磨
仕上げのシリコン基板と同等以上にすることができた。

【０１４３】しかし、多孔質層５３を形成する基板にエ
ピタキシャルシリコン層５４を積んでＳＯＩ基板を作製
した場合には、水素を含む還元性雰囲気中でエッチング
による表面荒れを平坦にするために熱処理した後にもス
ワールがみられず、良好な貼り合わせ状態となった。

【０１４４】こうして得られたエピタキシャルシリコン
層５２を用いて上述の多孔質層形成工程以降からの工程
を更に５巡繰り返すことにより高品質な半導体層を有す
るＳＯＩ基板が合計６枚得られた。

【０１４５】そして、エピタキシャルシリコン層５２が
５．２μｍ以下の厚さになった場合には、ＣＶＤ法を用
いて再びエピタキシャルシリコン層の厚さを３０μｍに
戻して、上述の多孔質層形成工程以降からの工程を繰り
返すことにより高品質な半導体層を有する更に６枚のＳ
ＯＩ基板作製を得ることができる。

【０１４６】［実施例４］図３を参照して本実施例の半
導体部材の製造方法について説明する。５２５μｍの厚
みをもった比抵抗０．０１Ω・ｃｍのＮ型の４インチ径
の第１の（１００）単結晶シリコン基板５１（図３
（ａ））上に比抵抗０．０１Ω・ｃｍのＮ型の単結晶シ
リコン層ＣＶＤ法を用いて成長し厚さ３０μｍのエピタ
キシャルシリコン層５２を得た（図７（ｂ））。成長条
件は以下の通りであった。

【０１４７】ソースガス：ＳｉＨＣl₃／Ｈ₂ ドーパント：ＰＨ₃ ガス圧力：７６０Ｔｏｒｒ（約１．０×１０⁵Ｐａ）温度：１０８０℃ 成長速度：２μｍ／ｍｉｎこの基板のエピタキシャルシリコン層の表面をＨＦ溶液
中において第１条件にて陽極化成し、その後第２条件に
て陽極化成を行った。こうして、多孔質シリコン層５３
を形成した（図３（ｃ））。陽極化成条件は以下の通り
であった。（第１条件）電流密度：７（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：５（分）多孔質シリコン層５３'の厚み：４．５（μｍ）多孔度：１５％（第２条件）電流密度：３０（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１時間：１０（秒）多孔質シリコン層５３''の厚み：０．２（μｍ）多孔度：４０（％）この基板を酸素雰囲気中４００℃で１時間酸化した。こ
の酸化により多孔質シリコン層５３の孔の内壁は熱酸化
膜で覆われた。その後、ＨＦ濃度１．０ｗｔ％ＨＦ溶液
に４５秒浸け多孔質層の層表面の熱酸化膜を除去した
後、よく水洗し、よく乾燥してエピタキシャル装置に設
置して多孔質シリコン層５３上にＣＶＤ法により１０４
５ｎｍ厚の単結晶シリコン層５４をエピタキシャル成長
した（図３（ｄ））。成長条件は以下の通りであった。

【０１４８】ソースガス：ＳｉＨ₂Ｃｌ₂／Ｈ₂ ガス流量：０．５／１８０ｌ／ｍｉｎガス圧力：８０Ｔｏｒｒ（約１．１×１０⁴Ｐａ）温度：９５０℃ 成長速度：０．３μｍ／ｍｉｎさらに、このエピタキシャルシリコン層５４の表面に熱
酸化により１００ｎｍのＳｉＯ₂層５５を形成した（図
３（ｅ））。別に用意した５００ｎｍのＳｉＯ ₂層５７
を形成したシリコン基板５６（図３（ｆ））のＳｉＯ₂
層５７側とＳｉＯ₂層６５の表面とを重ね合わせ、接触
させた後、９００℃で２時間の熱処理をし、第２の基体
６６に貼り合わせを行った（図３（ｇ））。

【０１４９】図２（ｄ）のように貼り合わせたウエハを
垂直に立てて、その両ウエハのベベリングで構成された
隙間に、その上方に配置されたウォータージェット装置
の０．１５ｍｍのノズルから２０００ｋｇｆ／ｃｍ²の
圧力で高圧の純水を、貼り合わせウエハの貼り合わせ界
面（表面）に平行な方向から噴射した。その際、ノズル
を高圧の純水がベベリングで構成された隙間に沿って移
動する方向に走査した。

【０１５０】そうしたところ、高電流によって形成され
た多孔質シリコン層５３"の界面に沿って亀裂が生じウ
エハは二分割された（図３（ｈ））。その結果、第１の
基体５１表面に形成されていたＳｉＯ₂層５５、エピタ
キシャルシリコン層５４及び多孔質シリコン層５３’、
５３”の一部が貼り合わせた第２の基体５６側に移設さ
れた。第１の基板５１の表面には多孔質シリコン層５
３”のみ残った。

【０１５１】その後、多孔質シリコン層５３’、５３”
をＨＦ濃度が４９ｗｔ％の弗酸とＨ ₂Ｏ₂濃度が３０ｗｔ
％の過酸化水素水との混合液（１：５）で撹拌しながら
選択エッチングした。単結晶シリコンはエッチングされ
ずに残り、単結晶シリコンをエッチ・ストップの材料と
して、多孔質シリコンは選択エッチングされ、完全に除
去された（図３（ｌ））。

【０１５２】すなわち、ＳｉＯ₂層５５、５７上に１μ
ｍの厚みをもった単結晶シリコン層５４が形成できた。

【０１５３】多孔質シリコンの選択エッチングによって
も単結晶シリコン層には変化はなかった。透過電子顕微
鏡による断面観察の結果、シリコン層には新たな結晶欠
陥は導入されておらず、良好な結晶性が維持されている
ことが確認された。この基板を、高濃度HF溶液に１５分
浸けた後に光学顕微鏡で基板全面を確認したところＨＦ
により埋め込み酸化膜（ＢＯＸ）に穴が空いている個所
は一個所と極めて少なかった。

【０１５４】つまり、多結晶シリコン基板５１の表面
に、エピタキシャルシリコン層５２を形成した基板を用
いることにより従来のＣＺ基板を用いて作製したＳＯＩ
基板に比べてスワールレスで、HF 欠陥試験でＣＯＰフ
リーの高品質な半導体層を有するＳＯＩ基板が得られ
た。

【０１５５】一方、単結晶シリコン基板５１に残存する
多孔質シリコン層５３”を同様のエッチングにより除去
した（図３（ｉ））後、その基板を水素を含む還元性雰
囲気中でエッチングによる表面荒れを平坦にするために
熱処理した（図３（ｊ））。処理条件は以下の通りであ
った。

【０１５６】温度：１１００℃ 時間：１時間ソースガス：Ｈ₂ ガス流量：１０ｌ／ｍｉｎガス圧力：大気圧水素アニール処理では、表面エネルギーを下げるべく表
面原子のマイグレーションが生じるため選択エッチング
による表面荒れを平坦平滑化することができた。原子間
力顕微鏡での評価において５０μｍ角の領域での平均２
乗荒さを０．２ｎｍで、通常市販されている研磨仕上げ
のシリコン基板と同等以上にすることができた。

【０１５７】こうして得られたエピタキシャルシリコン
層５２を用いて上述の多孔質層形成工程以降からの工程
を繰り返すことにより高品質な半導体層を有するＳＯＩ
基板６枚が得られた。

【０１５８】その後、エピタキシャルシリコン層５２が
５μｍ以下の厚さになった場合、ＣＶＤ法を用いて再び
エピタキシャルシリコン層５２の厚さを３０μｍに戻し
て、上述の多孔質層形成工程以降からの工程を繰り返す
ことにより高品質な半導体層を有する、更に６枚のＳＯ
Ｉ基板作製を得た。

【０１５９】（比較例）実施例１において、図１の
（ｂ）におけるエピタキシャル成長工程を省いた方法に
よりＳＯＩ基板を作製した。すなわち、通常入手可能な
ＣＺ基板にエピタキシャル成長を施すことなく、その表
面に多孔質シリコン層１３を形成し、多孔質シリコン層
１３上に単結晶シリコン層１４を形成し、単結晶シリコ
ン基板１１とシリコン基板１６とを貼り合わせ、貼り合
わせて構成された基体を多孔質シリコン層１３内におい
て分離し、分離された単結晶シリコン基板１１上に配さ
れた多孔質シリコン層１３を除去し、水素を含む還元性
雰囲気中でエッチングによる表面荒れを平坦にするため
に熱処理した場合には、その表面に光学顕微鏡の微分干
渉でみられるスワールがみられた。

【０１６０】この基板を再び単結晶シリコン基板１１と
してＳＯＩ基板を作製した場合には、貼り合わせ工程に
おいてスワール部分による貼り合わせ不良が非常に多く
発生していた。

【図面の簡単な説明】

【図１】本発明の実施形態の半導体部材の製造方法を示
す図である。

【図２】本発明に用いられる分離方法を示す図である。

【図３】本発明の別の半導体部材の製造方法を示す図で
ある。

【図４】本発明の更に別の半導体部材の製造方法を示す
図である。

【図５】本発明の他の半導体部材の製造方法を示す図で
ある。

【図６】従来の半導体部材の製造方法を示す図である。

【符号の説明】

１１第１の基体１２エピタキシャル成長層１３多孔質層１４単結晶層１５絶縁層１６第２の基体１７絶縁層

───────────────────────────────────────────────────── フロントページの続き (72)発明者米原隆夫東京都大田区下丸子３丁目30番２号キヤノン株式会社内Ｆターム(参考） 4G077 AA03 BA04 DB05 ED06 FB06 FF07 FG13 HA06 HA12 TB02 TC19 5F045 AA03 AA04 AA08 AA11 AA19 AB02 AB05 AB06 AB10 AB12 AB14 AB32 AC01 AC05 AC08 AD11 AD13 AD14 AE03 AE25 AF02 AF03 AF04 AF07 AF16 AF19 DA52 EB15 GH02 GH08 HA14 HA16 5F052 AA11 CA10 DA01 DA05 DB01 DB03 DB06 DB07 DB09 GC03 JA04 KB04

Claims

【特許請求の範囲】

【請求項１】第１の基体の少なくとも一方の表面に多
孔質半導体層を形成する工程と、前記多孔質半導体層上
に非多孔質単結晶半導体層を形成する工程と、前記第１
の基体の前記非多孔質単結晶半導体層と第２の基体とを
貼り合わせる工程と、前記貼り合わせて構成された基体
を前記多孔質半導体層で分離する工程とを少なくとも有
する半導体部材の作製方法において、前記多孔質半導体層を形成する工程の前に前記第１の基
体の前記一方の表面に、エピタキシャル成長層を前記多
孔質半導体層の厚みの少なくともｎ倍（ｎ≧２）の厚み
に形成する工程と、分離後の前記エピタキシャル成長層
に多孔質半導体層を形成する工程とを備えることを特徴
とする半導体部材の作製方法。
【請求項２】前記第１の基体と前記第２の基体とを絶
縁層を介して貼り合わせることを特徴とする請求項１に
記載の半導体部材の作製方法。
【請求項３】前記分離された第１の基体から少なくと
も前記多孔質半導体層を除去する工程と、前記多孔質半
導体層を除去した第１の基体の表面を、水素を含む還元
性雰囲気中で熱処理することによって平滑化する工程と
を備えることを特徴とする請求項１又は２に記載の半導
体部材の作製方法。
【請求項４】前記平滑化は、研磨によって行うことを
特徴とする請求項３に記載の半導体部材の作製方法。
【請求項５】前記エピタキシャル成長層の厚さをｔ
ｅ、前記多孔質半導体層の厚さをｔｐｓとしたときに、ｔｅ≦ｎ×ｔｐｓ（ｎ≧１）である場合に、前記エピタキシャル成長層にエピタキシ
ャル成長を施して、ｔｅ≧ｎ×ｔｐｓ（ｎ≧２）とすることを特徴とする請求項１に記載の半導体部材の
作製方法。
【請求項６】前記第１の基体側及び前記第２の基体側
の前記多孔質半導体層の各々は、弗酸、あるいは弗酸に
アルコール及び過酸化水素水の少なくともどちらか一方
を添加したエッチング液あるいは、バッファード弗酸あ
るいはバッファード弗酸にアルコール及び過酸化水素水
の少なくともどちらか一方を添加したエッチング液に、
浸潤させることによって除去することを特徴とする請求
項１〜５のいずれか１項に記載の半導体部材の作製方
法。
【請求項７】前記第１の基体と前記第２の基体との分
割は、貼り合わせ面に垂直な方向に加圧すること、前記
第１の基体及び前記第２の基体の各々の表面を垂直な方
向に引っ張ること又はせん断応力をかけることのうち、
少なくとも１つ以上の手法によって行うことを特徴とす
る請求項１〜５のいずれか１項に記載の半導体部材の作
製方法。
【請求項８】前記第１の基体側及び前記第２の基体側
の前記多孔質半導体層の各々は、前記エッチング液によ
り選択的にエッチングして行うことを特徴とする請求項
６に記載の半導体部材の作製方法。
【請求項９】前記多孔質半導体層の除去は、前記非多
孔質単結晶半導体層をストッパーとして研磨することを
特徴とする請求項１〜５のいずれか１項に記載の半導体
部材の作製方法。
【請求項１０】前記第１の基体と前記第２の基体とを
貼り合わせる工程は、陽極接合、加圧、熱処理、あるい
はそれらの組み合わせの中から選択した手法により行う
ことを特徴とする請求項１〜５のいずれか１項に記載の
半導体部材の作製方法。
【請求項１１】前記多孔質半導体層を形成する工程
は、陽極化成によって行うことを特徴とする請求項１〜
５のいずれか１項に記載の半導体部材の作製方法。
【請求項１２】前記多孔質半導体層は多孔度の異なる
複数層からなることを特徴とする請求項１〜５のいずれ
か１項に記載の半導体部材の作製方法。
【請求項１３】前記多孔質半導体層は、少なくとも前
記第２の基板の主面側から低多孔度層、高多孔度層の順
に形成されていることを特徴とする請求項１２に記載の
半導体部材の作製方法。
【請求項１４】前記低多孔度層の多孔度は、３０％未
満であることを特徴とする請求項１３に記載の半導体部
材の作製方法。
【請求項１５】前記高多孔度層の多孔度は、３０％以
上であることを特徴とする請求項１３に記載の半導体部
材の作製方法。
【請求項１６】前記高多孔度層の厚さは、５μｍ以下
であることを特徴とする請求項１３に記載の半導体部材
の作製方法。
【請求項１７】前記多孔質半導体層の分離は、前記非
多孔質半導体層表面にフレキシブルなフィルムを貼り、
引き剥がすことを特徴とする請求項１〜５のいずれか１
項に記載の半導体部材の作製方法。
【請求項１８】前記分離する工程は、貼り合わせ基板
の端にくさびを挿入することを特徴とする請求項１〜５
のいずれか１項に記載の半導体部材の作製方法。
【請求項１９】前記分離する工程は、貼り合わせ基板
をその表面に垂直な方向に外力を印加し、引っ張るある
いは加圧することを特徴とする請求項１〜５のいずれか
１項に記載の半導体部材の作製方法。
【請求項２０】前記分離する工程は、貼り合わせ基板
の端から前記多孔質半導体層を酸化し、その堆積膨張に
より擬くさび挿入することを特徴とする請求項１〜５の
いずれか１項に記載の半導体部材の作製方法。
【請求項２１】前記分離する工程は、貼り合わせ基板
の端に流体を噴射することを特徴とする請求項１〜５の
いずれか１項に記載の半導体部材の作製方法。
【請求項２２】前記流体は液体であることを特徴とす
る請求項２１に記載の半導体部材の作製方法。
【請求項２３】前記液体は水あるいは純水であること
を特徴とする請求項２２に記載の半導体部材の作製方
法。
【請求項２４】前記流体は気体であることを特徴とす
る請求項２１に記載の半導体部材の作製方法。
【請求項２５】前記気体は窒素、エアー、酸素、水
素、炭酸ガス、不活性ガスのいずれかであることを特徴
とする請求項２４に記載の半導体部材の作製方法。
【請求項２６】第１の基体の表面上に厚さｔｅのエピ
タキシャル成長層を形成する工程と、前記エピタキシャル成長層の表面に前記ｔｅの半分の厚
さを越えないような厚さｔｐｓの多孔質層を形成する工
程と、前記多孔質層上に非多孔質層を形成する工程と、前記非多孔質層を前記第１の基体から分離する工程と、分離後の前記エピタキシャル成長層の表面に多孔質層を
形成する工程とを有することを特徴とする半導体部材の
作製方法。
【請求項２７】前記非多孔質層を前記第１の基体から
分離する工程の後に、エピタキシャル成長層の表面を平
滑化する工程と、平滑化された前記エピタキシャル成長層の表面に前記多
孔質層を形成する工程と、前記多孔質層上に非多孔質層を形成する工程と、前記非多孔質層を前記第１の基体から分離する工程とを有することを特徴とする請求項２６に記載の半導体部
材の作製方法。