JP2000347761A - 制御回路 - Google Patents
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- G06F1/32—Means for saving power
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【課題】 機能ブロックの非動作状態においてクロック
信号が機能ブロックに供給され続けてしまうことによる
電力消費を低減しつつ回路構成および制御を簡素化する
ことのできる制御回路を提供すること。 【解決手段】 機能ブロック１１は、動作状態および非
動作状態を検出する状態検出信号をクロック制御部１５
に入力し、前記クロック制御部１５は、前記状態検出信
号が動作状態であればクロック信号の供給を行って前記
機能ブロック１１を動作させ、前記状態検出信号が非動
作状態であればクロック信号の供給を停止して前記機能
ブロック１１を停止させること。
信号が機能ブロックに供給され続けてしまうことによる
電力消費を低減しつつ回路構成および制御を簡素化する
ことのできる制御回路を提供すること。 【解決手段】 機能ブロック１１は、動作状態および非
動作状態を検出する状態検出信号をクロック制御部１５
に入力し、前記クロック制御部１５は、前記状態検出信
号が動作状態であればクロック信号の供給を行って前記
機能ブロック１１を動作させ、前記状態検出信号が非動
作状態であればクロック信号の供給を停止して前記機能
ブロック１１を停止させること。
Description
【０００１】
【産業上の利用分野】本発明は制御回路に係り、特に、
半導体基板に、クロック信号による制御の下で動作状態
を指示する入力信号に基づいて所定の動作を行うととも
に非動作状態において動作を停止する機能ブロックを設
け、前記機能ブロック内に、この機能ブロックに対する
前記クロック信号の供給および停止を制御するクロック
制御部を設けた制御回路に関する。
半導体基板に、クロック信号による制御の下で動作状態
を指示する入力信号に基づいて所定の動作を行うととも
に非動作状態において動作を停止する機能ブロックを設
け、前記機能ブロック内に、この機能ブロックに対する
前記クロック信号の供給および停止を制御するクロック
制御部を設けた制御回路に関する。
【０００２】
【従来の技術】従来から、半導体基板上に複数の機能ブ
ロックが集積されてなる半導体集回路においては、外部
クロックから入力されたクロック信号に同期させた制御
を行うための図１６に示す制御回路１が採用されてい
た。
ロックが集積されてなる半導体集回路においては、外部
クロックから入力されたクロック信号に同期させた制御
を行うための図１６に示す制御回路１が採用されてい
た。
【０００３】前記制御回路１は、従来から使用されてい
た半導体集積回路と同様に、半導体基板２上に、複数個
の機能ブロック３を有している。各機能ブロック３は、
ＲＯＭ、ＲＡＭ、Ｉ／Ｆ回路および特定の機能を有する
ランダムロジック回路から構成されている。各機能ブロ
ック３は、共通のデータバス４に接続されており、この
データバス４を介して外部のＣＰＵからアクセスされる
ようになっている。
た半導体集積回路と同様に、半導体基板２上に、複数個
の機能ブロック３を有している。各機能ブロック３は、
ＲＯＭ、ＲＡＭ、Ｉ／Ｆ回路および特定の機能を有する
ランダムロジック回路から構成されている。各機能ブロ
ック３は、共通のデータバス４に接続されており、この
データバス４を介して外部のＣＰＵからアクセスされる
ようになっている。
【０００４】前記機能ブロック３は、図１７に示すよう
に、組み合わせ論理回路５およびフリップフロップ６な
らびにクロック制御部としての制御レジスタ７を有して
いる。
に、組み合わせ論理回路５およびフリップフロップ６な
らびにクロック制御部としての制御レジスタ７を有して
いる。
【０００５】前記組み合わせ論理回路５には、前記共通
バス４の信号線を介して入力信号が入力されるようにな
っている。
バス４の信号線を介して入力信号が入力されるようにな
っている。
【０００６】前記制御レジスタ７には、前記共通バス４
に含まれる１つの信号線４ａを介してクロック信号が供
給されるようになっている。さらに、前記制御レジスタ
７には、前記共通バスに含まれる他の１つの信号線４ｂ
を介してクロック信号の供給または停止を指示する指示
信号が入力されるようになっている。そして、前記指示
信号がクロック信号の供給を指示する場合には、前記ク
ロック信号は、機能ブロック内３の信号線を介してフリ
ップフロップ６のクロック端子に入力されるようになっ
ている。
に含まれる１つの信号線４ａを介してクロック信号が供
給されるようになっている。さらに、前記制御レジスタ
７には、前記共通バスに含まれる他の１つの信号線４ｂ
を介してクロック信号の供給または停止を指示する指示
信号が入力されるようになっている。そして、前記指示
信号がクロック信号の供給を指示する場合には、前記ク
ロック信号は、機能ブロック内３の信号線を介してフリ
ップフロップ６のクロック端子に入力されるようになっ
ている。
【０００７】すなわち、前記機能ブロック３に入力信号
が入力され機能ブロック３が所定の動作を行う動作状態
においては、前記制御レジスタ７には"１"に信号がラッ
チされる。このとき、前記制御レジスタ７はクロック信
号を信号線４ｃに出力させるようになっている。
が入力され機能ブロック３が所定の動作を行う動作状態
においては、前記制御レジスタ７には"１"に信号がラッ
チされる。このとき、前記制御レジスタ７はクロック信
号を信号線４ｃに出力させるようになっている。
【０００８】一方、前記機能ブロック３に入力信号が入
力されず機能ブロック３が所定の動作を行わない非動作
状態においては、前記制御レジスタ７には"０"の信号が
ラッチされる。このとき、前記制御レジスタ７はクロッ
ク信号を信号線４ｃに出力しないようになっている。
力されず機能ブロック３が所定の動作を行わない非動作
状態においては、前記制御レジスタ７には"０"の信号が
ラッチされる。このとき、前記制御レジスタ７はクロッ
ク信号を信号線４ｃに出力しないようになっている。
【０００９】そして、動作状態において前記信号線４ｃ
を介して前記組み合わせ論理回路５に入力された入力信
号は、クロック信号による制御の下で所定の処理を行わ
れる。そして、組み合わせ論理回路５による入力信号の
処理結果は、出力信号として機能ブロック３の外部に出
力されるようになっている。
を介して前記組み合わせ論理回路５に入力された入力信
号は、クロック信号による制御の下で所定の処理を行わ
れる。そして、組み合わせ論理回路５による入力信号の
処理結果は、出力信号として機能ブロック３の外部に出
力されるようになっている。
【００１０】これにより、前記機能ブロック３に入力信
号が入力されず機能ブロック３が所定の動作を行わない
非動作状態において前記クロック信号の供給を停止する
ことができるため、クロック信号による電力消費を抑制
することができるとされていた。
号が入力されず機能ブロック３が所定の動作を行わない
非動作状態において前記クロック信号の供給を停止する
ことができるため、クロック信号による電力消費を抑制
することができるとされていた。
【００１１】
【発明が解決しようとする課題】しかし、前記従来の制
御回路においては、外部から機能ブロック３に入力され
る入力信号によってクロック信号の供給あるいは停止の
制御を行っていたため、機能ブロック３を停止するタイ
ミングを判断する機能を機能ブロック３の外部に別途設
けるか、あるいはクロック制御信号を生成している制御
部が入力信号に同期するように設計することが必要であ
る。
御回路においては、外部から機能ブロック３に入力され
る入力信号によってクロック信号の供給あるいは停止の
制御を行っていたため、機能ブロック３を停止するタイ
ミングを判断する機能を機能ブロック３の外部に別途設
けるか、あるいはクロック制御信号を生成している制御
部が入力信号に同期するように設計することが必要であ
る。
【００１２】このため、制御が複雑になるとともに回路
が大型化してしまうといった問題が生じていた。
が大型化してしまうといった問題が生じていた。
【００１３】本発明は前記した点に鑑みなされたもの
で、機能ブロックの非動作状態においてクロック信号が
機能ブロックに供給され続けてしまうことによる電力消
費を低減しつつ回路構成および制御を簡素化することの
できる制御回路を提供することを目的とするものであ
る。
で、機能ブロックの非動作状態においてクロック信号が
機能ブロックに供給され続けてしまうことによる電力消
費を低減しつつ回路構成および制御を簡素化することの
できる制御回路を提供することを目的とするものであ
る。
【００１４】
【課題を解決するための手段】前記目的を達成するため
本発明の請求項１に係る制御回路の特徴は、機能ブロッ
クは、前記動作状態および前記非動作状態を検出する状
態検出信号を前記クロック制御部に入力し、前記クロッ
ク制御部は、前記状態検出信号が動作状態であればクロ
ック信号の供給を行って前記機能ブロックを動作させ、
前記状態検出信号が非動作状態であればクロック信号の
供給を停止して前記機能ブロックを停止させる点にあ
る。
本発明の請求項１に係る制御回路の特徴は、機能ブロッ
クは、前記動作状態および前記非動作状態を検出する状
態検出信号を前記クロック制御部に入力し、前記クロッ
ク制御部は、前記状態検出信号が動作状態であればクロ
ック信号の供給を行って前記機能ブロックを動作させ、
前記状態検出信号が非動作状態であればクロック信号の
供給を停止して前記機能ブロックを停止させる点にあ
る。
【００１５】そして、このような構成を採用したことに
より、未使用の機能ブロックの動作を停止させることが
できるとともに、クロック信号を制御する制御信号を機
能ブロックに入力するための特別な制御部を機能ブロッ
クの外部に設ける必要がなくなる。
より、未使用の機能ブロックの動作を停止させることが
できるとともに、クロック信号を制御する制御信号を機
能ブロックに入力するための特別な制御部を機能ブロッ
クの外部に設ける必要がなくなる。
【００１６】請求項２に係る制御回路の特徴は、請求項
１において、複数個の前記機能ブロックを、相互に接続
され動作タイミングの異なるものを含むように有し、先
に動作される少なくとも１個の機能ブロックは、後に動
作される少なくとも１個の機能ブロックへ出力信号を出
力したときに非動作状態に設定されるとともに、この非
動作状態を示す状態検出信号を前記先に動作される機能
ブロック自体が有するクロック制御部へ出力する点にあ
る。
１において、複数個の前記機能ブロックを、相互に接続
され動作タイミングの異なるものを含むように有し、先
に動作される少なくとも１個の機能ブロックは、後に動
作される少なくとも１個の機能ブロックへ出力信号を出
力したときに非動作状態に設定されるとともに、この非
動作状態を示す状態検出信号を前記先に動作される機能
ブロック自体が有するクロック制御部へ出力する点にあ
る。
【００１７】そして、このような構成を採用したことに
より、先に動作される機能ブロックと後に動作される機
能ブロックとが同時に動作状態になくとも後に動作され
る機能ブロックにデータを入力することができるため、
同時動作によるクロック信号の最大消費電力を低減する
ことができ、また、先に動作される機能ブロックへの新
たな入力信号の入力によって、この入力の前に前記後に
動作される機能ブロックへ出力した出力信号が変化して
しまうことがないため、前記後に動作される機能ブロッ
クの誤動作を防止することができ、さらに、回路設計を
容易にすることができる。
より、先に動作される機能ブロックと後に動作される機
能ブロックとが同時に動作状態になくとも後に動作され
る機能ブロックにデータを入力することができるため、
同時動作によるクロック信号の最大消費電力を低減する
ことができ、また、先に動作される機能ブロックへの新
たな入力信号の入力によって、この入力の前に前記後に
動作される機能ブロックへ出力した出力信号が変化して
しまうことがないため、前記後に動作される機能ブロッ
クの誤動作を防止することができ、さらに、回路設計を
容易にすることができる。
【００１８】請求項３に係る制御回路の特徴は、請求項
１または請求項２において、前記クロック制御部が分周
回路を有する点にある。
１または請求項２において、前記クロック制御部が分周
回路を有する点にある。
【００１９】そして、このような構成を採用したことに
より、前記クロック制御部に外部から入力されるクロッ
ク信号と、前記クロック制御部によって機能ブロックに
供給されるクロック信号との間に時間的誤差が生じるこ
とによってクロック信号の波形にハザードが生じたりパ
ルス幅の変動が生じてしまうことを防止することがで
き、機能ブロックが誤作動を起こすことを防ぐことがで
きる。
より、前記クロック制御部に外部から入力されるクロッ
ク信号と、前記クロック制御部によって機能ブロックに
供給されるクロック信号との間に時間的誤差が生じるこ
とによってクロック信号の波形にハザードが生じたりパ
ルス幅の変動が生じてしまうことを防止することがで
き、機能ブロックが誤作動を起こすことを防ぐことがで
きる。
【００２０】請求項４に係る制御回路の特徴は、請求項
３において、前記機能ブロックが複数の動作状態を有し
ており、前記クロック制御部は、各動作状態に応じて異
なる分周比率のクロック信号を供給する点にある。
３において、前記機能ブロックが複数の動作状態を有し
ており、前記クロック制御部は、各動作状態に応じて異
なる分周比率のクロック信号を供給する点にある。
【００２１】そして、このような構成を採用したことに
より、複数の動作状態を有する機能ブロックにおいて
も、前記クロック制御部に外部から入力されるクロック
信号と、前記クロック制御部によって機能ブロックに供
給されるクロック信号との間に時間的誤差が生じること
によってクロック信号の波形にハザードが発生したり、
パルス幅が変動して機能ブロックが誤作動を起こすこと
を防ぐことができる。
より、複数の動作状態を有する機能ブロックにおいて
も、前記クロック制御部に外部から入力されるクロック
信号と、前記クロック制御部によって機能ブロックに供
給されるクロック信号との間に時間的誤差が生じること
によってクロック信号の波形にハザードが発生したり、
パルス幅が変動して機能ブロックが誤作動を起こすこと
を防ぐことができる。
【００２２】
【発明の実施の形態】以下、本発明の実施形態を図１乃
至図１５を参照して説明する。
至図１５を参照して説明する。
【００２３】図１は本発明に係る制御回路の第１実施形
態を示したもので、本第１実施形態における制御回路１
０は機能ブロック１１を有している。
態を示したもので、本第１実施形態における制御回路１
０は機能ブロック１１を有している。
【００２４】前記機能ブロック１１には、データバス１
２が接続されており、このデータバス１２を介してＣＰ
Ｕから機能ブロック１１内に入力信号が入力されるよう
になっている。また、前記機能ブロック１１には、クロ
ック用バス１３が接続されており、このクロック用バス
１３を介して機能ブロック１１内にクロック信号が入力
されるようになっている。
２が接続されており、このデータバス１２を介してＣＰ
Ｕから機能ブロック１１内に入力信号が入力されるよう
になっている。また、前記機能ブロック１１には、クロ
ック用バス１３が接続されており、このクロック用バス
１３を介して機能ブロック１１内にクロック信号が入力
されるようになっている。
【００２５】図２に示すように、前記機能ブロック１１
は、入力信号によって動作状態を要求されることによ
り、出力信号の出力等の所定の動作を行う動作部１４を
有しており、この動作部１４は、図示しない組み合わせ
論理回路やフリップフロップ等によって構成されてい
る。
は、入力信号によって動作状態を要求されることによ
り、出力信号の出力等の所定の動作を行う動作部１４を
有しており、この動作部１４は、図示しない組み合わせ
論理回路やフリップフロップ等によって構成されてい
る。
【００２６】さらに、前記機能ブロック１１は、外部か
ら入力されたクロック信号の動作部１４への供給を制御
するためのＡＮＤゲートからなるクロック制御部１５を
有している。
ら入力されたクロック信号の動作部１４への供給を制御
するためのＡＮＤゲートからなるクロック制御部１５を
有している。
【００２７】前記クロック制御部１５は、クロック信号
を前記動作部１４に入力するようになっており、前記動
作部１４は、この入力されたクロック信号による制御の
下で入力信号を処理するようになっている。
を前記動作部１４に入力するようになっており、前記動
作部１４は、この入力されたクロック信号による制御の
下で入力信号を処理するようになっている。
【００２８】また、前記動作部１４は、前記入力信号が
動作要求を示す変化をした場合には、動作状態を示す状
態検出信号を前記クロック制御部１５に出力するように
なっている。一方、前記動作部１４は、前記入力信号が
動作要求を示す変化をしない場合は、非動作状態を示す
状態検出信号を前記クロック制御部１５に出力するよう
になっている。さらに、前記動作部１４は、前記入力信
号の処理結果を出力信号として機能ブロック１１の外部
へ出力する際に、非動作状態を示す状態検出信号を前記
クロック制御部１５に出力するようになっている。
動作要求を示す変化をした場合には、動作状態を示す状
態検出信号を前記クロック制御部１５に出力するように
なっている。一方、前記動作部１４は、前記入力信号が
動作要求を示す変化をしない場合は、非動作状態を示す
状態検出信号を前記クロック制御部１５に出力するよう
になっている。さらに、前記動作部１４は、前記入力信
号の処理結果を出力信号として機能ブロック１１の外部
へ出力する際に、非動作状態を示す状態検出信号を前記
クロック制御部１５に出力するようになっている。
【００２９】前記クロック制御部１５は、前記状態検出
信号によって動作状態を検出した場合は、前記クロック
信号を前記動作部１４に入力するようになっている。一
方、前記クロック制御部１５は、前記状態検出信号が非
動作状態を示す場合には、前記クロック信号の前記動作
部１４への供給を停止するようになっている。
信号によって動作状態を検出した場合は、前記クロック
信号を前記動作部１４に入力するようになっている。一
方、前記クロック制御部１５は、前記状態検出信号が非
動作状態を示す場合には、前記クロック信号の前記動作
部１４への供給を停止するようになっている。
【００３０】次に、本第１実施形態における制御回路１
１の作用について説明する。
１の作用について説明する。
【００３１】まず、初期状態において、前記機能ブロッ
ク１１の動作部１４は非動作状態になっており、状態検
出信号は非動作状態を示す"０"の信号となっている。こ
のため、前記クロック制御部１５は、クロック信号の前
記動作部１４への供給を停止している状態になってい
る。
ク１１の動作部１４は非動作状態になっており、状態検
出信号は非動作状態を示す"０"の信号となっている。こ
のため、前記クロック制御部１５は、クロック信号の前
記動作部１４への供給を停止している状態になってい
る。
【００３２】次に、図示しないＣＰＵから機能ブロック
１１の前記動作部１４へ入力信号を入力する。前記動作
部１４は入力信号の入力によって動作状態に設定され
る。そして、前記動作部１４は、動作状態を示す"１"の
状態検出信号を前記クロック制御部１５へ出力する。
１１の前記動作部１４へ入力信号を入力する。前記動作
部１４は入力信号の入力によって動作状態に設定され
る。そして、前記動作部１４は、動作状態を示す"１"の
状態検出信号を前記クロック制御部１５へ出力する。
【００３３】前記クロック制御部１５は、動作状態を示
す"１"の状態検出信号の入力を受けると、外部から入力
されたクロック信号を前記動作部１４へ供給する。
す"１"の状態検出信号の入力を受けると、外部から入力
されたクロック信号を前記動作部１４へ供給する。
【００３４】そして、前記動作部１４は、前記クロック
信号によるクロック制御の下で、前記入力信号を処理
し、処理結果を出力信号として機能ブロック１１の外部
に出力する。
信号によるクロック制御の下で、前記入力信号を処理
し、処理結果を出力信号として機能ブロック１１の外部
に出力する。
【００３５】従って、本第１実施形態によれば、クロッ
ク信号の供給・停止を制御する特別な制御手段（信号
源）を機能ブロック１１の外部に設ける必要なく、入力
信号の変化、すなわち自己の機能ブロックに対する動作
要求を検知することによってクロック信号の供給・停止
を制御することができるため、簡易な回路構成によって
クロック信号の電力消費を抑制することができる。
ク信号の供給・停止を制御する特別な制御手段（信号
源）を機能ブロック１１の外部に設ける必要なく、入力
信号の変化、すなわち自己の機能ブロックに対する動作
要求を検知することによってクロック信号の供給・停止
を制御することができるため、簡易な回路構成によって
クロック信号の電力消費を抑制することができる。
【００３６】次に、本発明に係るクロック制御信号の第
２実施形態について説明する。
２実施形態について説明する。
【００３７】なお、本第２実施形態における制御回路と
して、プリンタの記録制御を行うための制御回路を用い
る。
して、プリンタの記録制御を行うための制御回路を用い
る。
【００３８】本第２実施形態における制御回路１８は、
図３に示すように、図示しない半導体基板２内に、デー
タ入力部１９およびデータ記憶部２０ならびにヘッド出
力部２１の３つの機能ブロックを有している。これらの
各機能ブロック１９，２０，２１は、制御タイミングを
異にするものを含み互いに接続された状態になってい
る。
図３に示すように、図示しない半導体基板２内に、デー
タ入力部１９およびデータ記憶部２０ならびにヘッド出
力部２１の３つの機能ブロックを有している。これらの
各機能ブロック１９，２０，２１は、制御タイミングを
異にするものを含み互いに接続された状態になってい
る。
【００３９】前記データ入力部１９は、ＣＰＵからの印
刷データの受信、前記データ記憶部２０への書き込み要
求信号および印刷データの出力、ヘッド出力部２１への
印刷データの受信終了の通知、状態検出信号の出力等の
動作を行う動作部２２を有している。この動作部２２
は、図４に示すようにアドレスデコーダ２３、ＡＮＤゲ
ート２４、フリップフロップ２５、データラッチ回路２
６およびデータアドレス生成回路２７等によって構成さ
れている。また、前記データ入力部１９は、前記動作部
２２によって出力された状態検出信号に基づいてクロッ
ク信号の前記動作部２２への供給・停止を制御するため
のクロック制御部２８を有している。
刷データの受信、前記データ記憶部２０への書き込み要
求信号および印刷データの出力、ヘッド出力部２１への
印刷データの受信終了の通知、状態検出信号の出力等の
動作を行う動作部２２を有している。この動作部２２
は、図４に示すようにアドレスデコーダ２３、ＡＮＤゲ
ート２４、フリップフロップ２５、データラッチ回路２
６およびデータアドレス生成回路２７等によって構成さ
れている。また、前記データ入力部１９は、前記動作部
２２によって出力された状態検出信号に基づいてクロッ
ク信号の前記動作部２２への供給・停止を制御するため
のクロック制御部２８を有している。
【００４０】前記データ記憶部２０は、前記データ入力
部１９の書き込み要求に応じた印刷データの記憶、印刷
データのヘッド出力部２１への送信、状態検出信号の出
力等の動作を行う動作部２９を有している。この動作部
２９は、図５に示すようにアドレスデコーダ３０、フリ
ップフロップ３２、ＲＡＭユニット３３等によって構成
されている。また、前記データ記憶部２０は、前記動作
部２９によって出力された状態検出信号に基づいてクロ
ック信号の前記動作部２９への供給・停止を制御するた
めのクロック制御部３４を有している。
部１９の書き込み要求に応じた印刷データの記憶、印刷
データのヘッド出力部２１への送信、状態検出信号の出
力等の動作を行う動作部２９を有している。この動作部
２９は、図５に示すようにアドレスデコーダ３０、フリ
ップフロップ３２、ＲＡＭユニット３３等によって構成
されている。また、前記データ記憶部２０は、前記動作
部２９によって出力された状態検出信号に基づいてクロ
ック信号の前記動作部２９への供給・停止を制御するた
めのクロック制御部３４を有している。
【００４１】前記ヘッド出力部２１は、前記データ記憶
部２０に記憶された印刷データの読み取り、読み取った
印刷データのサーマルヘッドへの出力、状態検出信号の
出力等の動作を行う動作部３６を有している。この動作
部３６は、図６に示すように、フリップフッロップ３７
やデータ記憶リード制御回路３８等によって構成されて
いる。また、前記ヘッド出力部２１は、前記動作部３６
によって出力された状態検出信号に基づいてクロック信
号の前記動作部３６への供給・停止を制御するためのク
ロック制御部３９を有している。
部２０に記憶された印刷データの読み取り、読み取った
印刷データのサーマルヘッドへの出力、状態検出信号の
出力等の動作を行う動作部３６を有している。この動作
部３６は、図６に示すように、フリップフッロップ３７
やデータ記憶リード制御回路３８等によって構成されて
いる。また、前記ヘッド出力部２１は、前記動作部３６
によって出力された状態検出信号に基づいてクロック信
号の前記動作部３６への供給・停止を制御するためのク
ロック制御部３９を有している。
【００４２】次に、本第２実施形態における制御回路の
作用について説明する。
作用について説明する。
【００４３】まず、図３および図４に示すように、図示
しないＣＰＵからデータ入力部１９へ、動作状態を要求
する入力信号を入力する。なお、このとき、印刷に用い
る印刷データがデータバスを介して前記データ入力部１
９に入力される。
しないＣＰＵからデータ入力部１９へ、動作状態を要求
する入力信号を入力する。なお、このとき、印刷に用い
る印刷データがデータバスを介して前記データ入力部１
９に入力される。
【００４４】前記データ入力部１９は、このデータ入力
部１９内のデータアドレスへの書き込み要求を探知して
動作状態に設定される。このとき、前記データ記憶部２
０に動作状態を要求する入力信号である書き込み要求信
号が出力される。この書き込み要求信号は動作状態を示
す"１"の状態検出信号として前記データ入力部１９の前
記クロック制御部２８に出力される。
部１９内のデータアドレスへの書き込み要求を探知して
動作状態に設定される。このとき、前記データ記憶部２
０に動作状態を要求する入力信号である書き込み要求信
号が出力される。この書き込み要求信号は動作状態を示
す"１"の状態検出信号として前記データ入力部１９の前
記クロック制御部２８に出力される。
【００４５】前記クロック制御部２８は、動作状態を示
す"１"の状態検出信号を入力すると、図７に示すよう
に、前記クロック信号を前記動作部２２に入力する。こ
れにともない、前記データラッチ回路２６は、ＣＰＵか
らの印刷データをラッチし、前記データアドレス生成回
路２７は、データ記憶部２０の格納すべきアドレスを発
生させる。
す"１"の状態検出信号を入力すると、図７に示すよう
に、前記クロック信号を前記動作部２２に入力する。こ
れにともない、前記データラッチ回路２６は、ＣＰＵか
らの印刷データをラッチし、前記データアドレス生成回
路２７は、データ記憶部２０の格納すべきアドレスを発
生させる。
【００４６】そして、前記動作部２２は、前記データ記
憶部２０へのアドレスと印刷データを出力する。この
後、前記動作部２２は、非動作状態に設定され、前記デ
ータ記憶部２０への書き込み要求信号を"０"にする。前
記データ記憶部２０への書き込み要求信号が"０"になる
と、前記状態検出信号が非動作状態を示す"０"になり、
これにともなって前記クロック制御部２８がクロック信
号の供給を停止する。なお、前記クロック信号の供給が
停止された状態において、データ記憶部２０へのアドレ
スと印刷データとは保持されている。従って、前記デー
タ入力部１９と前記データ記憶部２０とが同時に動作状
態になっていなくても、前記データ記憶部２０へ印刷デ
ータを入力することができる。
憶部２０へのアドレスと印刷データを出力する。この
後、前記動作部２２は、非動作状態に設定され、前記デ
ータ記憶部２０への書き込み要求信号を"０"にする。前
記データ記憶部２０への書き込み要求信号が"０"になる
と、前記状態検出信号が非動作状態を示す"０"になり、
これにともなって前記クロック制御部２８がクロック信
号の供給を停止する。なお、前記クロック信号の供給が
停止された状態において、データ記憶部２０へのアドレ
スと印刷データとは保持されている。従って、前記デー
タ入力部１９と前記データ記憶部２０とが同時に動作状
態になっていなくても、前記データ記憶部２０へ印刷デ
ータを入力することができる。
【００４７】前記データ入力部１９は、ＣＰＵからの所
定量の印刷データの受信が終了すると、この受信の終了
を前記ヘッド出力部２１へ通知する。
定量の印刷データの受信が終了すると、この受信の終了
を前記ヘッド出力部２１へ通知する。
【００４８】次に、前記データ記憶部２０は、図５に示
すように、前記入力データ部１９の書き込み要求信号の
所定の変化を検知して動作状態に設定される。このと
き、図８に示すように、前記クロック制御部３４に、動
作状態を示す"１"の状態検出信号が入力され、これにと
もなって、前記クロック制御部３４は前記動作部２９に
クロック信号の供給を行う。そして、前記データ記憶部
２０は、データ入力部１９の指示した任意のアドレス
（ＲＡＭユニット３３）に、前記データ入力部１９から
受信した印刷データを格納する。
すように、前記入力データ部１９の書き込み要求信号の
所定の変化を検知して動作状態に設定される。このと
き、図８に示すように、前記クロック制御部３４に、動
作状態を示す"１"の状態検出信号が入力され、これにと
もなって、前記クロック制御部３４は前記動作部２９に
クロック信号の供給を行う。そして、前記データ記憶部
２０は、データ入力部１９の指示した任意のアドレス
（ＲＡＭユニット３３）に、前記データ入力部１９から
受信した印刷データを格納する。
【００４９】前記印刷データが所定のアドレスに格納さ
れると、前記状態検出信号は非動作状態を示す"０"にな
り、これにともなって前記クロック制御部３４は前記ク
ロック信号の供給を停止する。
れると、前記状態検出信号は非動作状態を示す"０"にな
り、これにともなって前記クロック制御部３４は前記ク
ロック信号の供給を停止する。
【００５０】次に、ヘッド出力部２１は、動作状態を要
求する入力信号としての受信終了信号の所定の変化を検
知して動作状態に設定される。このとき、前記状態検出
信号が動作状態を示して"１"になり、これにともなって
前記クロック制御部３９が図９に示すように動作部３６
へのクロック信号の供給を行う。
求する入力信号としての受信終了信号の所定の変化を検
知して動作状態に設定される。このとき、前記状態検出
信号が動作状態を示して"１"になり、これにともなって
前記クロック制御部３９が図９に示すように動作部３６
へのクロック信号の供給を行う。
【００５１】動作状態になった前記ヘッド出力部２１
は、所定のリードタイミングで、データ記憶部２０に対
し、データ記憶部２０の動作状態を要求する入力信号と
してのデータ要求信号およびアドレスを出力する。な
お、前記データ要求信号の出力は、ヘッド出力部２１が
データ記憶部２０から所定量の印刷データを読み出すま
で繰り返される。
は、所定のリードタイミングで、データ記憶部２０に対
し、データ記憶部２０の動作状態を要求する入力信号と
してのデータ要求信号およびアドレスを出力する。な
お、前記データ要求信号の出力は、ヘッド出力部２１が
データ記憶部２０から所定量の印刷データを読み出すま
で繰り返される。
【００５２】そして、前記データ記憶部２０は、図１０
に示すように、ヘッド出力部２１のデータ要求信号の所
定の変化を検出して動作状態になる。
に示すように、ヘッド出力部２１のデータ要求信号の所
定の変化を検出して動作状態になる。
【００５３】そして、前記データ記憶部２０は、動作状
態になると同時に図１１に示すように動作状態を示す"
１"の状態検出信号をデータ記憶部２０のクロック制御
部３４に出力する。前記データ記憶部２０のクロック制
御部３４は、クロック信号を動作部２９へ出力する。そ
して、前記データ記憶部２０は、前記クロック信号によ
る制御の下で、前記ヘッド出力部２１に所望の印刷デー
タを出力する。
態になると同時に図１１に示すように動作状態を示す"
１"の状態検出信号をデータ記憶部２０のクロック制御
部３４に出力する。前記データ記憶部２０のクロック制
御部３４は、クロック信号を動作部２９へ出力する。そ
して、前記データ記憶部２０は、前記クロック信号によ
る制御の下で、前記ヘッド出力部２１に所望の印刷デー
タを出力する。
【００５４】前記ヘッド出力部２１は、データ記憶部２
０の所定のアドレスから出力された所望の印刷データを
受け取り、この印刷データをサーマルヘッドへ出力す
る。なお、前記サーマルヘッドに出力される印刷データ
は、図１２に示すようにクロック信号のパルスタイミン
グに従っている。
０の所定のアドレスから出力された所望の印刷データを
受け取り、この印刷データをサーマルヘッドへ出力す
る。なお、前記サーマルヘッドに出力される印刷データ
は、図１２に示すようにクロック信号のパルスタイミン
グに従っている。
【００５５】そして、前記ヘッド出力部２１は、所定の
印刷データに基づいて所望の印刷結果となるように処理
を実行する。そして、印刷が終了すると、状態検出信号
が"０"になり、前記クロック制御部３９がクロック信号
の供給を停止する。
印刷データに基づいて所望の印刷結果となるように処理
を実行する。そして、印刷が終了すると、状態検出信号
が"０"になり、前記クロック制御部３９がクロック信号
の供給を停止する。
【００５６】なお、ＣＰＵから次の印刷データが入力さ
れると、以上の動作が繰り返される。
れると、以上の動作が繰り返される。
【００５７】従って、本第２実施形態によれば、動作タ
イミングの早い機能ブロック（データ入力部１９）と動
作タイミングの遅い機能ブロック（データ記憶部２０）
とが同時に動作状態になっていなくても、動作タイミン
グの早い機能ブロックの出力信号（印刷データ）を動作
タイミングの遅い機能ブロックに入力することができる
ため、２つの機能ブロックの同時動作によるクロック信
号の電力消費を低減することができる。また、動作タイ
ミングの遅い機能ブロックへの出力信号の入力を、動作
タイミングの早い機能ブロックの動作停止後に行うこと
ができるため、動作タイミングの早い機能ブロックへ新
たな入力信号が入力されることによって、先に出力され
た出力信号が変動してしまうことはない。従って、回路
の設計が容易になる。
イミングの早い機能ブロック（データ入力部１９）と動
作タイミングの遅い機能ブロック（データ記憶部２０）
とが同時に動作状態になっていなくても、動作タイミン
グの早い機能ブロックの出力信号（印刷データ）を動作
タイミングの遅い機能ブロックに入力することができる
ため、２つの機能ブロックの同時動作によるクロック信
号の電力消費を低減することができる。また、動作タイ
ミングの遅い機能ブロックへの出力信号の入力を、動作
タイミングの早い機能ブロックの動作停止後に行うこと
ができるため、動作タイミングの早い機能ブロックへ新
たな入力信号が入力されることによって、先に出力され
た出力信号が変動してしまうことはない。従って、回路
の設計が容易になる。
【００５８】次に、本発明に係る制御回路の第３実施形
態について説明する。
態について説明する。
【００５９】本第３実施形態における制御回路４１は、
第１実施形態と基本的構成部分において異なるところは
なく、半導体基板２内に機能ブロック４２を有してい
る。ただ、本第３実施形態においては、図１３に示すよ
うに、前記クロック制御部４３が分周回路４４を有して
いる。
第１実施形態と基本的構成部分において異なるところは
なく、半導体基板２内に機能ブロック４２を有してい
る。ただ、本第３実施形態においては、図１３に示すよ
うに、前記クロック制御部４３が分周回路４４を有して
いる。
【００６０】前記分周回路４４は、入力信号の機能ブロ
ック４２への入力と、これに基づく動作状態の設定との
間に時間的な遅延が生じることによって動作部４５に供
給されるクロック信号の波形にハザードやパルス幅の変
動が生じてしまうことを防ぐ観点から、外部から入力さ
れるクロック信号の周期をｎ倍（ｎは２以上の自然数
（以下同じ））に制御するようになっている。
ック４２への入力と、これに基づく動作状態の設定との
間に時間的な遅延が生じることによって動作部４５に供
給されるクロック信号の波形にハザードやパルス幅の変
動が生じてしまうことを防ぐ観点から、外部から入力さ
れるクロック信号の周期をｎ倍（ｎは２以上の自然数
（以下同じ））に制御するようになっている。
【００６１】すなわち、入力信号の機能ブロック４２へ
の入力時から、この機能ブロックの動作状態の設定時ま
でにはわずかな遅延時間があるため、外部から入力され
るクロック信号（以下、外部クロック信号とする）と状
態検出信号との位相にずれが生じてしまう。従って、動
作部４５に供給されるクロック信号（以下、内部クロッ
ク信号とする）の周期が短いと、図１４の従来例に示す
ように内部クロックの１パルス目の波形が他の波形と一
致しない場合が生じやすい。そして、前記内部クロック
の波形のズレは、機能ブロック４２の誤作動の原因とな
りやすい。
の入力時から、この機能ブロックの動作状態の設定時ま
でにはわずかな遅延時間があるため、外部から入力され
るクロック信号（以下、外部クロック信号とする）と状
態検出信号との位相にずれが生じてしまう。従って、動
作部４５に供給されるクロック信号（以下、内部クロッ
ク信号とする）の周期が短いと、図１４の従来例に示す
ように内部クロックの１パルス目の波形が他の波形と一
致しない場合が生じやすい。そして、前記内部クロック
の波形のズレは、機能ブロック４２の誤作動の原因とな
りやすい。
【００６２】従って、図１４の下段に示す本実施形態に
おいては、前記分周回路４４によって、内部クロックの
周期を外部クロックのｎ倍（図１４においては２倍）に
制御し、波形のズレを生じ難くするようになっている。
おいては、前記分周回路４４によって、内部クロックの
周期を外部クロックのｎ倍（図１４においては２倍）に
制御し、波形のズレを生じ難くするようになっている。
【００６３】次に、本第３実施形態における制御回路の
作用について説明する。
作用について説明する。
【００６４】まず、図示しない外部のＣＰＵから前記機
能ブロック４２に入力信号を入力する。前記機能ブロッ
ク４２内の前記動作部４５は、入力信号の入力を受けて
動作状態に設定される。このとき、前記動作部４５は、
動作状態を示す"１"の状態検出信号を前記クロック制御
部４３へ出力する。
能ブロック４２に入力信号を入力する。前記機能ブロッ
ク４２内の前記動作部４５は、入力信号の入力を受けて
動作状態に設定される。このとき、前記動作部４５は、
動作状態を示す"１"の状態検出信号を前記クロック制御
部４３へ出力する。
【００６５】前記クロック制御部４３は、前記"１"の状
態検出信号の入力を受け、前記動作部４５への内部クロ
ック信号の供給を行う。このとき、前記分周回路４４に
よって、前記内部クロック信号の周期が外部クロック信
号の周期のｎ倍に制御されるため、前記内部クロック信
号の波形にハザードが生じたり、パルス幅に変動が生じ
たりする確率は低減される。
態検出信号の入力を受け、前記動作部４５への内部クロ
ック信号の供給を行う。このとき、前記分周回路４４に
よって、前記内部クロック信号の周期が外部クロック信
号の周期のｎ倍に制御されるため、前記内部クロック信
号の波形にハザードが生じたり、パルス幅に変動が生じ
たりする確率は低減される。
【００６６】つぎに、前記動作部４５は、前記内部クロ
ック信号の入力を受けると、この内部クロック信号によ
るクロック制御の下で、前記入力信号を処理し、処理結
果を出力信号として機能ブロック４２外部に出力する。
ック信号の入力を受けると、この内部クロック信号によ
るクロック制御の下で、前記入力信号を処理し、処理結
果を出力信号として機能ブロック４２外部に出力する。
【００６７】そして、前記動作部４５は、出力信号の出
力と同時に非動作状態に設定される。このとき、前記動
作部４５は、非動作状態を指示する"０"の状態検出信号
を前記クロック制御部４３へ出力する。
力と同時に非動作状態に設定される。このとき、前記動
作部４５は、非動作状態を指示する"０"の状態検出信号
を前記クロック制御部４３へ出力する。
【００６８】前記クロック制御部４３は、前記非動作状
態を指示する状態検出信号の入力を受けて、前記動作部
４５への内部クロックの供給を停止する。
態を指示する状態検出信号の入力を受けて、前記動作部
４５への内部クロックの供給を停止する。
【００６９】したがって、本第３実施形態によれば、前
記分周回路４４によって内部クロック信号の周期を外部
クロック信号の周期のｎ倍に制御することができるた
め、前記内部クロックの波形にハザードが生じること
や、パルス幅に変動が生じることが低減される。
記分周回路４４によって内部クロック信号の周期を外部
クロック信号の周期のｎ倍に制御することができるた
め、前記内部クロックの波形にハザードが生じること
や、パルス幅に変動が生じることが低減される。
【００７０】これにより、制御回路４１の誤作動を抑制
し、制御回路４２が適正に機能を発揮することができ
る。
し、制御回路４２が適正に機能を発揮することができ
る。
【００７１】なお、本第３実施形態における制御回路４
１の機能ブロック４２を複数個用いて、前記第２実施形
態におけるプリンタの記録制御を行う制御回路を構成し
てもよい。
１の機能ブロック４２を複数個用いて、前記第２実施形
態におけるプリンタの記録制御を行う制御回路を構成し
てもよい。
【００７２】次に、本発明に係る制御回路の第４実施形
態について説明する。
態について説明する。
【００７３】本第４実施形態における制御回路４７は、
図１５に示すように、機能ブロック４８内に、クロック
信号による制御の下で入力信号に基づいて所定の動作を
行う動作部４９を有している。
図１５に示すように、機能ブロック４８内に、クロック
信号による制御の下で入力信号に基づいて所定の動作を
行う動作部４９を有している。
【００７４】本第４実施形態における前記動作部４９
は、複数の動作状態を有しており、各動作状態ごとに異
なる動作（出力信号の出力等）を行うようになってい
る。前記動作部４９は、各動作状態ごとに異なる動作状
態を示す状態検出信号を出力するようになっている。
は、複数の動作状態を有しており、各動作状態ごとに異
なる動作（出力信号の出力等）を行うようになってい
る。前記動作部４９は、各動作状態ごとに異なる動作状
態を示す状態検出信号を出力するようになっている。
【００７５】前記機能ブロック４８は、前記状態検出信
号に基づいて前記動作部４９への内部クロック信号の供
給・停止を制御するクロック制御部５０を有してる。
号に基づいて前記動作部４９への内部クロック信号の供
給・停止を制御するクロック制御部５０を有してる。
【００７６】前記クロック制御部５０は、前記各動作状
態において、それぞれ前記動作部４９に供給される内部
クロック信号の波形にハザードやパルス幅の変動が生じ
ないようにする観点から、各動作状態検出信号ごとに異
なる周期の内部クロック信号を前記動作部４９に出力す
るようになっている。
態において、それぞれ前記動作部４９に供給される内部
クロック信号の波形にハザードやパルス幅の変動が生じ
ないようにする観点から、各動作状態検出信号ごとに異
なる周期の内部クロック信号を前記動作部４９に出力す
るようになっている。
【００７７】次に、本第４実施形態における制御回路４
７の作用について説明する。
７の作用について説明する。
【００７８】まず、図示しないＣＰＵから前記機能ブロ
ック４８内に動作状態を要求する入力信号を入力する。
前記入力信号の入力を受けて前記動作部４９は動作状態
に設定される。ここで、前記入力信号に応じて前記所定
の動作状態は異なる。本実施形態において、前記動作部
４９は、第１動作状態乃至第３動作状態の３つの動作状
態を有しているものとする。
ック４８内に動作状態を要求する入力信号を入力する。
前記入力信号の入力を受けて前記動作部４９は動作状態
に設定される。ここで、前記入力信号に応じて前記所定
の動作状態は異なる。本実施形態において、前記動作部
４９は、第１動作状態乃至第３動作状態の３つの動作状
態を有しているものとする。
【００７９】前記動作部４９が第１動作状態に設定され
た場合、この動作部４９は、第１動作状態を示す"０１"
の状態検出信号を前記クロック制御部５０に出力する。
また、前記動作部４９が第２実施状態に設定された場
合、動作部４９は、第２動作状態を示す"１０"の状態検
出信号を前記クロック制御部５０に出力する。さらに、
前記動作部４９が第３動作状態に設定された場合、動作
部４９は、第３動作状態を示す"１１"の状態検出信号を
前記クロック制御部５０に出力する。
た場合、この動作部４９は、第１動作状態を示す"０１"
の状態検出信号を前記クロック制御部５０に出力する。
また、前記動作部４９が第２実施状態に設定された場
合、動作部４９は、第２動作状態を示す"１０"の状態検
出信号を前記クロック制御部５０に出力する。さらに、
前記動作部４９が第３動作状態に設定された場合、動作
部４９は、第３動作状態を示す"１１"の状態検出信号を
前記クロック制御部５０に出力する。
【００８０】前記クロック制御部５０は、前記動作部４
９から第１動作状態を示す"０１"の状態検出信号の入力
を受けた場合、外部クロック信号の２倍の周期を有する
内部クロック信号を前記動作部４９に出力する。また、
前記クロック制御部５０は、前記動作部４９から第２動
作状態を示す"１０"の状態検出信号の入力を受けた場
合、外部クロック信号の４倍の周期を有する内部クロッ
ク信号を前記動作部４９に出力する。さらに、前記クロ
ック制御部５０は、前記動作部４９から第３動作状態を
示す"１１"の状態検出信号の入力を受けた場合、外部ク
ロック信号の８倍の周期を有する内部クロック信号を前
記動作部４９に出力する。
９から第１動作状態を示す"０１"の状態検出信号の入力
を受けた場合、外部クロック信号の２倍の周期を有する
内部クロック信号を前記動作部４９に出力する。また、
前記クロック制御部５０は、前記動作部４９から第２動
作状態を示す"１０"の状態検出信号の入力を受けた場
合、外部クロック信号の４倍の周期を有する内部クロッ
ク信号を前記動作部４９に出力する。さらに、前記クロ
ック制御部５０は、前記動作部４９から第３動作状態を
示す"１１"の状態検出信号の入力を受けた場合、外部ク
ロック信号の８倍の周期を有する内部クロック信号を前
記動作部４９に出力する。
【００８１】前記動作部４９は、各周期の内部クロック
信号による制御の下で前記入力信号を処理し、処理結果
を出力信号として機能ブロック４８の外部に出力する。
信号による制御の下で前記入力信号を処理し、処理結果
を出力信号として機能ブロック４８の外部に出力する。
【００８２】前記動作部４９は、前記出力信号の出力と
ともに非動作状態に設定される。このとき、前記動作部
４９は、非動作状態を示す"００"の状態検出信号を前記
クロック制御部５０に出力する。
ともに非動作状態に設定される。このとき、前記動作部
４９は、非動作状態を示す"００"の状態検出信号を前記
クロック制御部５０に出力する。
【００８３】前記クロック信号は、前記非動作状態を示
す状態検出信号"００"の入力を受けると、前記動作部４
９への内部クロック信号の供給を停止する。
す状態検出信号"００"の入力を受けると、前記動作部４
９への内部クロック信号の供給を停止する。
【００８４】従って、本第４実施形態によれば、複数の
動作状態を有する機能ブロック４８においても、前記ク
ロック制御部５０に外部から入力される外部クロック信
号と、前記クロック制御部５０によって機能ブロック４
８に供給される内部クロック信号との遅延を填補するこ
とができ、クロック信号の波形にハザードが発生した
り、パルス幅が変動して機能ブロック４８が誤作動を起
こすことを防ぐことができる。
動作状態を有する機能ブロック４８においても、前記ク
ロック制御部５０に外部から入力される外部クロック信
号と、前記クロック制御部５０によって機能ブロック４
８に供給される内部クロック信号との遅延を填補するこ
とができ、クロック信号の波形にハザードが発生した
り、パルス幅が変動して機能ブロック４８が誤作動を起
こすことを防ぐことができる。
【００８５】なお、本第４実施形態の機能ブロック４８
を複数個用いて、前記第２実施形態におけるプリンタの
記録制御を行う制御回路を構成してもよい。
を複数個用いて、前記第２実施形態におけるプリンタの
記録制御を行う制御回路を構成してもよい。
【００８６】なお、本発明は前記実施形態のものに限定
されるものではなく、必要に応じて種々変更することが
可能である。
されるものではなく、必要に応じて種々変更することが
可能である。
【００８７】
【発明の効果】以上述べたように本発明の請求項１に係
る制御回路によれば、クロック信号の供給・停止を制御
する特別な制御手段を機能ブロックの外部に設ける必要
がないため、簡易な構成によりクロック信号の電力消費
を抑制し、制御回路の小型化を図ることができる。
る制御回路によれば、クロック信号の供給・停止を制御
する特別な制御手段を機能ブロックの外部に設ける必要
がないため、簡易な構成によりクロック信号の電力消費
を抑制し、制御回路の小型化を図ることができる。
【００８８】請求項２に係る制御回路によれば、請求項
１に係る制御回路の効果に加えて、機能ブロックの同時
動作によるクロック信号の最大電力消費を低減すること
ができる。
１に係る制御回路の効果に加えて、機能ブロックの同時
動作によるクロック信号の最大電力消費を低減すること
ができる。
【００８９】請求項３に係る制御回路によれば、クロッ
ク信号の波形にハザードが生じることやパルス幅の変動
が生じることを簡易な構成によって抑制することができ
るため、請求項１または請求項２に係る制御回路の効果
に加えて、機能ブロックの誤動作を簡易に抑制すること
ができる。
ク信号の波形にハザードが生じることやパルス幅の変動
が生じることを簡易な構成によって抑制することができ
るため、請求項１または請求項２に係る制御回路の効果
に加えて、機能ブロックの誤動作を簡易に抑制すること
ができる。
【００９０】請求項４に係る制御回路によれば、請求項
３に係る制御回路の効果に加えて、機能ブロックが複数
の動作状態を有する場合においても機能ブロックの誤動
作を簡易に抑制することができる。
３に係る制御回路の効果に加えて、機能ブロックが複数
の動作状態を有する場合においても機能ブロックの誤動
作を簡易に抑制することができる。
【図１】 本発明に係る制御回路の第１実施形態を示す
図
図
【図２】 本発明に係る制御回路の第１実施形態におい
て、機能ブロックを示す図
て、機能ブロックを示す図
【図３】 本発明に係る制御回路の第２実施形態を示す
図
図
【図４】 本発明に係る制御回路の第２実施形態におい
て、機能ブロックの１つとしてのデータ入力部を示す図
て、機能ブロックの１つとしてのデータ入力部を示す図
【図５】 本発明に係る制御回路の第２実施形態におい
て、機能ブロックの１つとしてのデータ記憶部を示す図
て、機能ブロックの１つとしてのデータ記憶部を示す図
【図６】 本発明に係る制御回路の第２実施形態におい
て、機能ブロックの１つとしてのヘッド出力部を示す図
て、機能ブロックの１つとしてのヘッド出力部を示す図
【図７】 本発明に係る制御回路の第２実施形態におい
て、データ入力部の信号の入出力を示すタイムチャート
て、データ入力部の信号の入出力を示すタイムチャート
【図８】 本発明に係る制御回路の第２実施形態におい
て、データ記憶部の信号の入出力を示すタイムチャート
て、データ記憶部の信号の入出力を示すタイムチャート
【図９】 本発明に係る制御回路の第２実施形態におい
て、ヘッド出力部の信号の入出力を示すタイムチャート
て、ヘッド出力部の信号の入出力を示すタイムチャート
【図１０】 本発明に係る制御回路の第２実施形態にお
いて、印刷データ読み取り時のデータ記憶部を示す図
いて、印刷データ読み取り時のデータ記憶部を示す図
【図１１】 本発明に係る制御回路の第２実施形態にお
いて、データ読み取り時のデータ記憶部の信号の入出力
を示すタイムチャート
いて、データ読み取り時のデータ記憶部の信号の入出力
を示すタイムチャート
【図１２】 本発明に係る制御回路の第２実施形態にお
いて、クロック信号に同期させたヘッド出力部による印
刷状態を示すタイムチャート
いて、クロック信号に同期させたヘッド出力部による印
刷状態を示すタイムチャート
【図１３】 本発明に係る制御回路の第３実施形態を示
す図
す図
【図１４】 本発明に係る制御回路の第３実施形態にお
いて、分周回路によるクロック信号の制御状態を示した
図
いて、分周回路によるクロック信号の制御状態を示した
図
【図１５】 本発明に係る制御回路の第４実施形態を示
す図
す図
【図１６】 従来の制御回路を示す図
【図１７】 従来の制御回路における機能ブロックを示
す図
す図
２ 半導体基板 １０，１８，４１，４７ 制御回路 １１，４２，４８ 機能ブロック １４，２２，２９，３６，４５，４９ 動作部 １５，２８，３４，３９，４３，４７ クロック制御部 １９ データ入力部 ２０ データ記憶部 ２１ ヘッド出力部 ４４ 分周回路
Claims (4)
- 【請求項１】 半導体基板に、クロック信号による制御
の下で動作状態を要求する入力信号に基づいて所定の動
作を行うとともに非動作状態において前記所定の動作を
停止する機能ブロックを設け、前記機能ブロック内に、
この機能ブロックに対するクロック信号の供給および停
止を制御するクロック制御部を設けた制御回路であっ
て、 前記機能ブロックは、前記動作状態および前記非動作状
態を検出する状態検出信号を前記クロック制御部に入力
し、前記クロック制御部は、前記状態検出信号が動作状
態であれば前記クロック信号の供給を行って前記機能ブ
ロックを動作させ、前記状態検出信号が非動作状態であ
れば前記クロック信号の供給を停止して前記機能ブロッ
クを停止させることを特徴とする制御回路。 - 【請求項２】 複数個の前記機能ブロックを、相互に接
続され動作タイミングの異なるものを含むように有し、
先に動作される少なくとも１個の機能ブロックは、後に
動作される少なくとも１個の機能ブロックへ出力信号を
出力したときに非動作状態に設定されるとともに、この
非動作状態を示す状態検出信号を前記先に動作される機
能ブロック自体が有するクロック制御部へ出力すること
を特徴とする請求項１に記載の制御回路。 - 【請求項３】 前記クロック制御部は、分周回路を有す
ることを特徴とする請求項１または請求項２に記載の制
御回路。 - 【請求項４】 前記機能ブロックは、複数の動作状態を
有しており、前記クロック制御部は、各動作状態に応じ
て異なる分周比率のクロック信号を供給することを特徴
とする請求項３に記載の制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11154681A JP2000347761A (ja) | 1999-06-02 | 1999-06-02 | 制御回路 |
| EP00304331A EP1058180B1 (en) | 1999-06-02 | 2000-05-23 | Control circuit having clock control unit |
| DE60032966T DE60032966T2 (de) | 1999-06-02 | 2000-05-23 | Steuerungsschaltung mit einer Taktssteuerungseinheit |
| US09/587,550 US6342795B1 (en) | 1999-06-02 | 2000-06-01 | Control circuit having clock control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11154681A JP2000347761A (ja) | 1999-06-02 | 1999-06-02 | 制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000347761A true JP2000347761A (ja) | 2000-12-15 |
Family
ID=15589601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11154681A Pending JP2000347761A (ja) | 1999-06-02 | 1999-06-02 | 制御回路 |
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|---|---|
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| EP (1) | EP1058180B1 (ja) |
| JP (1) | JP2000347761A (ja) |
| DE (1) | DE60032966T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639436B2 (en) | 2001-08-28 | 2003-10-28 | Fujitsu Limited | Semiconductor integrated circuit with function to start and stop supply of clock signal |
| US7290158B2 (en) | 2003-07-31 | 2007-10-30 | Fujitsu Limited | Method of controlling data transfer within a semiconductor integrated circuit based on a clock sync control signal |
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Families Citing this family (10)
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|---|---|---|---|---|
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| DE60034345D1 (de) * | 2000-11-03 | 2007-05-24 | St Microelectronics Srl | Abschaltprotokoll für integrierte Schaltungen |
| TW482954B (en) * | 2000-11-10 | 2002-04-11 | Via Tech Inc | Internal operation method of chip set to reduce the power consumption |
| JP2003296296A (ja) * | 2002-01-30 | 2003-10-17 | Oki Electric Ind Co Ltd | マイクロコントローラ |
| US7007181B2 (en) * | 2002-04-23 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Microcontroller |
| US7500123B2 (en) * | 2004-06-28 | 2009-03-03 | Ati Technologies Ulc | Apparatus and method for reducing power consumption in a graphics processing device |
| US7802118B1 (en) | 2006-12-21 | 2010-09-21 | Nvidia Corporation | Functional block level clock-gating within a graphics processor |
| US7797561B1 (en) * | 2006-12-21 | 2010-09-14 | Nvidia Corporation | Automatic functional block level clock-gating |
| US7958483B1 (en) * | 2006-12-21 | 2011-06-07 | Nvidia Corporation | Clock throttling based on activity-level signals |
| DE102008007004B4 (de) * | 2008-01-31 | 2010-09-23 | Advanced Micro Devices, Inc., Sunnyvale | Integrierte Schaltung mit einem Speicher mit mehreren Speicherzellen mit synchronem Aufbau, die mit Taktausblendeeinheiten verbunden sind, sowie Verfahren zum Entwerfen einer solchen Schaltung |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04143819A (ja) * | 1989-12-15 | 1992-05-18 | Hitachi Ltd | 消費電力制御方法、半導体集積回路装置およびマイクロプロセツサ |
| US5452434A (en) * | 1992-07-14 | 1995-09-19 | Advanced Micro Devices, Inc. | Clock control for power savings in high performance central processing units |
| JPH0683756A (ja) | 1992-08-31 | 1994-03-25 | Toshiba Corp | データ処理装置 |
| JP2636695B2 (ja) * | 1993-08-03 | 1997-07-30 | 日本電気株式会社 | パイプライン処理回路 |
| JP3475510B2 (ja) * | 1994-08-09 | 2003-12-08 | ヤマハ株式会社 | 省電力機能付き集積回路 |
| WO1996025701A1 (en) * | 1995-02-14 | 1996-08-22 | Vlsi Technology, Inc. | Method and apparatus for reducing power consumption in digital electronic circuits |
| KR0142968B1 (ko) * | 1995-06-30 | 1998-08-17 | 김광호 | 반도체 메모리 장치의 클럭 발생 장치 |
| JP3520611B2 (ja) * | 1995-07-06 | 2004-04-19 | 株式会社日立製作所 | プロセッサの制御方法 |
| JP3556340B2 (ja) * | 1995-08-21 | 2004-08-18 | 株式会社東芝 | コンピュータシステム |
| US6100732A (en) * | 1997-06-20 | 2000-08-08 | Sun Microsystems, Inc. | Phase enable and clock generation circuit |
-
1999
- 1999-06-02 JP JP11154681A patent/JP2000347761A/ja active Pending
-
2000
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- 2000-05-23 EP EP00304331A patent/EP1058180B1/en not_active Expired - Lifetime
- 2000-06-01 US US09/587,550 patent/US6342795B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639436B2 (en) | 2001-08-28 | 2003-10-28 | Fujitsu Limited | Semiconductor integrated circuit with function to start and stop supply of clock signal |
| US7290158B2 (en) | 2003-07-31 | 2007-10-30 | Fujitsu Limited | Method of controlling data transfer within a semiconductor integrated circuit based on a clock sync control signal |
| JP2013097507A (ja) * | 2011-10-31 | 2013-05-20 | Ricoh Co Ltd | 半導体装置、電子機器及びクロック信号停止方法 |
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