JP2000207380A - マイクロコンピュ―タ - Google Patents

Abstract

(57)【要約】 【課題】 アドレスバスやデータバス等に入出力端子を
予め接続すれば、動作試験を実施することができるが、
すべてのバスに入出力端子を接続するとすれば、入出力
端子の端子数が莫大になる等の課題があった。 【解決手段】 テスト用入出力端子２をコードバスと接
続して、テスタ１から出力された命令コードをＣＰＵ６
に入力する一方、ＣＰＵ６が命令コードを実行すると、
テスト用入出力端子２をＩ／Ｏ回路３を介してＣＰＵ６
の出力端子８と接続して、ＣＰＵ６の実行結果をテスタ
１に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、テスタを接続す
ることができるマイクロコンピュータに関するものであ
る。

【０００２】

【従来の技術】近年のマイクロコンピュータは、バスイ
ンターフェースを命令コード専用インターフェースと、
データ専用インターフェースに分離することで、高速動
作するＣＰＵと、内蔵するメモリ（周辺回路を含む）間
のデータアクセスにおけるロスタイムを削減し、高速化
を図っている。

【０００３】また、システムのセットを安価に製造する
ために、必要となる巨大な容量の記憶装置もマイクロコ
ンピュータに内蔵するシステムＬＳＩ化が進んでいる。
そのため、従来必要であった外付メモリが不要になり、
外付けメモリをマイクロコンピュータのアドレスバスや
データバス等に接続する入出力端子も不要になってい
る。

【０００４】しかしながら、マイクロコンピュータの動
作試験においては、テスタ等の試験装置からマイクロコ
ンピュータを動作させるコードやデータを、入出力端子
を通じて入力する必要がある。したがって、マイクロコ
ンピュータに存在する各種のバス（例えば、コードアド
レスバス、コードバス、データアドレスバス、データバ
ス）には、予め入出力端子を接続しておく必要がある。

【０００５】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、アドレスバ
スやデータバス等に入出力端子を予め接続すれば、動作
試験を実施することができるが、すべてのバスに入出力
端子を接続するとすれば、入出力端子の端子数が莫大に
なる等の課題があった。

【０００６】この発明は上記のような課題を解決するた
めになされたもので、動作試験用の入出力端子の端子数
を削減することができるマイクロコンピュータを得るこ
とを目的とする。また、この発明は、動作試験の高速化
を図ることができるマイクロコンピュータを得ることを
目的とする。

【０００７】

【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、テスト用入出力端子をコードバスと接
続して、テスタから出力された命令コードをＣＰＵに入
力する一方、ＣＰＵが命令コードを実行すると、テスト
用入出力端子をＣＰＵの出力端子と接続して、ＣＰＵの
実行結果をテスタに出力するようにしたものである。

【０００８】この発明に係るマイクロコンピュータは、
ＣＰＵに対する命令コードの入力がない期間中、テスト
用入出力端子をデータバスと接続して、データをテスタ
に出力するようにしたものである。

【０００９】この発明に係るマイクロコンピュータは、
ＣＰＵに対する命令コードの入力がない期間中、テスト
用入出力端子をアドレスバスと接続して、アドレスをテ
スタに出力するようにしたものである。

【００１０】この発明に係るマイクロコンピュータは、
予め設定された期間中、テスト用入出力端子とコードバ
ス間を切り離し、ＣＰＵに対して最後に入力した命令コ
ードを繰り返しＣＰＵに入力するようにしたものであ
る。

【００１１】この発明に係るマイクロコンピュータは、
ＣＰＵに対して最後に入力した命令コードがリード命令
の場合、メモリからデータを繰り返し読み込むようにし
たものである。

【００１２】この発明に係るマイクロコンピュータは、
ＣＰＵに対して最後に入力した命令コードがライト命令
の場合、テスト用入出力端子をデータバスと接続して、
テスタから繰り返し出力されるデータをメモリに書き込
むようにしたものである。

【００１３】この発明に係るマイクロコンピュータは、
予め設定された期間中、テスト用入出力端子とコードバ
ス間を切り離し、コードラッチに格納された各命令コー
ドを予め設定された回数だけ繰り返しＣＰＵに入力する
ようにしたものである。

【００１４】この発明に係るマイクロコンピュータは、
予め設定された期間中、テスト用入出力端子とコードバ
ス間を切り離し、メモリに格納された各命令コードを予
め設定された回数だけ繰り返しＣＰＵに入力するように
したものである。

【００１５】この発明に係るマイクロコンピュータは、
予め設定された期間中、テスト用入出力端子とコードバ
ス間を切り離し、ＦＩＦＯメモリに格納された各命令コ
ードを予め設定された回数だけ繰り返しＣＰＵに入力す
るようにしたものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１． 図１はこの発明の実施の形
態１によるマイクロコンピュータを示す構成図であり、
図において、１はマイクロコンピュータの動作試験を実
施するテスタ、２はテスタ１を接続するテスト用入出力
端子、３は命令コードやデータ等の入出力を制御するＩ
／Ｏ回路、４はコードアクセスの制御を司るＣＩＵとデ
ータアクセスの制御を司るＤＩＵの機能を有するバスイ
ンターフェースユニット（以下、ＢＩＵという）であ
り、ＢＩＵ４はＣＰＵ６から命令コードの入力要求を受
けると、その旨をスイッチ制御回路５に通知する処理を
実行する。５はスイッチＳ１〜Ｓ５の開閉を制御するス
イッチ制御回路、Ｓ１〜Ｓ５はスイッチである。

【００１７】６はテストモードが選択されると、テスタ
１から出力された命令コードをコードバスから入力し
て、その命令コードを実行し、その実行結果を出力端子
８から出力するＣＰＵ、７は演算を実行するＣＰＵ６の
ＡＬＵ、８はＣＰＵ６の出力ピン、９はテストモードの
選択信号を入力するテストモード設定用入力端子である
出力端子である。なお、Ｉ／Ｏ回路３，スイッチ制御回
路５及びスイッチＳ１〜Ｓ５から入力手段と出力手段と
選択手段が構成されている。

【００１８】次に動作について説明する。ＣＰＵ６は、
テストモードではない通常モードが選択されると、ＢＩ
Ｕ４を介して各種のバスを制御して、図示せぬ内蔵のメ
モリからプログラムやデータを取り込み、そのプログラ
ムを実行する。しかし、テストモードが選択されると、
テスタ１の指示にしたがって動作する必要があるため、
ＢＩＵ４は、ＣＰＵ６から命令コードの入力要求を受け
ると、その旨をスイッチ制御回路５に通知する。ここ
で、ＢＩＵ４は、ＣＰＵ６から出力される動作状態識別
信号（例えば、命令コードの入力要求、データのリード
要求、データのライト要求、分岐等）をスイッチ制御回
路５に転送する役割を担っている。

【００１９】これにより、スイッチ制御回路５は、スイ
ッチＳ２をオンして（スイッチＳ２以外のスイッチはオ
フ）、Ｉ／Ｏ回路３とコードバスを接続する。そして、
ＣＰＵ６は、テスタ１が命令コードを出力して、その命
令コードがテスト用入出力端子２から入力されると、コ
ードバスを通じて命令コードを取得し、その命令コード
を実行する。

【００２０】また、ＢＩＵ４は、ＣＰＵ６から実行結果
の出力要求を受けると、その旨をスイッチ制御回路５に
通知する。これにより、スイッチ制御回路５は、スイッ
チＳ５をオンして（スイッチＳ５以外のスイッチはオ
フ）、ＣＰＵ６の出力端子８とＩ／Ｏ回路３を接続す
る。そして、ＣＰＵ６は、出力端子８とＩ／Ｏ回路３が
接続されると、その命令コードの実行結果を、テスト用
入出力端子２を通じてテスタ１に出力する。

【００２１】これにより、テスタ１は、命令コードに対
応する実行結果が得られるので、その実行結果を期待値
と比較することで、マイクロコンピュータの動作の良否
を判別することができる。

【００２２】なお、この実施の形態１では、ＣＰＵ６が
命令コードを実行すると、その実行結果をテスタ１に出
力するものについて示したが、動作試験の内容により、
例えば、図示せぬ内蔵のメモリに格納されているデータ
やアドレス（コードアドレス、データアドレス等）をテ
スタ１に出力するようにしてもよい。ちなみに、データ
を出力する場合には、ＣＰＵ６の要求にしたがってスイ
ッチ制御回路５がＩ／Ｏ回路３とデータバスを接続し、
アドレスを出力する場合には、ＣＰＵ６の要求にしたが
ってスイッチ制御回路５がＩ／Ｏ回路３とコードアドレ
スバス又はデータアドレスバスを接続すればよい。ただ
し、ＣＰＵ６に対する命令コードの入力を優先するた
め、データやアドレスの出力タイミングは、ＣＰＵ６に
対する命令コードの入力がない期間中に限るものとす
る。

【００２３】以上で明らかなように、この実施の形態１
によれば、テスト用入出力端子２をコードバスと接続し
て、テスタ１から出力された命令コードをＣＰＵ６に入
力する一方、ＣＰＵ６が命令コードを実行すると、テス
ト用入出力端子２をＩ／Ｏ回路３を介してＣＰＵ６の出
力端子８と接続して、ＣＰＵ６の実行結果をテスタ１に
出力するように構成したので、コードバスのビット数に
相当する端子数を有するテスト用入出力端子２を用意す
るだけで、ＣＰＵ６の動作試験を実施することができる
ようになり、その結果、動作試験用の入出力端子の端子
数を大幅に削減することができる効果を奏する。

【００２４】実施の形態２．図２はこの発明の実施の形
態２によるマイクロコンピュータの要部を示す構成図で
あり、図において、図１と同一符号は同一または相当部
分を示すので説明を省略する。１１は予め設定された期
間中、コード入力の禁止を指示するコード入力禁止期間
設定回路（入力手段）、１２はコード入力禁止期間設定
回路１１がコード入力の禁止を指示すると、スイッチＳ
２をオフするＡＮＤ回路（入力手段）である。

【００２５】次に動作について説明する。上記実施の形
態１では、テスタ１から命令コードを受ける毎に、ＣＰ
Ｕ６が命令コードを実行するものについて示したが、テ
スタ１から受けた同一の命令コードを繰り返し実行する
ようにしてもよい。

【００２６】即ち、テスタ１による動作試験の開始後、
コード入力禁止期間設定回路１１が予め設定された期間
中、コード入力の禁止を指示する信号をＡＮＤ回路１２
に出力すると、スイッチＳ２がオフされ、テスト用入出
力端子２とコードバス間の接続が切り離される。ここ
で、コード入力禁止期間設定回路１１の構成は、禁止を
開始するコードアドレスの設定と、以降何サイクルを禁
止するかの設定、または、禁止期間の終了コードアドレ
スの設定とを行うことができる構成であればよいが、特
にこれに限るものではない。

【００２７】これにより、その期間中は、最後に入力し
た命令コードがコードバスに常駐するので、ＣＰＵ６は
コードバスから繰り返し同一の命令コードを受けて実行
することになる。

【００２８】例えば、メモリに格納されている大量のデ
ータの読み出しテストを実行する場合、従来であれば、
テスタ１がリード命令とライト命令を交互に出力するこ
とにより、ＣＰＵ６がメモリからデータを読み込んで、
そのデータをテスタ１に出力する必要があるが、この実
施の形態２によれば、リード命令が繰り返しＣＰＵ６に
入力され、しかも、その期間中、テスト用入出力端子２
とコードバス間を接続する必要がないため、ＣＰＵ６の
出力端子８とテスト用入出力端子２間の接続を保持した
まま、ＣＰＵ６の出力端子８から読み出しデータをテス
タ１に出力することができる。そのため、大量データの
読み出し時間を大幅に短縮することができる効果を奏す
る。

【００２９】実施の形態３．図３はこの発明の実施の形
態３によるマイクロコンピュータの要部を示す構成図で
あり、図において、図１と同一符号は同一または相当部
分を示すので説明を省略する。１３はデータ等を格納す
るＲＡＭ（メモリ）である。

【００３０】次に動作について説明する。上記実施の形
態２では、リード命令を繰り返し実行する場合について
示したが、例えば、命令コードがライト命令である場
合、ＣＰＵ６はライト命令を繰り返し実行することな
る。

【００３１】したがって、ＣＰＵ６がライト命令を繰り
返し実行する期間中、ＢＩＵ４の指示の下にスイッチＳ
４をオンして、テスト用入出力端子２とデータバス間を
接続するようにすれば、例えば、ＲＡＭ１３に書き込む
データをテスタ１から連続的に入力することができる
（従来のように、同一の命令コードを繰り返し実行する
ことができない場合には、ライト命令と書き込みデータ
を交互に入力する必要がある）。なお、データの書き込
みアドレスと書き込み信号は、ライト命令を受けたＣＰ
Ｕ６が自動的に生成する方式が便利であるが、特にこの
方式に限定するものではない。

【００３２】以上で明らかなように、この実施の形態３
によれば、例えば、ＲＡＭ１３に書き込むデータをテス
タ１から連続的に入力することができるので、ライト命
令とデータを交互に入力するためのバス切替が不要にな
り、その分だけ、ＲＡＭ１３に対するデータの書き込み
を速やかに完了することができる効果を奏する。

【００３３】なお、ＲＡＭ１３に格納するデータとし
て、テストプラグラムを格納するようにすれば、実際の
テストプログラム実行時は、テスト用入出力端子２から
命令コードの入力が不要になるため、テスト用入出力端
子２をマイクロコンピュータの状態出力専用の端子とし
て使用することができ、より高密度なテストが可能にな
る。

【００３４】実施の形態４．図４はこの発明の実施の形
態４によるマイクロコンピュータの要部を示す構成図で
あり、図において、図１と同一符号は同一または相当部
分を示すので説明を省略する。１４はテスタ１から出力
された複数の命令コードをＣＰＵ６に入力する前に一時
的に格納するコードラッチ、１５はコードラッチ１４に
格納されている命令コードのうち、ＣＰＵ６に入力する
命令コードの個数を設定するコード数設定レジスタ、Ｓ
６はスイッチである。

【００３５】次に動作について説明する。上記実施の形
態２では、ＣＰＵ６に対して最後に入力した命令コード
をＣＰＵ６が繰り返し実行するものについて示したが、
予め、テスタ１から出力された複数の命令コードをコー
ドラッチ１４が一時的に格納し、コード入力禁止期間設
定回路１１がコード入力の禁止を指示すると、その禁止
期間中、テスト用入出力端子２とコードバス間を切り離
し、そのコードラッチ１４に格納された命令コードを予
め設定された回数だけ繰り返しＣＰＵ６に入力するよう
にしてもよい。

【００３６】具体的には、例えば、ＢＩＵ４が命令コー
ドのラッチをコードラッチ１４に指示すると、コードラ
ッチ１４がテスタ１から出力された命令コードを一時的
に格納する。ただし、コードラッチ１４は複数の命令コ
ードを格納する容量を有するものとし、複数の命令コー
ドによって組み立てられた一連の演算処理を実行するコ
ード群を、そのコード数と繰り返し回数の設定により、
コードラッチ１４からコードバスに順次繰り返し出力す
る。

【００３７】そして、コード入力禁止期間設定回路１１
がコード入力の禁止を指示すると、コード数設定レジス
タ１５は、スイッチＳ６をオンしてコードラッチ１４に
格納されている命令コードをコードバスに出力する処理
を実行する。例えば、ＣＰＵ６に入力する命令コードの
個数として、“６”が設定されている場合、コードラッ
チ１４に格納されている命令コードのうち、ＣＰＵ６が
要求する個数づつ順次コードバスに出力し（例えば、Ｃ
ＰＵ６が要求する個数が“２”個の場合、命令コードを
２個づつ出力する）、６個の命令コードの出力を終了す
ると、再び同一の動作を繰り返し実行する。

【００３８】これにより、ＣＰＵ６はコードバスに出力
された複数の命令コードを順次受けて、複数の命令コー
ドによりプログラムされた一連の処理を繰り返し実行す
ることになる。

【００３９】以上で明らかなように、この実施の形態４
によれば、複数の命令コードを複雑に組み合わせたテス
トの繰り返しが可能になり、更に効率よく、マイクロコ
ンピュータの動作試験を実施することができる効果を奏
する。

【００４０】実施の形態５．上記実施の形態４では、複
数の命令コードをコードラッチ１４に格納するものにつ
いて示したが、図５に示すように、内蔵のメモリである
ＲＡＭ１３に複数の命令コードを格納するようにしても
よい。ただし、この場合には、ＲＡＭ１３から命令コー
ドをリードする際、各命令コードが格納されているアド
レスを指定する必要があるため、ＲＡＭアドレス生成回
路１６を付加する必要がある。なお、ＲＡＭアドレス生
成回路１６はコード数設定レジスタ１５の設定内容に応
じてアドレスを増減する。

【００４１】実施の形態６．上記実施の形態４では、複
数の命令コードをコードラッチ１４に格納するものにつ
いて示したが、図６に示すように、ＦＩＦＯメモリ１７
に複数の命令コードを格納するようにしてもよい。ただ
し、この場合には、ＦＩＦＯメモリ１７の入力ポインタ
や出力ポインタを制御する必要があるので、ＦＩＦＯ制
御回路１８を付加する必要がある。なお、コードフェッ
チを実施するタイミングは、通常、ＢＩＵ４から出力さ
れるコードリードのイネーブル信号を用いるが、外部端
子からプリフェッチの実行パルスを入力するようにして
もよい。

【００４２】

【発明の効果】以上のように、この発明によれば、テス
ト用入出力端子をコードバスと接続して、テスタから出
力された命令コードをＣＰＵに入力する一方、ＣＰＵが
命令コードを実行すると、テスト用入出力端子をＣＰＵ
の出力端子と接続して、ＣＰＵの実行結果をテスタに出
力するように構成したので、動作試験用の入出力端子の
端子数を削減することができる効果がある。

【００４３】この発明によれば、ＣＰＵに対する命令コ
ードの入力がない期間中、テスト用入出力端子をデータ
バスと接続して、データをテスタに出力するように構成
したので、効率よく動作を確認することができる効果が
ある。

【００４４】この発明によれば、ＣＰＵに対する命令コ
ードの入力がない期間中、テスト用入出力端子をアドレ
スバスと接続して、アドレスをテスタに出力するように
構成したので、効率よく動作を確認することができる効
果がある。

【００４５】この発明によれば、予め設定された期間
中、テスト用入出力端子とコードバス間を切り離し、Ｃ
ＰＵに対して最後に入力した命令コードを繰り返しＣＰ
Ｕに入力するように構成したので、テスト期間を短縮す
ることができる効果がある。

【００４６】この発明によれば、ＣＰＵに対して最後に
入力した命令コードがリード命令の場合、メモリからデ
ータを繰り返し読み込むように構成したので、データの
読み出し時間を大幅に短縮することができる効果があ
る。

【００４７】この発明によれば、ＣＰＵに対して最後に
入力した命令コードがライト命令の場合、テスト用入出
力端子をデータバスと接続して、テスタから繰り返し出
力されるデータをメモリに書き込むように構成したの
で、データの書き込み時間を大幅に短縮することができ
る効果がある。

【００４８】この発明によれば、予め設定された期間
中、テスト用入出力端子とコードバス間を切り離し、コ
ードラッチに格納された各命令コードを予め設定された
回数だけ繰り返しＣＰＵに入力するように構成したの
で、複数の命令コードを複雑に組み合わせたテストの繰
り返しが可能になり、更に効率よく動作を確認すること
ができる効果がある。

【００４９】この発明によれば、予め設定された期間
中、テスト用入出力端子とコードバス間を切り離し、メ
モリに格納された各命令コードを予め設定された回数だ
け繰り返しＣＰＵに入力するように構成したので、複数
の命令コードを複雑に組み合わせたテストの繰り返しが
可能になり、更に効率よく動作を確認することができる
効果がある。

【００５０】この発明によれば、予め設定された期間
中、テスト用入出力端子とコードバス間を切り離し、Ｆ
ＩＦＯメモリに格納された各命令コードを予め設定され
た回数だけ繰り返しＣＰＵに入力するように構成したの
で、複数の命令コードを複雑に組み合わせたテストの繰
り返しが可能になり、更に効率よく動作を確認すること
ができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示す構成図である。

【図２】 この発明の実施の形態２によるマイクロコン
ピュータを示す構成図である。

【図３】 この発明の実施の形態３によるマイクロコン
ピュータを示す構成図である。

【図４】 この発明の実施の形態４によるマイクロコン
ピュータを示す構成図である。

【図５】 この発明の実施の形態５によるマイクロコン
ピュータを示す構成図である。

【図６】 この発明の実施の形態６によるマイクロコン
ピュータを示す構成図である。

【符号の説明】

１ テスタ、２ テスト用入出力端子、３ Ｉ／Ｏ回路
（入力手段、出力手段、選択手段）、５ スイッチ制御
回路（入力手段、出力手段、選択手段）、６ＣＰＵ、８
出力端子、１１ コード入力禁止期間設定回路（入力
手段）、１２ＡＮＤ回路（入力手段）、１３ ＲＡＭ
（メモリ）、１４ コードラッチ、１７ ＦＩＦＯメモ
リ、Ｓ１〜Ｓ５ スイッチ（入力手段、出力手段、選択
手段）。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部のテスタと接続されたテスト用入出
   力端子と、上記テスト用入出力端子をコードバスと接続
   して、上記テスタから出力された命令コードをＣＰＵに
   入力する入力手段と、上記入力手段により命令コードが
   入力されたＣＰＵが命令コードを実行すると、上記テス
   ト用入出力端子を上記ＣＰＵの出力端子と接続して、上
   記ＣＰＵの実行結果を上記テスタに出力する出力手段と
   を備えたマイクロコンピュータ。
2. 【請求項２】 ＣＰＵに対する命令コードの入力がない
   期間中、テスト用入出力端子をデータバスと接続して、
   データをテスタに出力する選択手段を設けたことを特徴
   とする請求項１記載のマイクロコンピュータ。
3. 【請求項３】 ＣＰＵに対する命令コードの入力がない
   期間中、テスト用入出力端子をアドレスバスと接続し
   て、アドレスをテスタに出力する選択手段を設けたこと
   を特徴とする請求項１記載のマイクロコンピュータ。
4. 【請求項４】 入力手段は、予め設定された期間中、テ
   スト用入出力端子とコードバス間を切り離し、ＣＰＵに
   対して最後に入力した命令コードを繰り返しＣＰＵに入
   力することを特徴とする請求項１から請求項３のうちの
   いずれか１項記載のマイクロコンピュータ。
5. 【請求項５】 入力手段がＣＰＵに対して最後に入力し
   た命令コードがリード命令の場合、上記ＣＰＵはメモリ
   からデータを繰り返し読み込むことを特徴とする請求項
   ４記載のマイクロコンピュータ。
6. 【請求項６】 入力手段は、ＣＰＵに対して最後に入力
   した命令コードがライト命令の場合、テスト用入出力端
   子をデータバスと接続し、上記ＣＰＵは、テスタから繰
   り返し出力されるデータをメモリに書き込むことを特徴
   とする請求項４記載のマイクロコンピュータ。
7. 【請求項７】 入力手段は、テスタから出力された複数
   の命令コードをＣＰＵに入力する前にコードラッチに格
   納する一方、予め設定された期間中、テスト用入出力端
   子とコードバス間を切り離し、そのコードラッチに格納
   された各命令コードを予め設定された回数だけ繰り返し
   ＣＰＵに入力することを特徴とする請求項１から請求項
   ３のうちのいずれか１項記載のマイクロコンピュータ。
8. 【請求項８】 入力手段は、テスタから出力された複数
   の命令コードをＣＰＵに入力する前にメモリに格納する
   一方、予め設定された期間中、テスト用入出力端子とコ
   ードバス間を切り離し、そのメモリに格納された各命令
   コードを予め設定された回数だけ繰り返しＣＰＵに入力
   することを特徴とする請求項１から請求項３のうちのい
   ずれか１項記載のマイクロコンピュータ。
9. 【請求項９】 入力手段は、テスタから出力された複数
   の命令コードをＣＰＵに入力する前にＦＩＦＯメモリに
   格納する一方、予め設定された期間中、テスト用入出力
   端子とコードバス間を切り離し、そのＦＩＦＯメモリに
   格納された各命令コードを予め設定された回数だけ繰り
   返しＣＰＵに入力することを特徴とする請求項１から請
   求項３のうちのいずれか１項記載のマイクロコンピュー
   タ。