JP2000201474A

JP2000201474A - スイッチングレギュレ―タにおけるタイミングおよびスロ―プ補償を制御するための回路および方法

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Publication number: JP2000201474A
Application number: JP11257437A
Authority: JP
Inventors: W Hoburetto Stephen; ダブリュー．ホブレットスティーブン
Original assignee: Linear Technology LLC
Current assignee: Linear Technology LLC
Priority date: 1998-09-11
Filing date: 1999-09-10
Publication date: 2000-07-18
Anticipated expiration: 2019-09-10
Also published as: US6177787B1; TW432790B; JP4409673B2

Abstract

(57)【要約】【課題】スイッチングレギュレータにおけるタイミン
グおよびスロープ補償を制御するための回路および方法
を提供する。【解決手段】これらの回路および方法は、タイミング
制御回路およびスロープ補償回路を含む。該タイミング
制御回路は、１つ以上のスイッチングレギュレータ出力
ステージのスイッチングのタイミングを制御し、スイッ
チングが等間隔の時間において起こる。該スロープ補償
回路は、波形を有するスロープ補償信号を生成し、この
波形はいかなるオシレータ信号の波形にも一致する必要
はなく、またオシレータ信号と同じ期間を有する必要も
ない。タイミング制御は、マスタクロック信号をＴフリ
ップフロップおよび「ローリングクロック」（または
「ジョンソンカウンタ」）を用いて分割し、２Ｎクロッ
ク位相信号を生成することにより遂行される。スロープ
補償は、スロープ補償信号を、復号化論理、デジタル−
アナログコンバータ（ＤＡＣ）、および合成器を用いて
発生することにより提供される。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、スイッチングレギ
ュレータ回路に関する。より詳細には、本発明はスイッ
チングレギュレータ回路におけるタイミングおよびスロ
ープ補償を制御するための回路および方法に関する。

【従来の技術】電圧レギュレータの目的は、所定の実質
的に一定の出力電圧を、不十分に調節された、あるいは
変動し得る電圧源からのロードに供給することである。
典型的なリニア電圧レギュレータにおいて、レギュレー
タ出力における電圧は、電流の流れを制御することによ
り調節され、この電流はパス素子（例えば電力トランジ
スタ）を介して電圧源からロードへと通過する。しか
し、典型的なスイッチング電圧レギュレータにおいて、
電圧源からロードへの電流の流れは安定しておらず、む
しろ不連続の電流パルスである。これら不連続の電流パ
ルスを安定したロード電流に変換するために、典型的な
スイッチングレギュレータは誘電エネルギー蓄積素子を
利用する。この不連続の電流パルスを生むために、典型
的なスイッチングレギュレータはスイッチ（例えば電力
トランジスタ）をもまた利用し、このスイッチは直列ま
たは並列のどちらかでロードと連結している。このスイ
ッチの稼働サイクル（すなわち、スイッチングサイクル
の合計期間に対して、スイッチがＯＮ状態である期間の
パーセンテージ）を制御することにより、スイッチング
電圧レギュレータは電圧をそのロードで調節し得る。現
行型のスイッチング電圧レギュレータ（すなわち、レギ
ュレータ内において電流信号により制御されるスイッチ
ングレギュレータ）において、稼働サイクルが５０％を
越える場合（すなわち、所定のスイッチング期間の５０
％を越える間スイッチがＯＮの場合）、レギュレータは
不安定になり得る。多くの場合、安定性は、このような
現行型のスイッチング電圧レギュレータにおいて、スロ
ープ補償信号でレギュレータを制御するために用いられ
る電流信号を調節することにより維持される。スロープ
補償信号を生成する１つの方法は、オシレータ信号の一
部分を補償信号として用いることである。このようなオ
シレータ信号は、例えばレギュレータのスイッチングを
制御するために用いられるクロック信号を発生させるた
めにもまた用いられる、ノコギリ波形であり得る。しか
し、オシレータ信号が所望のノコギリ波形を有さない
か、あるいは所望のスロープ補償信号の位相外にある場
合に、オシレータ信号の一部分をスロープ補償信号とし
て用いることは効果的であり得ない。例えば、オシレー
タ信号が方形波の場合、オシレータ信号をスロープ補償
信号として用いることは効果的であり得ない。なぜな
ら、オシレータ信号の立ち上がりの際のスロープ補償信
号において、思い切った変化をとること、および２レベ
ルのスロープ補償信号のみを有することは不要であり得
るからである。別の例として、オシレータ信号がノコギ
リ波形である場合、オシレータ信号をスロープ補償信号
として用いることは、効果的であり得ない。なぜなら、
スロープ補償信号において線形増加を有することは不要
であり得るためである。また別の例として、いかなるタ
イプのオシレータ波形であっても、オシレータ信号をス
ロープ補償信号として用いることは効果的であり得な
い。なぜなら、レギュレータのスイッチングはオシレー
タ信号の位相外であり得るためであり、よって、所望の
スロープ補償信号もまた、オシレータ信号の位相外であ
り得る。いくつかのスイッチングレギュレータにおい
て、共通のクロック信号に同期であって、それぞれが異
なる出力電圧を生成する複数のスイッチング出力ステー
ジを、単一入力電源に接続することは一般的である。同
じく、複数スイッチングレギュレータの出力ステージも
また、一般的に単一入力電源に並列に接続され、共通ク
ロック信号に基づいて同期的に操作される。しかし、そ
れら出力ステージ内のそれぞれのスイッチは、単一クロ
ック信号に接続されていることから同時にＯＮ状態にな
り、極端なリップル電流が出力ステージの入力および出
力電流内で誘電され得る。例えば、ピークの入力リップ
ル電流は、すべてのピークのインダクタ電流を組合わせ
た値にほぼ等しい。この入力リップル電流が増加する
と、電力損失は劇的に増す。なぜなら、入力電気容量の
等価ソース（ｅｑｕｉｖａｌｅｎｔｓｏｕｒｃｅ）抵
抗（ＥＳＲ）内で失われた二乗平均（ＲＭＳ）電力が、
入力電流の二乗に比例するためである。結果として、低
等価連続（ｌｏｗｅｑｕｉｖａｌｅｎｔｓｅｒｉｅ
ｓ）抵抗入力（出力）静電容量はこれら出力ステージに
おいて頻繁に供給されなければならず、レギュレータを
スイッチングして、これらリップル電流のために起こる
損失を最小限に押さえる。上記の点から、いかなるオシ
レータ信号の波形とも一致させる必要のない波形を有す
るスロープ補償信号を生成するスイッチングレギュレー
タ回路を設けることは望ましい。また、オシレータ期間
と同じである必要のない期間を有するスロープ補償信号
を生成するスイッチングレギュレータ回路を設けること
も望ましい。さらに、複数の出力ステージの同時スイッ
チングにより誘電される振幅からの入力および出力リッ
プル電流を削減するスイッチングレギュレータ回路を設
けることもまた望ましい。

【発明が解決しようとする課題】従って、本発明の目的
は、いかなるオシレータ信号の波形とも一致させる必要
のない波形を有するスロープ補償信号を生成するスイッ
チングレギュレータ回路を提供することである。また、
オシレータ期間と同じである必要のない期間を有するス
ロープ補償信号を生成するスイッチングレギュレータ回
路を提供することも、本発明の目的である。本発明のさ
らなる目的は、複数の出力ステージの同時スイッチング
により誘電される振幅からの入力および出力リップル電
流を削減するスイッチングレギュレータ回路を提供する
ことである。

【課題を解決するための手段】本発明は、複数のスイッ
チングレギュレータ出力ステージにおいてスイッチタイ
ミングを制御し、少なくとも１つのスロープ補償波形を
発生する制御回路であって、該出力ステージのそれぞれ
に連結され、クロック信号からの複数の位相信号を発
し、該位相信号のそれぞれが該出力ステージの異なる１
つのスイッチタイミングを制御する、タイミング回路
と、該タイミング回路からの少なくとも２つの該位相信
号を受信し、少なくとも１つの該出力ステージ用にスロ
ープ補償波形を発生する、スロープ補償波形発生回路と
を備える制御回路である。好適な実施形態においては、
前記タイミング回路が複数のＤフリップフロップを備え
る制御回路である。好適な実施形態においては、前記タ
イミング回路が周波数ディバイダを備え、該周波数ディ
バイダがより高い周波数クロック信号を分割し、該クロ
ック信号を供給する制御回路である。さらに好適な実施
形態においては、前記周波数ディバイダがＴフリップフ
ロップである制御回路である。好適な実施形態において
は、前記タイミング回路が直角位相出力回路をさらに備
え、該直角位相出力回路が、前記位相信号の内の第１隣
接信号の第１信号立ち上がり時間と、該位相信号の内の
第２隣接信号の第２信号立ち上がり時間との間の時間に
おいて起こる立ち上がりエッジを有する、直角位相出力
信号を供給する制御回路である。さらに好適な実施形態
においては、前記直角位相出力回路が、入力位相信号
を、前記位相信号の内の前記第１隣接信号から受信し、
該直角位相出力信号を供給する、Ｄフリップフロップ
と、前記クロック信号を変換し、変換したクロック信号
を前記Ｄフリップフロップに供給する、インバータとを
備える制御回路である。好適な実施形態においては、前
記スロープ補償波形発生回路が、クロック信号、および
少なくとも２つの前記位相信号を受信し、複数のカウン
タビット出力、およびリセット信号を供給する、復号化
回路機構と、出力信号を、該復号化回路機構により供給
される該カウンタビット出力に応答して生成する、デジ
タル−アナログコンバータと、該出力信号を、該デジタ
ル−アナログコンバータにより生成し、前記スロープ補
償波形を生成し、前記リセット信号によりリセットされ
る、合成器とを備える制御回路である。さらに好適な実
施形態においては、前記復号化回路機構が、前記クロッ
ク信号をカウントし、前記カウンタビット出力を供給
し、前記リセット信号によりリセットされる、カウンタ
と、論理的に前記出力位相信号を組合せ、該リセット信
号を生成する、論理デバイスとを備える制御回路であ
る。さらに好適な実施形態においては、前記論理デバイ
スが変換入力を備えるＡＮＤゲートである制御回路であ
る。さらに好適な実施形態においては、前記デジタル−
アナログコンバータが複数の電流源を備え、該複数の電
流源が電流の流れを、前記復号化回路機構の前記カウン
タビット出力に応答して供給する制御回路である。さら
に好適な実施形態においては、前記デジタル−アナログ
コンバータが、複数のスイッチをさらに備え、該複数の
スイッチが、前記カウンタビット出力と応答しており、
かつ該複数の電流源が、前記電流の流れを前記復号化回
路機構の該カウンタビット出力に応答して供給する場合
において制御する制御回路である。さらに好適な実施形
態においては、前記合成器が、電荷を、前記デジタル−
アナログコンバータにより生成する、前記出力信号に応
答して蓄積する、キャパシタと、前記スロープ補償信号
を、該キャパシタ内に蓄積された該電荷に応答して生成
する、演算増幅器と、該キャパシタを前記リセット信号
に応答して放電する、スイッチとを備える制御回路であ
る。さらに好適な実施形態においては、スロープ補償電
流を前記スロープ補償信号に応答して供給する電圧制御
された電流源をさらに備える制御回路である。また本発
明は、スイッチング信号のタイミング、および複数のス
イッチングレギュレータ出力ステージのスロープ補償波
形を制御するための方法であって、入力クロック信号を
クロック源から受信する工程と、複数の出力位相信号の
それぞれが用いられ、該複数のスイッチングレギュレー
タ出力ステージの内、特有の該スイッチングを制御す
る、複数の出力位相信号を供給する工程と、少なくとも
１つの該複数のスイッチングレギュレータ出力ステージ
用に、少なくとも２つの該複数の出力位相信号を用い
て、対応するスロープ補償波形を生成する工程とを備え
る方法である。好適な実施形態においては、周波数ディ
バイダを用いて前記入力クロック信号を供給し、マスタ
クロック信号を減少する工程をさらに備える方法であ
る。好適な実施形態においては、前記複数出力位相信号
の内の第１隣接信号の第１信号立ち上がり時間と、該複
数の出力位相信号の内の第２隣接信号の第２信号立ち上
がり時間との間の時間において起こる立ち上がりエッジ
を有する、直角位相出力信号を供給する工程をさらに備
える方法である。さらに好適な実施形態においては、前
記直角位相出力信号を提供する工程が、入力位相信号
を、前記複数の出力位相信号の内の前記第１隣接信号か
ら受信する工程と、変換した入力クロック信号を供給す
るように前記入力クロック信号を変換する工程と、該直
角位相出力信号が、該入力位相信号と該変換した入力ク
ロック信号の各立ち上がりエッジにおいて一致するよう
に、該直角位相出力信号を生成する工程とを備える方法
である。また本発明は、スイッチングレギュレータ出力
ステージ用のスロープ補償信号を発生するための方法で
あって、入力クロック信号、および複数の位相入力信号
を受信する工程と、複数のカウンタビット出力、および
リセット信号を供給する工程と、出力信号を、該カウン
タビット出力に応答して生成する工程と、該出力信号
を、該スロープ補償信号を生成するように、合成する工
程と、該リセット信号に応答して該出力信号をリセット
する工程とを備える方法である。好適な実施形態におい
ては、前記複数のカウンタビット出力、および前記リセ
ット信号を供給する前記工程が、前記入力クロック信号
を、該カウンタビット出力を供給するようにカウントす
る工程と、該カウンタビット出力を、該リセット信号に
応答してリセットする工程と、前記複数の位相入力信号
を、該リセット信号を生成するように論理的に組み合わ
せる工程とを備える方法である。さらに好適な実施形態
においては、論理的に組み合わせる前記工程が、前記複
数の位相入力信号の１つを、変換した信号を生成するよ
うに変換する工程と、論理ＡＮＤを、該変換した信号、
および該複数の位相入力信号の別の１つ上で遂行する工
程とを備える方法である。好適な実施形態においては、
前記出力信号を、前記カウンタビット出力に応答して生
成する前記工程が、電流の流れを該カウンタビット出力
に応答して供給する工程を備える方法である。さらに好
適な実施形態においては、前記出力信号を、前記カウン
タビット出力に応答して生成する前記工程が、前記電流
の流れを、該カウンタビット出力に応答した複数のスイ
ッチを用いてスイッチングする工程をさらに備える方法
である。好適な実施形態においては、前記出力信号を、
前記スロープ補償信号を生成するように合成する前記工
程、および該出力信号を前記リセット信号に応答してリ
セットする前記工程が、電荷を、該出力信号に応答して
蓄積する工程と、該スロープ補償信号を、該蓄積された
電荷に応答して生成する工程と、該蓄積された電荷を、
該リセット信号に応答して放電する工程とを備える方法
である。好適な実施形態においては、スロープ補償電流
を、前記スロープ補償信号に応答して供給する工程を備
える方法である。本発明の上記および他の目的に応じ
て、１つ以上のスイッチングレギュレータ出力ステージ
のスイッチングのタイミングを制御するタイミング制御
回路を含み、そして均等な時間的間隔においてスイッチ
ングが起こるような、スイッチングレギュレータ回路お
よび方法が提供される。また、いかなるオシレータ信号
の波形とも異なり得る波形を有するか、あるいはオシレ
ータ信号とは異なる期間を有し得る波形を有する、スロ
ープ補償信号を生成するスロープ補償回路が提供され
る。タイミング制御は、等間隔のクロック位相信号（複
数のスイッチングレギュレータ出力ステージのスイッチ
ングを制御するために用いられる信号）の発生により、
本発明のスイッチングレギュレータ内に提供される。こ
れらのクロック位相信号は、Ｔフリップフロップを用い
てマスタクロック信号を２分の１に分割することにより
（合成信号が５０％の稼働サイクルを有することを保証
するために）、そしてさらに、Ｄフリップフロップから
形成される「ローリングクロック」（または「ジョンソ
ンカウンタ」）を用いて合成信号を分割することにより
生成される。ＮＤフリップフロップから形成される場
合、ローリングクロックは、２Ｎクロック位相信号を供
給し、マスタクロック周波数の（４Ｎ）分の１で伝わ
る。例えば、３つのＤフリップフロップを伴って、ロー
リングクロックは６クロック位相信号を供給し、マスタ
クロック周波数の１２分の１で伝わる。ローリングカウ
ンタより供給されるいかなるクロック位相信号でも、別
のＤフリップフロップ、および復号化されるクロック位
相信号を伴う直角位相内にある（すなわち、１マスタク
ロック信号期間分だけ復号化されるクロック位相信号に
遅れる）出力信号を生成するインバータを用いてさらに
復号化され得る。このような方法で、マスタクロック信
号を分割および復号化することにより、スイッチングレ
ギュレータタイミング制御回路は、スイッチングレギュ
レータが作動している周波数よりもかなり高い周波数に
おいて作動するマスタクロックオシレータを使用し得
る。このような高周波数オシレータを用いる２つの利点
は、それらが通常、低周波数オシレータよりも小さく、
そしてより安価なことである。これらの位相信号を用い
ることは、複数のスイッチングレギュレータ出力ステー
ジのスイッチング回数が、単一レギュレータスイッチン
グ期間の課程に渡って等間隔であり得、そしてＲＭＳ入
力電流および誘電リップル電流は（スイッチングレギュ
レータ周波数および非オーバーラップにおける効果増大
のため）最小化される。例えば、３つの出力ステージを
伴い、位相１、位相３、および位相５が、出力ステージ
のスイッチの入る時間を、レギュレータスイッチング期
間において１２０度離して間隔を空けるように用いられ
得る。別の例として、４出力ステージを伴い、位相１、
位相２を備える直角位相内の出力信号、位相４、および
位相２を備える直角位相内の出力信号の逆向きが、出力
ステージのスイッチング時間を、レギュレータスイッチ
ング期間において９０度離して間隔を空けるように用い
られ得る。スロープ補償は、本発明のスイッチングレギ
ュレータ内でスロープ補償信号を復号化論理、デジタル
−アナログコンバータ（ＤＡＣ）、および合成器を使用
して発生させることにより供給される。復号化論理は、
半減クロック信号およびタイミング制御回路からの２つ
以上の位相信号を受信し、そしてそれらを２つ以上のカ
ウンタビットおよびリセットビットに復号化する。スイ
ッチングレギュレータ期間の第１部分の間（例えば期間
の最初の３分の１の間）、リセットビットは「高」であ
り、カウンタビットは「低」である。スイッチングレギ
ュレータ期間の第２部分の間（例えば期間の次の３分の
２の間）、リセットビットは「低」であり、カウンタビ
ットは、半減クロック信号のそれぞれの目盛りのため
に、０からピークまで（カウンタビットの数に基づい
て）カウントする。これらのカウンタビットに応答し
て、ＤＡＣは２つ以上の並列電流源を用いて、合成器か
ら電流を引き出す。例えば、２つのカウンタビットおよ
び３つの電流源を伴い、第１電流源は常に合成器から第
１の電流量を引き出し得、第２の電流源は、最も重みの
軽いカウンタビット（ＬＳＢ）が「高」の場合にのみ、
合成器から第２の電流量を引き出し得、そして第３の電
流源は、最も重みの重いカウンタビット（ＭＳＢ）が
「高」の場合にのみ、合成器から第３の電流量を引き出
し得る。このような方法で、４つの異なる電流量（第１
電流量のみ、第１および第２電流量の合計、第１および
第３電流量の合計、ならびに第１、第２、および第３電
流量の合計）が、ＤＡＣにより合成器から引き出され得
る。ＤＡＣの電流源により引き出される電流は、合成器
により一体化され、合成器出力電圧を生成する。スイッ
チングレギュレータ期間のそれぞれの始まりにおいて、
合成器は復号化回路機構のリセットビットが「高」の場
合はいつでもリセットされる。一度リセットビットが
「低」になると、合成器内のキャパシタは、電流がキャ
パシタの負極端子から引き出される際、また電流が合成
器内の演算増幅器によりキャパシタへ供給される際に充
電する。このキャパシタを渡る電圧は、標準電圧による
オフセットとして、電流源に制御された電圧に供給さ
れ、この電流源は、スロープ補償信号の電圧形態として
合成器の出力に接続される。そして電圧制御された電流
源の出力は、合成器キャパシタ電圧に比例している電流
を、スイッチングレギュレータの制御回路機構に供給す
る。このような方法でスロープ補償信号を発生させるこ
とにより、スイッチングレギュレータ期間は、一定スロ
ープ補正を提供する間、幅広い周波数に渡って多様化し
得る。これは本発明において、異なるレベルをスロープ
補償信号内で時間的期間（単純に所定の固定されたスイ
ッチングレギュレータ期間）を渡り生成してというより
はむしろ、異なるレベルをスロープ補償信号内で所定の
パーセンテージにおいて、スイッチングレギュレータ期
間（それがどのような期間であろうとも）中に生成し、
達成される。

【発明の実施の形態】上記ならびに他の本発明の目的お
よび利点は、以下の詳細な説明、そして付随の図面を組
み合わせて考慮することにより明らかとなる。図面の中
では、全体を通して同じ参照符号は同じ要素を言及す
る。図１は、本発明によるタイミング制御回路１００の
ある実施形態の概略図を示す。そこで示されるように、
タイミング制御回路１００は、Ｔフリップフロップ１０
２、インバータ１０４、ならびにＤフリップフロップ１
０６、１０８、１１０および１１２を組み込む。Ｔフリ
ップフロップ１０２は、クロック入力信号Ｆｃをクロッ
ク入力端子１１４から受信する。Ｔフリップフロップ１
０２は、信号Ｆｃの周波数を２分の１に分割し、半減ク
ロック入力信号Ｆｃ／２を供給する。このようにクロッ
ク入力信号Ｆｃを２分の１に分割することにより、回路
１００は、クロック入力信号Ｆｃはそうでないかもしれ
ないが、合成信号は５０％の稼働サイクルを有すること
を保証する。そして信号Ｆｃ／２は、インバータ１０４
ならびにＤフリップフロップ１０６、１０８、および１
１０に供給される。インバータ１０４は、信号Ｆｃ／２
を逆向きにし、逆向き信号Ｆｃ／２をＤフリップフロッ
プ１１２に供給する。Ｄフリップフロップ１０６、１０
８および１１０は「ローリングクロック」（または「ジ
ョンソンカウンタ」）を形成する。図示されるように、
信号Ｆｃ／２はそれぞれのＤフリップフロップ１０６、
１０８、および１１０のクロック入力端子に供給され
る。Ｄフリップフロップ１０６への入力は、Ｄフリップ
フロップ１０８の非逆向き出力により供給される。Ｄフ
リップフロップ１０８への入力は、Ｄフリップフロップ
１１０の非逆向き出力により供給される。Ｄフリップフ
ロップ１１０への入力は、Ｄフリップフロップ１０６の
非逆向き出力により供給される。この構成を通して、ロ
ーリングクロックは、位相信号ＰＨ１、ＰＨ２、ＰＨ
３、ＰＨ４、ＰＨ５、およびＰＨ６を、端子１１６、１
２６、１２２、１１８、１２４、および１２０におい
て、Ｄフリップフロップ１０６の非逆向き出力、Ｄフリ
ップフロップ１１０の逆向き出力、Ｄフリップフロップ
１０８の逆向き出力、Ｄフリップフロップ１０６の逆向
き出力、Ｄフリップフロップ１１０の非逆向き出力、お
よびＤフリップフロップ１０８の非逆向き出力のそれぞ
れから供給する。位相信号ＰＨ１、ＰＨ２、ＰＨ３、Ｐ
Ｈ４、ＰＨ５、およびＰＨ６のそれぞれは、方形波であ
り、これは信号Ｆｃ／２の連続した立ち上がりエッジ上
で「高」になり、信号Ｆｃ／２の３期間の間「高」のま
まである。３つのＤフリップフロップ１０６、１０８、
および１１０が図１に示されるが、任意の数のＤフリッ
プフロップ、あるいは他の適切なデバイスまたはデバイ
スの組合せが、位相信号をタイミング制御回路から供給
するために、本発明に従って使用され得る。同様に、１
つのＴフリップフロップ１０２が図１に示されるが、任
意の数のＴフリップフロップ、あるいは他の適切なデバ
イスが、クロック入力を適切な周波数に分割するために
使用され得る。例えば、適切にプログラムされたマイク
ロプロセッサが、任意の、あるいはすべてのＤフリップ
フロップ１０６、１０８、および１１０、ならびにＴフ
リップフロップ１０２により供給される信号を供給する
ために使用され得る。タイミング制御回路により生成さ
れた位相信号は、等間隔の方形波であるが、他の所望の
間隔および波形が本発明に従って使用され得る。Ｄフリ
ップフロップ１１２は、図１のタイミング制御回路１０
０内の直角位相出力を供給する。示されるように、Ｄフ
リップフロップ１１２は、逆向き信号Ｆｃ／２をインバ
ータ１０４から受信する。Ｄフリップフロップ１１２へ
の入力は、Ｄフリップフロップ１１０の逆向き出力から
受信される。Ｄフリップフロップ１１２の出力は、直角
位相出力信号を供給し、この出力信号は信号Ｆｃ／２の
２分の１の期間だけ、Ｄフリップフロップ１１２の入力
が接続される位相信号（この場合、ＰＨ２）から遅れて
いるが、基本的にはＤフリップフロップ１１２の入力が
接続される位相信号と同じ期間および稼働サイクルを備
える。単一の直角位相出力するＤフリップフロップ１１
２のみが、位相信号ＰＨ２に接続されるように図１に示
されているが、任意の数の直角位相出力するＤフリップ
フロップ（任意の１つ以上の位相信号に接続され得るも
の）が、本発明に従って使用され得る。また、Ｄフリッ
プフロップ１１２およびインバータ１０４が直角位相出
力を供給するために使用されるように図１に示される
が、他の適切なデバイスまたはデバイスの組合せが、こ
の出力を供給するために、本発明に従って使用され得
る。例えば、適切にプログラムされたマイクロプロセッ
サが、Ｄフリップフロップ１１２およびインバータ１０
４により供給される信号を供給するために使用され得
る。図２は、本発明によるスロープ補償回路２００を示
す。示されるように、回路２００は復号化回路機構２０
１、デジタル−アナログコンバータ（ＤＡＣ）２０２、
合成器２０４および電圧制御された電流源２０６を備え
る。復号化回路機構２０１は、２つのビットカウンタ２
０８および論理デバイス２１０（これは単に１つの逆向
き入力を備えたＡＮＤゲートである）から形成される。
論理デバイス２１０への非逆向き入力は、タイミング制
御回路１００の位相信号ＰＨ１から受信され、論理デバ
イス２１０への逆向き入力は、タイミング制御回路１０
０の位相信号ＰＨ３から受信される。論理デバイス２１
０の出力はリセット信号であり、これはカウンタ２０８
および合成器２０４をリセットするために、リセット信
号が「高」になる場合に使用される。カウンタ２０８へ
のクロック入力は、タイミング制御回路１００の信号Ｆ
ｃ／２により供給される。リセット信号が「低」の場合
の信号Ｆｃ／２のそれぞれの立ち上がりエッジのため
に、出力ビットはカウンタ２０８の出力において増加す
る。これら出力ビットは、最も重みの重いビットとして
ＭＳＢ、最も軽い重みのビットとしてＬＳＢと標識化さ
れ、００、０１、１０、および１１の順序でカウントす
る。ここで最初の数字がＭＳＢであり、次の数字がＬＳ
Ｂであり、またカウンタ２０８は、リセット入力が
「高」になると、００にセットされる。２つのビットカ
ウンタ２０８および特定の論理デバイス２１０が、復号
化回路機構２０１の部分として、図２に示されている
が、他の適切な寸法のカウンタおよび他の適切な論理デ
バイスが、デジタルカウントおよびリセット信号を供給
するために、本発明に従って使用され得る。デジタル−
アナログコンバータ（ＤＡＣ）２０２は、３つの電流源
２１２、２１４、および２１８ならびに２つのフィール
ド効果トランジスタ（ＦＥＴ）２１６および２２０（こ
れはＯＮ／ＯＦＦスイッチとして働く）から形成され
る。示されるように、ＤＡＣ２０２は合成器２０４から
電流を電流源２１２、２１４、および２１８へ引き出
す。電流源２１２は電流を合成器２０４から常に引き出
し、電流源２１４は電流を合成器２０４からカウンタ２
０８のＬＳＢが「高」の場合に引き出し、よってＦＥＴ
２１６は電流を通す。電流源２１８は、電流を合成器２
０４からカウンタ２０８のＭＳＢが「高」の場合に引き
出し、よってＦＥＴ２２０は電流を通す。この構成にお
いて、カウンタ２０８の出力ビットにおけるカウンタ
が、００から１１まで増加するように、合成器２０４か
ら引き出される電流の量もまた増加する。好ましくは、
電流源２１２、２１４、および２１８は、電流源２１４
が電流源２１２と等しくなり、電流源２１８が電流源２
１４の２倍大きくなるように寸法決めされる。ＤＡＣ２
０２は３つの電流源２１２、２１４、および２１８を備
えるように図示され、これらの内２つのみがスイッチン
グされるように示されているが、任意の数の電流源がデ
ジタル−アナログコンバータ内で本発明に従って使用さ
れ得、また任意の数のそれら電流源が、本発明に従って
スイッチングされ得る。電流源２１２、２１４、および
２１８は、当該分野において知られる任意の適切な電流
源であり得る。ＦＥＴ２１６および２２０が、電流源２
１４および２１８が電流を引き出す場合に制御するよう
に図１に示されているが、当該分野において知られる他
の適切なスイッチングデバイスもしくは回路が、本発明
に従って使用され得る。合成器２０４は、キャパシタ２
２２、演算増幅器２２４、およびフィールド効果トラン
ジスタ（ＦＥＴ）２２８から形成される。示されるよう
に、キャパシタ２２２の負極端子は、演算増幅器２２４
の負極入力、ＦＥＴ源２２８、およびＤＡＣ２０２の出
力に接続される。キャパシタの正極端子２２２は、演算
増幅器の出力２２４の出力、ＦＥＴのドレイン２２８、
および電圧制御された電流源２０６の正極入力に接続さ
れる。演算増幅器２２４の正極入力および電圧制御され
た電流源２０６の負極入力の両方が、電圧標準（ＶＲＥ
Ｆ１）２２６に接続される。電圧制御された電流源２０
６の出力は、スロープ補償信号をスイッチングレギュレ
ータの出力ステージに供給する。これは、後の図３に関
する説明にあるように行われる。合成器２０４は、復号
化回路機構２０１の論理デバイス２１０の出力により供
給されたリセット信号が「高」になる場合はいつでも、
まずリセットされ、このことによりＤＡＣ２０２から引
き出された電流を合成する。この「高」リセット信号が
ＦＥＴ２２８のゲートにおいて受信される場合、ＦＥＴ
２２８は、キャパシタ２２２をキャパシタ２２２の端子
間で電流を流すことにより放電する。一度リセット信号
が「低」になると、キャパシタ２２２は、電流が負極端
子からＤＡＣ２０２により引き出されるように充電す
る。キャパシタ２２２の充電と同時に、演算増幅器２２
４は電圧を、その出力においてキャパシタ（ＶＣ）２２
２を渡る電圧に電圧標準（ＶＲＥＦ１）２２６を足した
ものと等しい量で維持する。そして、この演算増幅器２
２４での出力電圧は、電圧制御された電流源２０６に供
給され、ここで標準電圧（ＶＲＥＦ１）２２６の電圧は
演算増幅器出力電圧から減算され、そしてキャパシタ２
２２を渡る電圧に比例したスロープ補償電流は、スイッ
チングレギュレータ出力ステージに供給される。回路２
００内のＤＡＣ２０２および合成器２０４は、ＤＡＣ２
０２が電流を合成器２０４から引き出し、合成器２０４
がこの引き出された電流を合成するように図示されてい
るが、任意の適切なデジタル−アナログコンバータおよ
び合成器一式、またはデジタル−アナログコンバータが
続くデジタル合成が、デジタルカウント出力およびリセ
ット信号をスロープ補償信号に変換するために、本発明
に従って使用され得る。また、回路２００によるスロー
プ補償信号出力は、電流ベース信号であるが、電圧ベー
ス信号（例えば演算増幅器２２４の出力におけるもの）
もまた、本発明に従って使用され得る。図３は、出力ス
テージ３００の概略図を示し、これは本発明による図１
のタイミング制御回路１００および図２のスロープ補償
回路２００と連結され得る。図示されるように、出力ス
テージ３００は、出力回路機構３０２、制御回路３０
４、エラー増幅器３０６、ワンショット（ｏｎｅｓｈ
ｏｔ）３１２、ラッチ３１４、インバータ３１６、およ
びフィルタ３０９（これはキャパシタ３０８およびレジ
スタ３１０から形成される）を含む。出力回路機構３０
２は、スイッチ３３４、ショットキーダイオード３３
６、インダクタ３３８、電流−検出レジスタ３４０、キ
ャパシタ３４２および電圧ディバイダ３４５（これはレ
ジスタ３４４および３４６から形成される）から形成さ
れる。回路機構３０２において、スイッチ３３４は、電
圧入力（ＶＩＮ）における電圧源から、電圧出力（ＶＯ
ＵＴ）におけるロードまでの電流の流れを制御するため
に使用される。スイッチ３３４は、任意の適したスイッ
チングデバイス（例えばフィールド効果トランジスタ
（ＦＥＴ））であり得、これは電圧源からの電流の流れ
を制御するために使用され得る。スイッチ３３４が開い
ている場合、ダイオード３３６は電流路（これを介し
て、インダクタ３３８がスイッチ３３４が閉じている時
間中にインダクタ内に蓄積されたエネルギーを放電し得
る）を設ける。ショットキーダイオードがこの電流路を
設けるように示されているが、他のタイプのダイオード
または他のデバイス（例えばスイッチおよびトランジス
タ）が、ショットキーダイオードの代わりにこの電流路
を供給するために使用され得る。インダクタ３３８は、
電圧源から引き出された電流のパルスを、ロードにおけ
る継続的な電流の流れへ変換するために使用される。電
流−検出レジスタ３４０は機構を提供し、この機構を介
してインダクタ３３８を通って流れる電流がスイッチ３
３４の開閉のタイミングを制御するために測定され得
る。キャパシタ３４２は、ＶＯＵＴにて供給される出力
電圧を平均化し、そして電圧ディバイダ３４５は測定点
を出力電圧フィードバックループ用に設ける。作動中、
スイッチングサイクルは、スイッチ３３４がまず「閉」
である場合に始まり、電流はＶＩＮからスイッチ３３
４、インダクタ３３８、および電流−検出レジスタ３４
０を介してキャパシタ３４２、ディバイダ３４５、およ
びＶＯＵＴにおけるロードへ流れる。スイッチ３３４が
あらかじめ「閉」である時間から、スイッチ３３４、イ
ンダクタ３３８、および電流−検出レジスタ３４０を介
した電流の流れは、エネルギーがインダクタ３３８内に
蓄積されながら、徐々に増加する。この電流の流れは、
電流−検出レジスタ３４０を渡る電圧を測定することに
より監視される。それと同時に、電荷もまたキャパシタ
３４２に蓄積され、そして出力電圧がＶＯＵＴにおいて
供給される。この出力電圧は、電圧を電圧ディバイダ３
４５において測定することにより監視される。ダイオー
ド３３６は、スイッチ３３４が閉じている場合に逆バイ
アスがかかっているため、その間、ダイオード３３６を
介して電流は全く流れない。レジスタ３４０を介する電
流の流れがあるレベルに達するか、あるいは電圧ディバ
イダ３４５における電圧があるレベルに達する場合（後
に記載されるように）、スイッチ３３４は「開」とな
る。こうなる場合、電流はＶＩＮにおける電圧源から流
れることを中断し、インダクタ３３８内に蓄積されたエ
ネルギーは、電流をダイオード３３６、インダクタ３３
８、および電流−検出レジスタ３４０を介してキャパシ
タ３４２、ディバイダ３４５、およびロードへ流す。イ
ンダクタ３３８に蓄積されたエネルギーが、スイッチが
「開」の間放出するように、インダクタ３３８から流れ
る電流は徐々に低下し、従ってレジスタ３４０を渡る電
圧が下がる。同様に、ロードにおける電圧は、電流をキ
ャパシタ３４２から、インダクタ３３８からの低下電流
を備えて引き出し、電圧ディバイダ３４５において測定
される電圧もまた下がる。インダクタを介する電流の流
れにおけるこの低下および、ＶＯＵＴにおける電圧の低
下は、スイッチ３３４が再び「閉」となることを可能に
し、スイッチングサイクルは自ら反復し得る。スイッチ
３３４を開く、そして閉じることは、ラッチ３１４およ
びインバータ３１６により制御される。「高」論理レベ
ルがラッチ３１４のセット入力（Ｓ）において受信され
る場合、ラッチの出力（Ｑ）は「高」となる。この出力
は、「高」論理レベルがラッチ３１４のリセット入力
（Ｒ）において受信されるまで、「高」のままである。
このケースがそうなり得るように、インバータ３１６
は、ラッチ３１４の「高」または「低」出力を逆向きに
し、そしてスイッチ３３４をドライブし、ラッチ出力が
「高」である場合、スイッチは「閉」となり、ラッチ出
力が「低」である場合、スイッチは「開」となる。ラッ
チ３１４のセット入力は、ワンショット３１２によりド
ライブされ、これは図１のタイミング制御回路１００の
位相信号によりドライブされる。ワンショット３１２
は、出力パルスを生成することにより作動し、このパル
スは、それぞれの入力位相信号の立ち上がりエッジ上に
おいて、所定の期間の間「高」となる。タイミング制御
回路１００の位相信号が、所望の最長期間（スイッチ３
３４は「閉」である期間）よりも長く「高」であり得る
ことから、ワンショット３１２はショートパルス（ラッ
チ３１４をセットする）を供給するために使用される。
ラッチ３１４のリセット入力は、制御回路３０４により
ドライブされる。制御回路３０４は、ラッチ３１４（こ
れはスイッチ３３４を「開」にする）を、電圧ディバイ
ダ３４５における電圧、図２のスロープ補償回路２００
から受信されるスロープ補償信号、および電流−検出レ
ジスタ３４０を介して流れる電流に応答してリセットす
る。示されるように、制御回路３０４は、電流−検出コ
ンパレータ３３２、レジスタ３２２および３３０、演算
増幅器３２６、Ｎ−チャネルＦＥＴ３２８、および電圧
ディバイダ３１９（これはレジスタ３１８および３２０
から形成される）を含む。作動中、演算増幅器３２６
は、電圧ディバイダ３１９における電圧を測定する。こ
の電圧は、エラー増幅器３０６によりフィルタ３０９お
よび電圧ディバイダ３１９へドライブされる電流により
決定され、電圧ディバイダ３４５およびエラー増幅器３
０６の正極入力に接続された標準電圧（ＶＲＥＦ２）に
おける電圧間のエラーに比例している。そして、演算増
幅器３２６はＦＥＴ３２８をドライブし、レジスタ３３
０を渡る電圧が電圧ディバイダ３１９における電圧と一
致する。ＦＥＴ３２８が演算増幅器３２６によりドライ
ブされるのと同じく、電流もまた図２のスロープ補償回
路２００から与えられ、レジスタ３２２を介して引き出
される。しかし、図２のスロープ補償回路２００が電流
を全く引き起こさない場合、レジスタ３２２を介して引
き出されるすべての電流は、ＦＥＴ３２８により生成さ
れる。ＦＥＴ３２８により引き出される電流がレジスタ
３２２を通過するのと同じく、電圧降下がレジスタ３２
２を渡って生じる。同じく、電流がレジスタ３４０を通
過するように、電圧降下がレジスタ３４０を渡って同様
に生じる。コンパレータ３３２は、結果電圧（ｒｅｓｕ
ｌｔｉｎｇｖｏｌｔａｇｅ）を比較し、これらの電圧
の差が正となる場合に、ラッチ３１４「高」のリセット
入力をドライブする。このようにして、制御回路３０４
は、スイッチ３３４が「開」の場合に制御し、従って、
インダクタ３３８を介して流れる電流の量およびＶＯＵ
Ｔにおいて供給される電圧を制御する。図４は、スイッ
チングレギュレータ回路４００を図示し、これは多数の
調節された出力を有し、また本発明のタイミングおよび
スロープ補償機能を利用する。示されるように、回路４
００は、単一タイミング制御回路４０８（これは図１の
回路１００と実質的に同一である）、３つのスロープ補
償回路４１０、４１４、および４１８（これらはそれぞ
れ図２の回路２００と実質的に同一である）、ならびに
３つの出力ステージ４１２、４１６、および４２０（こ
れらはそれぞれ図３の回路３００と実質的に同一であ
る）を組み込む。スイッチングレギュレータアプリケー
ション（本発明による多数の出力ステージを有するも
の）において、各出力ステージ用に個別のスロープ補償
回路を設け、電流モードフィードバックループ内で電流
トリッピングレベルのサブハーモニック（ｓｕｂ−ｈａ
ｒｍｏｎｉｃ）バリエーション（すなわち出力ステージ
内のスイッチが「開」となるところにおける電流レベ
ル）を防ぐことは望ましい。クロック入力信号Ｆｃは、
クロック入力端子１１４からタイミング制御回路４０８
のＴフリップフロップ１０２へ供給される。そして、タ
イミング制御回路４０８は、半減クロック信号Ｆｃ／２
をスロープ補償回路４１０、４１４、および４１８の各
カウンタ２０８の入力に供給する。またタイミング制御
回路４０８は、位相信号ＰＨ１およびＰＨ３をスロープ
補償回路４１０へ、位相信号ＰＨ３およびＰＨ５をスロ
ープ補償回路４１４へ、ならびに位相信号ＰＨ５および
ＰＨ１をスロープ補償回路４１８へも供給する。そし
て、これら位相信号の各組における第１および第２位相
信号は、回路４１０、４１４、および４１８内の各論理
デバイス２１０の非逆向きおよび逆向き入力に、それぞ
れ接続される。タイミング制御回路４０８は、位相信号
ＰＨ１、ＰＨ３、およびＰＨ５を、出力ステージ４１
２、４１６、および４２０の各ワンショット３１２の入
力にそれぞれ供給する。スロープ補償回路４１０、４１
４、および４１８は、スロープ補償電流を電圧制御され
た電流源２０６から、出力ステージ４１２、４１６、お
よび４２０のＦＥＴ３２８のドレインへそれぞれ供給す
る。最後に、各出力ステージ４１２、４１６、および４
２０の電圧入力（ＶＩＮ）は、非調節電圧入力端子３１
８に接続され、そして出力ステージ４１２、４１６、お
よび４２０のそれぞれの電圧出力（ＶＯＵＴ）は、調節
出力を端子４０２、４０４、および４０６においてそれ
ぞれ供給する。作動中、位相信号ＰＨ１、ＰＨ３、およ
びＰＨ５は、出力ステージ４１２、４１６、および４２
０に供給され、そしてこれら出力ステージ内のスイッチ
３３４は、１２０度離して「閉」となる。より詳細に
は、出力ステージ４１２内のスイッチ３３４は、位相信
号ＰＨ１の立ち上がりエッジ上で「閉」であり、出力ス
テージ４１６内のスイッチ３３４は、位相信号ＰＨ３の
立ち上がりエッジ上で「閉」であり、出力ステージ４２
０内のスイッチ３３４は、位相信号ＰＨ５の立ち上がり
エッジ上で「閉」である。このようにして、出力ステー
ジ内のスイッチを閉じるタイミングは、出力ステージの
入力および出力における誘電リップル電流を最小化する
ために、所定の時間内で可能な限り時間的に遠く離して
保持される。信号Ｆｃ／２および位相信号ＰＨ１、ＰＨ
３、およびＰＨ５は、スロープ補償回路４１０、４１
４、および４１８に供給され、そしてそれぞれがスロー
プ補償電流を発生し得、出力ステージ４１２、４１６、
および４２０にそれぞれ供給される。上記に挙げられた
位相信号の特定の組を各スロープ補償回路に供給するこ
とにより、スロープ補償信号の発生は、出力ステージ４
１２、４１６、および４２０内のスイッチ３３４を閉じ
て、位相内において保持される。図４の回路４００は、
単一タイミング制御回路４０８、３つのスロープ補償回
路４１０、４１４、および４１８、ならびに３つの出力
ステージ４１２、４１６、および４２０を備えて図示さ
れているが、他の数およびタイプのタイミング制御回
路、スロープ補償回路、および出力ステージが、本発明
によるスイッチングレギュレータ回路内で使用され得
る。また、特定の位相信号接続が図４に示されている
が、他の位相信号接続が、本発明によるスイッチングレ
ギュレータ回路内の他のタイミング配置を達成するため
に使用され得る。本発明による図１から４の回路１０
０、２００、３００、および４００内で発生し得る、信
号の典型的な波形を図示するタイミング図５００が図５
に示される。図からわかるように、マスタクロック信号
Ｆｃ５０１（この稼働サイクルは５０％である必要は
ない）は、半減クロック信号Ｆｃ／２５０２（この稼
働サイクルは５０％である）を発するために２分の１に
分割される。各位相信号ＰＨ１５０４、ＰＨ２５０
６、ＰＨ３５０８、ＰＨ４５１０、ＰＨ５５１２
およびＰＨ６５１４は、半減クロック信号Ｆｃ／２
５０２の連続した立ち上がりエッジ上で「高」となり、
信号Ｆｃ／２５０２の３つの期間の間「高」に留ま
る。直角位相信号（または９０度位相信号）５１６は、
位相信号ＰＨ２５０６に続き、信号Ｆｃ／２５０２の
２分の１期間により、この位相信号ＰＨ２５０６から
発する。リセット信号５１８は、示されるように、図２
に図示されるような論理デバイス２１０および位相信号
ＰＨ１およびＰＨ３を使用して発する。図からわかるよ
うに、リセット信号５１８が、信号Ｆｃ／２５０２の
最初の２期間の間「高」となり、そして信号Ｆｃ／２
５０２の次の４期間の間「低」となる。最初の２期間の
間、回路２００のカウンタ２０８および合成器２０４は
リセットされ、そして次の４期間の間、カウンタ２０８
はＬＳＢ信号５２０およびＭＳＢ信号５２２において示
されるようにそのカウントを増加し、また合成器２０４
は、ＤＡＣ２０２により生成される電流を、合成器電流
信号（ＩＩＮＴ）５２４およびキャパシタ電圧信号（Ｖ
Ｃ）５２６内に示されるように合成する。当業者は、記
載された実施形態（これは図示を目的として提示してお
り、限定を目的とするものではない）以外においても本
発明の原理は実施可能であるということを理解し、また
本発明は、添付の請求項によってのみ限定されるもので
ある。

【発明の効果】本発明では、スイッチングレギュレータ
回路および方法が提供され、１つ以上のスイッチングレ
ギュレータ出力ステージのスイッチングのタイミングを
制御するタイミング制御回路を含み、そして均等な時間
的間隔においてスイッチングが起こる。また、スロープ
補償信号を生成するスロープ補償回路が提供され、スロ
ープ補償信号は、いかなるオシレータ信号の波形とも異
なり得る波形を有するか、あるいはオシレータ信号とは
異なる期間を有し得る波形を有する。

【図面の簡単な説明】

【図１】本発明の原理によるタイミング制御回路のある
実施形態を示す概略図である。

【図２】本発明の原理によるスロープ補償回路のある実
施形態を示す概略図である。

【図３】本発明の原理による出力ステージ（これはスイ
ッチングレギュレータ内で、図１に示されるタイミング
回路および図２に示されるスロープ補償回路に接続され
得る）のある実施形態を示す概略図である。

【図４】本発明の原理によるスイッチングレギュレータ
回路（これはタイミング制御回路、３つのスロープ補償
回路、および３つの出力ステージを備える）のある実施
形態を示すブロック図である。

【図５】本発明の原理による波形（図１のタイミング制
御回路および図２のスロープ補償回路により生成され
る）を示す一般図である。

【符号の説明】

１００タイミング制御回路１０２Ｔフリップフロップ１０４インバータ１０６１０８１１０１１２Ｄフリップフロップ１１４クロック入力端子１１６１１８１２０１２２１２４１２６端
子

Claims

【特許請求の範囲】

【請求項１】複数のスイッチングレギュレータ出力ス
テージにおいてスイッチタイミングを制御し、少なくと
も１つのスロープ補償波形を発生する制御回路であっ
て、該出力ステージのそれぞれに連結され、クロック信号か
らの複数の位相信号を発し、該位相信号のそれぞれが該
出力ステージの異なる１つのスイッチタイミングを制御
する、タイミング回路と、該タイミング回路からの少なくとも２つの該位相信号を
受信し、少なくとも１つの該出力ステージ用にスロープ
補償波形を発生する、スロープ補償波形発生回路と、を
備える制御回路。
【請求項２】前記タイミング回路が複数のＤフリップ
フロップを備える、請求項１に記載の制御回路。
【請求項３】前記タイミング回路が周波数ディバイダ
を備え、該周波数ディバイダがより高い周波数クロック
信号を分割し、該クロック信号を供給する、請求項１に
記載の制御回路。
【請求項４】前記周波数ディバイダがＴフリップフロ
ップである、請求項３に記載の制御回路。
【請求項５】前記タイミング回路が直角位相出力回路
をさらに備え、該直角位相出力回路が、前記位相信号の
内の第１隣接信号の第１信号立ち上がり時間と、該位相
信号の内の第２隣接信号の第２信号立ち上がり時間との
間の時間において起こる立ち上がりエッジを有する、直
角位相出力信号を供給する、請求項１に記載の制御回
路。
【請求項６】前記直角位相出力回路が、入力位相信号を、前記位相信号の内の前記第１隣接信号
から受信し、該直角位相出力信号を供給する、Ｄフリッ
プフロップと、前記クロック信号を変換し、変換したクロック信号を前
記Ｄフリップフロップに供給する、インバータと、を備
える、請求項５に記載の制御回路。
【請求項７】前記スロープ補償波形発生回路が、クロック信号、および少なくとも２つの前記位相信号を
受信し、複数のカウンタビット出力、およびリセット信
号を供給する、復号化回路機構と、出力信号を、該復号化回路機構により供給される該カウ
ンタビット出力に応答して生成する、デジタル−アナロ
グコンバータと、該出力信号を、該デジタル−アナログコンバータにより
生成し、前記スロープ補償波形を生成し、前記リセット
信号によりリセットされる、合成器と、を備える、請求
項１に記載の制御回路。
【請求項８】前記復号化回路機構が、前記クロック信号をカウントし、前記カウンタビット出
力を供給し、前記リセット信号によりリセットされる、
カウンタと、論理的に前記出力位相信号を組合せ、該リセット信号を
生成する、論理デバイスと、を備える、請求項７に記載
の制御回路。
【請求項９】前記論理デバイスが変換入力を備えるＡ
ＮＤゲートである、請求項８に記載の制御回路。
【請求項１０】前記デジタル−アナログコンバータが
複数の電流源を備え、該複数の電流源が電流の流れを、
前記復号化回路機構の前記カウンタビット出力に応答し
て供給する、請求項７に記載の制御回路。
【請求項１１】前記デジタル−アナログコンバータ
が、複数のスイッチをさらに備え、該複数のスイッチ
が、前記カウンタビット出力と応答しており、かつ該複
数の電流源が、前記電流の流れを前記復号化回路機構の
該カウンタビット出力に応答して供給する場合において
制御する、請求項１０に記載の制御回路。
【請求項１２】前記合成器が、電荷を、前記デジタル−アナログコンバータにより生成
する、前記出力信号に応答して蓄積する、キャパシタ
と、前記スロープ補償信号を、該キャパシタ内に蓄積された
該電荷に応答して生成する、演算増幅器と、該キャパシタを前記リセット信号に応答して放電する、
スイッチと、を備える、請求項７に記載の制御回路。
【請求項１３】スロープ補償電流を前記スロープ補償
信号に応答して供給する電圧制御された電流源をさらに
備える、請求項７に記載の制御回路。
【請求項１４】スイッチング信号のタイミング、およ
び複数のスイッチングレギュレータ出力ステージのスロ
ープ補償波形を制御するための方法であって、入力クロック信号をクロック源から受信する工程と、複数の出力位相信号のそれぞれが用いられ、該複数のス
イッチングレギュレータ出力ステージの内、特有の該ス
イッチングを制御する、複数の出力位相信号を供給する
工程と、少なくとも１つの該複数のスイッチングレギュレータ出
力ステージ用に、少なくとも２つの該複数の出力位相信
号を用いて、対応するスロープ補償波形を生成する工程
と、を備える、方法。
【請求項１５】周波数ディバイダを用いて前記入力ク
ロック信号を供給し、マスタクロック信号を減少する工
程をさらに備える、請求項１４に記載の方法。
【請求項１６】前記複数出力位相信号の内の第１隣接
信号の第１信号立ち上がり時間と、該複数の出力位相信
号の内の第２隣接信号の第２信号立ち上がり時間との間
の時間において起こる立ち上がりエッジを有する、直角
位相出力信号を供給する工程をさらに備える、請求項１
４に記載の方法。
【請求項１７】前記直角位相出力信号を提供する工程
が、入力位相信号を、前記複数の出力位相信号の内の前記第
１隣接信号から受信する工程と、変換した入力クロック信号を供給するように前記入力ク
ロック信号を変換する工程と、該直角位相出力信号が、該入力位相信号と該変換した入
力クロック信号の各立ち上がりエッジにおいて一致する
ように、該直角位相出力信号を生成する工程と、を備え
る、請求項１６に記載の方法。
【請求項１８】スイッチングレギュレータ出力ステー
ジ用のスロープ補償信号を発生するための方法であっ
て、入力クロック信号、および複数の位相入力信号を受信す
る工程と、複数のカウンタビット出力、およびリセット信号を供給
する工程と、出力信号を、該カウンタビット出力に応答して生成する
工程と、該出力信号を、該スロープ補償信号を生成するように、
合成する工程と、該リセット信号に応答して該出力信号をリセットする工
程と、を備える方法。
【請求項１９】前記複数のカウンタビット出力、およ
び前記リセット信号を供給する前記工程が、前記入力クロック信号を、該カウンタビット出力を供給
するようにカウントする工程と、該カウンタビット出力を、該リセット信号に応答してリ
セットする工程と、前記複数の位相入力信号を、該リセット信号を生成する
ように論理的に組み合わせる工程と、を備える、請求項
１８に記載の方法。
【請求項２０】論理的に組み合わせる前記工程が、前記複数の位相入力信号の１つを、変換した信号を生成
するように変換する工程と、論理ＡＮＤを、該変換した信号、および該複数の位相入
力信号の別の１つ上で遂行する工程と、を備える、請求
項１９に記載の方法。
【請求項２１】前記出力信号を、前記カウンタビット
出力に応答して生成する前記工程が、電流の流れを該カ
ウンタビット出力に応答して供給する工程を備える、請
求項１８に記載の方法。
【請求項２２】前記出力信号を、前記カウンタビット
出力に応答して生成する前記工程が、前記電流の流れ
を、該カウンタビット出力に応答した複数のスイッチを
用いてスイッチングする工程をさらに備える、請求項２
１に記載の方法。
【請求項２３】前記出力信号を、前記スロープ補償信
号を生成するように合成する前記工程、および該出力信
号を前記リセット信号に応答してリセットする前記工程
が、電荷を、該出力信号に応答して蓄積する工程と、該スロープ補償信号を、該蓄積された電荷に応答して生
成する工程と、該蓄積された電荷を、該リセット信号に応答して放電す
る工程と、を備える、請求項１８に記載の方法。
【請求項２４】スロープ補償電流を、前記スロープ補
償信号に応答して供給する工程を備える、請求項１８に
記載の方法。