JP2000299928A - 電源供給制御装置及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 シャント抵抗が不要で、不完全短絡発生時の
異常電流に対し高速応答が可能なＨブリッジ型の半導体
装置を提供する。 【解決手段】 第１スイッチング回路８０１、第２スイ
ッチング回路８０２、第３主半導体素子ＱＡ３，第４の
主半導体素子ＱＡ４、基準半導体素子ＱＢ、比較器ＣＭ
Ｐ１、第１及び第２のマルチプレクサＭＵＸ１／ＭＵＸ
２、駆動回路１１１及び論理回路１９０とから構成され
る。第１スイッチング回路８０１は、第１の主半導体素
子ＱＡ１と過熱遮断回路１２０とから構成され、第２ス
イッチング回路８０２は、第２の主半導体素子ＱＡ２と
過熱遮断回路１２０とから構成される。比較器ＣＭＰ１
は、基準半導体素子ＱＢの電位と第１又は第２の主半導
体素子ＱＡ１／ＱＡ２の電位を比較する。論理回路１９
０は、第３及び第４の主半導体素子ＱＡ３，ＱＡ４の制
御電極に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源供給制御装置
及びこれに用いる半導体装置に係り、特に直流モータを
正，逆両方向に回転制御出来るＨブリッジ型の電源供給
制御装置に好適な半導体装置に関する。

【０００２】

【従来の技術】従来の電源供給制御装置に用いる半導体
装置（電力用半導体装置）としては、例えば図１０に示
すようなものがある。図１０に示す電源供給制御装置
は、自動車においてバッテリからの電源を選択的に各負
荷に供給して、負荷への電力供給を温度センサ内蔵トラ
ンジスタＱＦにより制御する装置である。図１０に示す
電源供給制御装置は、出力電圧ＶＢを供給する電源１０
１にシャント抵抗ＲＳの一端が接続され、その他端に温
度センサ内蔵トランジスタＱＦのドレイン端子Ｄが接続
されている。更に、温度センサ内蔵トランジスタＱＦの
ソース端子Ｓには、負荷１０２が接続されている。ここ
で、負荷１０２としては、自動車のヘッドライトやパワ
ーウィンドウの駆動モータ等々該当する。図１０に示す
電源供給制御装置は、更に、シャント抵抗ＲＳを流れる
電流を検出してハードウェア回路により温度センサ内蔵
トランジスタＱＦの駆動を制御するドライバ９０１と、
ドライバ９０１でモニタした電流値に基づいて温度セン
サ内蔵トランジスタＱＦの駆動信号をオン／オフ制御す
るＡ／Ｄ変換器９０２及びマイコン（ＣＰＵ）９０３と
を備えている。温度センサ内蔵トランジスタＱＦは、半
導体チップの温度が規定以上の温度まで上昇した場合に
は、内蔵するゲート遮断回路によって導通状態を強制的
にオフ制御する過熱遮断機能を備えている。

【０００３】図１０において、ＺＤ１は温度センサ内蔵
トランジスタＱＦのゲート端子Ｇとソース端子Ｓ間を１
２Ｖに保って、温度センサ内蔵トランジスタＱＦの真の
ゲートＴＧに過電圧が印加されようとした場合にこれを
バイパスさせるツェナーダイオードである。ドライバ９
０１は、電流モニタ回路としての差動増幅器９１１，９
１３と、電流制限回路としての差動増幅器９１２と、チ
ャージポンプ回路９１５と、マイコン９０３からのオン
／オフ制御信号及び電流制限回路からの過電流判定結果
に基づき、内部抵抗ＲＧを介して温度センサ内蔵トラン
ジスタＱＦの真のゲートＧを駆動する駆動回路９１４を
備えて構成されている。シャント抵抗ＲＳの電圧降下に
基づき差動増幅器９１２を介して、電流が判定値（上
限）を超えたとして過電流が検出された場合には、駆動
回路９１４によって温度センサ内蔵トランジスタＱＦを
オフ動作とし、その後電流が低下して判定値（下限）を
下回ったら温度センサ内蔵トランジスタＱＦをオン動作
させる。一方、マイコン９０３は、電流モニタ回路（差
動増幅器９１１，９１３）を介して電流を常時モニタし
ており、正常値を上回る異常電流が流れていれば、温度
センサ内蔵トランジスタＱＦの駆動信号をオフすること
により温度センサ内蔵トランジスタＱＦをオフ動作させ
る。なお、マイコン９０３からオフ制御の駆動信号が出
力される前に、温度センサ内蔵トランジスタＱＦの温度
が規定値を超えていれば、過熱遮断機能によって温度セ
ンサ内蔵トランジスタＱＦはオフ動作となる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視出来ないという問題点があ
る。

【０００５】又、上述の過熱遮断機能や過電流制御回路
は、負荷１０２や配線にほぼ完全な短絡状態が発生して
大電流が流れる場合には機能するが、ある程度の短絡抵
抗を持つ不完全短絡などのレアショートを発生して小さ
い短絡電流が流れた場合には機能せず、電流のモニタ回
路を介してマイコン９０３により異常電流を検出して温
度センサ内蔵トランジスタＱＦをオフ制御するしかな
く、このような異常電流に対するマイコン制御による応
答性が悪いという事情もあった。

【０００６】又、シャント抵抗ＲＳやＡ／Ｄ変換器９０
２、マイコン９０３等が必要であるため、大きな実装ス
ペースが必要であり、又これらの比較的高価な物品によ
り電源供給制御装置のコストが高くなってしまうという
問題点もある。

【０００７】本発明の目的は、上記従来の問題点や事情
を解決することにあり、シャント抵抗を不要として、あ
る程度の短絡抵抗を持つ不完全短絡などのレアショート
が発生した場合の異常電流に対しても高速応答を可能と
し、集積化が容易なＨブリッジ型の電源供給制御装置を
提供することにある。

【０００８】本発明の他の目的は、過小電流検出、ラン
プ断線検出、オープン検出等の種々の測定とその制御が
可能なＨブリッジ型の電源供給制御装置を提供すること
である。

【０００９】本発明の更に他の目的は、電流検出を行う
ために電力の供給経路に直接接続されるシャント抵抗を
不要として電源供給制御装置の熱損失を抑え、ある程度
の短絡抵抗を持つ不完全短絡などのレアショートが発生
した場合の異常電流に対しても高速応答を可能とし、集
積化が容易で安価なＨブリッジ回路に対応可能な半導体
装置を提供することである。

【００１０】本発明の更に他の目的は、過小電流検出、
ランプ断線検出、オープン検出等の種々の測定とその制
御が可能なＨブリッジ回路に対応可能な半導体装置を提
供することである。

【００１１】

【課題を解決するための手段】本発明の第１の特徴は、
第１の主半導体素子を内蔵し、第１の主電極端子、負荷
の第１の端子に接続した第２の主電極端子及び制御電極
端子とを有する第１スイッチング回路と、第２の主半導
体素子を内蔵し、第１の主電極端子、負荷の第２の端子
に接続した第２の主電極端子及び制御電極端子とを有す
る第２スイッチング回路と、負荷の第１の端子に接続し
た第１の主電極、第２の主電極及び制御電極とを有する
第３の主半導体素子と、負荷の第２の端子に接続した第
１の主電極、第２の主電極及び制御電極とを有する第４
の主半導体素子と、第１及び第２スイッチング回路の第
１の主電極端子にそれぞれ接続した第１の主電極、制御
電極、及び基準抵抗に接続した第２の主電極とを有する
基準半導体素子と、第１及び第２の主半導体素子の第２
の主電極にそれぞれアノードを接続した第１及び第２の
分離ダイオードと、第１及び第２の分離ダイオードのカ
ソードに第１の入力端子を接続し、基準半導体素子の第
２の主電極に第２の入力端子を接続した比較器と、第１
及び第２の主半導体素子の制御電極にそれぞれ接続した
第１及び第２のマルチプレクサと、比較器の出力に応じ
て、第１及び第２のマルチプレクサ及び基準半導体素子
の制御電極にそれぞれ制御電圧を供給する制御電圧供給
手段と、第３及び第４の主半導体素子のそれぞれの制御
電極に接続した論理回路とから少なくともなり、第１及
び第２の主半導体素子に流れる異常電流を検知して、異
常電流発生時には第１及び第２の主半導体素子のいずれ
か一方をオン／オフ制御して電流振動を生成し、この電
流振動により、第１及び第２の主半導体素子のいずれか
一方の導通状態を遮断する電源供給制御装置であること
である。

【００１２】ここで、第１の主半導体素子は、第１スイ
ッチング回路の第１の主電極端子に接続された第１の主
電極、第２の主電極端子に接続された第２の主電極及び
制御電極端子に接続された制御電極とを有する。又、第
２の主半導体素子は、第２スイッチング回路の第１の主
電極端子に接続された第１の主電極、第２の主電極端子
に接続された第２の主電極及び制御電極端子に接続され
た制御電極とを有する。従って、第１及び第２の主半導
体素子の第２の主電極、第３及び第４の主半導体素子の
第１の主電極、及び第１及び第２の端子を有する負荷と
によりフルブリッジ型ｄｃ−ｄｃコンバータ、即ち、
「Ｈブリッジ回路」が構成されている。Ｈブリッジ回路
の負荷としては、回転方向を反転する直流モータや、ス
テッピングモータ等の誘導性負荷が採用可能である。或
いは、ハードディスクドライブやフロッピーディスクド
ライブ等の磁気記録のデータ書き込みのために、薄膜ヘ
ッドなどの中点の無い磁気ヘッドに流す書き込み電流を
反転させるための、Ｈブリッジ回路等の他のＨブリッジ
回路構成の負荷にも適用可能である。

【００１３】例えば、第１及び第３の主半導体素子に第
１の端子を、第２及び第４の主半導体素子に第２の端子
を接続した直流モータは、以下のようにして、回転方向
を反転することが可能である。

【００１４】先ず、直流モータを正方向に回転させるに
は、第１のマルチプレクサを導通させ、第２のマルチプ
レクサを遮断状態とし、第１の主半導体素子の制御電極
に“Ｈ”レベルの信号を、第２の主半導体素子の制御電
極に“Ｌ”レベルの信号を、印加する。同時に、論理回
路により、第４の主半導体素子の制御電極に“Ｈ”レベ
ルの信号を、第３の主半導体素子の制御電極に“Ｌ”レ
ベルの信号を印加する。即ち、第１の主半導体素子と、
第４の主半導体素子とが導通状態となり、第１の主半導
体素子から、直流モータを経由し、更に第４の主半導体
素子を経由する経路で電流が流れる。

【００１５】一方、直流モータを逆方向に回転させるに
は、第１のマルチプレクサをオフ、第２のマルチプレク
サをオンとし、第１の主半導体素子の制御電極に“Ｌ”
レベルの信号を、第２の主半導体素子の制御電極に
“Ｈ”レベルの信号を印加する。同時に、第３の主半導
体素子の制御電極に“Ｈ”レベルの信号を、第４の主半
導体素子の制御電極に“Ｌ”レベルの信号を印加する。
第２の主半導体素子と、第３の主半導体素子が導通状態
となり、第２の主半導体素子から、直流モータを経由
し、更に第３の主半導体素子を経由する経路で電流が流
れる。

【００１６】又、ステッピングモータは、回転可能な可
動磁石から成るローターを有しており、その周囲に電磁
石から成る駆動コイルが複数個配置されて構成されてい
る。それら駆動コイルを、本発明のＨブリッジ回路で選
択し、所定の大きさの電流をパルス状に流すことで、ロ
ーターの位置や回転数をオープンループで制御出来る。

【００１７】これらの第１乃至第４の主半導体素子及び
基準半導体素子としては、ＭＯＳ電界効果トランジスタ
（ＦＥＴ）、ＭＯＳ静電誘導トランジスタ（ＳＩＴ）等
のＭＯＳトランジスタ、或いは種々のＭＯＳ複合型デバ
イスや絶縁ゲート型バイポーラトランジスタ（ＩＧＢ
Ｔ）等の絶縁ゲート型パワーデバイスが使用可能であ
る。これらの半導体素子はｎチャネル型でもｐチャネル
型でもかまわない。又「第１主電極」とは、ＩＧＢＴに
おいてはエミッタ電極又はコレクタ電極のいずれか一
方、ＭＯＳトランジスタにおいてはソース電極又はドレ
イン電極のいずれか一方を意味する。「第２主電極」と
は、ＩＧＢＴにおいては上記第１主電極とはならないエ
ミッタ電極又はコレクタ電極のいずれか一方、ＭＯＳト
ランジスタにおいては上記第１主電極とはならないソー
ス電極又はドレイン電極のいずれか一方を意味する。即
ち、第１主電極が、エミッタ電極であれば、第２主電極
はコレクタ電極であり、第１主電極がソース電極であれ
ば、第２主電極はドレイン電極である。又、「制御電
極」とはＩＧＢＴ及びＭＯＳトランジスタのゲート電極
を意味することは勿論である。

【００１８】本発明の第１の特徴においては、第１及び
第２のマルチプレクサで、制御電極の電圧を制御するこ
とにより、第１及び第２の主半導体素子のいずれか一方
が導通するＨブリッジ回路対応の動作が可能となる。こ
の第１及び第２の主半導体素子として例えばパワーＭＯ
Ｓトランジスタを使用した場合、電力供給経路の一部を
成すパワーＭＯＳトランジスタの端子間電圧（ドレイン
−ソース間電圧）は、オフ状態からオン状態へ遷移する
際の（例えば、ｎチャネル型ＦＥＴの場合の立ち下が
り）電圧特性において、電力供給経路及び負荷の状態、
即ち、経路が持つ配線インダクタンス並びに配線抵抗及
び短絡抵抗に基づく時定数に応じて変化する。例えば、
短絡が発生していない通常動作では所定電圧以下に速や
かに収れんするが、完全短絡が発生している場合には所
定電圧以下にならない。又、ある程度の短絡抵抗を持つ
不完全短絡が発生している場合には、所定電圧に収れん
するものの収れんするまでに長い時間を要する。

【００１９】本発明の第１の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
１及び第２の主半導体素子の端子間電圧と基準半導体素
子の端子間電圧（基準電圧）との差を検出することによ
って、電力供給経路の一部を成す第１及び第２の主半導
体素子の端子間電圧（即ち、電力供給経路の電流）が正
常状態から逸脱している程度を判定するものである。

【００２０】従って、電流検出を行うために電力の供給
経路に直列接続される従来のようなシャント抵抗を不要
とすることが出来、又、完全短絡による過電流のみなら
ず、ある程度の短絡抵抗を持つ不完全短絡などのレアシ
ョートが発生した場合の異常電流をも簡単に検出するこ
とが可能である 本発明の第２の特徴は、第１の主半導体素子を内蔵し、
外部入力端子に接続した第１の主電極端子、第１の外部
出力端子に接続した第２の主電極端子及び制御電極端子
とを有する第１スイッチング回路と、第２の主半導体素
子を内蔵し、外部入力端子に接続した第１の主電極端
子、第２の外部出力端子に接続した第２の主電極端子及
び制御電極端子とを有する第２スイッチング回路と、第
３の外部出力端子に接続した第１の主電極、接地端子に
接続した第２の主電極及び制御電極とを有する第３の主
半導体素子と、第４の外部出力端子に接続した第１の主
電極、接地端子に接続した第２の主電極及び制御電極と
を有する第４の主半導体素子と、第１及び第２スイッチ
ング回路の第１の主電極端子にそれぞれ接続した第１の
主電極、制御電極、及び基準抵抗に接続した第２の主電
極とを有する基準半導体素子と、第１及び第２の主半導
体素子の第２の主電極にそれぞれアノードを接続した第
１及び第２の分離ダイオードと、第１及び第２の分離ダ
イオードのカソードに第１の入力端子を接続し、基準半
導体素子の第２の主電極に第２の入力端子を接続した比
較器と、第１及び第２の主半導体素子の制御電極にそれ
ぞれ接続した第１及び第２のマルチプレクサと、比較器
の出力に応じて、第１及び第２のマルチプレクサ及び基
準半導体素子の制御電極にそれぞれ制御電圧を供給する
制御電圧供給手段と、第３及び第４の主半導体素子のそ
れぞれの制御電極に接続した論理回路とから少なくとも
なり、第１及び第２の外部出力端子にそれぞれ接続され
る第１及び第２の負荷に流れる異常電流を検知して、異
常電流発生時には第１及び第２の主半導体素子のいずれ
か一方をオン／オフ制御して電流振動を生成し、この電
流振動により、外部入力端子と第１及び第２の外部出力
端子間のいずれか一方の導通状態を遮断する半導体装置
であることである。

【００２１】第１の主半導体素子は、第１スイッチング
回路の第１の主電極端子に接続された第１の主電極、第
２の主電極端子に接続された第２の主電極及び制御電極
端子に接続された制御電極とを有する。又、第２の主半
導体素子は、第２スイッチング回路の第１の主電極端子
に接続された第１の主電極、第２の主電極端子に接続さ
れた第２の主電極及び制御電極端子に接続された制御電
極とを有する。

【００２２】第１乃至第４の外部出力端子の間に、第１
及び第２の端子を有する負荷を接続することにより、Ｈ
ブリッジ回路が構成される。このＨブリッジ回路におい
て、第１のマルチプレクサを導通させ、第２のマルチプ
レクサを遮断状態とし、第１の主半導体素子の制御電極
に“Ｈ”レベルの信号を、第２の主半導体素子の制御電
極に“Ｌ”レベルの信号を印加する。同時に、論理回路
により、第４の主半導体素子の制御電極に“Ｈ”レベル
の信号を、第３の主半導体素子の制御電極に“Ｌ”レベ
ルの信号を印加すことにより、第１の主半導体素子か
ら、第１の外部出力端子、負荷、第４の外部出力端子を
経由し、更に第４の主半導体素子に至る経路で電流が流
れる。

【００２３】一方、第１のマルチプレクサをオフ、第２
のマルチプレクサをオンとし、第１の主半導体素子の制
御電極に“Ｌ”レベルの信号を、第２の主半導体素子の
制御電極に“Ｈ”レベルの信号を印加する。同時に、第
３の主半導体素子の制御電極に“Ｈ”レベルの信号を、
第４の主半導体素子の制御電極に“Ｌ”レベルの信号を
印加することにより、第２の主半導体素子から、第２の
外部出力端子、負荷、第３の外部出力端子を経由し、更
に第３の主半導体素子に至る経路で電流が流れる。

【００２４】本発明の第２の特徴において、第１及び第
２スイッチング回路、第３及び第４の主半導体素子、基
準半導体素子、第１及び第２の分離ダイオード、比較
器、第１及び第２のマルチプレクサ、制御電圧供給手段
及び論理回路が同一半導体基板上に集積化されているこ
とが好ましい。同一半導体基板上に集積化した場合に
は、外部入力端子、第１乃至第４の外部出力端子等は、
例えば、半導体チップの素子形成面に形成された１×１
０^１８ｃｍ^−３〜１×１０^２１ｃｍ^−３程度のドナー若
しくはアクセプタがドープされた複数の高不純物密度領
域（ソース領域／ドレイン領域、若しくはエミッタ領域
／コレクタ領域等）等にアルミニウム（Ａｌ）、若しく
はアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）
等の金属配線によりそれぞれ接続される。これらの金属
配線は、高不純物密度領域にオーミック接触している。
そして金属配線の上部には、酸化膜（ＳｉＯ_２)、ＰＳ
Ｇ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ_３Ｎ_４)、或いはポリ
イミド膜等から成るパッシベーション膜が形成されてい
る。そして、パッシベーション膜の一部に複数の電極層
を露出するように複数の開口部（窓部）を設け、外部入
力端子と第１乃至第４の外部出力端子として必要なボン
ディングパッドを構成している。ボンディングパッドに
は、直径５０μｍ乃至２００μｍの金（Ａｕ）線若しく
はアルミニウム（Ａｌ）線からなるボンディングワイヤ
が接続される。又、半導体素子を集積回路が配設された
表面部を下側に向けたフェイスダウン（フリップチッ
プ）方式で配線基板の表面上に取り付ける場合は、これ
らの、外部入力端子と第１乃至第４の外部出力端子等
は、必ずしも、半導体素子（半導体チップ）の周辺部に
配置されている必要はない。

【００２５】半導体装置を構成する第１及び第２の主半
導体素子として例えばパワーＭＯＳトランジスタを使用
した場合、電力供給経路の一部を成すパワーＭＯＳトラ
ンジスタの端子間電圧（ドレイン−ソース間電圧）は、
オフ状態からオン状態へ遷移する際の（例えば、ｎチャ
ネル型ＦＥＴの場合の立ち下がり）電圧特性において、
電力供給経路及び負荷の状態、即ち、経路が持つ配線イ
ンダクタンス並びに配線抵抗及び短絡抵抗に基づく時定
数に応じて変化する。例えば、短絡が発生していない通
常動作では所定電圧以下に速やかに収れんするが、完全
短絡が発生している場合には所定電圧以下にならない。
又、ある程度の短絡抵抗を持つ不完全短絡が発生してい
る場合には、所定電圧に収れんするものの、収れんする
までに長い時間を要する。

【００２６】本発明の第２の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
１及び第２の主半導体素子の端子間電圧と第１及び第２
の主半導体素子の端子間電圧（基準電圧）との差を検出
することによって、電力供給経路の一部を成す第１及び
第２の主半導体素子の端子間電圧（即ち、電力供給経路
の電流）が正常状態から逸脱している程度を判定するこ
とが出来る。

【００２７】従って、電流検出を行うために電力の供給
経路に直列接続される従来のようなシャント抵抗を不要
としてＨブリッジ型の各種装置の熱損失を抑えることが
出来、又、完全短絡による過電流のみならず、ある程度
の短絡抵抗を持つ不完全短絡などのレアショートが発生
した場合の異常電流をも簡単に検出可能である。更に、
シャント抵抗を用いずに過電流の検出が可能であり、特
に半導体装置のオン／オフ制御をハードウェア回路で構
成した場合はマイコンも不要であるため、専有面積を縮
小出来るとともに、製造単価を削減可能である。

【００２８】又特に、基準半導体素子の電流容量が第１
及び第２の主半導体素子の電流容量よりも小さくなるよ
うに、それぞれの半導体素子を構成するユニットセル数
の比を決定すれば良い。このようなユニットセル数の選
択を行って、パワーＩＣの平面パターンのレイアウトを
設定することにより、基準半導体素子の回路構成を小型
化出来、更に半導体チップの面積を縮小出来るととも
に、Ｈブリッジ型の装置コストを大幅に削減出来る。

【００２９】

【発明の実施の形態】先ず、本発明のＨブリッジ回路の
説明をする前に、Ｈブリッジ回路の基礎となる単独の電
源線の場合の電源供給制御回路の代表的な構造及びその
基本的な動作について説明する。

【００３０】（電源供給制御回路の構造及び動作）本発
明の基礎となる電流振動型遮断機能を有する電源供給制
御回路は、図６に示すように、主半導体素子（パワーデ
バイス）ＱＡを内蔵するスイッチング回路８０３と、こ
の主半導体素子ＱＡの異常電流を検知して、異常電流発
生時には主半導体素子ＱＡをオン／オフ制御して電流振
動を生成し、この電流振動により、主半導体素子ＱＡを
遮断する制御回路とを同一基板上に集積化した半導体集
積回路（パワーＩＣ）である。

【００３１】通常、このパワーＩＣは、出力電圧ＶＢを
供給する電源１０１に入力端子Ｔ_Ｄを接続し、出力端子
Ｔ_Ｓを負荷１０２に接続して動作する。パワーＩＣを構
成しているスイッチング回路８０３は、入力端子Ｔ_Ｄに
第１主電極端子ＤＡを、出力端子Ｔ_Ｓに第２主電極端子
ＳＡを接続している。そして、このスイッチング回路８
０３の第１主電極端子ＤＡは、主半導体素子（パワーデ
バイス）ＱＡの第１主電極（ドレイン電極）に接続さ
れ、第２主電極端子ＳＡは、主半導体素子ＱＡの第２主
電極（ソース電極）Ｓに接続されている。ここで、スイ
ッチング回路８０３は、図１１に示すように、主半導体
素子ＱＡの制御電極ＴＧと第２主電極（ソース電極）Ｓ
_０との間に、過熱遮断回路１２０を接続している。な
お、電流振動の振動の回数を計測する方式を採用すれ
ば、過熱遮断回路１２０は必須ではない。

【００３２】ここでは、同一半導体基板上にモノリシッ
クに集積化されたｎチャネル型半導体装置について説明
する。図６に示すように、本発明の半導体装置の制御回
路はｎチャネル型の主半導体素子ＱＡを有するスイッチ
ング回路８０３と、このスイッチング回路８０３に並列
接続された基準半導体素子としてのｎチャネルＭＯＳト
ランジスタＱＢと、主半導体素子ＱＡの主電極間電圧と
基準半導体素子ＱＢの主電極間電圧とを比較する比較器
ＣＭＰ１と、この比較器ＣＭＰ１の出力に応じて、主半
導体素子ＱＡ及び基準半導体素子ＱＢの制御電極に制御
電圧を供給する制御電圧供給手段１１１とを少なくとも
具備している。

【００３３】図１１に示すように、スイッチング回路８
０３を構成する過熱遮断回路１２０は、主半導体素子Ｑ
Ａのゲート電極に接続された過熱遮断用素子ＱＳと、こ
の過熱遮断用素子ＱＳのゲート電極に信号を入力するラ
ッチ回路１２２と、ラッチ回路１２２の状態を制御する
温度センサ１２１等から構成されている。つまり、半導
体チップ１１０の表面温度が規定以上の温度まで上昇し
たことが温度センサ１２１によって検出された場合に
は、温度センサ１２１からの検出情報により、ラッチ回
路１２２の状態が遷移し、この状態がラッチ回路１２２
に保持される。この結果、過熱遮断用素子ＱＳがオン動
作となり、主半導体素子ＱＡのゲート電極ＴＧとソース
電極Ｓ_０間を短絡し、主半導体素子ＱＡを強制的にオフ
制御する。

【００３４】ここで、温度センサ１２１はポリシリコン
等で構成した４個のダイオードが直列接続されてなり、
温度センサ１２１は主半導体素子ＱＡの近傍に集積化さ
れている。主半導体素子ＱＡの接合温度が上昇するにつ
れて、半導体チップの表面温度が上昇し、温度センサ１
２１の４個のダイオードの順方向降下電圧が次第に低下
する。そして、４個のダイオードの順方向降下電圧の総
和が、ｎＭＯＳトランジスタＱ５１のゲート電位が
“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳトラ
ンジスタＱ５１がオン状態からターンオフする。これに
より、ｎＭＯＳトランジスタＱ５４のゲート電位が、主
半導体素子ＱＡのゲート制御端子Ｇの電位にプルアップ
され、ｎＭＯＳトランジスタＱ５４がターンオンする。
このため、ｎＭＯＳトランジスタＱ５３がターンオフ
し、ｎＭＯＳトランジスタＱ５２がオフ状態からターン
オンして、ラッチ回路１２２に“１”がラッチされるこ
ととなる。このとき、ラッチ回路１２２の出力が“Ｈ”
レベルとなって、過熱遮断用素子ＱＳがオフ状態からタ
ーンオンする。この結果、主半導体素子ＱＡの真のゲー
トＴＧと第２主電極（ソース電極）Ｓ_０間が短絡され
て、主半導体素子ＱＡがオン状態からターンオフして、
過熱遮断されることとなる。

【００３５】図６に戻るが、本発明の電源供給制御回路
は、基準半導体素子としてのＭＯＳトランジスタＱＢ、
抵抗Ｒ１、Ｒ２，Ｒ５，Ｒ８，ＲＧ，基準抵抗Ｒｒ、ツ
ェナーダイオードＺＤ１、ダイオードＤ１、比較器ＣＭ
Ｐ１、制御電圧供給手段としての駆動回路１１１を、主
半導体素子ＱＡと共に同一半導体基板（半導体チップ）
１１０上にモノリシックに搭載している。更に本発明の
半導体装置を構成する半導体チップ１１０の外部には、
制御端子Ｔ_Ｇに接続された抵抗Ｒ１０及びスイッチＳＷ
１を備えている。そして、本発明の電源供給制御回路
は、ユーザ等がスイッチＳＷ１をオンさせることにより
機能する。

【００３６】制御電圧供給手段としての駆動回路１１１
には、コレクタ側が電位ＶＰに接続されたソーストラン
ジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に接続
されたシンクトランジスタＱ６とを直列接続して備え、
スイッチＳＷ１のオン／オフ切換えによる切換え信号に
基づき、ソーストランジスタＱ５及びシンクトランジス
タＱ６をオン・オフ制御して、主半導体素子ＱＡ及び基
準半導体素子ＱＢの制御電極にこれらを駆動制御する信
号を出力する。図６に示すバイポーラトランジスタ（Ｂ
ＪＴ）の代わりにＭＯＳトランジスタで駆動回路１１１
を構成しても良い。例えば、ＣＭＯＳで、駆動回路１１
１を構成することも可能である。ＭＯＳトランジスタで
駆動回路１１１を構成すれば、簡単なＭＯＳトランジス
タの製造プロセスで本発明のパワーＩＣ（半導体装置）
を製造することが可能となる。又、ＢＪＴで駆動回路１
１１を構成すれば、ＢＩＭＯＳ製造プロセスで本発明の
パワーＩＣを製造することが出来る。電源１０１の出力
電圧ＶＢは、例えば１２Ｖで、チャージポンプの出力電
圧ＶＰは、例えばＶＢ＋１０Ｖである。

【００３７】スイッチング回路８０３を構成している主
半導体素子ＱＡの第１主電極（ドレイン電極）と基準半
導体素子ＱＢの第１主電極（ドレイン電極）とは互いに
接続され共通電位に維持されている。更に、基準半導体
素子ＱＢの第２主電極（ソース電極）には基準抵抗Ｒｒ
が接続されている。なお、基準抵抗Ｒｒは必ずしもモノ
リシックに集積化されている必要はなく、本発明の半導
体装置の外部抵抗として、外部端子を介して接続しても
良い。基準抵抗Ｒｒの抵抗値は、ＭＯＳトランジスタＱ
Ｂと主半導体素子ＱＡのチャネル幅Ｗの比に応じて選定
すれば良い。例えば、上述したように、ＭＯＳトランジ
スタＱＢと主半導体素子ＱＡのチャネル幅Ｗの比を１：
１０００とした場合は、過負荷状態の抵抗値の１０００
倍の値となるように設定すれば良い。この基準抵抗Ｒｒ
の設定により、主半導体素子ＱＡに異常動作の過負荷電
流が流れたときと同じドレイン−ソース間電圧Ｖ_ＤＳを
基準半導体素子ＱＢに発生させることが出来る。

【００３８】スイッチング回路８０３の第１主電極端子
ＤＡと第２主電極端子ＳＡ間には抵抗Ｒ１と抵抗Ｒ２と
の直列回路が接続されている。この抵抗Ｒ１と抵抗Ｒ２
との接続点と第２主電極端子ＳＡ間には、端子Ｔ_Ｒを介
して、外部抵抗として可変抵抗ＲＶが外部端子を介して
接続されている。可変抵抗ＲＶの抵抗値を変えることに
より基準抵抗Ｒｒの抵抗値を等価的に可変設定出来る。
これにより、１種類の半導体チップ１１０で複数の仕様
をカバーすることが可能となる。

【００３９】図６に示す比較器ＣＭＰ１の“＋”入力端
子には、主半導体素子ＱＡの主電極間電圧（ドレインＤ
−ソースＳ間電圧）Ｖ_ＤＳを抵抗Ｒ１と抵抗Ｒ２及び可
変抵抗ＲＶの並列抵抗（Ｒ２‖ＲＶ）とで分圧した電圧
が抵抗Ｒ５を介して供給されている。又、比較器ＣＭＰ
１の“−”入力端子には、基準半導体素子ＱＢのソース
電圧Ｖ_ＳＢが供給されている。“＋”入力端子の信号レ
ベルＶ_＋＞“−”入力端子の信号レベルＶ₋のとき、比
較器ＣＭＰ１の出力は“Ｈ”レベルとなり、駆動回路１
１１は、ゲート電極に電圧を供給する。逆の場合は、比
較器ＣＭＰ１の出力は“Ｌ”レベルとなり、駆動回路１
１１は、スイッチング回路８０３のゲート駆動をオフす
る。なお、後述のように、比較器ＣＭＰ１は一定のヒス
テリシス特性を持っている。

【００４０】図８は、本発明のパワーＩＣに用いる主半
導体素子ＱＡに着目した、概念的な等価回路である。主
半導体素子ＱＡの等価回路を、等価電流源ｇ_ｍ・ｖ_ｉ、
ドレイン抵抗ｒｄ、ゲート・ソース間容量Ｃ_ＧＳ、ゲー
ト・ドレイン間容量Ｃ_ＧＤ及びドレイン・ソース間容量
ＣＤ_Ｓを用いて簡略化して示している。ここで、ｇ
_ｍは、主半導体素子ＱＡの伝達コンダクタンスである。
この主半導体素子ＱＡの等価回路を使用した場合、電源
１０１から負荷１０２への電力供給経路は、図８に示す
ような回路として表される。負荷１０２には電力供給経
路の配線インダクタンスＬ０と配線抵抗Ｒ０とが含まれ
る。

【００４１】図７には、このような電力供給経路の一部
を成す主半導体素子ＱＡのドレイン−ソース間電圧Ｖ
_ＤＳのオフ状態からオン状態へ遷移する際の立ち下がり
電圧特性を、負荷１０２若しくは主半導体素子ＱＡと負
荷１０２間の配線が短絡の場合、基準負荷（通常動作）
の場合、負荷１０２が抵抗１ｋΩの場合について示す過
渡応答カーブである。立ち下がり特性は、本発明の実施
の形態に係る電力供給経路全体のインピーダンス、例え
ば、負荷回路や電力供給系が持つ配線インダクタンス、
配線抵抗に応じた過渡応答をする。

【００４２】先ず、図７の負荷１０２の抵抗が１ｋΩの
ときのドレイン−ソース間電圧Ｖ_{Ｄ Ｓ}の変化について、
次のように考察出来る。つまり、この測定で用いた主半
導体素子ＱＡの特性により、例えば、ドレイン電流Ｉ_Ｄ
＝１２ｍＡ（電源電圧１２Ｖ、負荷抵抗１ｋΩのとき）
において、真のゲート−ソース間電圧Ｖ_ＴＧＳは、ほぼ
しきい値電圧Ｖth＝１．６Ｖと仮定する。そして、図６
の駆動回路１１１による主半導体素子ＱＡの真のゲート
ＴＧへの充電は継続されるから、このまま行くと真のゲ
ート−ソース間電圧Ｖ_ＴＧＳは上昇して行ってしまう。
しかし、ドレイン−ソース間電圧Ｖ_ＤＳが低下して、真
のゲート−ドレイン間の容量値Ｃ_ＧＤを増大させるの
で、真のゲート−ソース間電圧Ｖ_ＴＧＳに達する電荷を
吸収する。即ち、ドレイン−ソース間電圧Ｖ_ＤＳは真の
ゲート−ソース間電圧Ｖ_ＴＧＳに達した電荷が電位上昇
を生じさせないだけの容量を発生させ、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳは約１．６Ｖ（＝Ｖth）に維持され
る。つまり、主半導体素子ＱＡがオン状態に遷移した後
の各経過時点で、駆動回路１１１によってゲートＧに送
られる充電電荷を吸収し、真のゲートＴＧの電圧Ｖ
_ＴＧＳを一定に保つようなドレイン−ソース間電圧Ｖ
_ＤＳとなる。

【００４３】ここで、負荷抵抗が１ｋΩより小さい負荷
Ｒに対応するドレイン−ソース間電圧Ｖ_ＤＳの図７の負
荷抵抗＝１ｋΩの時の曲線からの差をΔＶ_ＤＳとする。
そして、その時点ｔにおける負荷Ｒに対応した真のゲー
ト−ソース間電圧をＶ_{ＴＧＳ Ｒ}とする。即ち、 Ｑ_GD＝ΔＶ_DS×Ｃ_GD＋（Ｖ_TGSR−Ｖth）×Ｃ_GS ・・・・・（１） 分の電荷に相当する電圧を、真のゲート−ソース間電圧
Ｖ_ＴＧＳＲから引き去れば、真のゲート−ソース間電圧
Ｖ_ＴＧＳＲは、ほぼしきい値電圧Ｖth＝１．６Ｖになる
ことを意味する。換言すれば、真のゲート−ソース間電
圧Ｖ_ＴＧＳＲは、しきい値電圧Ｖth＝１．６Ｖからこの
電荷Ｑ_ＧＤ分に相当した電圧だけ電位が上昇しているこ
とを意味する。このことを式で示せば、次式となる。

【００４４】 （Ｖ_TGSR−Ｖth）×Ｃ_GS＋（（Ｖ_TGSR−Ｖth）−ΔＶ_DS）×Ｃ_ＧＤ ＝（ΔＶ_DS−（Ｖ_TGSR−Ｖth））×Ｃ_GD ・・・・・（２） Ｖ_TGSR−Ｖth＝ΔＶ_DS×２Ｃ_GD／（Ｃ_GS＋２Ｃ_GD） ・・・・・（３） ∴ΔＶ_DS＝（Ｖ_TGSR−Ｖth)・((Ｃ_GS／２Ｃ_GD）＋１） ・・・・・（４） 即ち、ΔＶ_ＤＳは（Ｖ_ＴＧＳＲ−Ｖth）に比例する。な
お、ドレイン電流Ｉ_Ｄがゼロの時は真のゲートを充電す
る回路及びミラー容量だけでドレイン−ソース間電圧Ｖ
_ＤＳの曲線は決まるが、ドレイン電流Ｉ_Ｄが流れると、
回路全体のインダクタンスＬ_Ｃにより逆起電力が発生
し、負荷抵抗が増大したのと同じ効果を与える。従っ
て、ドレイン電流Ｉ_Ｄが変化しているときは、インダク
タンス等価抵抗が発生し、デッドショートのように、負
荷の純抵抗値が非常に小さくなっても、負荷の等価イン
ピーダンスは、回路全体のインダクタンスＬ_Ｃで決まる
一定値以下には下がらない。このため、ドレイン電流Ｉ
_Ｄの立ち上り勾配は一定値に収れんし、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳの曲線も収れんすることとなる。

【００４５】本発明の半導体装置（パワーＩＣ）の基準
半導体素子ＱＢと主半導体素子ＱＡのチャネル幅Ｗの比
をＮ２：Ｎ１（ｎ＝Ｎ１／Ｎ２＝１０００）としてカレ
ントミラー回路を構成する場合は、主半導体素子ＱＡの
ソース電圧Ｖ_ＳＡと基準半導体素子ＱＢのソース電圧Ｖ
_ＳＢが一致するとき、（主半導体素子のドレイン電流Ｉ
_ＤＱＡ）＝１０００×（基準半導体素子のドレイン電流
Ｉ_ＤＱＢ）となる。従って、主半導体素子ＱＡのドレイ
ン電流としてＩ_ＤＱＡ＝５Ａ、基準半導体素子ＱＢのド
レイン電流としてＩ_ＤＱＢ＝５ｍＡがそれぞれ流れてい
るときは、主半導体素子ＱＡ及び基準半導体素子ＱＢの
それぞれのドレイン−ソース間電圧Ｖ_{Ｄ Ｓ}は一致し、従
って、真のゲート−ソース間電圧Ｖ_ＴＧＳも一致する。
即ち、Ｖ _ＤＳＡ＝Ｖ_ＤＳＢ、Ｖ_ＴＧＳＡ＝Ｖ_ＴＧＳＢと
なる。ここで、Ｖ_ＤＳＡ，Ｖ_{ＤＳ Ｂ}はそれぞれ主半導体
素子ＱＡ，基準半導体素子ＱＢのドレイン−ソース間電
圧であり、Ｖ_ＴＧＳＡ，Ｖ_ＴＧＳＢはそれぞれ主半導体
素子ＱＡ，基準半導体素子ＱＢの真のゲート−ソース間
電圧である。

【００４６】従って、基準半導体素子ＱＢが完全にオン
状態に遷移しているときは、基準抵抗Ｒｒの両端にほぼ
電源電圧ＶＢが印加されると近似出来る。このため、主
半導体素子ＱＡに接続する５Ａの負荷に等価な基準半導
体素子ＱＢの負荷として、基準抵抗Ｒｒの抵抗値は、Ｒ
ｒ＝１２Ｖ／５ｍＡ＝２．４ｋΩとして決定される。

【００４７】次に、ＭＯＳトランジスタの５極管特性
（ドレイン飽和特性）領域における本発明の半導体装置
（パワーＩＣ）の動作について説明する。主半導体素子
ＱＡがオン状態に遷移すると、ドレイン電流Ｉ_ＤＱＡは
回路抵抗で決まる最終負荷電流値を目指して立ち上がっ
て行く。又、主半導体素子ＱＡの真のゲート−ソース間
電圧Ｖ_ＴＧＳＡは、ドレイン電流Ｉ_ＤＱＡで決まる値を
取り、ドレイン−ソース間電圧Ｖ_ＤＳＡの低下によるコ
ンデンサ容量Ｃ_ＧＤのミラー効果でブレーキをかけられ
ながら、これも立ち上がって行く。更に、基準半導体素
子ＱＢは、主半導体素子ＱＡの決めるゲート電圧に従っ
て、基準抵抗Ｒｒを負荷抵抗とするソースフォロアとし
て動作する。

【００４８】又、主半導体素子ＱＡの真のゲート−ソー
ス間電圧Ｖ_ＴＧＳＡは、ドレイン電流Ｉ_ＤＱＡの増加に
応じて大きくなって行く。

【００４９】 Ｖ_DSA＝Ｖ_TGSA＋Ｖ_TGD ・・・・・（５） Ｖ_DSB＝Ｖ_TGSB＋Ｖ_TGＤ ・・・・・（６） の関係があるから、 Ｖ_DSA−Ｖ_DSB＝Ｖ_TGSA−Ｖ_TGSB ＝（Ｉ_DQA−ｎ×Ｉ_DQB）／ｇ_m ・・・・・（７） となる。但し、ｇ_ｍは主半導体素子ＱＡの伝達コンダク
タンス、ｎ＝Ｎ１／Ｎ２は主半導体素子ＱＡと基準半導
体素子ＱＢとのチャネル幅の比である。従って、ドレイ
ン−ソース間電圧の差Ｖ_ＤＳＡ−Ｖ_ＤＳＢを検出するこ
とにより、ドレイン電流の差（Ｉ_ＤＱＡ−ｎ×
Ｉ_ＤＱＢ）を得ることが出来る。

【００５０】基準半導体素子ＱＢのドレイン−ソース間
電圧Ｖ_ＤＳＢは、比較器ＣＭＰ１の“−”入力端子に入
力される。又、主半導体素子ＱＡのドレイン−ソース間
電圧Ｖ_ＤＳＡはＲ１と抵抗Ｒ２で分圧した値Ｖ_＋が、抵
抗Ｒ５を介して、比較器ＣＭＰ１の“＋”入力端子に入
力される。即ち、 Ｖ₊＝Ｖ_DSA×Ｒ１／（Ｒ１＋Ｒ２） ・・・・・（８） が比較器ＣＭＰ１の“＋”入力端子に入力されることに
なる。負荷側が正常状態の場合は、（Ｒｒ／ｎ）＜Ｒと
なって、Ｖ_＋＜Ｖ_ＤＳＢとなり、主半導体素子ＱＡは、
オン状態を維持する。ここで、Ｒは負荷抵抗の値であ
る。負荷側が過負荷になると、（Ｒｒ／ｎ）＞Ｒとな
り、更に、Ｖ_＋＞Ｖ_ＤＳＢとなると、３極管特性領域
で、主半導体素子ＱＡがターン・オフする。主半導体素
子ＱＡ及び基準半導体素子ＱＢのそれぞれのソース電位
をＶ_ＳＡ、Ｖ_ＳＢとすると、主半導体素子ＱＡがオフ
後、ソース電位Ｖ_ＳＡ、Ｖ_ＳＢは、ＧＮＤに向かって低
下して行くので、Ｖ_ＤＳＡ，Ｖ_ＤＳＢとも増加する。ソ
ース電位Ｖ_ＳＡ、Ｖ_ＳＢが、ＧＮＤ電位に至る前に、Ｖ
_＋＜Ｖ_ＤＳＢの条件が成立して、再び主半導体素子ＱＡ
がターン・オンする。主半導体素子ＱＡは、オン状態に
遷移した直後は、５極管特性領域にあり、その後３極管
特性（線型特性）領域に向かってオン状態を続けて行
き、Ｖ_＋＞Ｖ_ＤＳＢになるとターンオフする。これが、
オン／オフ動作の１サイクルである。一旦ターンオフす
ると、オフ状態を維持し、逆に、一旦ターンオンする
と、オン状態を維持するのは、負荷回路のインダクタン
スによる。負荷回路のインダクタンスは、電流が変化す
るときは、抵抗と等価な働きをする。電流が減少してい
るときは、インダクタンス等価抵抗の符号はマイナスと
なって、負荷側抵抗を減少させる。一方、電流が増加す
るときは、インダクタンス等価抵抗の符号がプラスとな
って、負荷側抵抗を増大させる。このために、主半導体
素子ＱＡが、一旦ターンオフすると、オフ状態を維持
し、ターンオンすると、オン状態を維持することにな
る。基準半導体素子ＱＢ側は、基準抵抗Ｒｒが負荷抵抗
Ｒよりｎ＝Ｎ１／Ｎ２倍大きいので、インダクタンス効
果は無視出来るほど小さい。このため、基準半導体素子
ＱＢ側は、純抵抗回路として動作すると考えて良い。

【００５１】なお、比較器ＣＭＰ１では、ダイオードＤ
１と抵抗Ｒ５でヒステリシスが形成されている。スイッ
チング回路８０３を構成する主半導体素子ＱＡがオフ状
態に遷移したとき、駆動回路１１１のシンクトランジス
タによりゲート電位は接地され、ダイオードＤ１のカソ
ード側電位は、Ｖ_ＳＡ−０．７Ｖ（ツェナーダイオード
ＺＤ１の順方向電圧）になるので、ダイオードＤ１が導
通する。この結果、抵抗Ｒ１→抵抗Ｒ５→ダイオードＤ
１の経路で電流が流れ、比較器ＣＭＰ１の“＋”入力端
子の信号レベルＶ_＋は、駆動回路１１１がオン制御して
いるときの上述の（８）式の値より大きくなる。従っ
て、オフ状態に遷移する直前より小さい、特定のドレイ
ン−ソース間電圧の差Ｖ_ＤＳＡ−Ｖ_ＤＳＢまで主半導体
素子ＱＡはオフ状態を維持するが、その後、更にＶ
_ＤＳＡが大きくなることにより、比較器ＣＭＰ１の
“＋”入力端子の信号レベルＶ_＋が、Ｖ_ＤＳＢより小さ
くなり、比較器ＣＭＰ１の出力は“Ｌ”レベルから
“Ｈ”レベルに変化する。従って、主半導体素子ＱＡは
再びオン状態に遷移させられることとなる。なお、ヒス
テリシス特性の付け方にはいろいろな方法があるが、こ
れはその一例である。

【００５２】主半導体素子ＱＡがオフ状態に遷移すると
きのドレイン−ソース間電圧Ｖ_{ＤＳ Ａ}をしきい値Ｖ
_{ＤＳＡｔｈ}とすると、次式が成立する。つまり、 Ｖ_DSAth−Ｖ_DSB＝Ｒ２／Ｒ１×Ｖ_DSB ・・・・・（９） となる。（９）式は、過電流判定値を示し、３極管特性
領域（オーミック特性領域）及び５極管特性領域（ドレ
イン飽和領域）において成立する。

【００５３】次に、３極管特性領域における動作につい
て説明する。負荷回路や電力供給系が正常な状態で、ス
イッチング回路８０３を構成する主半導体素子ＱＡがオ
ン状態に遷移すると、主半導体素子ＱＡは連続的にオン
状態を維持することとなる。このため、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳＡ、Ｖ_ＴＧＳＢがピンチオフ電圧に
達した後は、主半導体素子ＱＡ及び基準半導体素子ＱＢ
は、共に３極管特性領域で動作する。本発明の半導体装
置においては、基準半導体素子ＱＢと主半導体素子ＱＡ
のチャネル幅Ｗの比を１：ｎとしてカレントミラー回路
を構成しているので、基準半導体素子ＱＢのオン抵抗Ｒ
_{ＤＳ（ＯＮ）Ｂ}は、主半導体素子ＱＡのオン抵抗Ｒ
_{ＤＳ（ＯＮ）Ａ}のｎ倍である（Ｒ_{ＤＳ（ＯＮ）Ｂ}＝ｎ・
Ｒ_{ＤＳ（ＯＮ ）Ａ}）。一方、基準半導体素子ＱＢのソー
ス電位と主半導体素子ＱＡのソース電位とが等しけれ
ば、基準半導体素子ＱＢのドレイン電流Ｉ_ＤＱＢは、主
半導体素子ＱＡのドレイン電流Ｉ_ＤＱＡの１／ｎ倍であ
る（Ｉ_ＤＱＢ＝（１／ｎ）・Ｉ_{Ｄ ＱＡ}）。５Ａクラスの
半導体素子の代表的なオン抵抗Ｒ_{ＤＳ（ＯＮ）}を参考に
すれば、例えば、主半導体素子ＱＡのオン抵抗Ｒ
_{ＤＳ（ＯＮ）Ａ}を、ゲート−ソース間電圧Ｖ_ＧＳ＝１０
Ｖのとき、Ｒ_{ＤＳ（ＯＮ）Ａ}＝３０ｍΩであると仮定出
来る。ｎ＝Ｎ１／Ｎ２＝１０００とし、電源電圧ＶＢ＝
１２Ｖ、基準抵抗Ｒｒ＝２．４ｋΩとすれば、 Ｖ_DSB＝Ｉ_DQB×（ｎ・Ｒ_DS(ON)A）＝５［ｍＡ］×３０［Ω］ ＝０．１５［Ｖ］ ・・・・・（１０） Ｖ_DSA＝Ｉ_DQA×３０［ｍΩ］ ・・・・・（１１） Ｖ_DSA−Ｖ_DSB＝３０［ｍΩ］×（Ｉ_DQA−５［Ａ］）・・・・・（１２） となる。

【００５４】又、負荷に異常が発生して、ドレイン電流
Ｉ_ＤＱＡが増加すると（１２）式の値が大きくなり、過
電流判定値を超えるとスイッチング回路８０３を構成す
る主半導体素子ＱＡをオフ状態に遷移させる。この場
合、ピンチオフ点を経由して、上記の５極管特性領域で
の動作状態を経て、オフ状態へ遷移する。そして、図６
に示したダイオードＤ１と抵抗Ｒ５とによるヒステリシ
スにより、一定時間経過後に、比較器ＣＭＰ１の“＋”
入力端子の信号レベルＶ_＋がＶ_ＤＳＢより小さくなり、
比較器ＣＭＰ１の出力は“Ｌ”レベルから“Ｈ”レベル
に変化して、主半導体素子ＱＡを再びオン状態に遷移さ
せることとなる。こうして、主半導体素子ＱＡはオン状
態及びオフ状態への遷移を繰り返して、最終的に、過熱
遮断回路１２０が動作し、過熱遮断に至る。なお、過熱
遮断に至る前に、負荷回路や電力供給系が正常に復帰す
れば（間欠的短絡故障の例）、主半導体素子ＱＡは連続
的にオン状態を維持するようになる。

【００５５】図９（ａ）は本発明の半導体装置（パワー
ＩＣ）のドレイン電流Ｉ_Ｄを、図９（ｂ）は、対応する
ドレイン−ソース間電圧Ｖ_ＤＳをそれぞれ示す。図中、
は過負荷の場合、は通常動作の場合である。過負荷
状態が発生している場合（図中）には、上述のように
主半導体素子ＱＡのオン／オフ制御を繰り返しを行っ
て、ドレイン電流Ｉ_Ｄを大きく変動させ、スイッチング
回路８０３を構成する主半導体素子ＱＡの周期的な発熱
作用によって、主半導体素子ＱＡの過熱遮断を速めてい
る。

【００５６】次に、以上の電源供給制御回路の説明をふ
まえて、図面を参照して、本発明の実施の形態としての
Ｈブリッジ回路を説明する。以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。

【００５７】（第１の実施の形態）次に、図面を参照し
て、本発明の実施の形態を説明する。以下の図面の記載
において、図６と同一又は類似の部分には同一又は類似
の符号を付している。

【００５８】本発明の実施の形態に係る電流振動型遮断
機能を有する半導体装置は、図１に示すように、外部入
力端子Ｔ_１に接続された第１の主電極端子ＤＡ１、第１
の外部出力端子Ｔ_３に接続された第２の主電極端子ＳＡ
１及び制御電極端子ＧＡ１とを有するｎチャネル型の第
１スイッチング回路８０１と、外部入力端子Ｔ_１に接続
された第１の主電極端子ＤＡ２、第２の外部出力端子Ｔ
_３３に接続された第２の主電極端子ＳＡ２及び制御電極
端子ＧＡ２とを有するｎチャネル型の第２スイッチング
回路８０２とを有する。第１スイッチング回路８０１
は、図１１に示すように、第１の主電極端子ＤＡ１に接
続された第１の主電極、第２の主電極端子ＳＡ１に接続
された第２の主電極及び制御電極端子ＧＡ１に接続され
た制御電極とを有するｎチャネル型の第１の主半導体素
子ＱＡ１と、過熱遮断回路１２０とから構成されてい
る。又、第２スイッチング回路８０２は、第１の主電極
端子ＤＡ２に接続された第１の主電極、第２の主電極端
子ＳＡ２に接続された第２の主電極及び制御電極端子Ｇ
Ａ２に接続された制御電極とを有するｎチャネル型の第
２の主半導体素子ＱＡ２と、過熱遮断回路１２０とから
構成されている。本発明の実施の形態に係る半導体装置
は、更に、第１の主電極と、制御電極及び第２の主電極
とを有するｎチャネル型の基準半導体素子ＱＢを備えて
いる。この基準半導体素子ＱＢの第１の主電極は、第１
スイッチング回路８０１の第１の主電極端子ＤＡ１及び
第２スイッチング回路８０２の第１の主電極端子ＤＡ２
にそれぞれ接続されている。この結果、基準半導体素子
ＱＢの第１の主電極は、第１の主半導体素子ＱＡ１及び
第２の主半導体素子ＱＡ２の第１の主電極にそれぞれ接
続されている。

【００５９】更に、本発明の実施の形態に係る半導体装
置は、第３の外部出力端子Ｔ_３４に接続された第１の主
電極、接地端子Ｔ_３６に接続された第２の主電極及び制
御電極とを有する第３の主半導体素子ＱＡ３と、第４の
外部出力端子Ｔ_３５に接続された第１の主電極、接地端
子Ｔ_３６に接続された第２の主電極及び制御電極とを有
する第４の主半導体素子ＱＡ４と、第１及び第２の主半
導体素子の第２の主電極にそれぞれアノードを接続した
第１の分離ダイオードＤ３３及び第２の分離ダイオード
Ｄ３４と、第１の分離ダイオードＤ３３及び第２の分離
ダイオードＤ３４のカソードに第１の入力端子を接続
し、基準半導体素子ＱＢの第２の主電極に第２の入力端
子を接続した比較器ＣＭＰ１と、第１の主半導体素子Ｑ
Ａ１及び第２の主半導体素子ＱＡ２の制御電極にそれぞ
れ接続された第１のマルチプレクサＭＵＸ１及び第２の
マルチプレクサＭＵＸ２と、比較器ＣＭＰ１の出力に応
じて、第１のマルチプレクサＭＵＸ１及び第２のマルチ
プレクサＭＵＸ２及び基準半導体素子ＱＢの制御電極に
それぞれ制御電圧を供給する制御電圧供給手段１１１
と、第３の主半導体素子ＱＡ３及び第４の主半導体素子
ＱＡ４のそれぞれの制御電極に接続された論理回路１９
０とから少なくとも構成されている。

【００６０】第１のマルチプレクサＭＵＸ１及び第２の
マルチプレクサＭＵＸ２により、第１の主半導体素子Ｑ
Ａ１及び第２の主半導体素子ＱＡ２のいずれか一方が導
通するＨブリッジ型の動作が可能となる。又、第３の主
半導体素子ＱＡ３及び第４の主半導体素子ＱＡ４のそれ
ぞれの制御電極に論理回路１９０を接続することによ
り、Ｈブリッジ回路を流れる電流が逆相にならないよう
にしている。第１の外部出力端子Ｔ_３及び第２の外部出
力端子Ｔ_３３を介して流れる負荷となる直流モータＭの
異常電流を検知して、異常電流発生時には第１の主半導
体素子ＱＡ１及び第２の主半導体素子ＱＡ２のいずれか
一方をオン／オフ制御して電流振動を生成し、この電流
振動により、第１乃至第４の外部出力端子Ｔ_３，
Ｔ_３３，Ｔ_３４，Ｔ_３５の間の導通状態を遮断する。

【００６１】第３の主半導体素子ＱＡ３及び第４の主半
導体素子ＱＡ４のそれぞれの制御電極に接続される論理
回路１９０は、インバータ１２１に接続された抵抗Ｒ７
１と、制御電極をインバータ１２１に接続したＭＯＳト
ランジスタＱ７２と、インバータ１２２に接続された抵
抗Ｒ７２と、制御電極をインバータ１２２に接続したＭ
ＯＳトランジスタＱ７１とで構成されている。

【００６２】先ず、図１に示すＨブリッジ回路におい
て、直流モータＭを正方向に回転させるには、第１のマ
ルチプレクサＭＵＸ１を導通させ、駆動回路１１１から
の信号により、第１スイッチング回路８０１の第１の主
半導体素子ＱＡ１の制御電極に“Ｈ”レベルの信号を印
加する。同時に、論理回路１９０のＭＯＳトランジスタ
Ｑ７１を遮断状態とし、第４の主半導体素子ＱＡ４の制
御電極に“Ｈ”レベルの信号を印加する。一方、第２の
マルチプレクサＭＵＸ２は、遮断状態であり、第２スイ
ッチング回路８０２の第２の主電極端子ＳＡ２の制御電
極は、抵抗Ｒ４２を介して接地されている。同時に、論
理回路１９０のＭＯＳトランジスタＱ７２を導通状態と
し、第３の主半導体素子ＱＡ３の制御電極を接地し、
“Ｌ”レベルとする。このため、第１の主半導体素子Ｑ
Ａ１と、第４の主半導体素子ＱＡ４とが導通状態とな
り、第１の主半導体素子ＱＡ１から、直流モータＭを経
由し、更に第４の主半導体素子ＱＡ４を経由する経路で
電流が流れる。

【００６３】一方、直流モータＭを逆方向に回転させる
には、第１のマルチプレクサＭＵＸ１をオフとし、第１
スイッチング回路８０１の第１の主半導体素子ＱＡ１の
制御電極を、抵抗Ｒ４３を介して接地する。同時に、論
理回路１９０において、ＭＯＳトランジスタＱ７１をタ
ーン・オンし、第４の主半導体素子ＱＡ４の制御電極を
接地する。そして、第２のマルチプレクサＭＵＸ２を、
導通状態とし、駆動回路１１１からの信号により、第２
スイッチング回路８０２の第２の主電極端子ＳＡ２の制
御電極に“Ｈ”レベルの信号を印加する。同時に、論理
回路１９０において、ＭＯＳトランジスタＱ７２をター
ン・オフし、第３の主半導体素子ＱＡ３の制御電極に
“Ｈ”レベルの信号を印加する。このため、第１の主半
導体素子ＱＡ１と、第４の主半導体素子ＱＡ４とが遮断
状態となり、第２の主半導体素子ＱＡ２と、第３の主半
導体素子ＱＡ３が導通状態となる。従って、第２の主半
導体素子ＱＡ２から、直流モータＭを経由し、更に第３
の主半導体素子ＱＡ３を経由する経路で電流が流れる。

【００６４】次に、直流モータＭの回転を止めるには、
スイッチＳＷ１及びＳＷ２を共に開とすれば良い。スイ
ッチＳＷ１及びＳＷ２を共に開とすれば、第１のマルチ
プレクサＭＵＸ１及び第２のマルチプレクサＭＵＸ２
は、共にオフとなり、第１の主半導体素子ＱＡ１及び第
２の主電極端子ＳＡ２の制御電極は、それぞれ抵抗Ｒ４
３、Ｒ４２を介して接地され、第１の主半導体素子ＱＡ
１及び第２の主電極端子ＳＡ２はターン・オフし、直流
電源１０１からの直流モータＭに対する電流の供給が停
止される。

【００６５】本発明のＨブリッジ回路に用いる電流振動
型遮断機能を有する半導体装置は、図１に示すように、
第１スイッチング回路８０１、第２スイッチング回路８
０２、第３の主半導体素子ＱＡ３、第４の主半導体素子
ＱＡ４、基準半導体素子ＱＢ、第１の分離ダイオードＤ
３３、第２の分離ダイオードＤ３４、比較器ＣＭＰ１、
第１のマルチプレクサＭＵＸ１、第２のマルチプレクサ
ＭＵＸ２、制御電圧供給手段１１１及び論理回路１９０
等を同一基板上に集積化した半導体集積回路（パワーＩ
Ｃ）である。この半導体集積回路（パワーＩＣ）の制御
回路は、第１スイッチング回路８０１及び第２スイッチ
ング回路８０２のいずれか一方の異常電流を検知して、
異常電流発生時には、少なくとも一方の第１スイッチン
グ回路８０１及び第２スイッチング回路８０２をオン／
オフ制御して電流振動を生成し、この電流振動により、
第１スイッチング回路８０１及び／又は第２スイッチン
グ回路８０２とを遮断する。

【００６６】この半導体集積回路基板としては、セラミ
ック、ガラスエポキシ等の絶縁性基板や絶縁金属基板等
が使用可能である。更に、このような、ハイブリッドＩ
Ｃ以外にも、同一半導体基板（同一半導体チップ）上に
モノリシックに集積化したパワーＩＣの構造も可能であ
る。モノリシックに集積化したパワーＩＣの構造が、小
型化の点ではより好ましい。

【００６７】第１乃至第４の主半導体素子ＱＡ１，ＱＡ
２，ＱＡ３，ＱＡ４としては、例えば、ＤＭＯＳ構造、
ＶＭＯＳ構造、或いはＵＭＯＳ構造のパワーＭＯＳトラ
ンジスタやこれらと類似な構造のＭＯＳＳＩＴが使用可
能である。又、エミッタスイッチドサイリスタ（ＥＳ
Ｔ）、ＭＯＳ制御サイリスタ（ＭＣＴ）等のＭＯＳ複合
型デバイスやＩＧＢＴ等の他の絶縁ゲート型パワーデバ
イスが使用可能である。更に、常にゲートを逆バイアス
で使うのであれば、接合型ＦＥＴ、接合型ＳＩＴやＳＩ
サイリスタ等も使用可能である。このパワーＩＣに用い
る第１乃至第４の主半導体素子ＱＡ１，ＱＡ２，ＱＡ
３，ＱＡ４はｎチャネル型でもｐチャネル型でもかまわ
ない。即ち、本発明の電流振動型遮断機能を有する半導
体装置は、ｎチャネル型及びｐチャネル型の両方が存在
する。

【００６８】図１１に示すように、第１スイッチング回
路８０１は、ｎチャネル型の第１の主半導体素子ＱＡ１
と、過熱遮断回路１２０とから構成され、第２スイッチ
ング回路８０２は、ｎチャネル型の第２の主半導体素子
ＱＡ２と、過熱遮断回路１２０とから構成されている。
しかし、オン／オフ回数積算回路（回数制御手段）を具
備した場合は、過熱遮断回路１２０は必須ではない。

【００６９】第１乃至第４の主半導体素子ＱＡ１，ＱＡ
２，ＱＡ３，ＱＡ４は、例えば、複数個のユニットセル
（単位セル）が並列接続されたマルチ・チャネル構造の
パワーデバイスを採用すれば良い。そして、第１及び第
２の主半導体素子ＱＡ１，ＱＡ２に並列接続されるよう
に、基準半導体素子ＱＢが、第１及び第２の主半導体素
子ＱＡ１，ＱＡ２に隣接する位置に配置されている。基
準半導体素子ＱＢが、主半導体素子（主ＭＯＳトランジ
スタ）ＱＡ１及びＱＡ２と同一プロセスで、隣接位置に
配置されているので、温度ドリフトやロット間の不均一
性の影響による互いの電気的特性のバラツキを除去（削
減）できる。基準半導体素子ＱＢの電流容量が第１及び
第２の主半導体素子ＱＡ１，ＱＡ２の電流容量よりも小
さくなるように、基準半導体素子ＱＢを構成する並列接
続のユニットセル数を調整している。例えば、基準半導
体素子ＱＢのユニットセル数１に対して、第１及び第２
の主半導体素子ＱＡ１，ＱＡ２のユニットセル数を１０
００となるように構成することにより、基準半導体素子
ＱＢと第１及び第２の主半導体素子ＱＡ１，ＱＡ２のチ
ャネル幅Ｗの比を１：１０００としている。又、温度セ
ンサ１２１は、基準半導体素子ＱＢ及び第１及び第２の
主半導体素子ＱＡ１，ＱＡ２の上部に形成された層間絶
縁膜の上部に堆積されたポリシリコン薄膜等で構成した
複数個のダイオードが直列接続により構成され、温度セ
ンサ１２１を第１及び第２の主半導体素子ＱＡ１，ＱＡ
２のチャネル領域の近傍の位置に集積化している。

【００７０】図１において、ツェナーダイオードＺＤ１
は第１及び第２の主半導体素子ＱＡ１，ＱＡ２のゲート
端子Ｇとソース端子Ｓ間を１２Ｖに保って、第１及び第
２の主半導体素子ＱＡ１，ＱＡ２の真のゲートＴＧに過
電圧が印加されようとした場合にこれをバイパスさせる
機能を有する。

【００７１】更に半導体チップ１１０の外部には、第５
の外部端子Ｔ_１７に接続された基準抵抗Ｒｒ１が設けら
れている。基準抵抗Ｒｒ１の抵抗値は、基準半導体素子
ＱＢと第１及び第２の主半導体素子ＱＡ１，ＱＡ２のチ
ャネル幅Ｗの比を考慮して、選定すれば良い。例えば、
上述したように、基準半導体素子ＱＢと第１及び第２の
主半導体素子ＱＡ１，ＱＡ２のチャネル幅Ｗの比を１：
１０００とした場合は、Ｈブリッジ回路の過負荷状態の
抵抗値の１０００倍の値となるように設定すれば良い。
この基準抵抗Ｒｒ１の設定により、Ｈブリッジ回路に異
常動作の過負荷電流が流れたときと同じドレイン−ソー
ス間電圧Ｖ_ＤＳを基準半導体素子ＱＢに発生させること
が出来る。

【００７２】一方、第１の外部制御電極端子Ｔ_３７に
は、スイッチＳＷ１及び抵抗Ｒ１０が接続され、第２の
外部制御電極端子Ｔ_３８には、スイッチＳＷ２及び抵抗
Ｒ１１が接続されている。そして、この本発明の実施の
形態に係る電流振動型遮断機能を有する半導体装置は、
ユーザ等がスイッチＳＷ１、ＳＷ２をオンさせることに
より機能する。電源１０１の出力電圧ＶＢは、例えば１
２Ｖで、チャージポンプ３０５の出力電圧ＶＰは、例え
ばＶＢ＋１０Ｖである。

【００７３】第１及び第２の主半導体素子ＱＡ１，ＱＡ
２の第１主電極（ドレイン電極）と基準半導体素子ＱＢ
の第１主電極（ドレイン電極）は、すべて外部入力端子
Ｔ_１に接続され、共通電位に維持されている。第１及び
第２の主半導体素子ＱＡ１，ＱＡ２の第２の主電極にそ
れぞれアノードを接続した第１の分離ダイオードＤ３３
及び第２の分離ダイオードＤ３４が接続され、第１の分
離ダイオードＤ３３及び第２の分離ダイオードＤ３４の
カソードに、抵抗Ｒ１と抵抗Ｒ２との直列回路の中間点
（接続点）が接続されている。即ち、第１の分離ダイオ
ードＤ３３及び第２の分離ダイオードＤ３４で互いに分
離されて、第１及び第２の主半導体素子ＱＡ１，ＱＡ２
の第２の主電極に抵抗Ｒ１と抵抗Ｒ２との直列回路が接
続されている。この結果、第１及び第２の主半導体素子
ＱＡ１，ＱＡ２の第１主電極（ドレイン電極）と第２主
電極（ソース電極）間には抵抗Ｒ１と抵抗Ｒ２との直列
回路が接続されている。図１に示す比較器ＣＭＰ１の
“＋”入力端子には、第１又は第２の主半導体素子ＱＡ
１，ＱＡ２の主電極間電圧（ドレインＤ−ソースＳ間電
圧）Ｖ_ＤＳを抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧が抵
抗Ｒ５を介して供給されている。又、比較器ＣＭＰ１の
“−”入力端子には、ＭＯＳトランジスタ（基準半導体
素子）ＱＢのソース電圧ＶＳが供給されている。又、比
較器ＣＭＰ１の“−”入力端子には、基準半導体素子Ｑ
Ｂのソース電圧Ｖ_ＳＢが供給されている。“＋”入力端
子の信号レベルＶ_＋＞“−”入力端子の信号レベルＶ₋
のとき、比較器ＣＭＰ１の出力は“Ｈ”レベルとなり、
駆動回路１１１は、第１スイッチング回路８０１を構成
している第１の主半導体素子ＱＡ１、又は第２スイッチ
ング回路８０２を構成している第２の主半導体素子ＱＡ
２のゲート電極に電圧を供給する。逆の場合は、比較器
ＣＭＰ１の出力は“Ｌ”レベルとなり、駆動回路１１１
は、第１スイッチング回路８０１又は第２スイッチング
回路８０２のゲート駆動をオフする。

【００７４】基準半導体素子ＱＢのドレイン−ソース間
電圧Ｖ_ＤＳＢは比較器ＣＭＰ１の“−”入力端子に直接
入力され、第１又は第２の主半導体素子ＱＡ１，ＱＡ２
のドレイン−ソース間電圧Ｖ_ＤＳＡは抵抗Ｒ１と抵抗Ｒ
２で分圧した値が比較器ＣＭＰ１の“＋”入力端子に入
力される。即ち、可変抵抗ＲＶについて考慮に入れない
ものとすれば、（８）式で与えられるＶ_＋が比較器ＣＭ
Ｐ１の“＋”入力端子に入力されることになる。第１又
は第２の主半導体素子ＱＡ１，ＱＡ２がオン状態に遷移
した直後は、（８）式により比較器ＣＭＰ１の“＋”入
力端子の電位Ｖ _＋が決定されるので、基準半導体素子Ｑ
Ｂのドレイン−ソース間電圧Ｖ_ＤＳＢ＞Ｖ_＋である。し
かし、第１又は第２の主半導体素子ＱＡ１，ＱＡ２のド
レイン電流Ｉ_ＤＱＡが増加するに連れて（８）式により
与えられるＶ_＋は増加し、ついには基準半導体素子ＱＢ
のドレイン−ソース間電圧Ｖ_ＤＳＢより大きくなり、こ
の時、比較器ＣＭＰ１の出力は“Ｈ”レベルから“Ｌ”
レベルに変化して、いずれか一方の第１又は第２の主半
導体素子ＱＡ１，ＱＡ２をオフ状態に遷移させる。そし
て、図１に示したダイオードＤ１と抵抗Ｒ５とによるヒ
ステリシス特性により、一定時間経過後に、比較器ＣＭ
Ｐ１の“＋”入力端子の電位Ｖ_＋が低下するので、比較
器ＣＭＰ１の出力は“Ｌ”レベルから“Ｈ”レベルに変
化して、第１又は第２の主半導体素子ＱＡ１，ＱＡ２を
再びオン状態に遷移させることとなる。こうして、第１
又は第２の主半導体素子ＱＡ１，ＱＡ２はオン状態及び
オフ状態への遷移を繰り返して、最終的に、第１又は第
２の主半導体素子ＱＡ１，ＱＡ２が過熱遮断に至る。

【００７５】（実施の形態の変形例）上記の実施の形態
による開示の一部を成す論述及び図面はこの発明を限定
するものであると理解すべきではない。この開示から当
業者には様々な代替実施の形態、実施例及び運用技術が
明らかとなろう。

【００７６】例えば、図５に示すように、第２の基準抵
抗Ｒｒ２に接続される第２の基準半導体素子ＱＣを付加
し、過小電流測定、ランプ断線検出、オープン検出が可
能な、より高機能な半導体装置とすることが可能であ
る。又、半導体チップ１１０内に、過電流検出部３０１
以外に、電流イネイブル（Enable）部３０２，突入電流
マスク回路３０３，オン／オフ回数積算回路（回数制御
手段）３０４、遮断ラッチ回路３０６等を加え、更に機
能を高めることが可能である。

【００７７】以下に本発明の変形例について述べる。

【００７８】＜第１変形例＞例えば上記の実施の形態に
おいて、図２に示すようなオン／オフ回数積算回路３０
４を図１及び図１１のノードＮ５１，Ｎ５２，Ｎ５３に
接続して、不完全短絡の場合の第１及び第２の主半導体
素子としての第１及び第２の主半導体素子ＱＡ１，ＱＡ
２の遮断を速めることが出来る。即ち、第１及び第２の
主半導体素子ＱＡ１，ＱＡ２のオン／オフ制御回数が所
定回数に達したときに、オン／オフ回数積算回路（回数
制御手段）３０４により第１及び第２の主半導体素子Ｑ
Ａ１，ＱＡ２をオフ制御させる動作が可能となる。

【００７９】図２に示すように、このオン／オフ回数積
算回路３０４は、図１１に示す図１のノードＮ５１に接
続された抵抗Ｒ１３１，Ｒ１３２、図１のノードＮ５２
に接続されたコンデンサＣ１３１、図１１のノードＮ５
１に接続されたダイオードＤ１３２、ＭＯＳトランジス
タＱ１３１、逆流阻止用ダイオードＤ１３１及び抵抗Ｒ
１３３を備えている。

【００８０】過電流制御に入り、第１及び第２の主半導
体素子ＱＡ１，ＱＡ２のゲート電位が周期的に“Ｈ”レ
ベルになる度にコンデンサＣ１３１は抵抗Ｒ１３２及び
逆流阻止用ダイオードＤ１３１を介して充電される。Ｍ
ＯＳトランジスタＱ１３１のゲート電位は最初はしきい
値以下なのでオフ状態にあるが、コンデンサＣ１３１の
充電に伴ってゲート電位が上昇するとＭＯＳトランジス
タＱ１３１はオン状態に遷移する。ＭＯＳトランジスタ
Ｑ１３１がオン状態に遷移すると、図１１に示した温度
センサ１２１のアノード側のノードＮ５１が引き下げら
れるので、高温状態と同じ条件となって過熱遮断用素子
ＱＳがオン状態に遷移して、第１及び第２の主半導体素
子ＱＡ１，ＱＡ２を遮断する。

【００８１】＜第２変形例＞又、図１のノードＮ５３，
Ｎ６２に図３に示す過熱遮断促進回路１０６を接続し
て、第１及び第２の主半導体素子ＱＡ１，ＱＡ２の遮断
を速めるようにしても良い。即ち、過不完全短絡の場合
には、第１及び第２の主半導体素子ＱＡ１，ＱＡ２のオ
ン／オフ制御を繰り返し行って、第１及び第２の主半導
体素子ＱＡ１，ＱＡ２の周期的な発熱作用によって過熱
遮断を機能させた場合には、過熱遮断までの時間が相対
的に長くなることが考えられる。このような場合は過熱
遮断促進回路（過熱遮断促進手段）１０６によって第１
及び第２の主半導体素子ＱＡ１，ＱＡ２の遮断を速める
ようにすれば良い。

【００８２】図３に示すように過熱遮断促進回路１０６
は、ＭＯＳトランジスタＱ２２１、ダイオードＤ２２
１、抵抗Ｒ２２１〜Ｒ２２３及びコンデンサＣ２２１を
備えて構成されている。過電流制御に入り、第１又は第
２の主半導体素子ＱＡ１，ＱＡ２のゲート電位が周期的
に“Ｈ”レベルになる度にコンデンサＣ２２１は抵抗Ｒ
２２２及び逆流阻止用ダイオードＤ２２１を介して充電
される。ＭＯＳトランジスタＱ２２１のゲート電位は最
初はしきい値以下なのでオフ状態にあるが、コンデンサ
Ｃ２２１の充電に伴ってゲート電位が上昇するとＭＯＳ
トランジスタＱ２２１はオン状態に遷移する。抵抗Ｒ２
２１を介してノードＮ６２に位置する端子ＴＧ（第１又
は第２の主半導体素子ＱＡ１，ＱＡ２の真のゲート）か
ら接地電位（ＧＮＤ）に電流が流れ、端子ＴＧ（ノード
Ｎ６２）に蓄積される電荷量が減少する。このため、同
じドレイン電流Ｉ_Ｄに対してもドレイン−ソース間電圧
Ｖ_{Ｄ ＳＡ}が大きくなり、第１及び第２の主半導体素子Ｑ
Ａ１，ＱＡ２の電力消費が増大して過熱遮断が早まるこ
ととなる。なお、抵抗Ｒ２２１が小さいほど過熱遮断は
早まる。又、抵抗Ｒ２２３はコンデンサＣ２２１の放電
抵抗であり、Ｒ２２２≪Ｒ２２３となるように設定する
のが望ましい。

【００８３】＜第３変形例＞図４に示す突入電流マスク
回路３０３をノードＮ５２，５３，７１に接続しても良
い。この突入電流マスク回路３０３は、ノードＮ７１に
接続されたＭＯＳトランジスタＱ３１１，Ｑ３１２、ノ
ードＮ５３に接続されたダイオードＤ３１１、ノードＮ
５２に接続された抵抗Ｒ３１３、コンデンサＣ３１１及
び抵抗Ｒ３１１、Ｒ３１２を備えて構成されている。こ
の突入電流マスク回路３０３において、第１又は第２の
主半導体素子ＱＡ１，ＱＡ２がオン状態に遷移すると、
ゲート−ソース間電圧Ｖ_ＧＳＡがダイオードＤ３１１及
び抵抗Ｒ３１２を介してＭＯＳトランジスタＱ３１２の
ゲートに供給され、又同じくゲート−ソース間電圧Ｖ_Ｇ
ＳＡがダイオードＤ３１１及び抵抗Ｒ３１１を介してＭ
ＯＳトランジスタＱ３１１のゲートに供給される。ＭＯ
ＳトランジスタＱ３１２のゲートはコンデンサＣ３１１
を介して第１及び第２の主半導体素子ＱＡ１，ＱＡ２の
ソースＳＡ（ノードＮ５２）に接続されており、第１又
は第２の主半導体素子ＱＡ１，ＱＡ２がオン状態に遷移
した直後はコンデンサＣ３１１が未充電であるため、Ｍ
ＯＳトランジスタＱ３１２のゲート電位が十分に上がら
ずＭＯＳトランジスタＱ３１２はオン状態に遷移出来な
い。又、ＭＯＳトランジスタＱ３１１はＭＯＳトランジ
スタＱ３１２がオフ状態にある間はオン状態にあり、比
較器ＣＭＰ１の＋端子（ノードＮ７１）に供給される分
圧点を第１及び第２の主半導体素子ＱＡ１，ＱＡ２のソ
ースＳＡ（ノードＮ５２）に結合させる。そのため、比
較器ＣＭＰ１の出力は“Ｈ”レベルに保たれて、大きな
突入電流が流れても第１及び第２の主半導体素子ＱＡ
１，ＱＡ２はオフ状態に遷移しないことになる。

【００８４】時間の経過により、コンデンサＣ３１１は
抵抗Ｒ３１２を介して充電されて行き、ついにはＭＯＳ
トランジスタＱ３１２がオン状態に遷移する。これに伴
ってＭＯＳトランジスタＱ３１１がオフ状態に遷移した
上記マスク状態が終了して、過電流検出制御が機能する
こととなる。なお抵抗Ｒ３１３は第１又は第２の主半導
体素子ＱＡ１，ＱＡ２がオフ状態に遷移した後、コンデ
ンサＣ３１１をリセットするための放電抵抗である。Ｒ
３１２≪Ｒ３１３となるように設定してマスク時間に影
響しないようにするのが望ましい。又、マスク時間はＲ
３１２×Ｃ３１１の時定数で決定されるので、１チップ
化する場合には外付けのコンデンサＣ３１１の容量値を
任意に変更することにより、マスク時間の調整が可能と
なる。

【００８５】本発明の実施の形態において、Ｈブリッジ
回路の負荷となる直流モータＭをオンさせると、安定状
態の数倍から数十倍の突入電流が第１又は第２の主半導
体素子ＱＡ１，ＱＡ２に流れる。その突入電流が流れる
期間はＨブリッジ回路の負荷となる直流モータＭの種類
や容量（大きさ）によって異なり、だいたい３msecから
２０msecである。この突入電流が流れる期間に、実施の
形態で説明したような過電流制御が行われると、Ｈブリ
ッジ回路の負荷となる直流モータＭが定常状態に至るま
でに時間を要してしまう。負荷となる直流モータの駆動
の開始が悪くなれば、ワイパーやパワーウィンドウの動
作開始が遅れるなど問題が生じる。図４に示す突入電流
マスク回路３０３を図１の構成に付加することによって
このような問題を解消することが出来る。

【００８６】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。

【００８７】

【発明の効果】本発明の電源供給制御装置によれば、Ｈ
ブリッジ回路に用いる場合においても、従来のシャント
抵抗を不要として、完全短絡による過電流のみならず、
ある程度の短絡抵抗を持つ不完全短絡などのレアショー
トが発生した場合の異常電流をも簡単、且つ正確に検出
出来る。

【００８８】更に、本発明の半導体装置によれば、従来
のシャント抵抗を不要として電源供給制御装置の熱損失
を抑え、又、完全短絡による過電流のみならず、ある程
度の短絡抵抗を持つ不完全短絡などのレアショートが発
生した場合の異常電流をも簡単、且つ正確に検出出来
る。

【００８９】又、マイコンが不要であるため、特に、主
半導体素子の制御回路部を同一半導体基板上にモノリシ
ックに集積化したパワーＩＣの構造の場合は、半導体チ
ップの面積を縮小出来るとともに、Ｈブリッジ型の電源
供給制御装置のコストを大幅に削減することが出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体装置の回路構
成図である。

【図２】本発明の変形例１に係る半導体装置に用いるオ
ン／オフ回数積算回路の回路構成図である。

【図３】本発明の変形例２に係る半導体装置に用いる過
熱遮断促進回路の回路構成図である。

【図４】本発明の変形例３に係る半導体装置に用いる突
入電流マスク回路の回路構成図である。

【図５】本発明の他の電源供給制御装置の回路構成図で
ある。

【図６】本発明の基礎となる電源供給制御回路の構成図
である。

【図７】本発明の実施の形態に係る半導体装置が利用す
る原理を説明する説明図であり、オフ状態からオン状態
への遷移時のドレイン−ソース間電圧の立ち下がり特性
の説明図である。

【図８】本発明の実施の形態に係る半導体装置の主半導
体素子（第１及び第２の主半導体素子）に着目した概念
的等価回路図である。

【図９】図９（ａ）は、本発明の実施の形態に係る半導
体装置における、主半導体素子（第１及び第２の主半導
体素子）のドレイン電流の過渡応答特性を、図９（ｂ）
は、対応するドレイン−ソース間電圧の過渡応答特性を
示す説明図である。

【図１０】従来の半導体スイッチの回路構成図である。

【図１１】本発明のスイッチング回路の詳細を示す回路
構成図の一例である。

【符号の説明】

１０１ 電源 １０２、１０３ 負荷 １０６ 過熱遮断促進回路（過熱遮断促進手段） １１０ 半導体チップ １１１ 駆動回路（制御手段） １２０ 過熱遮断回路 １２１，１２２ インバータ １９０ 論理回路 ３０１ 過電流検出部 ３０２ 電流Enable部 ３０３ 突入電流マスク回路（禁止手段） ３０４ オン／オフ回数積算回路（回数制御手段９ ３０５ チャージポンプ部 ３０６ 遮断ラッチ回路 ８０１ 第１スイッチング回路 ８０２ 第２スイッチング回路 ８０３ スイッチング回路 Ｃ１３１，Ｃ２２１，Ｃ３１１ コンデンサ ＣＭＰ１，ＣＭＰ４１１ 比較器 Ｄ１，Ｄ７１，Ｄ７２，Ｄ１３１，Ｄ１３２，Ｄ２２
１，Ｄ３１１ ダイオード Ｄ３３，Ｄ３４ 分離ダイオード ＱＡ１ 第１の主半導体素子 ＱＡ２ 第２の主半導体素子 ＱＦ 温度センサ内蔵トランジスタ ＱＢ ＭＯＳトランジスタ（基準半導体素子） ＱＣ ＭＯＳトランジスタ（第２の基準半導体素子） Ｑ７１，Ｑ７２，Ｑ１３１，Ｑ２２１，Ｑ３１１，Ｑ３
１２ ＭＯＳトランジスタ ＲＧ 内部抵抗 Ｒ１，Ｒ２，Ｒ５，Ｒ１３１〜Ｒ１３３，Ｒ２２１〜Ｒ
２２３，Ｒ３１１〜Ｒ３１３，Ｒ３３１，Ｒ４１２，Ｒ
４１３ 抵抗 Ｒｒ１ 基準抵抗（第１の基準抵抗） Ｒｒ２ 第２の基準抵抗 Ｔ_１，Ｔ_２，Ｔ_３，Ｔ_１７，Ｔ_１８，Ｔ_３３〜Ｔ_３８
入出力端子 ＺＤ１ ツェナーダイオード

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｐ 1/22 Ｈ０１Ｌ 27/08 １０２Ｊ Ｈ０３Ｋ 17/08 Ｈ０３Ｋ 17/687 Ｅ 17/687

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の主半導体素子を内蔵し、第１の主
   電極端子、負荷の第１の端子に接続した第２の主電極端
   子及び制御電極端子とを有する第１スイッチング回路
   と、 第２の主半導体素子を内蔵し、第１の主電極端子、前記
   負荷の第２の端子に接続した第２の主電極端子及び制御
   電極端子とを有する第２スイッチング回路と、 前記負荷の前記第１の端子に接続した第１の主電極、第
   ２の主電極及び制御電極とを有する第３の主半導体素子
   と、 前記負荷の前記第２の端子に接続した第１の主電極、第
   ２の主電極及び制御電極とを有する第４の主半導体素子
   と、 前記第１及び第２の主半導体素子の第１の主電極にそれ
   ぞれ接続した第１の主電極と、制御電極及び基準抵抗に
   接続した第２の主電極とを有する基準半導体素子と、 前記第１及び第２の主半導体素子の第２の主電極にそれ
   ぞれアノードを接続した第１及び第２の分離ダイオード
   と、 前記第１及び第２の分離ダイオードのカソードに第１の
   入力端子を接続し、前記基準半導体素子の第２の主電極
   に第２の入力端子を接続した比較器と、 前記第１及び第２の主半導体素子の制御電極にそれぞれ
   接続した第１及び第２のマルチプレクサと、 前記比較器の出力に応じて、前記第１及び第２のマルチ
   プレクサ及び前記基準半導体素子の制御電極にそれぞれ
   制御電圧を供給する制御電圧供給手段と、 前記第３及び第４の主半導体素子のそれぞれの制御電極
   に接続した論理回路とから少なくともなり、前記第１及
   び第２の主半導体素子に流れる異常電流を検知して、異
   常電流発生時には前記第１及び第２の主半導体素子のい
   ずれか一方をオン／オフ制御して電流振動を生成し、こ
   の電流振動により、前記第１及び第２の主半導体素子の
   いずれか一方の導通状態を遮断することを特徴とする電
   源供給制御装置。
2. 【請求項２】 第１の主半導体素子を内蔵し、外部入力
   端子に接続した第１の主電極端子、第１の外部出力端子
   に接続した第２の主電極端子及び制御電極端子とを有す
   る第１スイッチング回路と、 第２の主半導体素子を内蔵し、前記外部入力端子に接続
   した第１の主電極端子、第２の外部出力端子に接続した
   第２の主電極端子及び制御電極端子とを有する第２スイ
   ッチング回路と、 第３の外部出力端子に接続した第１の主電極、接地端子
   に接続した第２の主電極及び制御電極とを有する第３の
   主半導体素子と、 第４の外部出力端子に接続した第１の主電極、接地端子
   に接続した第２の主電極及び制御電極とを有する第４の
   主半導体素子と、 前記第１及び第２の主半導体素子の第１の主電極にそれ
   ぞれ接続した第１の主電極と、制御電極及び抵抗端子に
   接続した第２の主電極とを有する基準半導体素子と、 前記第１及び第２の主半導体素子の第２の主電極にそれ
   ぞれアノードを接続した第１及び第２の分離ダイオード
   と、 前記第１及び第２の分離ダイオードのカソードに第１の
   入力端子を接続し、前記基準半導体素子の第２の主電極
   に第２の入力端子を接続した比較器と、 前記第１及び第２の主半導体素子の制御電極にそれぞれ
   接続した第１及び第２のマルチプレクサと、 前記比較器の出力に応じて、前記第１及び第２のマルチ
   プレクサ及び前記基準半導体素子の制御電極にそれぞれ
   制御電圧を供給する制御電圧供給手段と、 前記第３及び第４の主半導体素子のそれぞれの制御電極
   に接続した論理回路とから少なくともなり、前記第１及
   び第２の外部出力端子にそれぞれ接続される第１及び第
   ２の負荷に流れる異常電流を検知して、異常電流発生時
   には前記第１及び第２の主半導体素子のいずれか一方を
   オン／オフ制御して電流振動を生成し、この電流振動に
   より、前記外部入力端子と前記第１及び第２の外部出力
   端子間のいずれか一方の導通状態を遮断することを特徴
   とする半導体装置。
3. 【請求項３】前記第１及び第２スイッチング回路、前記
   第３及び第４の主半導体素子、前記基準半導体素子、前
   記第１及び第２の分離ダイオード、前記比較器、前記第
   １及び第２のマルチプレクサ、前記制御電圧供給手段及
   び前記論理回路が同一半導体基板上に集積化されている
   ことを特徴とする請求項２記載の半導体装置。