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JP2000294728A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JP2000294728A
JP2000294728A JP11095979A JP9597999A JP2000294728A JP 2000294728 A JP2000294728 A JP 2000294728A JP 11095979 A JP11095979 A JP 11095979A JP 9597999 A JP9597999 A JP 9597999A JP 2000294728 A JP2000294728 A JP 2000294728A
Authority
JP
Japan
Prior art keywords
circuit
semiconductor device
internal circuit
power supply
short
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11095979A
Other languages
Japanese (ja)
Inventor
Tsuyoshi Yamada
強 山田
Naomi Tono
直巳 東野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11095979A priority Critical patent/JP2000294728A/en
Publication of JP2000294728A publication Critical patent/JP2000294728A/en
Pending legal-status Critical Current

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  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 内部回路にショート故障が発生しても自身で
電源供給を遮断することができる自己試験機能を有した
半導体集積回路を提供する。 【解決手段】 外部電源2と半導体集積回路の内部回路
4の間に抵抗素子7からなる保護回路を接続し、内部回
路4に短絡不良が発生した場合に内部回路4を外部電源
2から遮断すると共に、抵抗素子7にバイパスにスイッ
チング回路となるトランジスタ5及び6を接続し、内部
回路4に短絡不良が発生していない場合はこのバイパス
回路から内部回路4に電源を安定供給し、内部回路4に
短絡不良が発生した場合は内部回路4への電源供給を停
止する。
(57) [Problem] To provide a semiconductor integrated circuit having a self-test function capable of shutting off power supply by itself even if a short circuit fault occurs in an internal circuit. SOLUTION: A protection circuit including a resistance element 7 is connected between an external power supply 2 and an internal circuit 4 of the semiconductor integrated circuit, and when a short circuit failure occurs in the internal circuit 4, the internal circuit 4 is cut off from the external power supply 2. At the same time, the transistors 5 and 6 serving as switching circuits are connected to the resistor 7 by-pass, and when a short circuit failure does not occur in the internal circuit 4, power is stably supplied from the bypass circuit to the internal circuit 4. When a short-circuit failure occurs, the power supply to the internal circuit 4 is stopped.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、半導体装置の内
部回路の短絡不良により発生する試験上又は使用上の不
具合を、自己試験機能によって回避する半導体装置に関
するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device for avoiding a test or use defect caused by a short circuit of an internal circuit of a semiconductor device by a self-test function.

【0002】[0002]

【従来の技術】図9は従来の半導体装置を示す概略構成
図である。従来の半導体装置22は、半導体集積回路で
ある内部回路4を有し、電源端子19、GND端子2
0、および外部接続用の信号端子21を備えている。電
源装置2は半導体装置22に対し動作又は試験する場合
に電源を供給するためのものであり、半導体装置22の
電源端子19に接続される。一方、半導体装置22のG
ND端子20は接地部3に接続される。ここで、従来の
半導体装置22を動作させる際には、電源装置2の電位
は電源端子19を経由して半導体装置22の内部回路4
に与えられ、GND電位はGND端子20から接地部3
に接続される。
2. Description of the Related Art FIG. 9 is a schematic diagram showing a conventional semiconductor device. A conventional semiconductor device 22 has an internal circuit 4 which is a semiconductor integrated circuit, and has a power supply terminal 19, a GND terminal 2
0 and a signal terminal 21 for external connection. The power supply device 2 supplies power when the semiconductor device 22 is operated or tested, and is connected to a power supply terminal 19 of the semiconductor device 22. On the other hand, G of the semiconductor device 22
The ND terminal 20 is connected to the ground 3. Here, when the conventional semiconductor device 22 is operated, the potential of the power supply device 2 is applied to the internal circuit 4 of the semiconductor device 22 via the power supply terminal 19.
, And the GND potential is supplied from the GND terminal 20 to the ground 3
Connected to.

【0003】図10は従来の半導体装置22を複数個2
2a,b,c…並列に接続して試験する例えばバーンイ
ン試験の構成図を示している。図において、抵抗器23
(23a,b,c…)は、各半導体装置22a,b,c
…の電源端子19と図示しないバーンイン装置に内蔵さ
れる電源装置2の間に直列に接続され、半導体装置22
の内部回路4のショート故障が発生した場合に半導体装
置22に流れる電流によって断線する役割を果す。すな
わち、この抵抗器23により不良な従来の半導体装置2
2を電源装置2から切り離すことで、他の従来の半導体
装置22がバーンイン試験を継続できるように構成され
ていた。
FIG. 10 shows a conventional semiconductor device 22 having a plurality of semiconductor devices 22.
2a, b, c... Show a configuration diagram of, for example, a burn-in test for connecting and testing in parallel. In the figure, the resistor 23
(23a, b, c...) Indicate the respective semiconductor devices 22a, b, c.
Are connected in series between the power supply terminal 19 of the... And the power supply 2 built in the burn-in device (not shown),
When a short-circuit fault occurs in the internal circuit 4, the current flowing through the semiconductor device 22 serves to disconnect. That is, the defective conventional semiconductor device 2
2 is separated from the power supply device 2 so that another conventional semiconductor device 22 can continue the burn-in test.

【0004】図11は従来の半導体装置22をバーンイ
ンボードに配置した構成図であり、1枚のバーンインボ
ード24上に、複数の半導体装置22が電源装置2から
の電源配線8とGND電位である接地部3につながるG
ND配線9との間に並列接続されて搭載されていた。な
お、各半導体装置22の電源端子19には、図10に示
すように抵抗器23が直列に接続されている。従来は、
半導体装置22の種類が異なる毎に抵抗器23を交換し
なければならず、半導体装置22の種類毎に複数種類の
バーンインボード24を用意しなければならなかった。
また、不具合のある半導体装置22によって断線した抵
抗器23がある場合、バーンイン試験前にバーンインボ
ード24の試験及び交換をしなければならなかった。
FIG. 11 is a configuration diagram in which a conventional semiconductor device 22 is arranged on a burn-in board. On a single burn-in board 24, a plurality of semiconductor devices 22 have the power supply wiring 8 from the power supply device 2 and the GND potential. G connected to grounding part 3
It was mounted in parallel with the ND wiring 9. A resistor 23 is connected in series to the power supply terminal 19 of each semiconductor device 22 as shown in FIG. conventionally,
Each time the type of the semiconductor device 22 is different, the resistor 23 must be replaced, and a plurality of types of burn-in boards 24 must be prepared for each type of the semiconductor device 22.
Also, if there is a resistor 23 that has been disconnected due to a defective semiconductor device 22, the burn-in board 24 must be tested and replaced before the burn-in test.

【0005】図12は従来の半導体装置22を多数使用
するシステムを示す構成図である。図において、システ
ムの実装ボード26上に複数の半導体装置22が搭載さ
れ、システム全体を保護するために保護回路(例えばヒ
ューズ)25が備えられている。すなわち、従来の半導
体装置22を用いたシステムでは、半導体装置22の不
具合によって発生するシステムの破壊を防止するため保
護回路25を電源装置2とシステムの実装ボード26の
間に挿入していた。しかし、ここでは、システム全体に
対して保護回路25を1個しか設けていない場合が多
く、そのため保護回路25で遮断する閾値はシステム全
体の半導体装置22の動作電流の総和のような大きな値
にしなければならず、過電流のためにシステムの実装ボ
ード26が破壊するなどの問題があった。
FIG. 12 is a configuration diagram showing a conventional system using a large number of semiconductor devices 22. As shown in FIG. In the figure, a plurality of semiconductor devices 22 are mounted on a mounting board 26 of a system, and a protection circuit (for example, a fuse) 25 is provided to protect the entire system. That is, in the system using the conventional semiconductor device 22, the protection circuit 25 is inserted between the power supply device 2 and the system mounting board 26 in order to prevent the system from being destroyed due to the failure of the semiconductor device 22. However, here, in many cases, only one protection circuit 25 is provided for the entire system. Therefore, the threshold value cut off by the protection circuit 25 is set to a large value such as the total operating current of the semiconductor device 22 of the entire system. However, there is a problem that the mounting board 26 of the system is broken due to an overcurrent.

【0006】[0006]

【発明が解決しようとする課題】以上のように、従来の
半導体装置のバーンイン試験において、半導体装置の種
類が異なる毎に抵抗器を交換しなければならず、また、
半導体装置の種類毎に複数種類のバーンインボードを用
意しなければならなく、更に、不具合のある半導体装置
によって断線した抵抗器をバーンイン試験毎に試験及び
交換しなければならなかった。
As described above, in the burn-in test of the conventional semiconductor device, the resistor must be replaced every time the type of the semiconductor device is different.
A plurality of types of burn-in boards must be prepared for each type of semiconductor device, and furthermore, a resistor disconnected by a defective semiconductor device must be tested and replaced for each burn-in test.

【0007】また、従来の半導体装置を用いたシステム
において、個々の半導体装置毎にシステムの破壊を防止
するため保護回路をつけることはコスト高で、システム
全体に保護回路を1個しか設けていない場合が多く、そ
のため保護回路で遮断する閾値はシステム全体の半導体
装置の動作電流の総和のような大きな値にしなければな
らず、過電流のためにシステムの実装ボードが破壊する
などの問題があった。
Further, in a system using a conventional semiconductor device, it is costly to provide a protection circuit for preventing the destruction of the system for each semiconductor device, so that only one protection circuit is provided in the entire system. In many cases, the threshold value to be cut off by the protection circuit must be set to a large value such as the sum of the operating currents of the semiconductor devices in the entire system, and there is a problem that an overcurrent destroys a system mounting board. Was.

【0008】この発明は上記のような問題点を解消する
ためになされたもので、内部回路にショート故障が発生
しても自身で電源供給を遮断することができ、またバー
ンイン試験等で他の正常な半導体装置のバーンイン試験
を継続して実施でき、更にシステムに保護回路を設けな
くてもシステムの保護を行うことができる自己試験機能
を有した半導体装置を提供する。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is possible to cut off the power supply by itself even if a short circuit occurs in an internal circuit. Provided is a semiconductor device having a self-test function capable of continuously performing a burn-in test on a normal semiconductor device and protecting the system without providing a protection circuit in the system.

【0009】[0009]

【課題を解決するための手段】請求項1の半導体装置の
発明は、外部電源と半導体装置の内部回路の間に接続さ
れ、前記内部回路に短絡不良が発生した場合は前記内部
回路を外部電源から遮断する保護回路と、前記保護回路
にバイパスに接続され、前記内部回路に短絡不良が発生
していない場合は前記内部回路に電源を安定供給し、前
記内部回路に短絡不良が発生した場合は前記内部回路へ
の電源供給を停止するスイッチング回路を内蔵したこと
を特徴とする。
According to a first aspect of the present invention, there is provided a semiconductor device connected between an external power supply and an internal circuit of the semiconductor device, and when a short circuit fault occurs in the internal circuit, the internal circuit is connected to the external power supply. A protection circuit for disconnecting from the protection circuit, and a bypass connected to the protection circuit, when the short circuit failure does not occur in the internal circuit, the power is stably supplied to the internal circuit, and when the short circuit failure occurs in the internal circuit, A switching circuit for stopping power supply to the internal circuit is built in.

【0010】請求項2の発明は、前記保護回路として、
前記内部回路に短絡不良が発生した場合に断線する抵抗
素子を備えていることを特徴とする。
According to a second aspect of the present invention, as the protection circuit,
The semiconductor device is characterized by comprising a resistance element that is disconnected when a short circuit failure occurs in the internal circuit.

【0011】請求項3の発明は、前記保護回路として、
前記内部回路に短絡不良が発生した場合に破壊するトラ
ンジスタを備えていることを特徴とする。
According to a third aspect of the present invention, as the protection circuit,
It is characterized by including a transistor that breaks down when a short circuit failure occurs in the internal circuit.

【0012】請求項4の発明は、前記保護回路として、
前記内部回路に短絡不良が発生していない場合に導通
し、短絡不良が発生した場合に不導通となる、相補型ト
ランジスタと反転機能を有する同じく相補型トランジス
タとの組合わせ回路であることを特徴とする。
According to a fourth aspect of the present invention, as the protection circuit,
It is a combination circuit of a complementary transistor and a complementary transistor having an inversion function, which conducts when a short circuit failure does not occur in the internal circuit and becomes non-conductive when a short circuit failure occurs. And

【0013】請求項5の発明は、前記スイッチング回路
として、前記内部回路に短絡不良が発生していない場合
はONし、前記内部回路に短絡不良が発生した場合はO
FFするトランジスタを備えていることを特徴とする。
According to a fifth aspect of the present invention, the switching circuit is turned on when a short circuit does not occur in the internal circuit, and is turned on when a short circuit occurs in the internal circuit.
It is characterized by including a transistor for flip-flop.

【0014】請求項6の発明は、前記スイッチング回路
のトランジスタとしてp型トランジスタを使用し、前記
内部回路に短絡不良が発生していない場合にこのトラン
ジスタをONさせ、前記内部回路に短絡不良が発生した
場合にOFFさせる反転回路を備えていることを特徴と
する。
According to a sixth aspect of the present invention, a p-type transistor is used as a transistor of the switching circuit, and when a short circuit fault does not occur in the internal circuit, the transistor is turned on, and a short circuit fault occurs in the internal circuit. And an inversion circuit that turns off the power supply when the power supply is turned off.

【0015】請求項7の発明は、前記スイッチング回路
のトランジスタを、前記保護回路をバイパスするように
複数個並列に備えるようにする。
According to a seventh aspect of the present invention, a plurality of transistors of the switching circuit are provided in parallel so as to bypass the protection circuit.

【0016】[0016]

【発明の実施の形態】実施の形態1.以下、この発明の
実施の形態1を図について説明する。図1はこの発明の
実施の形態1による半導体装置を示す構成図である。図
に示すように、本実施の形態1による半導体装置1に
は、半導体集積回路である内部回路4と外部の電源装置
2の間に、抵抗素子7が接続されている。この抵抗素子
7は、内部回路4のショート不良により発生する電流に
より断線する保護回路としての役割をはたすもので、半
導体装置1を作成する際のウエハプロセス工程によって
形成される。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram showing a semiconductor device according to Embodiment 1 of the present invention. As shown in the figure, in the semiconductor device 1 according to the first embodiment, a resistance element 7 is connected between an internal circuit 4 which is a semiconductor integrated circuit and an external power supply device 2. The resistance element 7 serves as a protection circuit for disconnection due to a current generated due to a short-circuit failure of the internal circuit 4 and is formed by a wafer process when the semiconductor device 1 is manufactured.

【0017】半導体装置1へ電源装置2から電源を供給
する場合、半導体装置1の内部回路4の電源供給は、抵
抗素子7を通して行われる。抵抗素子7の抵抗値は、内
部回路4の動作電流を供給できる程度の値になるよう
に、内部回路4の設計時に計算する。また、上記抵抗素
子7をバイパスするようにトランジスタ5及び6が配置
され、このトランジスタ5及び6は、抵抗素子7と内部
回路4との間の接続点A点の電位をゲート電圧として入
力し、ソースは電源装置2、ドレインはA点に接続する
n型トランジスタであり、内部回路4が正常に動作する
場合、このトランジスタ5及び6から電源を安定供給す
る。
When power is supplied from the power supply 2 to the semiconductor device 1, power is supplied to the internal circuit 4 of the semiconductor device 1 through the resistance element 7. The resistance value of the resistive element 7 is calculated at the time of designing the internal circuit 4 so that the operating current of the internal circuit 4 can be supplied. Further, transistors 5 and 6 are arranged so as to bypass the resistance element 7, and the transistors 5 and 6 input a potential at a connection point A between the resistance element 7 and the internal circuit 4 as a gate voltage, The source is a power supply device 2 and the drain is an n-type transistor connected to point A. When the internal circuit 4 operates normally, power is supplied stably from the transistors 5 and 6.

【0018】次に、実施の形態1の動作について説明す
る。まず、内部回路4の電源と接地部3がショートして
いない場合、半導体装置1の電源と接地部3間の抵抗値
は十分に大きいので、抵抗素子7に流れる電流は内部回
路4の設計値の電流となり、抵抗素子7は断線せず、A
点の電位はGND電位にならない。その結果、n型トラ
ンジスタ5はONし、このトランジスタ5及び6を通し
て内部回路4へ安定した電源供給できる。
Next, the operation of the first embodiment will be described. First, when the power supply of the internal circuit 4 and the ground 3 are not short-circuited, the resistance value between the power supply of the semiconductor device 1 and the ground 3 is sufficiently large. , The resistance element 7 does not break and A
The potential at the point does not become the GND potential. As a result, the n-type transistor 5 is turned on, and stable power can be supplied to the internal circuit 4 through the transistors 5 and 6.

【0019】一方、内部回路4の電源と接地部3がショ
ート不良となった場合、抵抗素子7は抵抗素子自身に流
れる電流(抵抗値×電流2)によって断線し、A点の電
位がGND電位、つまりLowとなるので、n型トラン
ジスタ5及び6がONすることができず、内部回路4へ
の電源供給は遮断される。
On the other hand, when a short circuit occurs between the power supply of the internal circuit 4 and the grounding section 3, the resistance element 7 is disconnected by the current (resistance value × current 2 ) flowing through the resistance element itself, and the potential at the point A becomes the GND potential. , That is, Low, the n-type transistors 5 and 6 cannot be turned on, and the power supply to the internal circuit 4 is cut off.

【0020】なお、トランジスタ6は内部回路への電源
供給をより安定にするためにトランジスタ5と並列に構
成された1個以上のトランジスタであり、トランジスタ
5だけで内部回路4を駆動できる電流容量を得られる場
合は不要である。
The transistor 6 is one or more transistors configured in parallel with the transistor 5 in order to more stably supply power to the internal circuit. The transistor 6 has a current capacity capable of driving the internal circuit 4 by the transistor 5 alone. Not required if available.

【0021】図2は実施の形態1による半導体装置1を
使用したバーンインボードの構成図であり、図3は実施
の形態1による半導体装置1を使用したシステムの構成
図を示している。いずれの場合にもバーンインボード1
0又はシステムの実装ボード11上に従来例のような保
護回路23、25を構成する必要がなく、バーンインボ
ード10又はシステムボード11の構成を簡単にかつ安
価にできる。また、半導体装置1のみに固有の閾値で半
導体装置自身を切り離すことができるので、バーンイン
装置や半導体装置を用いたシステム全体を詳細に保護す
ることが可能になる。
FIG. 2 is a configuration diagram of a burn-in board using the semiconductor device 1 according to the first embodiment, and FIG. 3 is a configuration diagram of a system using the semiconductor device 1 according to the first embodiment. Burn-in board 1 in each case
It is not necessary to configure the protection circuits 23 and 25 as in the conventional example on the mounting board 11 of the system or the system board 11, and the configuration of the burn-in board 10 or the system board 11 can be simplified and inexpensive. Further, since the semiconductor device itself can be separated with a threshold value unique to the semiconductor device 1, it is possible to protect the entire system using the burn-in device and the semiconductor device in detail.

【0022】また、本実施の形態では、内部回路に短絡
不良が発生した場合に外部電源から遮断する抵抗素子7
とは別に、この抵抗素子7にバイパスして内部回路4に
電源を安定供給するトランジスタ5又は6を設けること
により、半導体装置が正常に動作する場合の電源供給の
安定性を確保することができる。
Further, in this embodiment, when a short circuit fault occurs in the internal circuit, the resistance element 7 is cut off from the external power supply.
Separately, by providing the transistor 5 or 6 that stably supplies power to the internal circuit 4 by bypassing the resistance element 7, the stability of power supply when the semiconductor device operates normally can be ensured. .

【0023】実施の形態2.図4はこの発明の実施の形
態2による半導体装置を示す構成図である。この実施の
形態の半導体装置1Aは、実施の形態1の抵抗素子7の
代りにトランジスタ14を内蔵している。このトランジ
スタ14は、半導体装置の内部回路4のショート故障の
場合に流れる電流によって破壊され、内部回路4への電
源供給を遮断する役割を果す。なお、その他の構成は実
施の形態1と同様の構成であるので説明を省略する。
Embodiment 2 FIG. FIG. 4 is a configuration diagram showing a semiconductor device according to a second embodiment of the present invention. The semiconductor device 1A of this embodiment includes a transistor 14 instead of the resistance element 7 of the first embodiment. The transistor 14 is destroyed by a current flowing when a short circuit occurs in the internal circuit 4 of the semiconductor device, and serves to cut off the power supply to the internal circuit 4. The other configuration is the same as that of the first embodiment, and the description is omitted.

【0024】次に、実施の形態2の半導体装置の動作を
説明する。半導体装置1Aに電源装置2から電源供給さ
れると、n型のトランジスタ14のゲート電位が電源装
置2によって供給され、トランジスタ14自身がONす
る。同時に点Aの電位が上昇し、内部回路4に電位が供
給される。ここで内部回路4がショートしている場合は
電源とGND間の電圧が全てトランジスタ14のソース
とドレイン間に印加されることになり、トランジスタ1
4自身を破壊する。また、バイパスするトランジスタ5
及び6のゲート電位をHighとすることもできないの
でトランジスタ5及び6はONすることができず、内部
回路4への電源供給が遮断される。一方、内部回路4が
正常に動作する場合には、A点の電位はトランジスタ5
及び6をONさせるために必要な電位まで上昇するの
で、トランジスタ5及び6もONし、内部回路4に安定
的に電源供給することができる。
Next, the operation of the semiconductor device of the second embodiment will be described. When power is supplied to the semiconductor device 1A from the power supply device 2, the gate potential of the n-type transistor 14 is supplied by the power supply device 2, and the transistor 14 itself is turned on. At the same time, the potential at the point A rises, and the potential is supplied to the internal circuit 4. Here, when the internal circuit 4 is short-circuited, all the voltage between the power supply and GND is applied between the source and the drain of the transistor 14, and the transistor 1
4 Destroy itself. Also, the transistor 5 to be bypassed
Since the gate potentials of the transistors 5 and 6 cannot be set to High, the transistors 5 and 6 cannot be turned ON, and the power supply to the internal circuit 4 is cut off. On the other hand, when the internal circuit 4 operates normally, the potential at the point A is
Since the potential required for turning ON the transistors 5 and 6 rises, the transistors 5 and 6 also turn ON, and the power can be stably supplied to the internal circuit 4.

【0025】以上のように本実施の形態によれば、実施
の形態1と同じ効果、すなわちバーンイン試験やシステ
ムを構成する場合に保護回路を用意しなくても、内部の
自己試験機能が保護回路として働き、バーンインボード
やシステムの実装ボードを簡単な構成にすることができ
る。
As described above, according to the present embodiment, the same effect as in the first embodiment, that is, the internal self-test function can be provided even if a protection circuit is not prepared when a burn-in test or a system is configured. , And a burn-in board or a system mounting board can be simplified.

【0026】また、内部回路に短絡不良が発生した場合
に外部電源から遮断するトランジスタ14とは別に、こ
のトランジスタ14にバイパスして内部回路4に電源を
安定供給するトランジスタ5又は6を設けることによ
り、半導体装置が正常に動作する場合の電源供給の安定
性を確保することができる。
Further, in addition to the transistor 14 which is cut off from an external power supply when a short-circuit failure occurs in the internal circuit, a transistor 5 or 6 which stably supplies power to the internal circuit 4 by bypassing the transistor 14 is provided. In addition, the stability of power supply when the semiconductor device operates normally can be ensured.

【0027】実施の形態3.図5はこの発明の実施の形
態3による半導体装置1Bを示す構成図である。この実
施の形態では、半導体装置1Bの内部の電源装置2と内
部回路4の間に、p型トランジスタ15とn型トランジ
スタ16とを直列に接続する。そして、これらp型トラ
ンジスタ15とn型トランジスタ16をバイパスするよ
うにn型トランジスタ5及び6が接続され、p型トラン
ジスタ15とn型トランジスタ16の間のB点がn型ト
ランジスタ5及び6のゲートに接続されている。さら
に、入力をA点の電位とし、出力をp型トランジスタ1
5のゲート電位とした反転回路(インバータ)を構成す
るp型トランジスタ17とn型トランジスタ18を設け
ている。
Embodiment 3 FIG. 5 is a configuration diagram showing a semiconductor device 1B according to Embodiment 3 of the present invention. In this embodiment, a p-type transistor 15 and an n-type transistor 16 are connected in series between the power supply device 2 and the internal circuit 4 inside the semiconductor device 1B. The n-type transistors 5 and 6 are connected so as to bypass the p-type transistor 15 and the n-type transistor 16, and a point B between the p-type transistor 15 and the n-type transistor 16 is a gate of the n-type transistors 5 and 6. It is connected to the. Further, the input is set to the potential at the point A, and the output is set to the p-type transistor 1.
A p-type transistor 17 and an n-type transistor 18 constituting an inversion circuit (inverter) having a gate potential of 5 are provided.

【0028】次に、実施の形態3の半導体装置の動作を
説明する。まず、半導体装置1Bに電源装置2から電源
供給されると、n型トランジスタ16のゲート電位がH
ighとなりONする。また、p型トランジスタ15は
平常時ONであるので電源装置2からp型トランジスタ
15及びn型トランジスタ16を介してA点に電源供給
できる。B点はp型トランジスタ15がONであること
からHigh電位になり、結果的にn型トランジスタ5
及び6をONにし、内部回路4への安定的電源供給を開
始する。
Next, the operation of the semiconductor device of the third embodiment will be described. First, when power is supplied to the semiconductor device 1B from the power supply device 2, the gate potential of the n-type transistor 16 becomes H level.
It becomes igh and turns on. Further, since the p-type transistor 15 is normally ON, power can be supplied from the power supply device 2 to the point A via the p-type transistor 15 and the n-type transistor 16. At the point B, since the p-type transistor 15 is on, the potential becomes High, and as a result, the n-type transistor 5
And 6 are turned ON, and stable power supply to the internal circuit 4 is started.

【0029】ここで内部回路4がショート不良の場合、
A点の電位がGND電位になるため、p型トランジスタ
17とn型トランジスタ18で構成される反転回路の入
力もGND電位となり、その結果、反転回路の出力であ
るp型トランジスタ15のゲート電位がHighとな
り、p型トランジスタ15がOFFする。そうすると、
B点の電位がLowに下がりトランジスタ5及び6がO
FFされ内部回路4への電源供給が遮断される。また、
p型トランジスタ15がOFFされるので、p型トラン
ジスタ15とn型トランジスタ16の経路からの内部回
路4への電源供給もされない。
Here, when the internal circuit 4 is short-circuited,
Since the potential at the point A becomes the GND potential, the input of the inversion circuit composed of the p-type transistor 17 and the n-type transistor 18 also becomes the GND potential. As a result, the gate potential of the p-type transistor 15, which is the output of the inversion circuit, becomes High, and the p-type transistor 15 is turned off. Then,
The potential at the point B falls to Low, and the transistors 5 and 6
The power is supplied to the internal circuit 4 by the FF. Also,
Since the p-type transistor 15 is turned off, power is not supplied to the internal circuit 4 from the path of the p-type transistor 15 and the n-type transistor 16.

【0030】内部回路4が正常である場合は、A点の電
位が下がらないので、p型トランジスタ17とn型トラ
ンジスタ18で構成される反転回路によってp型トラン
ジスタ15がOFFされることなく、したがって、トラ
ンジスタ5及び6がONを維持し、内部回路4に対して
安定的な電源供給が行われる。
When the internal circuit 4 is normal, the potential at the point A does not decrease, so that the inversion circuit including the p-type transistor 17 and the n-type transistor 18 does not turn off the p-type transistor 15, and , The transistors 5 and 6 are kept ON, and stable power supply to the internal circuit 4 is performed.

【0031】以上のように本実施の形態によれば、実施
の形態1と同じ効果、すなわちバーンイン試験やシステ
ムを構成する場合に保護回路を用意しなくても、内部の
自己試験機能が保護回路として働き、バーンインボード
やシステムの実装ボードを簡単な構成にすることができ
る。
As described above, according to the present embodiment, the same effect as that of the first embodiment, that is, even if a protection circuit is not prepared when a burn-in test or a system is configured, the internal self-test function can be provided by the protection circuit. , And a burn-in board or a system mounting board can be simplified.

【0032】また、実施の形態1又は2においては、内
部回路が短絡した場合、保護回路を構成する抵抗7、ト
ランジスタ14が破壊されてしまうが、本実施の形態で
は、保護回路を構成するトランジスタ15及び16は破
壊されないので、後で半導体装置の故障の原因を解析す
ることができる。
In the first or second embodiment, when the internal circuit is short-circuited, the resistor 7 and the transistor 14 constituting the protection circuit are destroyed. In the present embodiment, the transistor constituting the protection circuit is destroyed. Since 15 and 16 are not destroyed, the cause of the failure of the semiconductor device can be analyzed later.

【0033】実施の形態4.上記実施の形態1から3に
おいては、保護回路をバイパスするトランジスタとして
n型トランジスタを採用した例を示したが、本実施の形
態ではp型トランジスタを採用した例を説明する。
Embodiment 4 FIG. In the first to third embodiments, an example in which an n-type transistor is used as a transistor that bypasses a protection circuit has been described. In this embodiment, an example in which a p-type transistor is used will be described.

【0034】すなわち、図6及び図7に示すように、実
施の形態1(図1)及び実施の形態2(図4)の構成に
おいて、保護回路をバイパスするトランジスタとしてp
型トランジスタ28を配置し、A点とp型トランジスタ
28のゲートの間に反転回路27を挿入する。
That is, as shown in FIGS. 6 and 7, in the configuration of the first embodiment (FIG. 1) and the second embodiment (FIG. 4), p is used as a transistor bypassing the protection circuit.
Type transistor 28 is arranged, and inverting circuit 27 is inserted between point A and the gate of p-type transistor 28.

【0035】また、図8に示すように、実施の形態3
(図5)の構成において、保護回路をバイパスするトラ
ンジスタとしてp型トランジスタ28を設置し、B点と
p型トランジスタ28のゲートの間に反転回路27を挿
入する。
Further, as shown in FIG.
In the configuration of FIG. 5, a p-type transistor 28 is provided as a transistor that bypasses the protection circuit, and an inverting circuit 27 is inserted between point B and the gate of the p-type transistor 28.

【0036】本実施の形態によれば、保護回路をバイパ
スするトランジスタとしてn型トランジスタの代りにp
型トランジスタ28を採用したので、n型トランジスタ
を採用した場合の閾値電圧(Vth)分の電圧降下がな
くなり、より安定した電源を内部回路4に供給すること
ができる。
According to the present embodiment, the transistor bypassing the protection circuit is replaced with p-type transistor instead of n-type transistor.
Since the type transistor 28 is employed, a voltage drop corresponding to the threshold voltage (Vth) when the n-type transistor is employed is eliminated, and more stable power can be supplied to the internal circuit 4.

【0037】[0037]

【発明の効果】以上のように請求項1から請求項6の発
明によれば、半導体装置の内部回路のショート故障が発
生しても半導体装置自身で電源供給を遮断することがで
き、バーンイン試験等で他の正常な半導体装置のバーン
イン試験を継続して実施できる。また半導体装置の不具
合によってバーンイン試験に使用するバーンインボード
の破壊を行わないのでバーンインボードのメンテナンス
が容易になる。
As described above, according to the first to sixth aspects of the present invention, the power supply can be cut off by the semiconductor device itself even if a short circuit fault occurs in the internal circuit of the semiconductor device. For example, the burn-in test of another normal semiconductor device can be continuously performed. Further, the burn-in board used for the burn-in test is not destroyed due to a defect in the semiconductor device, so that the maintenance of the burn-in board becomes easy.

【0038】また、半導体装置自身で内部回路の不具合
を検出し、電源供給を遮断するので、半導体装置の種類
毎にバーンインボードを用意する必要がなくバーンイン
の運用も簡単にすることができる。
Further, since the semiconductor device itself detects a failure in the internal circuit and cuts off the power supply, it is not necessary to prepare a burn-in board for each type of semiconductor device, and the burn-in operation can be simplified.

【0039】更に、半導体装置を用いたシステムに、こ
の自己試験機能を有した半導体装置を用いることで、シ
ステムに保護回路を設けなくてもシステムの保護を行う
ことができる。
Further, by using a semiconductor device having the self-test function in a system using the semiconductor device, the system can be protected without providing a protection circuit in the system.

【0040】また、内部回路に短絡不良が発生した場合
に外部電源から遮断する保護回路(抵抗素子、トランジ
スタ)とは別に、この保護回路にバイパスして内部回路
に電源を安定供給するスイッチング回路を設けることに
より、半導体装置が正常に動作する場合の電源供給の安
定性を確保することができる。
In addition to a protection circuit (resistor, transistor) that cuts off from an external power supply when a short circuit fault occurs in the internal circuit, a switching circuit that bypasses this protection circuit and stably supplies power to the internal circuit is provided. With the provision, power supply stability when the semiconductor device operates normally can be ensured.

【0041】また、請求項4の発明によれば、保護回路
として、内部回路に短絡不良が発生していない場合に導
通し、短絡不良が発生した場合に不導通となる、トラン
ジスタ素子とそれを駆動する反転回路の組合わせ回路と
したので、内部回路が短絡した場合、保護回路を構成す
るトランジスタは破壊されなく、後で半導体装置の故障
の原因を解析することができる。
According to the fourth aspect of the present invention, as a protection circuit, a transistor element that conducts when a short circuit failure does not occur in an internal circuit, and becomes non-conductive when a short circuit failure occurs, and a protection circuit including the same. Since the combination circuit of the driven inversion circuits is used, when the internal circuit is short-circuited, the transistor forming the protection circuit is not destroyed, and the cause of the failure of the semiconductor device can be analyzed later.

【0042】更に、請求項6の発明によれば、スイッチ
ング回路のトランジスタとしてp型トランジスタを使用
したので、閾値電圧(Vth)分の電圧降下がなくな
り、より安定した電源を内部回路に供給することができ
る。
Further, according to the invention of claim 6, since a p-type transistor is used as a transistor of the switching circuit, a voltage drop corresponding to the threshold voltage (Vth) is eliminated, and a more stable power supply is supplied to the internal circuit. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の実施の形態1による半導体装置を
示す回路構成図である。
FIG. 1 is a circuit diagram showing a semiconductor device according to a first embodiment of the present invention.

【図2】 この発明の実施の形態1の半導体装置を用い
たバーンインボードの構成図である。
FIG. 2 is a configuration diagram of a burn-in board using the semiconductor device according to the first embodiment of the present invention;

【図3】 この発明の実施の形態1の半導体装置を用い
たシステムの構成図である。
FIG. 3 is a configuration diagram of a system using the semiconductor device according to the first embodiment of the present invention;

【図4】 この発明の実施の形態2による半導体装置を
示す回路構成図である。
FIG. 4 is a circuit diagram showing a semiconductor device according to a second embodiment of the present invention.

【図5】 この発明の実施の形態3による半導体装置を
示す回路構成図である。
FIG. 5 is a circuit configuration diagram showing a semiconductor device according to a third embodiment of the present invention.

【図6】 この発明の実施の形態4による半導体装置を
示す回路構成図である。
FIG. 6 is a circuit configuration diagram showing a semiconductor device according to a fourth embodiment of the present invention.

【図7】 この発明の実施の形態4による半導体装置を
示す回路構成図である。
FIG. 7 is a circuit configuration diagram showing a semiconductor device according to a fourth embodiment of the present invention.

【図8】 この発明の実施の形態4による半導体装置を
示す回路構成図である。
FIG. 8 is a circuit configuration diagram showing a semiconductor device according to a fourth embodiment of the present invention.

【図9】 従来の半導体装置を示す概略構成図である。FIG. 9 is a schematic configuration diagram showing a conventional semiconductor device.

【図10】 従来の半導体装置によるバーンイン時の電
源接続を示す図である。
FIG. 10 is a diagram illustrating power supply connection during burn-in by a conventional semiconductor device.

【図11】 従来の半導体装置をバーンインボードに配
置した図である。
FIG. 11 is a diagram in which a conventional semiconductor device is arranged on a burn-in board.

【図12】 従来の半導体装置によるシステム構成図で
ある。
FIG. 12 is a system configuration diagram of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

1,1A,1B 半導体装置、2 電源装置、3 GN
D、4 内部回路、5,6 n型トランジスタ、7 抵
抗素子、8 バーンインボードのGND配線、9 バー
ンインボードの電源配線、10 バーンインボード、1
1 システムの実装用ボード、12 システムの実装用
ボードの電源配線、13 システムの実装用ボードのG
ND配線、14 n型トランジスタ、15 p型トラン
ジスタ、16 n型トランジスタ、17 p型トランジ
スタ、18 n型トランジスタ、27 反転回路、28
p型トランジスタ。
1, 1A, 1B semiconductor device, 2 power supply device, 3GN
D, 4 internal circuit, 5, 6 n-type transistor, 7 resistor, 8 burn-in board GND wiring, 9 burn-in board power supply wiring, 10 burn-in board, 1
1 System mounting board, 12 Power wiring of system mounting board, 13 G of system mounting board
ND wiring, 14 n-type transistor, 15 p-type transistor, 16 n-type transistor, 17 p-type transistor, 18 n-type transistor, 27 inversion circuit, 28
p-type transistor.

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 外部電源と半導体装置の内部回路の間に
接続され、前記内部回路に短絡不良が発生した場合は前
記内部回路を外部電源から遮断する保護回路と、 前記保護回路をバイパスするように接続され、前記内部
回路に短絡不良が発生していない場合は前記内部回路に
電源を安定供給し、前記内部回路に短絡不良が発生した
場合は前記内部回路への電源供給を停止するスイッチン
グ回路を内蔵したことを特徴とする半導体装置。
A protection circuit connected between an external power supply and an internal circuit of the semiconductor device, wherein the protection circuit disconnects the internal circuit from the external power supply when a short circuit occurs in the internal circuit; and bypasses the protection circuit. A switching circuit connected to the internal circuit, for stably supplying power to the internal circuit when a short circuit failure does not occur in the internal circuit, and stopping power supply to the internal circuit when a short circuit failure occurs in the internal circuit. A semiconductor device characterized by incorporating therein.
【請求項2】 前記保護回路は、前記内部回路に短絡不
良が発生した場合に断線する抵抗素子を備えていること
を特徴とする請求項1記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the protection circuit includes a resistance element that is disconnected when a short circuit fault occurs in the internal circuit.
【請求項3】 前記保護回路は、前記内部回路に短絡不
良が発生した場合に破壊するトランジスタを備えている
ことを特徴とする請求項1に記載の半導体装置。
3. The semiconductor device according to claim 1, wherein the protection circuit includes a transistor that breaks down when a short circuit occurs in the internal circuit.
【請求項4】 前記保護回路は、前記内部回路に短絡不
良が発生していない場合に導通し、短絡不良が発生した
場合に不導通となる、トランジスタ素子とそれを駆動す
る反転回路の組合わせ回路であることを特徴とする請求
項1に記載の半導体装置。
4. A combination of a transistor element and an inverting circuit driving the transistor element, wherein the protection circuit conducts when a short-circuit failure does not occur in the internal circuit, and turns off when a short-circuit failure occurs. The semiconductor device according to claim 1, wherein the semiconductor device is a circuit.
【請求項5】 前記スイッチング回路は、前記内部回路
に短絡不良が発生していない場合はONし、前記内部回
路に短絡不良が発生した場合はOFFするトランジスタ
を備えていることを特徴とする請求項1から請求項4の
いずれか1項に記載の半導体装置。
5. The switching circuit according to claim 1, wherein the switching circuit includes a transistor that is turned on when a short circuit fault does not occur in the internal circuit, and that is turned off when a short circuit fault occurs in the internal circuit. The semiconductor device according to claim 1.
【請求項6】 前記スイッチング回路のトランジスタは
p型トランジスタであり、前記内部回路に短絡不良が発
生していない場合にこのトランジスタをONさせ、前記
内部回路に短絡不良が発生した場合にOFFさせる反転
回路を備えていることを特徴とする請求項5に記載の半
導体装置。
6. The inversion of turning on the transistor when a short circuit failure does not occur in the internal circuit and turning off the transistor when a short circuit failure occurs in the internal circuit. The semiconductor device according to claim 5, further comprising a circuit.
【請求項7】 前記スイッチング回路のトランジスタ
を、前記保護回路をバイパスするように複数個並列に備
えていることを特徴とする請求項5又は請求項6に記載
の半導体装置。
7. The semiconductor device according to claim 5, wherein a plurality of transistors of the switching circuit are provided in parallel so as to bypass the protection circuit.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025140A1 (en) * 2004-09-02 2006-03-09 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for inspecting the same, semiconductor wafer and burn-in inspection apparatus

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WO2006025140A1 (en) * 2004-09-02 2006-03-09 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for inspecting the same, semiconductor wafer and burn-in inspection apparatus

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