JP2000270170A

JP2000270170A - 画像信号処理回路

Info

Publication number: JP2000270170A
Application number: JP11067684A
Authority: JP
Inventors: Toru Kanno; 透管野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-03-15
Filing date: 1999-03-15
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】高速な画像信号に対して広いゲイン可変幅を
確保できるとともに、読み取った画像データから不要な
演算を行なわずに最適なゲイン設定が可能な設定値に逆
比例するゲイン設定カーブを実現できる可変ゲイン増幅
器を提供する。【解決手段】可変ゲインの主要素子である抵抗ストリ
ング１の任意の分圧点の選択手段２としてアナログスイ
ッチ４（Ｓ０〜Ｓ５１１）とソースフォロワ５（ＳＦ０
〜ＳＦ１５）とによるアナログＯＲ回路を用いること
で、アナログスイッチ４のオン抵抗とアナログスイッチ
４につく寄生容量を小さくでき、アナログスイッチ４に
よる信号伝送の周波数帯域が伸び、さらにソースフォロ
ワ５を用いているため負荷の駆動能力が上がるので増幅
器の入力インピーダンスの低下による周波数特性の劣化
を抑えることができ、広帯域の微少ステップの可変ゲイ
ンと設定データに対し反比例の特性を持った可変ゲイン
増幅器を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル複写機や
ファクシミリ装置の読取部やイメージスキャナ等の画像
読取装置に用いられる光電変換素子であるＣＣＤリニア
イメージセンサに関連し、このＣＣＤリニアイメージセ
ンサの出力信号から入力光量に応じた画像信号成分のみ
をデジタルデータに変換する画像信号処理回路に関す
る。

【０００２】

【従来の技術】一般に、この種の画像読取装置では、画
像を読み取るための光電変換素子としてＣＣＤリニアイ
メージセンサが多用されている。この場合、ＣＣＤリニ
アイメージセンサの出力信号から入力光量に応じた画像
信号成分のみをデジタルデータに変換するための信号処
理回路中には何らかの増幅器が設けられる。より具体的
には、ＣＣＤリニアイメージセンサからの出力信号をサ
ンプルホールドしてピーク値を検出してＡ／Ｄ変換し、
そのピーク値が最大出力レベルとなるように可変ゲイン
増幅器のゲインを可変させてＡ／Ｄ変換器に入力させる
ことで、Ａ／Ｄ変換器のダイナミックレンジが広くなる
ようにしている。即ち、ピークホールド回路・Ａ／Ｄ変
換器間の信号処理経路中には、Ａ／Ｄ変換されたピーク
値等のデジタルデータによってゲインが可変な可変ゲイ
ン増幅器が介在される。

【０００３】その第１の従来例として、図２６に示すよ
うに固定ゲイン増幅器１００の前段にＲ‐２Ｒラダー抵
抗器１０１による信号減衰器１０２を介在させてなる可
変ゲイン増幅器１０３を用いたものがある。ここに、Ｒ
‐２Ｒラダー抵抗器１０１は図２７に示すように複数の
抵抗Ｒと抵抗２Ｒとを梯子状に接続し、設定データＤＤ
に基づき抵抗Ｒと抵抗２Ｒとの組合せ段数を切り換え制
御することにより減衰率が可変自在なものである。い
ま、固定ゲイン増幅器１００のゲインをＡ、設定データ
ＤＤのビット数をＬとすると、可変ゲイン増幅器１０３
としてのゲインＧは、Ｇ＝Ａ＊（ＤＤ＋１）／２^L（倍）となる。

【０００４】第２の従来例として、図２８に示すよう
に、演算増幅器１１０の帰還ループにＲ‐２Ｒラダー抵
抗器１１１による信号減衰器１１２を介在させてなる可
変ゲイン増幅器１１３を用いたものがある。ここに、Ｒ
‐２Ｒラダー抵抗器１１１は図２７に示したものと同様
である（後述するＲ‐２Ｒラダー抵抗器についても全て
同様である）。この場合の可変ゲイン増幅器１１３とし
てのゲインＧは、Ｇ＝２^L／（ＤＤ＋１）（倍）となる。この第２の従来例方式による場合、ゲイン設定
カーブが設定データＤＤに対して反比例（１／Ｄカー
ブ）するため、Ａ／Ｄ変換後の信号のピーク値を設定デ
ータとするので高速でゲインの調整・設定を行なえる利
点がある。

【０００５】第３の従来例として、図２９に示すよう
に、固定ゲイン増幅器１２０の前段にゲイン減衰器１２
１を接続させてなる可変ゲイン増幅器１２２を用いたも
のがある。ここに、ゲイン減衰器１２１は、例えば図３
０に示すようにπ型（又は、Ｔ型）の減衰器１２３を多
段に接続し、信号通過減衰器を設定データＤＤに従い切
り換えることによりゲイン（ｄＢ）の減衰率を可変し得
るものである。いま、減衰器１２３の最小減衰率（ｄ
Ｂ）をａとすると、可変ゲイン増幅器１２２としてのゲ
インＧは、Ｇ＝Ａ−（ａ＊ＤＤ）（ｄＢ）となる。

【０００６】第４の従来例として、図３１に示すよう
に、演算増幅器１３０の帰還ループにゲイン減衰器１３
１を接続させてなる可変ゲイン増幅器１３２を用いたも
のがある。ここに、ゲイン減衰器１３１は、図３０に示
したものと同様であり、π型（又は、Ｔ型）の減衰器を
多段に接続し、信号通過減衰器を設定データＤＤに従い
切り換えることによりゲイン（ｄＢ）の減衰率を可変し
得るものである。この場合の可変ゲイン増幅器１３２と
してのゲインＧは、Ｇ＝ａ＊ＤＤ（ｄＢ）となる。

【０００７】第５の従来例として、特に図示しないが、
電圧制御型の可変ゲイン増幅器とデジタル／アナログ変
換器とを組み合わせたものがある。

【０００８】第６の従来例として、特に図示しないが、
例えば特開平１０−２４３１８８号公報に示されるよう
に、デジタル的に減衰率が設定自在な多ビットのＲ‐２
Ｒラダー抵抗器とこのＲ‐２Ｒラダー抵抗器に並列に接
続された最大減衰率規定抵抗とを有して、ＣＣＤリニア
イメージセンサからの出力信号が入力される減衰器と、
この減衰器の後段に接続された固定ゲイン増幅器とより
なる可変ゲイン増幅器を備えることで、Ｒ‐２Ｒラダー
抵抗器を主ゲイン切換素子としたものがある。同様に、
抵抗ストリングを主ゲイン切換素子とした可変ゲイン増
幅器もある。

【０００９】

【発明が解決しようとする課題】ところが、第１，２の
従来例による場合、ゲインの可変幅が大きすぎ、可変ス
テップが粗すぎる。例えば、図２６に示した可変ゲイン
増幅器１０３にあっては、ピーク値等に基づく設定デー
タＤＤが最も一般的な８ビットの場合、ゲインの可変幅
は１／２５６〜２５６／２５６（＝１）、ステップ幅は
１／２５６程度に留まるものであり、近年、この種の画
像読取装置に要求されている高解像度読取、高速読取等
を実現する上ではゲインの調整・設定が不十分となって
しまう。

【００１０】また、第３，４の従来例による場合、ゲイ
ン可変幅や可変ステップは自由に設定し得るものの、微
小なゲイン可変幅や微小な可変ステップに設定しようと
すると、減衰器１２１，１３１を構成する抵抗値が広範
囲にわたりすぎてしまい、モノリシックＩＣ構成とする
場合には抵抗自体が非常に大きくなってしまったり、必
要な精度を確保しにくく、実現困難な現状にある。ま
た、ゲイン設定カーブが設定データＤＤに対してｄＢで
比例（ｄＢカーブ）するので、きめ細かなゲイン設定が
最小の設定データ長で行なえるものの、実現できるゲイ
ン設定カーブは各構成毎に一つに決まってしまうもので
ある。

【００１１】第５の従来例による場合には、ゲイン可変
幅や可変ステップやゲイン設定カーブは比較的自由に設
定し得るものの、原理的に高精度に実現するのは困難で
ある。

【００１２】第６の従来例による場合、高精度のＲ−２
Ｒラダー抵抗器を実現するためには高精度のＩＣプロセ
スが必要であるとともに、Ｒ−２Ｒラダー抵抗を選択す
るためのアナログスイッチのＯＮ抵抗を小さく（素子サ
イズを大きく）しなければならない。このため、高精度
の可変ゲイン増幅器の実現が困難、又は、高価となって
しまう。また、抵抗ストリングを使ったものでは、構成
するアナログスイッチが多く、アナログスイッチのＯＮ
抵抗や寄生容量のため広い周波数帯域を確保するのが困
難である。また、単調性は確保できるが絶対精度は抵抗
ストリングの抵抗値と抵抗切換回路の抵抗値の相対精度
で効いてくるため、やはり高精度化は困難である。

【００１３】そこで、本発明は、高速な画像信号に対し
て広いゲイン可変幅を確保することができるとともに、
読み取った画像データから不要な演算を行なわずに最適
なゲイン設定が可能な設定値に逆比例するゲイン設定カ
ーブ（即ち、１／Ｄカーブ）を実現でき、きめ細かなゲ
インの微調整が可能で、モノリシックＩＣ化することも
容易な可変ゲイン増幅器を備えた画像信号処理回路を提
供することを目的とする。

【００１４】

【課題を解決するための手段】請求項１記載の発明は、
ＣＣＤリニアイメージセンサの出力信号から入力光量に
応じた画像信号成分のみをデジタルデータに変換するＣ
ＣＤアナログ信号処理回路において、抵抗ストリングを
用いたデジタル設定型信号減衰器と固定ゲイン増幅器と
による微少ステップ可変ゲイン増幅器を備え、１段又は
多段構成のアナログスイッチとソースフォロワとによる
アナログＯＲ回路よりなり、前記抵抗ストリングの任意
の点の分圧信号を選択する選択手段を有する。

【００１５】請求項２記載の発明は、ＣＣＤリニアイメ
ージセンサの出力信号から入力光量に応じた画像信号成
分のみをデジタルデータに変換するＣＣＤアナログ信号
処理回路において、抵抗ストリングによるデジタル設定
型信号減衰器を帰還に用いた演算増幅器による可変ゲイ
ン増幅器を備え、１段又は多段構成のアナログスイッチ
とソースフォロワとによるアナログＯＲ回路よりなり、
前記抵抗ストリングの任意の点の分圧信号を選択する選
択手段を有する。

【００１６】請求項３記載の発明は、ＣＣＤリニアイメ
ージセンサの出力信号から入力光量に応じた画像信号成
分のみをデジタルデータに変換するＣＣＤアナログ信号
処理回路において、第１の抵抗ストリングを用いたデジ
タル設定型信号減衰器と、第２の抵抗ストリングによる
デジタル設定型信号減衰器を帰還に用いた演算増幅器と
による微少ステップ可変ゲイン増幅器を備え、１段又は
多段構成のアナログスイッチとソースフォロワとによる
アナログＯＲ回路よりなり、前記各抵抗ストリングの任
意の点の分圧信号を選択する選択手段を有する。

【００１７】従って、これらの請求項１ないし３記載の
発明によれば、ゲイン可変の主要素子である抵抗ストリ
ングの任意の分圧点の選択手段としてアナログスイッチ
とソースフォロワとによるアナログＯＲ回路を用いてい
るので、アナログスイッチのオン抵抗とアナログスイッ
チにつく寄生容量を小さくでき、アナログスイッチによ
る信号伝送の周波数帯域が伸び、さらにソースフォロワ
を用いているため負荷の駆動能力が上がるので増幅器の
入力インピーダンスの低下による周波数特性の劣化を抑
えることができ、広帯域の微少ステップの可変ゲインと
設定データに対し反比例の特性を持った可変ゲイン増幅
器を実現できる。

【００１８】請求項４記載の発明は、ＣＣＤリニアイメ
ージセンサの出力信号から入力光量に応じた画像信号成
分のみをデジタルデータに変換するＣＣＤアナログ信号
処理回路において、抵抗ストリングを用いたデジタル設
定型信号減衰器と固定ゲイン増幅器とによる微少ステッ
プ可変ゲイン増幅器を備え、各ブロック毎に出力を持
ち、各ブロックが１段又は多段構成のアナログスイッチ
とソースフォロワとによるアナログＯＲ回路よりなり、
前記抵抗ストリングの任意の点の分圧信号を選択する選
択手段を有し、前記固定ゲイン増幅器が前記抵抗ストリ
ングの各ブロック毎の出力に対応した入力を持ち、或る
ブロックの出力が有効なときそれに対応した入力が有効
となるようにした。

【００１９】請求項５記載の発明は、ＣＣＤリニアイメ
ージセンサの出力信号から入力光量に応じた画像信号成
分のみをデジタルデータに変換するＣＣＤアナログ信号
処理回路において、抵抗ストリングによるデジタル設定
型信号減衰器を帰還に用いた演算増幅器による可変ゲイ
ン増幅器を備え、各ブロック毎に出力を持ち、各ブロッ
クが１段又は多段構成のアナログスイッチとソースフォ
ロワとによるアナログＯＲ回路よりなり、前記抵抗スト
リングの任意の点の分圧信号を選択する選択手段を有
し、前記演算増幅器が前記抵抗ストリングの各ブロック
毎の出力に対応した反転入力を持ち、或るブロックの出
力が有効なときそれに対応した反転入力が有効となるよ
うにした。

【００２０】請求項６記載の発明は、ＣＣＤリニアイメ
ージセンサの出力信号から入力光量に応じた画像信号成
分のみをデジタルデータに変換するＣＣＤアナログ信号
処理回路において、第１の抵抗ストリングを用いたデジ
タル設定型信号減衰器と、第２の抵抗ストリングによる
デジタル設定型信号減衰器を帰還に用いた演算増幅器と
による微少ステップ可変ゲイン増幅器を備え、各ブロッ
ク毎に出力を持ち、各ブロックが１段又は多段構成のア
ナログスイッチとソースフォロワとによるアナログＯＲ
回路よりなり、前記各抵抗ストリングの任意の点の分圧
信号を選択する選択手段を有し、前記演算増幅器が前記
抵抗ストリングのブロック毎の出力に対応した反転・非
反転入力を持ち、或るブロックの出力が有効なときそれ
に対応する反転・非反転入力が有効となるようにした。

【００２１】従って、これらの請求項４ないし６記載の
発明によれば、ゲイン可変の主要素子である抵抗ストリ
ングの任意の分圧点の選択にブロック分割したアナログ
スイッチを用い、ブロック毎に出力を出すようにしたの
で、アナログスイッチのオン抵抗とアナログスイッチに
つく寄生容量を小さくでき、アナログスイッチによる信
号伝送の周波数帯域が伸びるので、広帯域の微少ステッ
プの可変ゲインと設定データに対し反比例の特性を持っ
た可変ゲイン増幅器を実現できる。

【００２２】請求項７記載の発明は、請求項１又は４記
載の画像信号処理回路において、前記抵抗ストリングを
駆動する前段の駆動増幅器への帰還を、前記抵抗ストリ
ングの該当する分圧点の信号を前記固定ゲイン増幅器に
信号を供給するアナログスイッチ群と等価なアナログス
イッチ群を通して行うようにした。

【００２３】従って、抵抗ストリングを駆動する前段の
駆動増幅器のゲインを抵抗ストリングの減衰信号出力と
同様な分圧点の選択用のアナログスイッチやソースフォ
ロワなどを通して決定するため、駆動増幅器の帰還経路
が減衰信号出力と同様な周波数特性を持ち、これを駆動
増幅器で補正することができるので減衰信号出力も周波
数特性が補正され、広帯域化ができる。また、駆動増幅
器のゲインを信号を減衰させる抵抗ストリングを用いて
決定するため、抵抗ストリングの構成抵抗の相対精度に
よる減衰率の誤差を或る程度補正できるため、全体とし
てのゲインの高精度化が行える。

【００２４】請求項８記載の発明は、請求項２又は５記
載の画像信号処理回路において、前記抵抗ストリングの
任意の分圧点から前記アナログスイッチと前記ソースフ
ォロワを通した信号を前記演算増幅器の位相補償用信号
として使用し、前記可変ゲイン増幅器のゲイン範囲毎に
選択する前記抵抗ストリングの分圧点を切り換えるよう
にした。

【００２５】従って、演算増幅器の帰還経路に抵抗スト
リングを持ち、抵抗ストリングの任意の分圧点を帰還す
る可変ゲイン増幅器で、帰還経路の抵抗ストリングの任
意の分圧点をアナログスイッチとソースフォロワによる
電圧バッファを通して位相補償用信号として使用してい
るので、構成抵抗の相対精度のばらつきでゲインが下が
った場合、位相補償用信号の振幅が大きくなるので深い
位相補償が掛かり、逆にゲインが上がった場合は浅い位
相補償となり、全体の周波数特性のばらつきが小さくな
る。また、ゲインにより位相補償信号の振幅を変えるこ
とができるので各ゲインで最適な位相補償が行える。

【００２６】請求項９記載の発明は、請求項３又は６記
載の画像信号処理回路において、前記第１の抵抗ストリ
ングを駆動する前段の駆動増幅器への帰還を、前記第１
の抵抗ストリングの該当する分圧点の信号を前記固定ゲ
イン増幅器に信号を供給するアナログスイッチ群と等価
なアナログスイッチ群を通して行い、前記第２の抵抗ス
トリングの任意の分圧点から前記アナログスイッチと前
記ソースフォロワを通した信号を前記演算増幅器の位相
補償用信号として使用し、前記可変ゲイン増幅器のゲイ
ン範囲毎に選択する前記第２の抵抗ストリングの分圧点
を切り換えるようにした。

【００２７】従って、第１の抵抗ストリングを駆動する
前段の駆動増幅器のゲインを抵抗ストリングの減衰信号
出力と同様な分圧点の選択用のアナログスイッチやソー
スフォロワなどを通して決定するため、駆動増幅器の帰
還経路が減衰信号出力と同様な周波数特性を持ち、これ
を駆動増幅器で補正することができるので減衰信号出力
も周波数特性が補正され、広帯域化ができる。また、駆
動増幅器のゲインを信号を減衰させる第１の抵抗ストリ
ングを用いて決定するため、この第１の抵抗ストリング
の構成抵抗の相対精度による減衰率の誤差を或る程度補
正できるため、全体としてのゲインの高精度化が行え
る。また、演算増幅器の帰還経路の第２の抵抗ストリン
グから位相補償用信号を出力しているので、ゲインがば
らついた場合でも全体の周波数特性のばらつきが小さく
なる。さらに、ゲインにより位相補償信号の振幅を変え
ることができるので各ゲインで最適な位相補償が行え
る。

【００２８】

【発明の実施の形態】本発明の第一の実施の形態を図１
及び図２に基づいて説明する。本実施の形態は、請求項
１ないし３記載の発明における抵抗ストリング１に対し
て共通な選択手段２を付加してなるＲストリング回路３
の構成例を示すものである。

【００２９】このＲストリング回路３における抵抗スト
リング１は、例えば、Ｒ０〜Ｒ５１１で示す５１２個
（９ビット）の抵抗値ｒの抵抗の直列回路からなる。こ
のような抵抗ストリング１の各分圧点からの分圧信号を
選択するための選択手段２は、例えば、各分圧点に接続
された５１２個のアナログスイッチ４（Ｓ０〜Ｓ５１
１）と、１段構成でアナログスイッチ４がＳ０〜Ｓ３
１，Ｓ３２〜Ｓ６１，…，Ｓ４８０〜Ｓ５１１の如く、
３２個ずつ１つのブロックに接続された１６ブロック構
成のソースフォロワ５（ＳＦ０〜ＳＦ１５）との組合せ
によるアナログＯＲ回路として構成されている。これら
のアナログスイッチ４（Ｓ０〜Ｓ５１１）とソースフォ
ロワ５（ＳＦ０〜ＳＦ１５）とのオン・オフはゲイン設
定データＤＤ１に基づきデコーダ６により制御される。
各ソースフォロワ５（ＳＦ０〜ＳＦ１５）は、例えば、
図２に示すように、２つのＦＥＴトランジスタＭ１，Ｍ
２からなり、主トランジスタであるＦＥＴトランジスタ
Ｍ１のゲートにドレインが接続されたＦＥＴトランジス
タＭ２のゲートに対して制御端子ＣＯＮＴが接続されて
いる。ＦＥＴトランジスタＭ１のゲートが入力端子とな
り、アナログスイッチ側に接続され、ソース端子が出力
端子とされている。

【００３０】ここで、ゲイン設定データＤＤ１と各アナ
ログスイッチ４（Ｓ０〜Ｓ５１１）のオン・オフ状態と
の関係を表１に示し、ゲイン設定データＤＤ１と各ソー
スフォロワ５（ＳＦ０〜ＳＦ１５）のオン・オフ(アク
ティブ・ノンアクティブ)状態との関係を表２に示す。

【００３１】

【表１】

【００３２】

【表２】

【００３３】このような構成において、図１では、ゲイ
ン設定データＤＤ１を基にデコーダ６によりアナログス
イッチ４（Ｓ０〜Ｓ５１１）の内の何れか１つがオンと
なり、同時に、各ソースフォロワ５（ＳＦ０〜ＳＦ１
５）の内でオンとなったアナログスイッチ４が接続され
ている１つのソースフォロワ５がアクティブとなる。ソ
ースフォロワ５がアクティブになると、ソースフォロワ
５の詳細構成例を示す図２において、ＦＥＴトランジス
タＭ２がオフ（ＣＯＮＴ：“Ｌ”）となり、ＦＥＴトラ
ンジスタＭ１のゲートに入力信号ＩＮが接続される。ソ
ースフォロワ５がノンアクティブのときはＦＥＴトラン
ジスタＭ２がオン（ＣＯＮＴ：“Ｈ”）であり、かつ、
そのソースフォロワ５に接続されているアナログスイッ
チ４は全てオフなのでＦＥＴトランジスタＭ１のゲート
はＧＮＤに接続され、ソースフォロワ５の共通バイアス
電流Ｉbiasはアクティブなソースフォロワ５にのみ流
れ、出力端子ＶＯには抵抗ストリング１の選択された分
圧点の分圧信号がソースフォロワ５のゲート・ソース間
電圧Ｖgsだけのオフセットを持って出力される。

【００３４】一般に、Ｒ０〜Ｒ(２^L−１)の２^L個の抵抗
からなる抵抗ストリング１の両端を各々Ｖ１，Ｖ２と
し、ゲイン設定データＤＤ１をデコードし、Ｓ０〜Ｓ
(２^L−１)の２^L個のアナログスイッチ４とＳＦ０〜ＳＦ
ｍのソースフォロワ５の内、各々１つのみを選択する場
合、出力端子ＶＯに出力される電圧はＶＯ＝{Ｖ１×(２^L−ＤＤ１)×ｒ＋Ｖ２×ＤＤ１×ｒ}／(２^L×ｒ)−Ｖgs ＝Ｖ１×（１−ＤＤ１／２^L）＋Ｖ２×ＤＤ１／２^L −Ｖgs となる。

【００３５】本発明の第二の実施の形態を図３に基づい
て説明する。図１及び図２で示した部分と同一部分は同
一符号を用いて示す（以降の各実施の形態でも、順次同
様とする）。本実施の形態は、請求項１ないし３記載の
発明における抵抗ストリング１に対して共通な選択手段
７を付加してなるＲストリング回路３の別の構成例を示
すものである。

【００３６】本実施の形態の選択手段７は、２段構成の
アナログスイッチ４と、２段目のアナログスイッチ４に
接続されたソースフォロワ５との組合せによるアナログ
ＯＲ回路として構成されている。即ち、抵抗ストリング
１の各分圧点を選択するアナログスイッチは１段目がＳ
０〜Ｓ５１１からなり、Ｓ０〜Ｓ１５，Ｓ１６〜Ｓ３
１，…，Ｓ４９６〜Ｓ５１１の如く１６個ずつ８ブロッ
クにブロック分けされ、２段目が各ブロック単位で設け
られた８個のアナログスイッチ４（ＳＡ０〜ＳＡ７）か
らなる。そして、アナログスイッチ４（ＳＡ０〜ＳＡ
７）に関して２個１組とする４個のソースフォロワ５
（ＳＦ０〜ＳＦ３）が設けられている。これらのソース
フォロワ５（ＳＦ０〜ＳＦ３）も、例えば、図２に示し
たような構成とされる。

【００３７】ここで、ゲイン設定データＤＤ１と各アナ
ログスイッチ４（Ｓ０〜Ｓ５１１）のオン・オフ状態と
の関係を表３に示し、ゲイン設定データＤＤ１と各アナ
ログスイッチ４（ＳＡ０〜ＳＡ７）及びソースフォロワ
５（ＳＦ０〜ＳＦ３）のオン・オフ状態との関係を表４
に示す。

【００３８】

【表３】

【００３９】

【表４】

【００４０】このような構成において、図３では、ゲイ
ン設定データＤＤ１を基にデコーダ６によりアナログス
イッチ４（Ｓ０〜Ｓ５１１）の内の何れか１つとアナロ
グスイッチ４（ＳＡ０〜ＳＡ７）の内の何れか１つがオ
ンとなり、ソースフォロワ５（ＳＦ０〜ＳＦ３）の内、
これらが同時にオンとなったアナログスイッチ４が接続
されている１つのソースフォロワ５がアクティブとな
る。

【００４１】一般に、Ｒ０〜Ｒ(２^L−１)の２^L個の抵抗
からなる抵抗ストリング１の両端を各々Ｖ１、Ｖ２と
し、ゲイン設定データＤＤ１をデコードし、Ｓ０〜Ｓ
(２^L−１)の２^L個のアナログスイッチ４とＳＡ０〜ＳＡ
ｎのアナログスイッチ４とＳＦ０〜ＳＦｍのソースフォ
ロワ５の内、各々１つのみを選択する場合、出力端子Ｖ
Ｏに出力される電圧は図１で説明した場合と同様にな
る。

【００４２】本発明の第三の実施の形態を図４に基づい
て説明する。本実施の形態は、請求項１ないし３記載の
発明における抵抗ストリング１に対して共通な選択手段
８を付加してなるＲストリング回路３の別の構成例を示
すものである。

【００４３】このＲストリング回路３における抵抗スト
リング１は、例えば、Ｒ０〜Ｒ２５６で示す２５７個
で、９ビットの分解能を出すために隣接したアナログス
イッチ４を２つ同時にオンとしてそのアナログスイッチ
４のオン抵抗で１つの抵抗の両端の分圧点の中点を出し
ている。もっとも、この場合の条件としては、抵抗スト
リング１の構成抵抗の抵抗値ｒに対しアナログスイッチ
４のオン抵抗ｒonが充分に大きい（ｒ≪ｒon）ことが必
要である。このため、抵抗ストリング１の各分圧点と抵
抗の両端の分圧点の中点を選択するためのアナログスイ
ッチ４は１段構成で２５６個（Ｓ０〜Ｓ２５５）＋１６
個（ＳＡ０〜ＳＡ１５）であり、その内、Ｓ０〜Ｓ１
５，ＳＡ０、の如く組合せによる１７個ずつが１つのソ
ースフォロワ５（ＳＦ０〜ＳＦ１５）に接続された１６
組のブロックで構成された場合を示している。これらの
ソースフォロワ５（ＳＦ０〜ＳＦ１５）も、例えば、図
２に示したような構成とされる。

【００４４】ここで、ゲイン設定データＤＤ１と各アナ
ログスイッチ４（Ｓ０〜Ｓ２５５，ＳＡ０〜ＳＡ１５）
のオン・オフ状態との関係を表５に示し、ゲイン設定デ
ータＤＤ１と各ソースフォロワ５（ＳＦ０〜ＳＦ１５）
のオン・オフ状態との関係を表６に示す。

【００４５】

【表５】

【００４６】

【表６】

【００４７】このような構成において、図４では、ゲイ
ン設定データＤＤ１を基にデコーダ６によりアナログス
イッチ４（Ｓ０〜Ｓ２５５，ＳＡ０〜ＳＡ１５）の内、
１つ又は２つが同時にオンとなり、ソースフォロワ５
（ＳＦ０〜ＳＦ１５）の内、同時にオンとなった２個の
アナログスイッチ４が接続されている１つのソースフォ
ロワ５がアクティブとなる。

【００４８】一般に、図４に示したようにＲ０〜Ｒ２
^(L-1)なる２^(L-1)個の抵抗からなる抵抗ストリング１の
両端を各々Ｖ１、Ｖ２とし、ゲイン設定データＤＤ１を
デコードし、Ｓ０〜Ｓ２^(L-1)の２^(L-1)個のアナログス
イッチ４の１つとＳＡ０〜ＳＡｍのアナログスイッチ４
の０個又は１個とＳＦ０〜ＳＦｍのソースフォロワ５の
内の１つを選択する場合、出力端子ＶＯに出力される電
圧は図１の場合と同様になる。

【００４９】次に、これらの実施の形態等で用い得るソ
ースフォロワ５の各種変形例を図５に示す。まず、図５
（ａ）に示す例は、図２の場合と同一構成であり、主ト
ランジスタであるＦＥＴトランジスタＭ１としてＮ型Ｍ
ＯＳトランジスタが用いられている。ここで、制御端子
ＣＯＮＴ＝“Ｌ”のとき、ＦＥＴトランジスタＭ２がオ
フとなり、入力端子ＩＮがＦＥＴトランジスタＭ１のゲ
ートに接続された状態となり、このソースフォロワ５が
有効（アクティブ）となる。制御端子ＣＯＮＴ＝“Ｈ”
ではＦＥＴトランジスタＭ２がオンとなりＦＥＴトラン
ジスタＭ１のゲートはＧＮＤに接続された状態となり、
このソースフォロワ５が無効(ノンアクティブ)となる。

【００５０】図５（ｂ）に示す例では、論理は図５
（ａ）の場合と同じであるが電流源Ｉ１とＰ型ＭＯＳト
ランジスタＭ３がＦＥＴトランジスタＭ１のドレイン・
ソース間に接続付加されることにより、このソースフォ
ロワ５の負荷駆動能力が増強される。

【００５１】図５（ｃ）に示す例では、主トランジスタ
であるＦＥＴトランジスタＭ１としてＰ型ＭＯＳトラン
ジスタが用いられている。この例では図５（ａ）（ｂ）
とは論理が逆になり、制御端子ＣＯＮＴＢ＝“Ｈ”のと
きＦＥＴトランジスタＭ２がオフとなり、入力端子ＩＮ
がＦＥＴトランジスタＭ１のゲートに接続された状態と
なり、このソースフォロワ５が有効（アクティブ）とな
る。制御端子ＣＯＮＴＢ＝“Ｌ”ではＦＥＴトランジス
タＭ２がオンとなりＦＥＴトランジスタＭ１のゲートは
Ｖccに接続された状態となり、このソースフォロワ５が
無効(ノンアクティブ)となる。

【００５２】また、図５（ｂ）と同様に図５（ｄ）に示
す例では、電流源Ｉ１とＰ型ＭＯＳトランジスタＭ３が
ＦＥＴトランジスタＭ１のドレイン・ソース間に接続付
加されることにより、図５（ｃ）の場合に比して、ソー
スフォロワ５の負荷駆動能力が増強される。

【００５３】さらに、図５（ｅ）（ｆ）は各々図５
（ｂ）（ｄ）に示した負荷駆動能力増強回路をこのソー
スフォロワ５中から分離し、共通バイアス電流Ｉbiasと
同様に外付けとして各ソースフォロワ５に共通としたも
のである。これらは、各ソースフォロワ５の内１つのみ
がアクティブとなるため、ノンアクティブのソースフォ
ロワ５にはバイアス電流が流れないので、他のソースフ
ォロワ５の影響を受けずにアクティブなソースフォロワ
５の駆動能力増強を行える。

【００５４】本発明の第四の実施の形態を図６及び図７
に基づいて説明する。本実施の形態は、請求項１記載の
発明に相当する。ＣＣＤリニアイメージセンサ（図示せ
ず）からの出力信号を入力とする部分に配設される本実
施の形態の微少ステップ可変ゲイン増幅器１１は、固定
ゲイン増幅器１２と、この固定ゲイン増幅器１２の前段
に接続されたデジタル設定型信号減衰器１３とにより構
成されている。このデジタル設定型信号減衰器１３は第
一ないし第三の実施の形態等で説明した構成からなるＲ
ストリング回路３と抵抗切換回路１４とにより構成され
ている。

【００５５】より詳細には、入力信号はＲストリング回
路３の一方の入力（Ｖ２）に接続され、Ｒストリング回
路３の他方の入力（Ｖ１）は抵抗切換回路１４の一方の
入力（Ｖ１）に接続され、抵抗切換回路１４の他方の入
力（Ｖ２）はＧＮＤに接続されている。抵抗切換回路１
４は図７に示すように２ⁿ 個の抵抗Ｒ１〜Ｒ(２ⁿ )を選
択自在に並列接続してなり、設定データＤＤ３により任
意の抵抗Ｒｉが選択される構成とされている。Ｒストリ
ング回路３の出力（ＶＯ）はゲイン設定データＤＤ１に
より、減衰率１（無減衰）〜Ｒｉ／（Ｒｉ＋Ｒ）（Ｒ：
抵抗ストリング１の全抵抗値）の範囲で減衰率が選択さ
れる。

【００５６】Ｒストリング回路３の出力（ＶＯ）は、ゲ
インＡ１の演算増幅器１５と帰還抵抗Ｒ１と信号源抵抗
Ｒ２とＮ型ＭＯＳトランジスタＭ１と電流源Ｉbiasとに
よる固定ゲイン増幅器１２に入力され、（１＋Ｒ１／Ｒ
２）倍されて出力される。ここで、演算増幅器１５にお
ける反転端子側のソースフォロワのＦＥＴトランジスタ
Ｍ１や電流源Ｉbiasは、Ｒストリング回路３に含まれる
ソースフォロワ５中のＦＥＴトランジスタＭ１やバイア
ス電流Ｉbiasと同じものであり、同じ符号で示してい
る。また、ＦＥＴトランジスタＭ１と電流源Ｉbiasとに
よるソースフォロワはＲストリング回路３内部のソース
フォロワ５のオフセット電圧Ｖgsをキャンセルするため
のものである。ここで、全体のゲインはＡｖ＝（１＋Ｒ
１／Ｒ２）×(Ｒ×ＤＤ１／２^L＋Ｒｉ）／(Ｒ＋Ｒｉ）
（倍）となる。

【００５７】なお、Ｒストリング回路３のソースフォロ
ワ５を図５に示したような変形例構成とする場合、演算
増幅器１５における反転端子側のＦＥＴトランジスタＭ
１や電流源Ｉbiasによるソースフォロワも同様な構成と
することで、全体のオフセット電圧を小さく抑えること
ができる。

【００５８】従って、本実施の形態によれば、可変ゲイ
ンの主要素子である抵抗ストリング１の任意の分圧点の
選択手段２，７又は８としてアナログスイッチ４とソー
スフォロワ５とによるアナログＯＲ回路を用いているの
で、アナログスイッチ４のオン抵抗とアナログスイッチ
４につく寄生容量を小さくでき、アナログスイッチ４に
よる信号伝送の周波数帯域が伸び、さらにソースフォロ
ワ５を用いているため負荷の駆動能力が上がるので増幅
器の入力インピーダンスの低下による周波数特性の劣化
を抑えることができ、広帯域の微少ステップの可変ゲイ
ンとゲイン設定データＤＤ１に対し反比例の特性を持っ
た可変ゲイン増幅器１１を実現できる。設定データＤＤ
１を８ビットとすると、減衰率は１／５１２〜１倍とな
り、ステップ幅は１／５１２と半分になる。これによ
り、同じビット数の設定データで微小な可変ステップも
実現できることになる。微小な可変ステップが実現され
るため、きめ細かなゲイン調整が可能となる。また、可
変ステップが基本的に抵抗ストリング１の分圧点に基づ
き決定されるため、抵抗ストリング１に使用する抵抗値
が広範囲である必要がなく、可変ゲイン増幅器１を容易
にモノリシックＩＣ化することもできる。また、入出力
間の信号経路上に演算増幅器１２を１つしか持たないの
で、周波数特性の劣化が非常に少ない上に増幅器２によ
る雑音の増大も最小となるので、この種の高速画像信号
の処理に適した構成となる。

【００５９】本発明の第五の実施の形態を図８に基づい
て説明する。本実施の形態は、請求項２記載の発明に相
当する。本実施の形態の可変ゲイン増幅器１６は、演算
増幅器１７と、この演算増幅器１７の帰還経路中に介在
されたデジタル設定型信号減衰器１８とにより構成され
ている。このデジタル設定型信号減衰器１８は第一ない
し第三の実施の形態等で説明した構成からなるＲストリ
ング回路３と図７に示した抵抗切換回路１９との直列回
路により構成されている。

【００６０】より詳細には、入力信号はＮ型ＭＯＳトラ
ンジスタＭ１、電流源Ｉbiasによるソースフォロワを通
して演算増幅器１７（ゲインＡ１）の非反転端子に入力
され、演算増幅器１７の出力は抵抗切換回路１９の一方
の入力（Ｖ２）に接続され、抵抗切換回路１７の他方の
入力（Ｖ１）とＲストリング回路３の一方の入力（Ｖ
２）が接続され、Ｒストリング回路３の他方の入力（Ｖ
１）はＧＮＤに接続されている。抵抗切換回路１９は設
定データＤＤ５により任意の抵抗Ｒｊが選択され、Ｒス
トリング回路３の出力（ＶＯ）は設定データＤＤ４によ
り、演算増幅器１７の出力に対する減衰率ＲＢ／（Ｒｊ
＋ＲＢ）（ただし、ＲＢ：抵抗ストリング１の全抵抗
値、Ｒｊ：抵抗切換回路１９中で選択された抵抗値）〜
∞（無限大）の範囲で減衰率が選択され、演算増幅器１
７の反転入力に帰還される。ここで、Ｎ型ＭＯＳトラン
ジスタＭ１、電流源Ｉbiasによるソースフォロワに関し
ても、Ｒストリング回路３に含まれるソースフォロワ５
中のＦＥＴトランジスタＭ１やバイアス電流Ｉbiasと同
じものであり、同じ符号で示している。Ｎ型ＭＯＳトラ
ンジスタＭ１、電流源ＩbiasによるソースフォロワはＲ
ストリング回路３内部のソースフォロワ５のオフセット
電圧Ｖgsをキャンセルするためのものである。ここで、
全体のゲインは設定データＤＤ４のビット数をｏとする
と、Ａｖ＝（ＲＢ＋Ｒｊ）／ＲＢ×２^o／ＤＤ４
（倍）となる。

【００６１】なお、Ｒストリング回路３のソースフォロ
ワ５を図５に示したような変形例構成とする場合、演算
増幅器１５における非反転端子側に対するＮ型ＭＯＳト
ランジスタＭ１や電流源Ｉbiasによるソースフォロワも
同様な構成とすることで、全体のオフセット電圧を小さ
く抑えることができる。

【００６２】従って、本実施の形態によれば、可変ゲイ
ンの主要素子である抵抗ストリング１の任意の分圧点の
選択手段２，７又は８としてアナログスイッチ４とソー
スフォロワ５とによるアナログＯＲ回路を用いているの
で、アナログスイッチ４のオン抵抗とアナログスイッチ
４につく寄生容量を小さくでき、アナログスイッチ４に
よる信号伝送の周波数帯域が伸び、さらにソースフォロ
ワ５を用いているため負荷の駆動能力が上がるので増幅
器の入力インピーダンスの低下による周波数特性の劣化
を抑えることができ、広帯域の微少ステップの可変ゲイ
ンとゲイン設定データＤＤ１に対し反比例の特性を持っ
た可変ゲイン増幅器１６を実現できる。

【００６３】本発明の第六の実施の形態を図９に基づい
て説明する。本実施の形態は、請求項３記載の発明に相
当する。本実施の形態の可変ゲイン増幅器２１は、固定
ゲイン増幅器１２と、この固定ゲイン増幅器１２の前段
に接続されたデジタル設定型信号減衰器１３と、固定ゲ
イン増幅器１２中の演算増幅器１７の帰還経路中に介在
されたデジタル設定型信号減衰器１８とにより構成され
ている。デジタル設定型信号減衰器１３は第一ないし第
三の実施の形態等で説明した構成からなるＲストリング
回路３Ａと抵抗切換回路１４Ａとにより構成されてい
る。また、デジタル設定型信号減衰器１８は第一ないし
第三の実施の形態等で説明した構成からなるＲストリン
グ回路３Ｂと図７に示した抵抗切換回路１９との直列回
路により構成されている。

【００６４】より詳細には、入力信号はＲストリング回
路３Ａの一方の入力（Ｖ２）に接続され、そのＲストリ
ング回路３Ａの他方の入力（Ｖ１）は抵抗切換回路１４
の一方の入力（Ｖ１）に接続され、抵抗切換回路１４の
他方の入力（Ｖ２）はＧＮＤに接続されている。抵抗切
換回路１４は設定データＤＤ３により任意の抵抗Ｒｉが
選択され、Ｒストリング回路３Ａの出力（ＶＯ）はゲイ
ン設定データＤＤ１により、減衰率１（無減衰）〜Ｒｉ
／（Ｒｉ＋ＲＡ）（ただし、ＲＡ：Ｒストリング回路３
Ａの第１の抵抗ストリング１の全抵抗値）の範囲で減衰
率が選択され、Ｒストリング回路３Ａの出力（ＶＯ）
は、演算増幅器１５の非反転端子に入力される。

【００６５】演算増幅器１５の出力は抵抗切換回路１９
の一方の入力（Ｖ２）に接続され、抵抗切換回路１９の
他方の入力（Ｖ１）とＲストリング回路３Ｂの一方の入
力（Ｖ２）が接続され、Ｒストリング回路３Ｂの他方の
入力（Ｖ１）はＧＮＤに接続されている。抵抗切換回路
１９は設定データＤＤ５により任意の抵抗Ｒｊが選択さ
れ、Ｒストリング回路３Ｂの出力（ＶＯ）は設定データ
ＤＤ４により、演算増幅器１５の出力に対する減衰率Ｒ
Ｂ／（Ｒｊ＋ＲＢ）（ただし、ＲＢ：Ｒストリング回路
３Ｂの抵抗ストリング１の全抵抗値、Ｒｊ：抵抗切換回
路１９の選択された抵抗値）〜∞（無限大）の範囲で減
衰率が選択され、演算増幅器１５の反転入力に帰還され
る。ここで、全体のゲインはＡｖ＝(ＲＡ×ＤＤ１／２^L＋Ｒｉ)／(ＲＡ＋Ｒｉ)×(Ｒ
Ｂ＋Ｒｊ)／ＲＢ×２^o／ＤＤ４（倍）となる。

【００６６】なお、デジタル設定型信号減衰器１３，１
８におけるＲストリング回路３Ａ，３Ｂのソースフォロ
ワ５を図５に示したような変形例構成とする場合、共に
同じ構成とすることで全体のオフセット電圧を小さく抑
えることができる。

【００６７】従って、本実施の形態によれば、ゲイン可
変の主要素子である抵抗ストリング１の任意の分圧点の
選択手段２，７又は８としてアナログスイッチ４とソー
スフォロワ５とによるアナログＯＲ回路を用いているの
で、アナログスイッチ４のオン抵抗とアナログスイッチ
４につく寄生容量を小さくでき、アナログスイッチ４に
よる信号伝送の周波数帯域が伸び、さらにソースフォロ
ワ５を用いているため負荷の駆動能力が上がるので増幅
器の入力インピーダンスの低下による周波数特性の劣化
を抑えることができ、広帯域の微少ステップの可変ゲイ
ンとゲイン設定データＤＤ１に対し反比例の特性を持っ
た可変ゲイン増幅器２１を実現できる。

【００６８】本発明の第七の実施の形態を図１０及び図
１１に基づいて説明する。本実施の形態は、請求項４な
いし６記載の発明における抵抗ストリング１に対して共
通な選択手段３１を付加してなるＲストリング回路３２
の構成例を示すものである。

【００６９】このＲストリング回路３２では、例えば、
Ｒ０〜Ｒ５１１で示す５１２個（９ビット）の抵抗値ｒ
の抵抗の直列回路からなる抵抗ストリング３３に対して
各々出力を持つように３２個ずつにブロック分割された
構成の選択手段３１が組合せられている。この選択手段
３１は、アナログスイッチ３４（Ｓ０〜Ｓ５１１）とア
ンプ入力部３５（ＩＱ０〜ＩＱ１５）とからなる。図示
例では、抵抗ストリング３３の各分圧点を選択するアナ
ログスイッチ３４は１段で３２個ずつ１つのブロックと
なった１６組のブロック（出力：ＶＯ０〜ＶＯ１５）で
構成された場合を示している。各アンプ入力部３５（Ｉ
Ｑ０〜ＩＱ１５）は、例えば、図１１に示すように、２
つのＦＥＴトランジスタＭ１，Ｍ２からなり、主トラン
ジスタであるＦＥＴトランジスタＭ１のゲートにドレイ
ンが接続されたＦＥＴトランジスタＭ２のゲートに対し
て制御端子ＣＯＮＴが接続されている。ＦＥＴトランジ
スタＭ１のゲートが入力端子となり、アナログスイッチ
側に接続され、ソース端子が出力端子とされている。

【００７０】ここで、ゲイン設定データＤＤ１と各アナ
ログスイッチ３４（Ｓ０〜Ｓ５１１）のオン・オフ状態
との関係を表７に示し、ゲイン設定データＤＤ１とアン
プ入力部３５（ＩＱ０〜ＩＱ１５）のオン・オフ(アク
ティブ・ノンアクティブ)状態との関係を表８に示す。

【００７１】

【表７】

【００７２】

【表８】

【００７３】このような構成において、図１０では、ゲ
イン設定データＤＤ１を基にデコーダ３６によりアナロ
グスイッチ３４（Ｓ０〜Ｓ５１１）の内の何れか１つが
オンとなり、ブロックの出力（ＶＯ０〜ＶＯ１５）の内
の１つの出力が確定し、他の出力はハイインピーダンス
状態である。また、同時にアンプ入力部３５（ＩＱ０〜
ＩＱ１５）の内、アクティブとなったブロックが接続さ
れている１つのアンプ入力部３５がアクティブとなる。
アンプ入力部３５がアクティブになると図１１に示すア
ンプ入力部３５の構成例においてＦＥＴトランジスタＭ
２がオフ（制御端子ＣＯＮＴ：“Ｌ”）となり、ＦＥＴ
トランジスタＭ１のゲートに入力信号が接続される。ア
ンプ入力部３５がノンアクティブのときはＦＥＴトラン
ジスタＭ２がオン（制御端子ＣＯＮＴ：“Ｈ”）であ
り、かつ、そのアンプ入力部３５に接続されているアナ
ログスイッチ３４は全てオフなので、ＦＥＴトランジス
タＭ１のゲートはＧＮＤに接続され、アクティブなアン
プ入力部３５のみが有効となる。有効となったアンプ入
力部３５は、図示していないが、もう一つのトランジス
タＴｒとアンプ入力段の差動ペアとして動作する。

【００７４】一般に、Ｒ０〜Ｒ２^L−１の２^L個の抵抗か
らなる抵抗ストリング３３の両端を各々Ｖ１、Ｖ２と
し、ゲイン設定データＤＤ１をデコードし、Ｓ０〜Ｓ２
^L−１の２^L個のアナログスイッチ３４の内、１つのみを
選択する場合、ブロックの出力ＶＯ０〜ＶＯｎの内、ア
クティブな出力端子に出力される電圧はＶＯ＝（Ｖ１×（２^L−ＤＤ１）×ｒ＋Ｖ２×ＤＤ１×ｒ）／（２^L×ｒ）＝Ｖ１×（１−ＤＤ１／２^L）＋Ｖ２×ＤＤ１／２^L となり、他の出力はハイインピーダンスとなる。

【００７５】なお、図３や図４で示したような抵抗スト
リングの場合にも、容易にブロック分割し、この図１０
の場合と同様な構成とすることができる。

【００７６】図１２にアンプ入力部３５の変形例を示
す。まず、図１２（ａ）に示す例は、図１１の場合と同
一構成であり、主トランジスタであるＦＥＴトランジス
タとしてＮ型ＭＯＳトランジスタが用いられている。こ
こで、制御端子ＣＯＮＴ＝“Ｌ”のとき、ＦＥＴトラン
ジスタＭ２がオフとなり、入力ＩＮがＮ型ＭＯＳトラン
ジスタＭ１のゲートに接続され、このアンプ入力部３５
が有効となる。制御端子ＣＯＮＴ＝“Ｈ”ではＦＥＴト
ランジスタＭ２がオンとなりＮ型ＭＯＳトランジスタＭ
１のゲートはＧＮＤに接続された状態となり、このアン
プ入力部３５が無効となる。

【００７７】図１２（ｂ）に示す例は、主トランジスタ
であるＦＥＴトランジスタとしてＰ型ＭＯＳトランジス
タが用いられている。この例では、図１２（ａ）とは論
理が逆になり、制御端子ＣＯＮＴＢ＝“Ｈ”のときＦＥ
ＴトランジスタＭ２がオフとなり、入力ＩＮがＰ型ＭＯ
ＳトランジスタＭ１のゲートに接続された状態となり、
このアンプ入力部３５が有効となる。制御端子ＣＯＮＴ
Ｂ＝“Ｌ”ではＦＥＴトランジスタＭ２がオンとなりＰ
型ＭＯＳトランジスタＭ１のゲートはＶccに接続された
状態となり、このアンプ入力部３５が無効となる。

【００７８】また、アンプ入力部３５と対で差動ペアを
構成するトランジスタもＦＥＴトランジスタＭ１と同じ
ものを使うことでオフセット電圧を小さくできる。

【００７９】本発明の第八の実施の形態を図１３ないし
図１５に基づいて説明する。本実施の形態は、請求項４
記載の発明に相当する。ＣＣＤリニアイメージセンサ
（図示せず）からの出力信号を入力とする部分に配設さ
れる本実施の形態の可変ゲイン増幅器４１は、固定ゲイ
ン増幅器４２と、この固定ゲイン増幅器４２の前段に接
続されたデジタル設定型信号減衰器４３とにより構成さ
れている。このデジタル設定型信号減衰器４３は第七の
実施の形態等で説明した構成からなるＲストリング回路
３２と抵抗切換回路４４とにより構成されている。

【００８０】より詳細には、入力信号はＲストリング回
路３２の一方の入力（Ｖ２）に接続され、Ｒストリング
回路３２の他方の入力（Ｖ１）は抵抗切換回路４４の一
方の入力（Ｖ１）に接続され、抵抗切換回路４４の他方
の入力（Ｖ２）はＧＮＤに接続されている。抵抗切換回
路４４は図１４に示すように２ⁿ 個の抵抗Ｒ１〜Ｒ(２ⁿ
)を選択自在に並列接続してなり、設定データＤＤ３に
より任意の抵抗Ｒｉが選択される構成とされている。Ｒ
ストリング回路３２の出力（ＶＯ０〜ＶＯ１５）はゲイ
ン設定データＤＤ１により、１つの出力が減衰信号を出
力し、他はハイインピーダンスとなる。減衰信号出力と
なった端子は減衰率１（無減衰）〜Ｒｉ／（Ｒｉ＋Ｒ）
（Ｒ：Ｒストリング３３の全抵抗値）の範囲で減衰率が
選択される。Ｒストリング回路３２の出力（ＶＯ０〜Ｖ
Ｏ１５）は、ゲインＡ１の演算増幅器４５と帰還抵抗Ｒ
１と信号源抵抗Ｒ２による固定ゲイン増幅器４２の非反
転入力（ＩＮ０〜ＩＮ１５）に入力され、（１＋Ｒ１／
Ｒ２）倍されて出力される。ここで、全体のゲインはＡｖ＝（１＋Ｒ１／Ｒ２）×（Ｒ×ＤＤ１／２^L＋Ｒ
ｉ）／（Ｒ＋Ｒｉ）（倍）である。

【００８１】図１５に演算増幅器４５の構成例を示す。
図１５において、Ｍ１０，Ｍ２０，Ｍ１１，Ｍ２１，
…，Ｍ１１５，Ｍ２１５は各々図１０に示したアンプ入
力部３５（ＩＱ０〜ＩＱ１５）を構成しており、Ｍ１０
〜Ｍ１１５の何れかアクティブな素子とＦＥＴトランジ
スタＭ２とで差動ペアを構成している。差動ペアのコモ
ンソースには電流源ＩＳ１が接続され、各々のドレイン
にはＦＥＴトランジスタＭ３，Ｍ４によるカレントミラ
ーが接続されている。さらに、カレントミラーの出力に
はＦＥＴトランジスタＭ５によるソース接地アンプが接
続され、演算増幅器となっている。なお、Ｃ１は位相補
償コンデンサである。

【００８２】従って、本実施の形態によれば、可変ゲイ
ンの主要素子である抵抗ストリング３３の任意の分圧点
の選択にブロック分割したアナログスイッチ３４を用
い、ブロック毎に出力を出すようにしたので、アナログ
スイッチ３４のオン抵抗とアナログスイッチ３４につく
寄生容量を小さくでき、アナログスイッチ３４による信
号伝送の周波数帯域が伸びるので、広帯域の微少ステッ
プの可変ゲインと設定データに対し反比例の特性を持っ
た可変ゲイン増幅器４１を実現できる。

【００８３】本発明の第九の実施の形態を図１６及び図
１７に基づいて説明する。本実施の形態は、請求項５記
載の発明に相当する。本実施の形態の可変ゲイン増幅器
４６は、演算増幅器４７と、この演算増幅器４７の帰還
経路中に介在されたデジタル設定型信号減衰器４８とに
より構成されている。このデジタル設定型信号減衰器４
８は第七の実施の形態等で説明した構成からなるＲスト
リング回路３２と図１４に示した抵抗切換回路４４との
直列回路により構成されている。

【００８４】より詳細には、入力信号は演算増幅器４７
の反転端子に入力され、演算増幅器４７の出力は抵抗切
換回路４４の一方の入力（Ｖ２）に接続され、抵抗切換
回路４４の他方の入力（Ｖ１）とＲストリング回路３２
の一方の入力（Ｖ２）が接続され、Ｒストリング回路３
２の他方の入力（Ｖ１）はＧＮＤに接続されている。抵
抗切換回路４４は設定データＤＤ５により任意の抵抗Ｒ
ｊが選択され、Ｒストリング回路３２の出力（ＶＯ０〜
ＶＯ１５）は設定データＤＤ４により、１つの出力が減
衰信号を出力し、他はハイインピーダンスとなる。減衰
信号出力となった端子は、演算増幅器４７の出力に対す
る減衰率ＲＢ／（Ｒｊ＋ＲＢ）（ＲＢ：Ｒストリング３
３の全抵抗値、Ｒｊ：抵抗切換回路４４の選択された抵
抗値）〜∞（無限大）の範囲で減衰率が選択され、演算
増幅器４７の反転入力（ＩＮ０〜ＩＮ１５）に帰還され
る。ここで、全体のゲインはＡｖ＝（ＲＢ＋Ｒｊ）／ＲＢ×２^o／ＤＤ４（倍）である。

【００８５】図１７に演算増幅器４７の構成例を示す。
図１５において、Ｍ１０，Ｍ２０，Ｍ１１，Ｍ２１，
…，Ｍ１１５，Ｍ２１５は各々図１０中に示したアンプ
入力部３５（ＩＱ０〜ＩＱ１５）を構成しており、Ｍ１
０〜Ｍ１１５の何れかアクティブな素子とＦＥＴトラン
ジスタＭ２とで差動ペアを構成している。差動ペアのコ
モンソースには電流源ＩＳ１が接続され、各々のドレイ
ンにはＦＥＴトランジスタＭ３，Ｍ４によるカレントミ
ラーが接続されている。さらに、カレントミラーの出力
にはＦＥＴトランジスタＭ５によるソース接地アンプが
接続され、演算増幅器４７となっている。なお、Ｃ１は
位相補償コンデンサである。

【００８６】本発明の第十の実施の形態を図１８及び図
１９に基づいて説明する。本実施の形態は、請求項６記
載の発明に相当する。本実施の形態の可変ゲイン増幅器
５１は、固定ゲイン増幅器４２と、この固定ゲイン増幅
器４２の前段に接続されたデジタル設定型信号減衰器４
３と、固定ゲイン増幅器４２中のゲインＡ１の演算増幅
器５２の帰還経路中に介在されたデジタル設定型信号減
衰器４８とにより構成されている。デジタル設定型信号
減衰器４３は第七の実施の形態等で説明した構成からな
るＲストリング回路３２Ａと抵抗切換回路４４Ａとによ
り構成されている。また、デジタル設定型信号減衰器４
８は第七の実施の形態等で説明した構成からなるＲスト
リング回路３２Ｂと図１４に示した抵抗切換回路４４Ｂ
との直列回路により構成されている。

【００８７】より詳細には、入力信号はＲストリング回
路３２Ａの一方の入力（Ｖ２）に接続され、Ｒストリン
グ回路３２Ａの他方の入力（Ｖ１）は抵抗切換回路４４
Ａの一方の入力（Ｖ１）に接続され、抵抗切換回路４４
Ａの他方の入力（Ｖ２）はＧＮＤに接続されている。抵
抗切換回路４４Ａは設定データＤＤ３により任意の抵抗
Ｒｉが選択され、Ｒストリング回路３２Ａの出力（ＶＯ
０〜ＶＯ１５）はゲイン設定データＤＤ１により、１つ
の出力が減衰信号を出力し、他はハイインピーダンスと
なる。減衰信号出力となった端子は減衰率１（無減衰）
〜Ｒｉ／（Ｒｉ＋ＲＡ）（ＲＡ：Ｒストリング回路３２
ＡにおけるＲストリング３３の全抵抗値）の範囲で減衰
率が選択される。Ｒストリング回路３２Ａの出力（ＶＯ
０〜ＶＯ１５）は、演算増幅器５２と帰還抵抗Ｒ１と信
号源抵抗Ｒ２とによる固定ゲイン増幅器４２の非反転入
力（ＩＮ０〜ＩＮ１５）に入力される。

【００８８】演算増幅器５２の出力は抵抗切換回路４４
Ｂの一方の入力（Ｖ２）に接続され、抵抗切換回路４４
Ｂの他方の入力（Ｖ１）とＲストリング回路３２Ｂの一
方の入力（Ｖ２）が接続され、Ｒストリング回路３２Ｂ
の他方の入力（Ｖ１）はＧＮＤに接続されている。抵抗
切換回路４４Ｂは設定データＤＤ５により任意の抵抗Ｒ
ｊが選択され、Ｒストリング回路３２Ｂの出力（ＶＯ０
〜ＶＯ１５）は設定データＤＤ４により、１つの出力が
減衰信号を出力し、他はハイインピーダンスとなる。減
衰信号出力となった端子は、演算増幅器５２の出力に対
する減衰率ＲＢ／（Ｒｊ＋ＲＢ）（ＲＢ：Ｒストリング
回路３２ＢにおけるＲストリング３３の全抵抗値、Ｒ
ｊ：抵抗切換回路４４Ｂの選択された抵抗値）〜∞（無
限大）の範囲で減衰率が選択され、演算増幅器５２の反
転入力（ＩＮ０〜ＩＮ１５）に帰還される。ここで、全
体のゲインはＡｖ＝（ＲＡ×ＤＤ１／２^L＋Ｒｉ）／（ＲＡ＋Ｒｉ）
×（ＲＢ＋Ｒｊ）／ＲＢ×２^o／ＤＤ４（倍）である。

【００８９】図１９に演算増幅器５２の構成例を示す。
図１５において、ＭＮ１０，ＭＮ２０，ＭＮ１１，ＭＮ
２１，…，ＭＮ１１５，ＭＮ２１５及びＭＰ１０，ＭＰ
２０，ＭＰ１１，ＭＰ２１，…，ＭＰ１１５，ＭＰ２１
５は各々Ｒストリング回路３２Ｂ側のアンプ入力部３５
（ＩＱ０〜ＩＱ１５）とＲストリング回路３２Ａ側のア
ンプ入力部３５（ＩＱ０〜ＩＱ１５）を構成しており、
ＭＮ１０〜ＭＮ１１５の何れかアクティブな素子とＭＰ
１０〜ＭＰ１１５の何れかアクティブな素子とで差動ペ
アを構成している。差動ペアのコモンソースには電流源
ＩＳ１が接続され、各々のドレインにはＦＥＴトランジ
スタＭ３，Ｍ４によるカレントミラーが接続されてい
る。さらに、カレントミラーの出力にはＦＥＴトランジ
スタＭ５によるソース接地アンプが接続され、演算増幅
器５２となっている。なお、Ｃ１は位相補償コンデンサ
である。

【００９０】本発明の第十一の実施の形態を図２０に基
づいて説明する。本実施の形態は、請求項７記載の発明
に相当する。

【００９１】本実施の形態では、例えば図１に示したア
ナログスイッチ４等を含む選択手段２を用いる構成のＲ
ストリング回路６１部分であって、抵抗ストリング１を
駆動する前段の駆動増幅器(図示せず)のゲインを１倍と
した場合を示している。図示の如く、駆動増幅器へ帰還
する側の信号（ＶＯ２）は固定ゲイン増幅器１２に接続
する側のＶＯ１と等価なアナログスイッチのオン抵抗と
寄生容量を２つのアナログスイッチ６２（ＳＷ１，ＳＷ
２）に各々持たせ、さらに、ソースフォロワの出力もＶ
Ｏ１と等価な出力抵抗と寄生容量を２つのソースフォロ
ワ６３（ＳＦ１，ＳＦ２）に持たせている。これらのア
ナログスイッチ６２、ソースフォロワ６３とともに電流
源Ｉbiasにより選択手段２によるアナログスイッチ群と
等価的なアナログスイッチ群６４が構成されている。な
お、図示例ではアナログスイッチの寄生容量をＶＯ１側
の１つのブロック（１つのソースフォロワ５）につなが
るアナログスイッチ４の数ｍに対し、アナログスイッチ
６１（ＳＷ２）の入出力をショートして（ｍ−１）／２
倍の素子サイズとすることで実現し、同様にソースフォ
ロワ６３（ＳＦ１）につく寄生容量もブロック数(ソー
スフォロワ５の数)をｎとした場合、ソースフォロワ６
３（ＳＦ２）を（ｎ−１）倍の素子サイズとすることで
実現している。ここに、アナログスイッチ６２がオンと
は低抵抗の状態、オフとは高抵抗の状態にあることを意
味し、ソースフォロワ６３がオンとはその内部のシャン
トスイッチＭ２がオフの状態、オフとはシャントスイッ
チＭ２がオンの状態を意味する。

【００９２】なお、図２０に示す例では、選択手段の例
として図１に示した例を用いたが、図３に示した多段構
成の選択手段７の場合や図４に示したアナログスイッチ
４のオン抵抗で抵抗ストリング１の構成抵抗の分圧点を
さらに分圧する構成の選択手段８の場合や、図１０に示
したように出力をブロック分割する構成の選択手段３１
の場合でも、同様に等価な構成で駆動増幅器へ帰還する
ことができる。

【００９３】本発明の第十二の実施の形態を図２１に基
づいて説明する。本実施の形態は、請求項７記載の発明
に相当する。

【００９４】図２１において、Ｒストリング回路６１は
図２０に示した構成よりなり、抵抗切換回路１４は図６
及び図７に示したものである。

【００９５】入力信号はＮ型ＭＯＳトランジスタＭ２と
電流源Ｉbias２によるソースフォロワ６５を通してゲイ
ンＡ２の演算増幅器６６の非反転端子に入力され、演算
増幅器６６の出力はＲストリング回路６１の一方の入力
（Ｖ２）に接続され、Ｒストリング回路６１の他方の入
力（Ｖ１）は抵抗切換回路１４の一方の入力（Ｖ１）に
接続され、抵抗切換回路１４の他方の入力（Ｖ２）はＧ
ＮＤに接続されている。抵抗切換回路１４は設定データ
ＤＤ３により任意の抵抗Ｒｉが選択され、Ｒストリング
回路６１の出力（ＶＯ）はゲイン設定データＤＤ１によ
り、減衰率１（無減衰）〜Ｒｉ／（Ｒｉ＋Ｒ）（Ｒ：Ｒ
ストリング回路６１の全抵抗値）の範囲で減衰率が選択
される。Ｒストリング回路６１の出力（ＶＯ２）は、他
方の出力（ＶＯ１）と等価なアナログスイッチ６２及び
ソースフォロワ６３を通って演算増幅器６６の反転入力
に帰還される。また、ＶＯ１はゲインＡ１の演算増幅器
１５と帰還抵抗Ｒ１と信号源抵抗Ｒ２とＮ型ＭＯＳトラ
ンジスタＭ１と電流源Ｉbias１とによる固定ゲイン増幅
器１２に入力され、（１＋Ｒ１／Ｒ２）倍されて出力さ
れる。ここで、Ｎ型ＭＯＳトランジスタＭ２と電流源Ｉ
bias２によるソースフォロワ６５とＮ型ＭＯＳトランジ
スタＭ１と電流源Ｉbias１によるソースフォロワ６７は
各々Ｒストリング回路６１内部のソースフォロワ５のオ
フセット電圧Ｖgsをキャンセルするためのものであり、
Ｒストリング回路６１内のソースフォロワ５と同じもの
である。ここで、全体のゲインはＡｖ＝（１＋Ｒ１／Ｒ２）×（Ｒ×ＤＤ１／２^L＋Ｒ
ｉ）／（Ｒ＋Ｒｉ）（倍）である。

【００９６】なお、ここでは抵抗ストリング１の駆動増
幅器のゲインを１倍としたが、ゲインを持たせること
も、さらに幾つかのゲインを切り換えることも可能であ
る。

【００９７】従って、本実施の形態によれば、抵抗スト
リング１を駆動する前段の駆動増幅器のゲインを抵抗ス
トリング１の減衰信号出力と同様な分圧点の選択用のア
ナログスイッチ６２やソースフォロワ６３などを通して
決定するため、駆動増幅器の帰還経路が減衰信号出力と
同様な周波数特性を持ち、これを駆動増幅器で補正する
ことができるので減衰信号出力も周波数特性が補正さ
れ、広帯域化ができる。また、駆動増幅器のゲインを信
号を減衰させる抵抗ストリング１を用いて決定するた
め、抵抗ストリング１の構成抵抗の相対精度による減衰
率の誤差を或る程度補正できるため、全体としてのゲイ
ンの高精度化が行える。

【００９８】本発明の第十三の実施の形態を図２２に基
づいて説明する。本実施の形態は、請求項８記載の発明
に相当する。

【００９９】本実施の形態では、例えば図１に示したア
ナログスイッチ４等を含む選択手段２を用いる構成のＲ
ストリング回路７１部分であって、抵抗ストリング１を
駆動する演算増幅器(図示せず)の位相補償に使う信号を
抵抗ストリング１の任意の分圧点から第２の選択手段７
２におけるアナログスイッチ及びソースフォロワを通し
て供給する。即ち、抵抗ストリング１の任意の分圧点か
らアナログスイッチとソースフォロワを通した信号を演
算増幅器の位相補償用信号として使用し、可変ゲイン増
幅器のゲイン範囲毎に選択する抵抗ストリングの分圧点
を切り換えるようにしたものである。

【０１００】なお、図２２に示す例では、選択手段の例
として図１に示した例を用いたが、図３に示した多段構
成の選択手段７の場合や図４に示したアナログスイッチ
４のオン抵抗で抵抗ストリング１の構成抵抗の分圧点を
さらに分圧する構成の選択手段８の場合や、図１０に示
したように出力をブロック分割する構成の選択手段３１
の場合でも、同様に抵抗ストリング１の任意の分圧点か
らアナログスイッチ及びソースフォロワを通して供給す
ることができる。

【０１０１】本発明の第十四の実施の形態を図２３及び
図２４に基づいて説明する。本実施の形態は、請求項８
記載の発明に相当する。

【０１０２】図２３において、Ｒストリング回路７１は
図２２に示した構成よりなり、抵抗切換回路１４は図７
に示したものである。

【０１０３】入力信号はＮ型ＭＯＳトランジスタＭ１と
電流源Ｉbiasとによるソースフォロワ７３を通してゲイ
ンＡ１の演算増幅器７４の非反転端子に入力され、演算
増幅器７４の出力は抵抗切換回路１４の一方の入力（Ｖ
２）に接続され、抵抗切換回路１４の他方の入力（Ｖ
１）とＲストリング回路７１の一方の入力（Ｖ２）が接
続され、Ｒストリング回路７１の他方の入力（Ｖ１）は
ＧＮＤに接続されている。抵抗切換回路１４は設定デー
タＤＤ５により任意の抵抗Ｒｊが選択され、Ｒストリン
グ回路７１の出力（ＶＯ１）は設定データＤＤ４によ
り、演算増幅器７４の出力に対する減衰率ＲＢ／（Ｒｊ
＋ＲＢ）（ＲＢ：Ｒストリング回路７１の全抵抗値、Ｒ
ｊ：抵抗切換回路１４の選択された抵抗値）〜∞（無限
大）の範囲で減衰率が選択され、演算増幅器７４の反転
入力に帰還される。また、Ｒストリング回路７１の位相
補償用出力ＶＯ２は補償コンデンサＣ１を通して演算増
幅器７４の補償端子に接続されている。ここで、Ｎ型Ｍ
ＯＳトランジスタＭ１と電流源Ｉbiasとによるソースフ
ォロワ７３はＲストリング回路７１内部のソースフォロ
ワ５のオフセット電圧Ｖgsをキャンセルするためのもの
である。ここで、全体のゲインはＡｖ＝（ＲＢ＋Ｒｊ）／ＲＢ×２^o／ＤＤ４（倍）であり、ゲインに応じて位相補償用出力ＶＯ２の出力レ
ベルを変えることができるので、最適な位相補償が行え
る。

【０１０４】なお、図２３に示す例では、抵抗ストリン
グ１の全ての分圧点を選択できるように記載している
が、全てのゲイン設定で位相補償用信号レベルを変える
必要がないので、抵抗ストリング１の必要な分圧点のみ
が選択できればよく、数〜十数ポイントの分圧点の選択
で周波数特性を良好にできればアナログスイッチも数〜
十数個あればよいのでソースフォロワの切り換えもなく
することができる。

【０１０５】ここに、演算増幅器７４の構成例を図２４
に示す。図示例では、ＦＥＴトランジスタＭ１，Ｍ２に
よる差動ペアのコモンソースに電流源ＩＳ１が接続さ
れ、各々のドレインにＦＥＴトランジスタＭ３，Ｍ４に
よるカレントミラーが接続され、カレントミラーの出力
にＦＥＴトランジスタＭ５と電流源ＩＳ２によるソース
接地アンプが接続されている。なお、ＦＥＴトランジス
タＭ５のドレインが出力端子であり、ＦＥＴトランジス
タＭ５のゲートが補償端子である。また、ＦＥＴトラン
ジスタＭ１，Ｍ２のゲートは各々反転・非反転入力とな
っている。

【０１０６】従って、本実施の形態によれば、演算増幅
器７４の帰還経路に抵抗ストリング１を持ち、抵抗スト
リング１の任意の分圧点を帰還する可変ゲイン増幅器
で、帰還経路の抵抗ストリング１の任意の分圧点をアナ
ログスイッチとソースフォロワによる電圧バッファを通
して位相補償用信号として使用しているので、構成抵抗
の相対精度のばらつきでゲインが下がった場合、位相補
償用信号の振幅が大きくなるので深い位相補償が掛か
り、逆にゲインが上がった場合は浅い位相補償となり、
全体の周波数特性のばらつきが小さくなる。また、ゲイ
ンにより位相補償信号の振幅を変えることができるので
各ゲインで最適な位相補償が行える。

【０１０７】本発明の第十五の実施の形態を図２５に基
づいて説明する。本実施の形態は、請求項９記載の発明
に相当する。

【０１０８】図２５において、Ｒストリング回路６１は
図２０に示した構成よりなり、Ｒストリング回路７１は
図２２に示した構成よりなり、抵抗切換回路１４Ａ，１
４Ｂは図７に示したものである。

【０１０９】入力信号はＮ型ＭＯＳトランジスタＭ１と
電流源Ｉbiasによるソースフォロワ６５を通して演算増
幅器６６の非反転端子に入力され、演算増幅器６６の出
力はＲストリング回路６１の一方の入力（Ｖ２）に接続
され、Ｒストリング回路６１の他方の入力（Ｖ１）は抵
抗切換回路１４Ａの一方の入力（Ｖ１）に接続され、抵
抗切換回路１４Ａの他方の入力（Ｖ２）はＧＮＤに接続
されている。抵抗切換回路１４Ａは設定データＤＤ３に
より任意の抵抗Ｒｉが選択され、Ｒストリング回路６１
の出力（ＶＯ）は設定データＤＤ１により、減衰率１
（無減衰）〜Ｒｉ／（Ｒｉ＋Ｒ）（Ｒ：Ｒストリング回
路６１における抵抗ストリング１の全抵抗値）の範囲で
減衰率が選択される。Ｒストリング回路６１の出力（Ｖ
Ｏ２）は、他方の出力（ＶＯ１）と等価な選択手段７２
におけるアナログスイッチ及びソースフォロワを通って
演算増幅器６６の反転入力に帰還される。また、Ｒスト
リング回路６１の出力（ＶＯ１）は演算増幅器７４の非
反転入力に接続され、演算増幅器７４の出力は抵抗切換
回路１４Ｂの一方の入力（Ｖ２）に接続され、抵抗切換
回路１４Ｂの他方の入力（Ｖ１）とＲストリング回路７
１の一方の入力（Ｖ２）が接続され、Ｒストリング回路
７１の他方の入力（Ｖ１）はＧＮＤに接続されている。
抵抗切換回路１４Ｂは設定データＤＤ５により任意の抵
抗Ｒｊが選択され、Ｒストリング回路７１の出力（ＶＯ
１）は設定データＤＤ４により、演算増幅器７４の出力
に対する減衰率ＲＢ／（Ｒｊ＋ＲＢ）（ＲＢ：Ｒストリ
ング回路７１における抵抗ストリング１の全抵抗値、Ｒ
ｊ：抵抗切換回路１４Ｂの選択された抵抗値）〜∞（無
限大）の範囲で減衰率が選択され、演算増幅器７４の反
転入力に帰還される。また、Ｒストリング回路７１の位
相補償用出力ＶＯ２は補償コンデンサＣ１を通して演算
増幅器７４の補償端子に接続されている。ここで、Ｎ型
ＭＯＳトランジスタＭ１と電流源Ｉbiasによるソースフ
ォロワ６５はＲストリング回路６１内部のソースフォロ
ワ５のオフセット電圧Ｖgsをキャンセルするためのもの
であり、Ｒストリング回路６１内のソースフォロワ５と
同じものである。ここで、全体のゲインはＡｖ＝(ＲＡ×ＤＤ１／２^L＋Ｒｉ)／(ＲＡ＋Ｒｉ)×(Ｒ
Ｂ＋Ｒｊ)／ＲＢ×２^o／ＤＤ４（倍）であり、ＤＤ４で設定したゲインに応じて位相補償用出
力ＶＯ２の出力レベルを変えることができるので、最適
な位相補償が行える。

【０１１０】従って、本実施の形態によれば、Ｒストリ
ング回路６１における第１の抵抗ストリングを駆動する
前段の駆動増幅器のゲインを第１の抵抗ストリングの減
衰信号出力と同様な分圧点の選択用の選択手段７２にお
けるアナログスイッチやソースフォロワなどを通して決
定するため、駆動増幅器の帰還経路が減衰信号出力と同
様な周波数特性を持ち、これを駆動増幅器で補正するこ
とができるので減衰信号出力も周波数特性が補正され、
広帯域化ができる。また、駆動増幅器のゲインを信号を
減衰させるＲストリング回路６１における第１の抵抗ス
トリングを用いて決定するため、抵抗ストリングの構成
抵抗の相対精度による減衰率の誤差を或る程度補正でき
るため、全体としてのゲインの高精度化が行える。ま
た、演算増幅器７４の帰還経路のＲストリング回路７１
における第２の抵抗ストリングから位相補償用信号を出
力しているので、ゲインがばらついた場合でも全体の周
波数特性のばらつきが小さくなる。さらに、ゲインによ
り位相補償信号の振幅を変えることができるので各ゲイ
ンで最適な位相補償が行える。また、抵抗ストリングの
駆動増幅器のゲインを抵抗ストリングの減衰信号出力と
同様な分圧点の選択スイッチやソースフォロワなどを通
して決定するため、減衰信号出力が駆動増幅器の周波数
特性を補正することで同時に補正され、広帯域化ができ
るとともに、減衰率の誤差をある程度補正できる為、ゲ
インの高精度化が行える。

【０１１１】なお、図２５に示す例では、抵抗ストリン
グ１の全ての分圧点を選択できるように記載している
が、全てのゲイン設定で位相補償用信号レベルを変える
必要がないので、抵抗ストリング１の必要な分圧点のみ
が選択できればよく、数〜十数ポイントの分圧点の選択
で周波数特性を良好にできればアナログスイッチも数〜
十数個あればよいのでソースフォロワの切り換えもなく
することができる。

【０１１２】また、ここではＲストリング回路６１の駆
動増幅器のゲインを１倍としたが、ゲインを持たせるこ
とも、さらに幾つかのゲインを切り換えることも可能で
ある。

【０１１３】

【発明の効果】請求項１ないし３記載の発明によれば、
可変ゲインの主要素子である抵抗ストリングの任意の分
圧点の選択手段としてアナログスイッチとソースフォロ
ワとによるアナログＯＲ回路を用いているので、アナロ
グスイッチのオン抵抗とアナログスイッチにつく寄生容
量を小さくでき、アナログスイッチによる信号伝送の周
波数帯域が伸び、さらにソースフォロワを用いているた
め負荷の駆動能力が上がるので増幅器の入力インピーダ
ンスの低下による周波数特性の劣化を抑えることがで
き、広帯域の微少ステップの可変ゲインと設定データに
対し反比例の特性を持った可変ゲイン増幅器を実現でき
る。

【０１１４】請求項４ないし６記載の発明によれば、可
変ゲインの主要素子である抵抗ストリングの任意の分圧
点の選択にブロック分割したアナログスイッチを用い、
ブロック毎に出力を出すようにしたので、アナログスイ
ッチのオン抵抗とアナログスイッチにつく寄生容量を小
さくでき、アナログスイッチによる信号伝送の周波数帯
域が伸びるので、広帯域の微少ステップの可変ゲインと
設定データに対し反比例の特性を持った可変ゲイン増幅
器を実現できる。

【０１１５】請求項７記載の発明によれば、抵抗ストリ
ングを駆動する前段の駆動増幅器のゲインを抵抗ストリ
ングの減衰信号出力と同様な分圧点の選択用のアナログ
スイッチやソースフォロワなどを通して決定するため、
駆動増幅器の帰還経路が減衰信号出力と同様な周波数特
性を持ち、これを駆動増幅器で補正することができるの
で減衰信号出力も周波数特性が補正され、広帯域化がで
きる。また、駆動増幅器のゲインを信号を減衰させる抵
抗ストリングを用いて決定するため、抵抗ストリングの
構成抵抗の相対精度による減衰率の誤差を或る程度補正
できるため、全体としてのゲインの高精度化が行える。

【０１１６】請求項８記載の発明によれば、演算増幅器
の帰還経路に抵抗ストリングを持ち、抵抗ストリングの
任意の分圧点を帰還する可変ゲイン増幅器で、帰還経路
の抵抗ストリングの任意の分圧点をアナログスイッチと
ソースフォロワによる電圧バッファを通して位相補償用
信号として使用しているので、構成抵抗の相対精度のば
らつきでゲインが下がった場合、位相補償用信号の振幅
が大きくなるので深い位相補償が掛かり、逆にゲインが
上がった場合は浅い位相補償となり、全体の周波数特性
のばらつきが小さくなる。また、ゲインにより位相補償
信号の振幅を変えることができるので各ゲインで最適な
位相補償が行える。

【０１１７】請求項９記載の発明によれば、第１の抵抗
ストリングを駆動する前段の駆動増幅器のゲインを抵抗
ストリングの減衰信号出力と同様な分圧点の選択用のア
ナログスイッチやソースフォロワなどを通して決定する
ため、駆動増幅器の帰還経路が減衰信号出力と同様な周
波数特性を持ち、これを駆動増幅器で補正することがで
きるので減衰信号出力も周波数特性が補正され、広帯域
化ができる。また、駆動増幅器のゲインを信号を減衰さ
せる第１の抵抗ストリングを用いて決定するため、抵抗
ストリングの構成抵抗の相対精度による減衰率の誤差を
或る程度補正できるため、全体としてのゲインの高精度
化が行える。また、演算増幅器の帰還経路の第２の抵抗
ストリングから位相補償用信号を出力しているので、ゲ
インがばらついた場合でも全体の周波数特性のばらつき
が小さくなる。さらに、ゲインにより位相補償信号の振
幅を変えることができるので各ゲインで最適な位相補償
が行える。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態を示すＲストリング
回路の回路図である。

【図２】そのソースフォロワの構成例を示す回路図であ
る。

【図３】本発明の第二の実施の形態を示すＲストリング
回路の回路図である。

【図４】本発明の第三の実施の形態を示すＲストリング
回路の回路図である。

【図５】ソースフォロワの各種変形例を示す回路図であ
る。

【図６】本発明の第四の実施の形態を示す可変ゲイン増
幅器の回路図である。

【図７】その抵抗切換回路を示す回路図である。

【図８】本発明の第五の実施の形態を示す可変ゲイン増
幅器の回路図である。

【図９】本発明の第六の実施の形態を示す可変ゲイン増
幅器の回路図である。

【図１０】本発明の第七の実施の形態を示すＲストリン
グ回路の回路図である。

【図１１】そのアンプ入力部の構成例を示す回路図であ
る。

【図１２】アンプ入力部の変形例を示す回路図である。

【図１３】本発明の第八の実施の形態を示す可変ゲイン
増幅器の回路図である。

【図１４】その抵抗切換回路を示す回路図である。

【図１５】その演算増幅器の構成例を示す回路図であ
る。

【図１６】本発明の第九の実施の形態を示す可変ゲイン
増幅器の回路図である。

【図１７】その演算増幅器の構成例を示す回路図であ
る。

【図１８】本発明の第十の実施の形態を示す可変ゲイン
増幅器の回路図である。

【図１９】その演算増幅器の構成例を示す回路図であ
る。

【図２０】本発明の第十一の実施の形態を示すＲストリ
ング回路の回路図である。

【図２１】本発明の第十二の実施の形態を示す可変ゲイ
ン増幅器の回路図である。

【図２２】本発明の第十三の実施の形態を示すＲストリ
ング回路の回路図である。

【図２３】本発明の第十四の実施の形態を示す可変ゲイ
ン増幅器の回路図である。

【図２４】その演算増幅器の構成例を示す回路図であ
る。

【図２５】本発明の第十五の実施の形態を示す可変ゲイ
ン増幅器の回路図である。

【図２６】第１の従来例の可変ゲイン増幅器を示す回路
図である。

【図２７】そのＲ‐２Ｒラダー抵抗器を示す回路図であ
る。

【図２８】第２の従来例の可変ゲイン増幅器を示す回路
図である。

【図２９】第３の従来例の可変ゲイン増幅器を示す回路
図である。

【図３０】その減衰器を示す回路図である。

【図３１】第４の従来例の可変ゲイン増幅器を示す回路
図である。

【符号の説明】

１抵抗ストリング２選択手段４アナログスイッチ５ソースフォロワ７，８選択手段１１可変ゲイン増幅器１２固定ゲイン増幅器１３デジタル設定型信号減衰器１６可変ゲイン増幅器１７演算増幅器１８デジタル設定型信号減衰器２１可変ゲイン増幅器３１選択手段３３抵抗ストリング３４アナログスイッチ４１可変ゲイン増幅器４２固定ゲイン増幅器４３デジタル設定型信号減衰器４５演算増幅器４６可変ゲイン増幅器４７演算増幅器４８デジタル設定型信号減衰器５１可変ゲイン増幅器５２演算増幅器６２アナログスイッチ６３エミッタフォロワ６４アナログスイッチ群７４演算増幅器

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5C051 AA01 BA03 DA03 DB01 DB15 DE15 DE17 EA02 FA01 FA04 5C072 AA01 BA04 EA05 UA05 UA06 XA01 5C077 LL17 LL18 MM03 PP11 PQ03 PQ04 PQ08 PQ11 RR01 5J100 AA03 AA17 AA21 AA23 BA02 BA10 BB02 BB09 BC03 CA02 CA05 CA12 CA20 CA28 CA29 JA01 KA05 LA10 LA11 QA01 QA02 QA04

Claims

【特許請求の範囲】

【請求項１】ＣＣＤリニアイメージセンサの出力信号
から入力光量に応じた画像信号成分のみをデジタルデー
タに変換するＣＣＤアナログ信号処理回路において、抵抗ストリングを用いたデジタル設定型信号減衰器と固
定ゲイン増幅器とによる微少ステップ可変ゲイン増幅器
を備え、１段又は多段構成のアナログスイッチとソースフォロワ
とによるアナログＯＲ回路よりなり、前記抵抗ストリン
グの任意の点の分圧信号を選択する選択手段を有するこ
とを特徴とする画像信号処理回路。
【請求項２】ＣＣＤリニアイメージセンサの出力信号
から入力光量に応じた画像信号成分のみをデジタルデー
タに変換するＣＣＤアナログ信号処理回路において、抵抗ストリングによるデジタル設定型信号減衰器を帰還
に用いた演算増幅器による可変ゲイン増幅器を備え、１段又は多段構成のアナログスイッチとソースフォロワ
とによるアナログＯＲ回路よりなり、前記抵抗ストリン
グの任意の点の分圧信号を選択する選択手段を有するこ
とを特徴とする画像信号処理回路。
【請求項３】ＣＣＤリニアイメージセンサの出力信号
から入力光量に応じた画像信号成分のみをデジタルデー
タに変換するＣＣＤアナログ信号処理回路において、第１の抵抗ストリングを用いたデジタル設定型信号減衰
器と、第２の抵抗ストリングによるデジタル設定型信号
減衰器を帰還に用いた演算増幅器とによる微少ステップ
可変ゲイン増幅器を備え、１段又は多段構成のアナログスイッチとソースフォロワ
とによるアナログＯＲ回路よりなり、前記各抵抗ストリ
ングの任意の点の分圧信号を選択する選択手段を有する
ことを特徴とする画像信号処理回路。
【請求項４】ＣＣＤリニアイメージセンサの出力信号
から入力光量に応じた画像信号成分のみをデジタルデー
タに変換するＣＣＤアナログ信号処理回路において、抵抗ストリングを用いたデジタル設定型信号減衰器と固
定ゲイン増幅器とによる微少ステップ可変ゲイン増幅器
を備え、各ブロック毎に出力を持ち、各ブロックが１段又は多段
構成のアナログスイッチとソースフォロワとによるアナ
ログＯＲ回路よりなり、前記抵抗ストリングの任意の点
の分圧信号を選択する選択手段を有し、前記固定ゲイン増幅器が前記抵抗ストリングの各ブロッ
ク毎の出力に対応した入力を持ち、或るブロックの出力
が有効なときそれに対応した入力が有効となるようにし
たことを特徴とする画像信号処理回路。
【請求項５】ＣＣＤリニアイメージセンサの出力信号
から入力光量に応じた画像信号成分のみをデジタルデー
タに変換するＣＣＤアナログ信号処理回路において、抵抗ストリングによるデジタル設定型信号減衰器を帰還
に用いた演算増幅器による可変ゲイン増幅器を備え、各ブロック毎に出力を持ち、各ブロックが１段又は多段
構成のアナログスイッチとソースフォロワとによるアナ
ログＯＲ回路よりなり、前記抵抗ストリングの任意の点
の分圧信号を選択する選択手段を有し、前記演算増幅器が前記抵抗ストリングの各ブロック毎の
出力に対応した反転入力を持ち、或るブロックの出力が
有効なときそれに対応した反転入力が有効となるように
したことを特徴とする画像信号処理回路。
【請求項６】ＣＣＤリニアイメージセンサの出力信号
から入力光量に応じた画像信号成分のみをデジタルデー
タに変換するＣＣＤアナログ信号処理回路において、第１の抵抗ストリングを用いたデジタル設定型信号減衰
器と、第２の抵抗ストリングによるデジタル設定型信号
減衰器を帰還に用いた演算増幅器とによる微少ステップ
可変ゲイン増幅器を備え、各ブロック毎に出力を持ち、各ブロックが１段又は多段
構成のアナログスイッチとソースフォロワとによるアナ
ログＯＲ回路よりなり、前記各抵抗ストリングの任意の
点の分圧信号を選択する選択手段を有し、前記演算増幅器が前記抵抗ストリングの各ブロック毎の
出力に対応した反転・非反転入力を持ち、或るブロック
の出力が有効なときそれに対応する反転・非反転入力が
有効となるようにしたことを特徴とする画像信号処理回
路。
【請求項７】前記抵抗ストリングを駆動する前段の駆
動増幅器への帰還を、前記抵抗ストリングの該当する分
圧点の信号を前記固定ゲイン増幅器に信号を供給するア
ナログスイッチ群と等価なアナログスイッチ群を通して
行うようにしたことを特徴とする請求項１又は４記載の
画像信号処理回路。
【請求項８】前記抵抗ストリングの任意の分圧点から
前記アナログスイッチと前記ソースフォロワを通した信
号を前記演算増幅器の位相補償用信号として使用し、前
記可変ゲイン増幅器のゲイン範囲毎に選択する前記抵抗
ストリングの分圧点を切り換えるようにしたことを特徴
とする請求項２又は５記載の画像信号処理回路。
【請求項９】前記第１の抵抗ストリングを駆動する前
段の駆動増幅器への帰還を、前記第１の抵抗ストリング
の該当する分圧点の信号を前記固定ゲイン増幅器に信号
を供給するアナログスイッチ群と等価なアナログスイッ
チ群を通して行い、前記第２の抵抗ストリングの任意の
分圧点から前記アナログスイッチと前記ソースフォロワ
を通した信号を前記演算増幅器の位相補償用信号として
使用し、前記可変ゲイン増幅器のゲイン範囲毎に選択す
る前記第２の抵抗ストリングの分圧点を切り換えるよう
にしたことを特徴とする請求項３又は６記載の画像信号
処理回路。