JP2000268576A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 アドレス遷移時に、ビット線の電圧振幅を短
時間で大きくする。 【解決手段】 本発明の半導体記憶装置は、複数のメモ
リセルMC１，MC２…と、プリチャージ・トランジスタＱ
２，Ｑ３およびイコライズ・トランジスタＱ１からなる
初期化回路１と、負荷トランジスタＱ４，Ｑ５からなる
負荷回路２とを有する。負荷回路２内の負荷トランジス
タＱ４，Ｑ５は信号線FI２に接続され、信号線FI２がロ
ーレベルになると、負荷トランジスタＱ４，Ｑ５がオン
し、ビット線の電圧を引き上げる作用が行われる。一
方、信号線FI２がハイレベルになると、負荷トランジス
タＱ４，Ｑ５がオフし、ビット線の電圧を引き上げる作
用が中断される。このように、アドレス遷移時に、一時
的に、負荷トランジスタＱ４，Ｑ５をオフするため、ロ
ーレベルのビット線の電圧振幅を短時間で大きくするこ
とができ、アクセスタイムの高速化が図れる。
時間で大きくする。 【解決手段】 本発明の半導体記憶装置は、複数のメモ
リセルMC１，MC２…と、プリチャージ・トランジスタＱ
２，Ｑ３およびイコライズ・トランジスタＱ１からなる
初期化回路１と、負荷トランジスタＱ４，Ｑ５からなる
負荷回路２とを有する。負荷回路２内の負荷トランジス
タＱ４，Ｑ５は信号線FI２に接続され、信号線FI２がロ
ーレベルになると、負荷トランジスタＱ４，Ｑ５がオン
し、ビット線の電圧を引き上げる作用が行われる。一
方、信号線FI２がハイレベルになると、負荷トランジス
タＱ４，Ｑ５がオフし、ビット線の電圧を引き上げる作
用が中断される。このように、アドレス遷移時に、一時
的に、負荷トランジスタＱ４，Ｑ５をオフするため、ロ
ーレベルのビット線の電圧振幅を短時間で大きくするこ
とができ、アクセスタイムの高速化が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳメモリ等の
半導体記憶装置に関し、特に、ビット線を中間電圧に設
定するための負荷回路を有するスタティックＲＡＭを対
象とする。
半導体記憶装置に関し、特に、ビット線を中間電圧に設
定するための負荷回路を有するスタティックＲＡＭを対
象とする。
【０００２】
【従来の技術】図４は従来のＳＲＡＭ(Static Random A
ccess Memory)のビット線周辺の回路図である。同図に
示すように、二本のビット線ＢＬＡ，ＢＬＢの間に、複
数のメモリセルMC１，MC２〜MCｎと、これらビット線Ｂ
ＬＡ，ＢＬＢの電圧を初期化する初期化回路１と、デー
タアクセス時にビット線ＢＬＡ，ＢＬＢのローレベル電
圧が下がり過ぎないように中間電圧に設定する負荷回路
２とが設けられ、各回路ともＭＯＳトランジスタで形成
されている。
ccess Memory)のビット線周辺の回路図である。同図に
示すように、二本のビット線ＢＬＡ，ＢＬＢの間に、複
数のメモリセルMC１，MC２〜MCｎと、これらビット線Ｂ
ＬＡ，ＢＬＢの電圧を初期化する初期化回路１と、デー
タアクセス時にビット線ＢＬＡ，ＢＬＢのローレベル電
圧が下がり過ぎないように中間電圧に設定する負荷回路
２とが設けられ、各回路ともＭＯＳトランジスタで形成
されている。
【０００３】初期化回路１は、メモリセルのアドレス遷
移時（メモリセルの選択および非選択の切り替え時）に
両方のビット線ＢＬＡ，ＢＬＢを短絡するイコライズ・
トランジスタＱ１と、ビット線ＢＬＡ，ＢＬＢをそれぞ
れプリチャージするプリチャージ・トランジスタＱ２，
Ｑ３とを有し、これらトランジスタＱ１〜Ｑ３のゲート
端子はともに信号線FI１に接続されている。信号線FI１
の信号レベルは、不図示のアドレス遷移検知回路により
制御され、定常状態ではハイレベル、アドレス遷移時に
は一時的にローレベルに設定される。すなわち、信号線
FI１に供給される信号はワンショットのパルス信号であ
り、アドレス遷移検知回路は公知のワンショットパルス
発生回路で構成される。
移時（メモリセルの選択および非選択の切り替え時）に
両方のビット線ＢＬＡ，ＢＬＢを短絡するイコライズ・
トランジスタＱ１と、ビット線ＢＬＡ，ＢＬＢをそれぞ
れプリチャージするプリチャージ・トランジスタＱ２，
Ｑ３とを有し、これらトランジスタＱ１〜Ｑ３のゲート
端子はともに信号線FI１に接続されている。信号線FI１
の信号レベルは、不図示のアドレス遷移検知回路により
制御され、定常状態ではハイレベル、アドレス遷移時に
は一時的にローレベルに設定される。すなわち、信号線
FI１に供給される信号はワンショットのパルス信号であ
り、アドレス遷移検知回路は公知のワンショットパルス
発生回路で構成される。
【０００４】負荷回路２は、ビット線ＢＬＡ，ＢＬＢの
ローレベル電圧をそれぞれ中間電圧に設定する負荷トラ
ンジスタＱ４，Ｑ５を有する。これらトランジスタＱ
４，Ｑ５のゲート端子はともに接地端子に接続されてお
り、常にオン状態である。
ローレベル電圧をそれぞれ中間電圧に設定する負荷トラ
ンジスタＱ４，Ｑ５を有する。これらトランジスタＱ
４，Ｑ５のゲート端子はともに接地端子に接続されてお
り、常にオン状態である。
【０００５】メモリセルMC１，MC２…は、例えば図５に
示すような公知の回路で構成される。図５は２個のPMOS
トランジスタＱ11，Ｑ12と４個のNMOSトランジスタＱ13
〜Ｑ16でメモリセルMC１，MC２…を構成した例を示して
いる。NMOSトランジスタＱ13，Ｑ14はワード線ＷＬの論
理に応じてオン・オフする。トランジスタＱ11，Ｑ15は
電源端子ＶDDと接地端子ＶSSとの間に直列接続され、ト
ランジスタＱ12，Ｑ16は電源端子ＶDDと接地端子ＶSSと
の間に直列接続されている。トランジスタＱ11，Ｑ15の
ゲート端子とトランジスタＱ14のドレイン端子は互いに
接続され、トランジスタＱ12，Ｑ16のゲート端子とトラ
ンジスタＱ13のドレイン端子は互いに接続されている。
示すような公知の回路で構成される。図５は２個のPMOS
トランジスタＱ11，Ｑ12と４個のNMOSトランジスタＱ13
〜Ｑ16でメモリセルMC１，MC２…を構成した例を示して
いる。NMOSトランジスタＱ13，Ｑ14はワード線ＷＬの論
理に応じてオン・オフする。トランジスタＱ11，Ｑ15は
電源端子ＶDDと接地端子ＶSSとの間に直列接続され、ト
ランジスタＱ12，Ｑ16は電源端子ＶDDと接地端子ＶSSと
の間に直列接続されている。トランジスタＱ11，Ｑ15の
ゲート端子とトランジスタＱ14のドレイン端子は互いに
接続され、トランジスタＱ12，Ｑ16のゲート端子とトラ
ンジスタＱ13のドレイン端子は互いに接続されている。
【０００６】図４のメモリセルMC１，MC２はともにビッ
ト線ＢＬＡ，ＢＬＢに接続されており、メモリセルMC１
にはワード線WL１が、メモリセルMC２にはワード線WL２
が接続されている。
ト線ＢＬＡ，ＢＬＢに接続されており、メモリセルMC１
にはワード線WL１が、メモリセルMC２にはワード線WL２
が接続されている。
【０００７】図６（ａ）はアドレス遷移時におけるビッ
ト線ＢＬＡ，ＢＬＢの電圧変化、図６（ｂ）はアドレス
遷移時における信号線FI１の電圧変化を示す図、図６
（ｃ）はアドレス遷移時におけるワード線WL１，WL２の
電圧変化を示す図である。図６では、メモリセルMC１に
データ「０」が、メモリセルMC２にデータ「１」が記憶
されているときに、メモリセルMC１の選択状態からメモ
リセルMC２の選択状態に遷移した場合の電圧変化を示し
ている。
ト線ＢＬＡ，ＢＬＢの電圧変化、図６（ｂ）はアドレス
遷移時における信号線FI１の電圧変化を示す図、図６
（ｃ）はアドレス遷移時におけるワード線WL１，WL２の
電圧変化を示す図である。図６では、メモリセルMC１に
データ「０」が、メモリセルMC２にデータ「１」が記憶
されているときに、メモリセルMC１の選択状態からメモ
リセルMC２の選択状態に遷移した場合の電圧変化を示し
ている。
【０００８】アドレス遷移前（図６の時刻Ｔ１以前）
は、ワード線WL１が活性状態（例えば、ハイレベル）
で、ワード線WL２が非活性状態（例えば、ローレベル）
であり、メモリセルMC１が選択されてビット線ＢＬＡが
ローレベル、ビット線ＢＬＢがハイレベルになる。この
とき、ビット線ＢＬＡの電圧レベルは、電源電圧ＶDDと
接地電圧ＶSSとの中間電圧になる。中間電圧になる理由
は、図４の負荷トランジスタＱ４，Ｑ５が常にオン状態
であるため、電源端子ＶDDからの電荷が負荷トランジス
タＱ４，Ｑ５を介してビット線ＢＬＡに供給されるため
である。
は、ワード線WL１が活性状態（例えば、ハイレベル）
で、ワード線WL２が非活性状態（例えば、ローレベル）
であり、メモリセルMC１が選択されてビット線ＢＬＡが
ローレベル、ビット線ＢＬＢがハイレベルになる。この
とき、ビット線ＢＬＡの電圧レベルは、電源電圧ＶDDと
接地電圧ＶSSとの中間電圧になる。中間電圧になる理由
は、図４の負荷トランジスタＱ４，Ｑ５が常にオン状態
であるため、電源端子ＶDDからの電荷が負荷トランジス
タＱ４，Ｑ５を介してビット線ＢＬＡに供給されるため
である。
【０００９】このように、ビット線ＢＬＡ，ＢＬＢのロ
ーレベル電圧を中間電圧に設定することにより、後述す
るように、アドレス遷移時にビット線ＢＬＡ，ＢＬＢの
電圧を迅速に初期化電圧にまで引き上げることができ
る。なお、初期化電圧は、電源電圧ＶDDと同じ電圧であ
る。
ーレベル電圧を中間電圧に設定することにより、後述す
るように、アドレス遷移時にビット線ＢＬＡ，ＢＬＢの
電圧を迅速に初期化電圧にまで引き上げることができ
る。なお、初期化電圧は、電源電圧ＶDDと同じ電圧であ
る。
【００１０】一方、アドレスが遷移すると（図６の時刻
Ｔ１）、ワード線WL１は非活性状態になり、メモリセル
MC１も非選択状態になる。また、アドレスの遷移期間中
は、信号線FI１がローレベルになるため、イコライズ・
トランジスタＱ１がオン状態になり、ビット線は互いに
同電圧になろうとする。同時に、プリチャージ・トラン
ジスタＱ２，Ｑ３もオン状態になり、結果として、ビッ
ト線ＢＬＡ，ＢＬＢは、プリチャージ・トランジスタＱ
２，Ｑ３を介して初期化電圧ＶDDレベルにまで充電され
る。
Ｔ１）、ワード線WL１は非活性状態になり、メモリセル
MC１も非選択状態になる。また、アドレスの遷移期間中
は、信号線FI１がローレベルになるため、イコライズ・
トランジスタＱ１がオン状態になり、ビット線は互いに
同電圧になろうとする。同時に、プリチャージ・トラン
ジスタＱ２，Ｑ３もオン状態になり、結果として、ビッ
ト線ＢＬＡ，ＢＬＢは、プリチャージ・トランジスタＱ
２，Ｑ３を介して初期化電圧ＶDDレベルにまで充電され
る。
【００１１】このように、図４の回路は、イコライズ・
トランジスタＱ１とプリチャージ・トランジスタＱ２，
Ｑ３を用いて、アドレス遷移時に、ビット線ＢＬＡ，Ｂ
ＬＢをイコライズしながら電圧ＶDDレベルまでプリチャ
ージすることにより、ビット線電圧の初期化を行う。
トランジスタＱ１とプリチャージ・トランジスタＱ２，
Ｑ３を用いて、アドレス遷移時に、ビット線ＢＬＡ，Ｂ
ＬＢをイコライズしながら電圧ＶDDレベルまでプリチャ
ージすることにより、ビット線電圧の初期化を行う。
【００１２】また、ビット線ＢＬＡ，ＢＬＢの初期化処
理を開始する時点（図６の時刻Ｔ１）では、ビット線Ｂ
ＬＡ，ＢＬＢのローレベル電圧は、電源電圧ＶDDと接地
電圧ＶSSとの中間電圧に設定されており、ビット線ＢＬ
Ａ，ＢＬＢの電圧を迅速に初期化電圧ＶDDまで引き上げ
ることができる。
理を開始する時点（図６の時刻Ｔ１）では、ビット線Ｂ
ＬＡ，ＢＬＢのローレベル電圧は、電源電圧ＶDDと接地
電圧ＶSSとの中間電圧に設定されており、ビット線ＢＬ
Ａ，ＢＬＢの電圧を迅速に初期化電圧ＶDDまで引き上げ
ることができる。
【００１３】その後、図４に示す信号線FI１がハイレベ
ルに戻り、イコライズ・トランジスタＱ１とプリチャー
ジ・トランジスタＱ２，Ｑ３がともにオフ状態になるこ
とにより、ビット線電圧の初期化処理が終了する。同時
に、アドレス遷移によりワード線WL２が活性状態にな
り、メモリセルMC２が選択される。メモリセルMC２にデ
ータ「１」が記憶されている場合には、ビット線ＢＬＢ
の電圧がローレベルに、ビット線ＢＬＡの電圧がハイレ
ベルになる。
ルに戻り、イコライズ・トランジスタＱ１とプリチャー
ジ・トランジスタＱ２，Ｑ３がともにオフ状態になるこ
とにより、ビット線電圧の初期化処理が終了する。同時
に、アドレス遷移によりワード線WL２が活性状態にな
り、メモリセルMC２が選択される。メモリセルMC２にデ
ータ「１」が記憶されている場合には、ビット線ＢＬＢ
の電圧がローレベルに、ビット線ＢＬＡの電圧がハイレ
ベルになる。
【００１４】また、このとき、負荷トランジスタＱ４，
Ｑ５はオン状態であるため、ビット線ＢＬＢの電圧は電
源電圧ＶDDと接地電圧ＶSSの中間レベルになる。
Ｑ５はオン状態であるため、ビット線ＢＬＢの電圧は電
源電圧ＶDDと接地電圧ＶSSの中間レベルになる。
【００１５】
【発明が解決しようとする課題】しかしながら、図４の
回路は、ビット線ＢＬＡ，ＢＬＢの初期化処理の終了後
にビット線ＢＬＡ，ＢＬＢのローレベル電圧を所望の電
圧にまで迅速に下げられないという問題がある。
回路は、ビット線ＢＬＡ，ＢＬＢの初期化処理の終了後
にビット線ＢＬＡ，ＢＬＢのローレベル電圧を所望の電
圧にまで迅速に下げられないという問題がある。
【００１６】より詳細に説明すると、図４の回路は、ビ
ット線ＢＬＡ，ＢＬＢの初期化処理が終了するのと同時
に、ワード線WL２が活性状態になり、メモリセルMC２の
データがビット線ＢＬＢに出力されて、ビット線ＢＬＢ
がローレベルになる。ところが、負荷トランジスタＱ
４，Ｑ５は常にオン状態であるため、ビット線ＢＬＢに
は負荷トランジスタＱ４，Ｑ５を介して常に電荷が供給
される。したがって、ビット線ＢＬＢの電圧振幅はすぐ
には大きくならず、アクセスタイムの遅延が生じる。
ット線ＢＬＡ，ＢＬＢの初期化処理が終了するのと同時
に、ワード線WL２が活性状態になり、メモリセルMC２の
データがビット線ＢＬＢに出力されて、ビット線ＢＬＢ
がローレベルになる。ところが、負荷トランジスタＱ
４，Ｑ５は常にオン状態であるため、ビット線ＢＬＢに
は負荷トランジスタＱ４，Ｑ５を介して常に電荷が供給
される。したがって、ビット線ＢＬＢの電圧振幅はすぐ
には大きくならず、アクセスタイムの遅延が生じる。
【００１７】本発明は、このような点に鑑みてなされた
ものであり、その目的は、メモリセルの選択および非選
択を切り替える際に、ビット線の電圧振幅を短時間で大
きくすることができる半導体記憶装置を提供することに
ある。
ものであり、その目的は、メモリセルの選択および非選
択を切り替える際に、ビット線の電圧振幅を短時間で大
きくすることができる半導体記憶装置を提供することに
ある。
【００１８】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、複数のメモリセルのそれぞ
れに接続された第１および第２のビット線と、前記第１
および第２のビット線のうちいずれか一方が第１および
第２の電圧の間の中間電圧になるように、前記第１およ
び第２のビット線に電荷を供給する負荷回路と、を備
え、選択された前記メモリセルにアクセスする際、前記
第１および第２のビット線の一方を前記第１の電圧に設
定し、他方を前記中間電圧に設定するようにした半導体
記憶装置であって、前記メモリセルの選択および非選択
を切り替える際、所定期間だけ、前記負荷回路による前
記第１および第２のビット線への電荷の供給を遮断する
遮断制御回路を備える。
ために、請求項１の発明は、複数のメモリセルのそれぞ
れに接続された第１および第２のビット線と、前記第１
および第２のビット線のうちいずれか一方が第１および
第２の電圧の間の中間電圧になるように、前記第１およ
び第２のビット線に電荷を供給する負荷回路と、を備
え、選択された前記メモリセルにアクセスする際、前記
第１および第２のビット線の一方を前記第１の電圧に設
定し、他方を前記中間電圧に設定するようにした半導体
記憶装置であって、前記メモリセルの選択および非選択
を切り替える際、所定期間だけ、前記負荷回路による前
記第１および第２のビット線への電荷の供給を遮断する
遮断制御回路を備える。
【００１９】請求項１の発明では、メモリセルの選択お
よび非選択を切り替える際、一時的に第１および第２の
ビット線への電荷の供給を遮断するため、第１および第
２のビット線を迅速に所望の電圧に設定することがで
き、アクセスタイムの短縮化が図れ、ビット線への電荷
の供給を遮断することでの省電力化が図れる。
よび非選択を切り替える際、一時的に第１および第２の
ビット線への電荷の供給を遮断するため、第１および第
２のビット線を迅速に所望の電圧に設定することがで
き、アクセスタイムの短縮化が図れ、ビット線への電荷
の供給を遮断することでの省電力化が図れる。
【００２０】請求項２の発明では、データの読み出し時
に、一時的に第１および第２のビット線への電荷の供給
を遮断するため、メモリセルに記憶されたデータを高速
に読み出すことができる。
に、一時的に第１および第２のビット線への電荷の供給
を遮断するため、メモリセルに記憶されたデータを高速
に読み出すことができる。
【００２１】請求項３の発明では、第１または第２のビ
ット線の電圧が第１の電圧から所定の電圧以上変化した
後、第１および第２のビット線への電荷の供給を再開す
るため、第１および第２のビット線の電圧振幅を短時間
で大きくすることができる。
ット線の電圧が第１の電圧から所定の電圧以上変化した
後、第１および第２のビット線への電荷の供給を再開す
るため、第１および第２のビット線の電圧振幅を短時間
で大きくすることができる。
【００２２】請求項４の発明では、第１および第２のビ
ット線の電圧が初期化電圧に略等しくなった後に第１お
よび第２のビット線への電荷の供給を再開するため、第
１および第２のビット線への電荷の供給タイミングの制
御が容易になる。
ット線の電圧が初期化電圧に略等しくなった後に第１お
よび第２のビット線への電荷の供給を再開するため、第
１および第２のビット線への電荷の供給タイミングの制
御が容易になる。
【００２３】請求項５の発明では、センスアンプの出力
論理が変化した後に第１および第２のビット線への電荷
の供給を再開するため、第１および第２のビット線への
電荷の供給タイミングの制御が容易になる。
論理が変化した後に第１および第２のビット線への電荷
の供給を再開するため、第１および第２のビット線への
電荷の供給タイミングの制御が容易になる。
【００２４】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置について、図面を参照しながら具体的に説明する。以
下では、半導体記憶装置の一例として、SRAM(Static Ra
ndom AccessMemory)について説明する。
置について、図面を参照しながら具体的に説明する。以
下では、半導体記憶装置の一例として、SRAM(Static Ra
ndom AccessMemory)について説明する。
【００２５】図１は本発明に係る半導体記憶装置の一実
施形態の回路図であり、SRAMのビット線周辺の回路構成
を示している。図１では、図４と共通する構成部分には
同一符号を付しており、以下では、相違点を中心に説明
する。
施形態の回路図であり、SRAMのビット線周辺の回路構成
を示している。図１では、図４と共通する構成部分には
同一符号を付しており、以下では、相違点を中心に説明
する。
【００２６】図１の半導体記憶装置は、図４と同様に、
複数のメモリセルMC１，MC２…と、プリチャージ・トラ
ンジスタＱ２，Ｑ３およびイコライズ・トランジスタＱ
１からなる初期化回路１と、負荷トランジスタＱ４，Ｑ
５からなる負荷回路２とを、二本のビット線ＢＬＡ，Ｂ
ＬＢの間に接続した構成になっている。
複数のメモリセルMC１，MC２…と、プリチャージ・トラ
ンジスタＱ２，Ｑ３およびイコライズ・トランジスタＱ
１からなる初期化回路１と、負荷トランジスタＱ４，Ｑ
５からなる負荷回路２とを、二本のビット線ＢＬＡ，Ｂ
ＬＢの間に接続した構成になっている。
【００２７】メモリセルMC１，MC２…にはそれぞれ異な
るワード線WL１，WL２…が接続され、いずれかのワード
線を所定の信号レベルに設定することにより、メモリセ
ルの選択が行われる。なお、図１は、メモリセルMC１に
ワード線WL１が、メモリセルMC２にワード線WL２が接続
される例を示している。
るワード線WL１，WL２…が接続され、いずれかのワード
線を所定の信号レベルに設定することにより、メモリセ
ルの選択が行われる。なお、図１は、メモリセルMC１に
ワード線WL１が、メモリセルMC２にワード線WL２が接続
される例を示している。
【００２８】初期化回路１内のプリチャージ・トランジ
スタＱ２，Ｑ３とイコライズ・トランジスタＱ１の各ゲ
ート端子には、図４と同様に信号線FI１が接続されてい
る。信号線FI１は、通常はハイレベルであり、メモリセ
ルMC１，MC２…のアドレス遷移時に一時的にローレベル
になる。信号線FI１がローレベルになると、ビット線Ｂ
ＬＡ，ＢＬＢはともに同一の初期化電圧に設定される。
スタＱ２，Ｑ３とイコライズ・トランジスタＱ１の各ゲ
ート端子には、図４と同様に信号線FI１が接続されてい
る。信号線FI１は、通常はハイレベルであり、メモリセ
ルMC１，MC２…のアドレス遷移時に一時的にローレベル
になる。信号線FI１がローレベルになると、ビット線Ｂ
ＬＡ，ＢＬＢはともに同一の初期化電圧に設定される。
【００２９】負荷回路２内の負荷トランジスタＱ４，Ｑ
５のゲート端子には、図４と異なり、信号線FI２が接続
されている。信号線FI２は、定常状態ではローレベルで
あり、アドレス遷移時に一時的にハイレベルになる。信
号線FI２がローレベルになると、負荷トランジスタＱ
４，Ｑ５がオンし、ビット線ＢＬＡ，ＢＬＢのローレベ
ル電圧を中間電圧にまで引き上げる作用が行われる。こ
の作用により、アドレス遷移時にビット線電圧を迅速に
初期化電圧まで引き上げることができる。一方、信号線
FI２がハイレベルになると、負荷トランジスタＱ４，Ｑ
５がオフし、ビット線ＢＬＡ，ＢＬＢには電源端子ＶDD
からの電荷は供給されなくなる。
５のゲート端子には、図４と異なり、信号線FI２が接続
されている。信号線FI２は、定常状態ではローレベルで
あり、アドレス遷移時に一時的にハイレベルになる。信
号線FI２がローレベルになると、負荷トランジスタＱ
４，Ｑ５がオンし、ビット線ＢＬＡ，ＢＬＢのローレベ
ル電圧を中間電圧にまで引き上げる作用が行われる。こ
の作用により、アドレス遷移時にビット線電圧を迅速に
初期化電圧まで引き上げることができる。一方、信号線
FI２がハイレベルになると、負荷トランジスタＱ４，Ｑ
５がオフし、ビット線ＢＬＡ，ＢＬＢには電源端子ＶDD
からの電荷は供給されなくなる。
【００３０】信号線FI１，FI２の信号レベルはアドレス
遷移検知回路３により設定される。メモリセルMC１，MC
２…は図５と同様に構成され、データ「０」が記憶され
ている場合は読み出し時にビット線ＢＬＡがローレベル
に、ビット線ＢＬＢがハイレベルになり、データ「１」
が記憶されている場合はビット線ＢＬＢがローレベル
に、ビット線ＢＬＡがハイレベルになる。
遷移検知回路３により設定される。メモリセルMC１，MC
２…は図５と同様に構成され、データ「０」が記憶され
ている場合は読み出し時にビット線ＢＬＡがローレベル
に、ビット線ＢＬＢがハイレベルになり、データ「１」
が記憶されている場合はビット線ＢＬＢがローレベル
に、ビット線ＢＬＡがハイレベルになる。
【００３１】すなわち、メモリセルMC１，MC２…のデー
タ読み出し時には、記憶されているデータの論理に応じ
て、ビット線ＢＬＡ，ＢＬＢのいずれか一方がローレベ
ルに、他方がハイレベルになる。メモリセルMC１，MC２
…から読み出されたデータは、ビット線ＢＬＡ，ＢＬＢ
の一端に接続されたセンスアンプ４で増幅されて外部に
読み出される。
タ読み出し時には、記憶されているデータの論理に応じ
て、ビット線ＢＬＡ，ＢＬＢのいずれか一方がローレベ
ルに、他方がハイレベルになる。メモリセルMC１，MC２
…から読み出されたデータは、ビット線ＢＬＡ，ＢＬＢ
の一端に接続されたセンスアンプ４で増幅されて外部に
読み出される。
【００３２】図２は図１の半導体記憶装置のタイミング
図であり、以下、この図を用いて図１の半導体記憶装置
の動作を説明する。なお、図１のメモリセルMC１にデー
タ「０」が記憶され、メモリセルMC２にデータ「１」が
記憶されているとし、アドレス遷移により、メモリセル
MC１の選択状態からメモリセルMC２の選択状態に切り替
わる場合の動作について説明する。
図であり、以下、この図を用いて図１の半導体記憶装置
の動作を説明する。なお、図１のメモリセルMC１にデー
タ「０」が記憶され、メモリセルMC２にデータ「１」が
記憶されているとし、アドレス遷移により、メモリセル
MC１の選択状態からメモリセルMC２の選択状態に切り替
わる場合の動作について説明する。
【００３３】アドレス遷移前の状態（図２の時刻Ｔ１以
前）では、ワード線WL１が活性状態でワード線WL２が非
活性状態であり、メモリセルMC１が選択される。メモリ
セルMC１にはデータ「０」が記憶されているため、デー
タ読み出し時には、ビット線ＢＬＡがローレベルに、ビ
ット線ＢＬＢがハイレベルになる。また、定常状態では
信号線FI２はローレベルであるため、負荷トランジスタ
Ｑ４，Ｑ５がオンし、電源電圧ＶDDからの電荷がローレ
ベルのビット線ＢＬＡに供給され、ビット線ＢＬＡの電
圧は、電源電圧ＶDDと接地電圧ＶSSとの中間レベルにな
る。
前）では、ワード線WL１が活性状態でワード線WL２が非
活性状態であり、メモリセルMC１が選択される。メモリ
セルMC１にはデータ「０」が記憶されているため、デー
タ読み出し時には、ビット線ＢＬＡがローレベルに、ビ
ット線ＢＬＢがハイレベルになる。また、定常状態では
信号線FI２はローレベルであるため、負荷トランジスタ
Ｑ４，Ｑ５がオンし、電源電圧ＶDDからの電荷がローレ
ベルのビット線ＢＬＡに供給され、ビット線ＢＬＡの電
圧は、電源電圧ＶDDと接地電圧ＶSSとの中間レベルにな
る。
【００３４】このように、ローレベルのビット線ＢＬＡ
の電圧を中間レベルに設定することにより、このビット
線ＢＬＡをアドレス遷移時に迅速に初期化電圧ＶDDにま
で引き上げることができる。
の電圧を中間レベルに設定することにより、このビット
線ＢＬＡをアドレス遷移時に迅速に初期化電圧ＶDDにま
で引き上げることができる。
【００３５】次に、アドレス遷移後（図２の時刻Ｔ１以
降）の状態について説明する。まず、時刻Ｔ１でアドレ
スが遷移すると、ワード線WL１が非活性状態になり、メ
モリセルMC１は非選択状態になる。同時に、信号線FI２
がハイレベルに変化し、負荷トランジスタＱ４，Ｑ５が
いずれもオフ状態になる。この結果、負荷トランジスタ
Ｑ４，Ｑ５によるビット線ＢＬＡ，ＢＬＢへの電荷供給
は遮断される。
降）の状態について説明する。まず、時刻Ｔ１でアドレ
スが遷移すると、ワード線WL１が非活性状態になり、メ
モリセルMC１は非選択状態になる。同時に、信号線FI２
がハイレベルに変化し、負荷トランジスタＱ４，Ｑ５が
いずれもオフ状態になる。この結果、負荷トランジスタ
Ｑ４，Ｑ５によるビット線ＢＬＡ，ＢＬＢへの電荷供給
は遮断される。
【００３６】また、同時に、信号線FI１がローレベルに
変化して、イコライズ・トランジスタＱ１がオンする。
この結果、ビット線ＢＬＡ，ＢＬＢが短絡し、ビット線
ＢＬＡ，ＢＬＢはともに同電位になろうとする。また、
プリチャージ・トランジスタＱ２，Ｑ３もオンし、ビッ
ト線ＢＬＡ，ＢＬＢはともに電源電圧ＶDDまで充電さ
れ、ビット線ＢＬＡ，ＢＬＢの初期化が行われる。
変化して、イコライズ・トランジスタＱ１がオンする。
この結果、ビット線ＢＬＡ，ＢＬＢが短絡し、ビット線
ＢＬＡ，ＢＬＢはともに同電位になろうとする。また、
プリチャージ・トランジスタＱ２，Ｑ３もオンし、ビッ
ト線ＢＬＡ，ＢＬＢはともに電源電圧ＶDDまで充電さ
れ、ビット線ＢＬＡ，ＢＬＢの初期化が行われる。
【００３７】次に、図２の時刻Ｔ２になると、信号線FI
１はハイレベルになり、イコライズ・トランジスタＱ１
とプリチャージ・トランジスタＱ２，Ｑ３はともにオフ
状態になって、ビット線ＢＬＡ，ＢＬＢの初期化処理が
終了する。
１はハイレベルになり、イコライズ・トランジスタＱ１
とプリチャージ・トランジスタＱ２，Ｑ３はともにオフ
状態になって、ビット線ＢＬＡ，ＢＬＢの初期化処理が
終了する。
【００３８】同時に、ワード線WL２が活性状態になって
メモリセルMC２が選択され、ビット線ＢＬＢにメモリセ
ルMC２のデータが出力される。例えば、メモリセルMC２
にデータ「１」が記憶されている場合には、ビット線Ｂ
ＬＡはハイレベルに、ビット線ＢＬＢはローレベルにな
る。
メモリセルMC２が選択され、ビット線ＢＬＢにメモリセ
ルMC２のデータが出力される。例えば、メモリセルMC２
にデータ「１」が記憶されている場合には、ビット線Ｂ
ＬＡはハイレベルに、ビット線ＢＬＢはローレベルにな
る。
【００３９】この時点では、信号線FI２はハイレベルで
あるため、負荷トランジスタＱ４，Ｑ５によるビット線
ＢＬＡ，ＢＬＢへの電荷供給は遮断されたままである。
したがって、データアクセスによりビット線ＢＬＢの電
圧がローレベルになるとき、ビット線ＢＬＢは迅速にロ
ーレベルにまで放電されるようになる。
あるため、負荷トランジスタＱ４，Ｑ５によるビット線
ＢＬＡ，ＢＬＢへの電荷供給は遮断されたままである。
したがって、データアクセスによりビット線ＢＬＢの電
圧がローレベルになるとき、ビット線ＢＬＢは迅速にロ
ーレベルにまで放電されるようになる。
【００４０】この結果、ビット線ＢＬＢの読み出しデー
タの電圧振幅を短時間で大きくでき、アクセスタイムの
高速化が図れる。
タの電圧振幅を短時間で大きくでき、アクセスタイムの
高速化が図れる。
【００４１】次に、図２の時刻Ｔ３になると、信号線FI
２はローレベルになり、負荷トランジスタＱ４，Ｑ５は
オン状態になる。これにより、ビット線ＢＬＡ，ＢＬＢ
には、負荷トランジスタＱ４，Ｑ５を介して電源端子Ｖ
DDから電荷が供給される。この結果、ローレベルのビッ
ト線ＢＬＢの電圧は、電源電圧ＶDDと接地電圧ＶSSとの
中間レベルになる。
２はローレベルになり、負荷トランジスタＱ４，Ｑ５は
オン状態になる。これにより、ビット線ＢＬＡ，ＢＬＢ
には、負荷トランジスタＱ４，Ｑ５を介して電源端子Ｖ
DDから電荷が供給される。この結果、ローレベルのビッ
ト線ＢＬＢの電圧は、電源電圧ＶDDと接地電圧ＶSSとの
中間レベルになる。
【００４２】図３はデータ読み出し時におけるビット線
ＢＬＢの電圧変化を本発明の回路と従来の回路とで比較
した図である。図示の点線波形は従来のビット線ＢＬＢ
の読み出しデータの電圧振幅を示し、一点鎖線波形は本
発明のビット線ＢＬＢの読み出しデータの電圧振幅を示
している。
ＢＬＢの電圧変化を本発明の回路と従来の回路とで比較
した図である。図示の点線波形は従来のビット線ＢＬＢ
の読み出しデータの電圧振幅を示し、一点鎖線波形は本
発明のビット線ＢＬＢの読み出しデータの電圧振幅を示
している。
【００４３】同図に示すように、イコライズ・トランジ
スタＱ１とプリチャージ・トランジスタＱ２，Ｑ３によ
るビット線の初期化処理が終了し、ワード線WL２が活性
化した直後の状態では、従来に比べてビット線ＢＬＢの
電圧振幅は大きくなる。
スタＱ１とプリチャージ・トランジスタＱ２，Ｑ３によ
るビット線の初期化処理が終了し、ワード線WL２が活性
化した直後の状態では、従来に比べてビット線ＢＬＢの
電圧振幅は大きくなる。
【００４４】このように、本実施形態は、ワード線WL２
が活性化した直後に、負荷トランジスタＱ４，Ｑ５によ
るビット線ＢＬＢへの電荷供給を一時的に遮断するた
め、従来のように電源電圧ＶDDからビット線ＢＬＢに常
に電荷供給を行う場合に比べて、ビット線ＢＬＢの電圧
振幅を短時間で大きくすることができる。
が活性化した直後に、負荷トランジスタＱ４，Ｑ５によ
るビット線ＢＬＢへの電荷供給を一時的に遮断するた
め、従来のように電源電圧ＶDDからビット線ＢＬＢに常
に電荷供給を行う場合に比べて、ビット線ＢＬＢの電圧
振幅を短時間で大きくすることができる。
【００４５】また、データアクセス後のビット線ＢＬＢ
の定常レベルにおいては、従来と同様に、負荷トランジ
スタＱ４，Ｑ５がオン状態になるため、ビット線ＢＬＢ
の電圧は従来と同様に、電源電圧ＶDDと接地電圧ＶSSと
の中間レベルになる。この結果、本実施形態は、従来と
同様の効果を得ることができる一方で、メモリセルへの
アクセス速度を向上できる。
の定常レベルにおいては、従来と同様に、負荷トランジ
スタＱ４，Ｑ５がオン状態になるため、ビット線ＢＬＢ
の電圧は従来と同様に、電源電圧ＶDDと接地電圧ＶSSと
の中間レベルになる。この結果、本実施形態は、従来と
同様の効果を得ることができる一方で、メモリセルへの
アクセス速度を向上できる。
【００４６】ところで、メモリセルMC１，MC２…のアド
レス遷移後に、信号線FI２をローレベルに戻す時刻Ｔ３
は、ビット線ＢＬＢの電圧が電源電圧ＶDDから所定電圧
だけ下がった時刻を基準として定めてもよい。あるい
は、図１のセンスアンプ４の出力論理が反転する時刻を
基準として定めてもよい。
レス遷移後に、信号線FI２をローレベルに戻す時刻Ｔ３
は、ビット線ＢＬＢの電圧が電源電圧ＶDDから所定電圧
だけ下がった時刻を基準として定めてもよい。あるい
は、図１のセンスアンプ４の出力論理が反転する時刻を
基準として定めてもよい。
【００４７】上述した実施形態は、ビット線ＢＬＡ，Ｂ
ＬＢの双方をアドレス遷移前にハイレベルにしておき、
メモリセルMC１，MC２に記憶されているデータの論理に
応じて、いずれか一方のビット線をローレベルにする例
を説明したが、逆に、ビット線ＢＬＡ，ＢＬＢの双方を
アドレス遷移前にローレベルにしておき、メモリセルMC
１，MC２に記憶されているデータの論理に応じて、いず
れか一方のビット線をハイレベルにしてもよい。この場
合、初期化回路１や負荷回路２をNMOSトランジスタで構
成し、各トランジスタのゲート端子に入力されるパルス
の論理を図１の回路とは逆にすればよい。
ＬＢの双方をアドレス遷移前にハイレベルにしておき、
メモリセルMC１，MC２に記憶されているデータの論理に
応じて、いずれか一方のビット線をローレベルにする例
を説明したが、逆に、ビット線ＢＬＡ，ＢＬＢの双方を
アドレス遷移前にローレベルにしておき、メモリセルMC
１，MC２に記憶されているデータの論理に応じて、いず
れか一方のビット線をハイレベルにしてもよい。この場
合、初期化回路１や負荷回路２をNMOSトランジスタで構
成し、各トランジスタのゲート端子に入力されるパルス
の論理を図１の回路とは逆にすればよい。
【００４８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、メモリセルの選択および非選択を切り替える際、
所定期間だけ、負荷回路による第１および第２のビット
線への電荷の供給を遮断するため、メモリセルの選択時
に、第１および第２のビット線の電圧振幅を短時間で大
きくでき、アクセスタイムの高速化が可能になり、高性
能の半導体記憶装置が得られる。
れば、メモリセルの選択および非選択を切り替える際、
所定期間だけ、負荷回路による第１および第２のビット
線への電荷の供給を遮断するため、メモリセルの選択時
に、第１および第２のビット線の電圧振幅を短時間で大
きくでき、アクセスタイムの高速化が可能になり、高性
能の半導体記憶装置が得られる。
【００４９】また、データアクセス後のビット線電圧の
定常状態においては、各ビット線に負荷回路を介して電
荷が供給されるため、ビット線のいずれか一方を中間電
圧に設定でき、従来と同様のイニシャライズ速度が得ら
れる。
定常状態においては、各ビット線に負荷回路を介して電
荷が供給されるため、ビット線のいずれか一方を中間電
圧に設定でき、従来と同様のイニシャライズ速度が得ら
れる。
【図１】本発明に係る半導体記憶装置の一実施形態の回
路図。
路図。
【図２】図１の半導体記憶装置のタイミング図。
【図３】データ読み出し時におけるビット線の電圧変化
を本発明の回路と従来の回路とで比較した図。
を本発明の回路と従来の回路とで比較した図。
【図４】従来のＳＲＡＭのビット線周辺の回路図。
【図５】メモリセルの内部構成を示す回路図。
【図６】（ａ）はアドレス遷移時におけるビット線の電
圧変化、図６（ｂ）はアドレス遷移時における信号線の
電圧変化を示す図、図６（ｃ）はアドレス遷移時におけ
るワード線の電圧変化を示す図。
圧変化、図６（ｂ）はアドレス遷移時における信号線の
電圧変化を示す図、図６（ｃ）はアドレス遷移時におけ
るワード線の電圧変化を示す図。
１ 初期化回路 ２ 負荷回路 ３ アドレス遷移検知回路 ４ センスアンプ MC１，MC２ メモリセル
Claims (5)
- 【請求項１】複数のメモリセルのそれぞれに接続された
第１および第２のビット線と、 前記第１および第２のビット線のうちいずれか一方が第
１および第２の電圧の間の中間電圧になるように、前記
第１および第２のビット線に電荷を供給する負荷回路
と、を備え、 選択された前記メモリセルにアクセスする際、前記第１
および第２のビット線の一方を前記第１の電圧に設定
し、他方を前記中間電圧に設定するようにした半導体記
憶装置であって、 前記メモリセルの選択および非選択を切り替える際、所
定期間だけ、前記負荷回路による前記第１および第２の
ビット線への電荷の供給を遮断する遮断制御回路を備え
ることを特徴とする半導体記憶装置。 - 【請求項２】前記遮断制御回路は、選択された前記メモ
リセルからデータの読み出しを行う際、前記メモリセル
の選択動作を開始してから前記所定期間だけ、前記負荷
回路による前記第１および第２のビット線への電荷の供
給を遮断し、その後、前記第１および第２のビット線へ
の電荷の供給を再開することを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項３】前記遮断制御回路は、前記第１または第２
のビット線の電圧が前記第１の電圧から所定の電圧以上
変化した後、前記第１および第２のビット線への電荷の
供給を再開することを特徴とする請求項１または２に記
載の半導体記憶装置。 - 【請求項４】前記メモリセルの選択および非選択を切り
替える際、一時的に、前記第１および第２のビット線を
短絡するとともに、これらビット線の電圧を予め定めた
初期化電圧に設定する初期化回路を備え、 前記遮断制御回路は、前記第１および第２のビット線の
電圧が前記初期化電圧に略等しくなった後に前記第１お
よび第２のビット線への電荷の供給を再開することを特
徴とする請求項１〜３のいずれかに記載の半導体記憶装
置。 - 【請求項５】前記メモリセルから読み出した前記第１お
よび第２のビット線上のデータを増幅するセンスアンプ
を備え、 前記遮断制御回路は、前記センスアンプの出力論理が変
化した後に前記第１および第２のビット線への電荷の供
給を再開することを特徴とする請求項１〜４のいずれか
に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11070758A JP2000268576A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置 |
| US09/525,913 US6212116B1 (en) | 1999-03-16 | 2000-03-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11070758A JP2000268576A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000268576A true JP2000268576A (ja) | 2000-09-29 |
Family
ID=13440739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11070758A Pending JP2000268576A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6212116B1 (ja) |
| JP (1) | JP2000268576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100523507B1 (ko) * | 2001-06-26 | 2005-10-24 | 샤프 가부시키가이샤 | 반도체메모리장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1679111B (zh) * | 2002-09-02 | 2011-06-15 | Nxp股份有限公司 | 同时向存储矩阵中的多个行进行写入的装置 |
| US8483006B1 (en) * | 2011-09-16 | 2013-07-09 | Altera Corporation | Programmable addressing circuitry for increasing memory yield |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107797B2 (ja) * | 1987-02-10 | 1995-11-15 | 三菱電機株式会社 | ダイナミツクランダムアクセスメモリ |
| US4980862A (en) * | 1987-11-10 | 1990-12-25 | Mosaid, Inc. | Folded bitline dynamic ram with reduced shared supply voltages |
| JPH07118196B2 (ja) * | 1988-12-28 | 1995-12-18 | 株式会社東芝 | スタティック型半導体メモリ |
| US4985864A (en) * | 1989-06-23 | 1991-01-15 | Vlsi Technology, Inc. | Static random access memory having column decoded bit line bias |
| JP3072871B2 (ja) | 1992-03-19 | 2000-08-07 | 株式会社東芝 | 半導体メモリ装置 |
-
1999
- 1999-03-16 JP JP11070758A patent/JP2000268576A/ja active Pending
-
2000
- 2000-03-15 US US09/525,913 patent/US6212116B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100523507B1 (ko) * | 2001-06-26 | 2005-10-24 | 샤프 가부시키가이샤 | 반도체메모리장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6212116B1 (en) | 2001-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061201 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070529 |