JP2000244469A

JP2000244469A - ビット同期回路

Info

Publication number: JP2000244469A
Application number: JP11044507A
Authority: JP
Inventors: Takeshi Sakamoto; 健坂本; Nobuyuki Tanaka; 伸幸田中; Yasuhiro Ando; 泰博安東
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1999-02-23
Filing date: 1999-02-23
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】本発明の目的は受信データのデューティが
１００％からずれる場合であっても正しくビット同期が
行えるビット同期回路を提供することである。【解決手段】入力されるディジタルデータとクロック
信号との位相を比較する位相検出部２０にディジタルデ
ータをクロック信号に同期してラッチする第１のラッチ
回路２２とディジタルデータを遅延する位相検出遅延回
路２１とそれが出力する信号をクロック信号に同期して
ラッチする第２のラッチ回路２３と第１のラッチ回路２
２が出力する信号と第２のラッチ回路２３が出力する信
号とを比較してそれらの位相差に応じた信号を出力する
排他的論理和回路２４とを設け、位相検出遅延回路２１
の遅延量を入力されるディジタルデータのアイ開口時間
よりも小さくかつディジタルデータのデューティ変動よ
りも大きくした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受信したディジタ
ルデータとそれの各ビットのタイミングを示すクロック
信号とを入力し、クロック信号に同期してディジタルデ
ータの各ビットを識別する同期ディジタルデータ伝送に
利用可能なビット同期回路に関し、特に、受信したディ
ジタルデータとクロック信号との位相差の調整を行うビ
ット同期回路に関する。

【０００２】

【従来の技術】例えば、ディジタル交換機や電子計算機
などにおいては、ディジタルデータの伝送や演算処理に
同期系のデータ処理回路が用いられることが多い。同期
系のデータ処理回路においては、一般にディジタルデー
タとそれの各ビットが現れるタイミングを示す周期が一
定のクロック信号とを対にしてデータを伝送する。

【０００３】また、一般にクロック信号の１周期に１単
位のデータ（例えば１ビット）が割り当てられるので、
例えばクロック信号の１周期に１回の割合で受信したデ
ィジタルデータを取り込み、取り込んだデータを同期出
力データとする。実際には、受信側の回路においては、
受信したクロック信号の「０」レベルから「１」レベル
への立ち上がり又は「１」レベルから「０」レベルへの
立ち下がりの何れか一方（クロック信号の１周期が１単
位のデータに対応する場合）、あるいは両方のエッジが
現れるタイミングで（クロック信号の１周期が２単位の
データに対応する場合）、受信したディジタルデータを
取り込む。従って、クロック信号に同期したデータが同
期出力として得られる。

【０００４】しかし、伝送距離の長距離化あるいはクロ
ック速度の高速化により、伝送遅延時間が１クロック周
期に比べて無視できないほど大きくなると、ディジタル
データの変化点（ビット間の境界）のタイミングとクロ
ック信号のエッジのタイミングとが一致する場合があ
る。その場合には、ディジタルデータの変化点の前方の
ビットと後方のビットとのいずれが同期出力になるか
が、わずかなタイミングの変動によって変わるため、同
じビットを２回繰り返して取り込んだり、ビットの取り
こぼしが生じることになり正しいデータを取り込めない
可能性がある。

【０００５】また、クロック信号の位相が互いに異なる
複数のシステム間でデータ伝送を行う場合においても、
同様にデータの変化点のタイミングと受信側のクロック
信号によるデータの取り込みタイミングとの一致によ
り、正しくデータが取り込めない場合が生じ得る。これ
らの理由により、ビット同期回路が必要になる。すなわ
ち、ビット同期回路は、受信側データの位相と受信側ク
ロック信号の位相とを比較して、クロック信号あるいは
データの位相を調整することにより受信データを正しく
クロック信号に同期させる。

【０００６】従来のビット同期回路においては、データ
の変化点のタイミングとクロック信号のエッジのタイミ
ングとが一致しているか否かを検出し、それらのタイミ
ングが重ならないように位相を調整している。例えば、
特開平８−２３７１０４号公報に示されたビット同期回
路は、受信データをクロック信号に同期して取り込むＤ
型フリップフロップ回路と、予め遅延させた受信データ
をクロック信号に同期して取り込むＤ型フリップフロッ
プ回路とを設け、これら２つのＤ型フリップフロップ回
路の出力する信号を比較して、不一致であればデータの
変化点とクロック信号のエッジとが近づいていると判断
し、クロック信号あるいはデータのタイミングを半クロ
ック周期だけずらすように構成してある。

【０００７】また、特開昭５９−１８８２５４号公報の
ビット同期回路においては、２つのＤ型フリップフロッ
プ回路の両方に受信データを入力し、片方のＤ型フリッ
プフロップ回路に入力するクロック信号を遅延させるよ
うに構成してある。そして、２つのＤ型フリップフロッ
プ回路の出力する信号が不一致であればデータの変化点
とクロック信号のエッジが近づいていると判断し、クロ
ック信号の位相を逆相にするように制御している。

【０００８】更に、特開昭５７−４８８４１号公報，特
開昭５９−６３８３４号公報及び特開昭５９−１９０７
５４号公報に示されたビット同期回路においては、クロ
ック信号の変化点の微分パルスとデータの変化点の微分
パルスとを比較し、両者が重ならないようにクロック信
号あるいはデータの位相を調整するように構成してあ
る。

【０００９】

【発明が解決しようとする課題】ところが、実際のデー
タ伝送においては、信号の「０」レベルから「１」レベ
ルへの立ち上がりに要する遅延時間と、信号の「１」レ
ベルから「０」レベルへの立ち下がりに要する遅延時間
とが一致しないため、受信データの「１」のパルス幅と
「０」のパルス幅とがそれぞれ１クロック周期よりも広
くなったり、狭くなったりする。

【００１０】すなわち、デューティ（１クロック周期に
対するデータ「１」のパルス幅の割合）が１００％から
ずれる。特に、伝送速度が速くなるとこの遅延時間差に
よるデューティのずれが大きくなる。また、光を利用す
る信号伝送においても、発光素子の発光遅延と消光遅延
との時間差によってデューティがずれてしまう。従来の
ビット同期回路は、たとえば図３に示すアイパターンの
ようにデューティが１００％の受信データ（ディジタル
信号）を想定し、その受信データに対してデータの変化
点とクロックのエッジとが一致しないように考慮して回
路が構成されていた。

【００１１】このため、デューティが１００％からずれ
たデータを受信した場合には、次に説明するような問題
が生じる。デューティのずれが大きい受信データは、た
とえば図４に示すようなアイパターンになる。この例で
は、「１」のパルス幅が「０」のパルス幅に比べ広い場
合を示している。このようなデューティのずれによっ
て、真のアイ開口の他に疑似アイ開口が現れる。

【００１２】従来のビット同期回路では、疑似アイ開口
部が大きいと、クロック信号の変化点が疑似アイ開口部
にある場合にクロック信号のエッジとデータの変化点と
が近づいていないとみなし、疑似アイ開口部に相当する
タイミングでデータのビットを取り込む可能性がある。
例えば、図４のＸ点がクロック信号のエッジである場合
に、データの変化点であるＹ点がＸ点から十分に離れて
いれば、クロック信号のエッジによりデータの変化点を
打ち抜く（エッジと変化点とのタイミングが重なる）こ
とがないためクロック信号とデータとの位相関係が適切
と判断してしまう。

【００１３】ビット同期回路が図４のＸ点のような疑似
アイ開口部のタイミングでデータのビットを取り込む
と、例えば、実際には「１」の値と「０」の値とを繰り
返す交番パターンのビット列が受信された場合であって
も「１」の値が連続するビット列を同期出力として出力
する可能性があり、正しくビット同期が行われない。ま
た、データとクロック信号との位相関係が不適の場合
に、データあるいはクロック信号の位相を半クロック周
期ずらすビット同期方式では、デューティの変動が大き
いときに次のような問題が生じる。

【００１４】図５に示すように、位相をずらす前と後の
それぞれのクロックのエッジが図５中のＡ点とＢ点であ
った場合、どちらもデータの変化点と一致する。このよ
うな状況では、正しくビット同期が行われない。つま
り、受信データのデューティ変動が大きい場合には、従
来のビット同期回路では正しくビット同期が行われない
という欠点があった。

【００１５】本発明の目的は、受信データのデューティ
が１００％からずれる場合であっても正しくビット同期
が行えるビット同期回路を提供することである。

【００１６】

【課題を解決するための手段】請求項１は、受信したデ
ィジタルデータとそれの単位データの各々のタイミング
を示すクロック信号とを入力し、前記クロック信号に同
期して前記ディジタルデータを識別した結果を同期出力
として出力するビット同期回路において、入力されるデ
ィジタルデータとクロック信号との位相を比較する位相
検出部を設けるとともに、該位相検出部に入力されるデ
ィジタルデータを前記クロック信号に同期してラッチす
る第１のラッチ回路と、入力されるディジタルデータを
遅延した信号を出力する位相検出遅延回路と、前記位相
検出遅延回路が出力する信号を前記クロック信号に同期
してラッチする第２のラッチ回路と、前記第１のラッチ
回路が出力する信号と第２のラッチ回路が出力する信号
とを比較してそれらの位相差に応じた信号を出力する排
他的論理和回路とを設け、前記位相検出遅延回路の遅延
量を、入力される前記ディジタルデータのアイ開口時間
よりも小さく、かつ前記ディジタルデータのデューティ
変動よりも大きくしたことを特徴とする。

【００１７】請求項１においては、第１のラッチ回路と
第２のラッチ回路とは互いに位相検出遅延回路の遅延時
間（Ｔｄ１）だけ異なるタイミングでディジタルデータ
をラッチする。遅延時間Ｔｄ１はディジタルデータのア
イ開口時間Ｔｅよりも小さく、かつデューティ変動Ｔｖ
よりも大きく定めてある。つまり、（Ｔｄ１＞Ｔｖ）で
あるため、たとえば第１のラッチ回路が図４に示す疑似
アイ開口内のタイミング（Ｘ点など）でディジタルデー
タをラッチする場合には、第２のラッチ回路は疑似アイ
開口の外の真のアイ開口のタイミングでディジタルデー
タをラッチすることになる。

【００１８】その場合には、第１のラッチ回路の出力と
第２のラッチ回路の出力との不一致が検出されるので、
入力されるディジタルデータとクロック信号とが同期し
ていないことを認識できる。その結果、ディジタルデー
タ又はクロック信号の位相調整を行えば正しく信号の同
期をとることができる。また、（Ｔｄ１＜Ｔｅ）である
ため、必要に応じて位相の調整を行えば、第１のラッチ
回路がラッチするタイミングと第２のラッチ回路がラッ
チするタイミングとを同じ１つのアイ開口の中に配置す
ることができる。同じ１つのアイ開口の中で第１のラッ
チ回路及び第２のラッチ回路がともにラッチする場合に
は、第１のラッチ回路の出力と第２のラッチ回路の出力
とが一致する。

【００１９】つまり、第１のラッチ回路の出力と第２の
ラッチ回路の出力とが一致する場合には、クロック信号
のエッジがデューティのずれによって生じる疑似アイ開
口部ではなく、真のアイ開口部にあるとみなすことがで
きる。その場合には、正しく同期していると考えられ
る。請求項２は、請求項１のビット同期回路において、
受信したディジタルデータを遅延した信号を生成してそ
れを前記位相検出部に入力する可変遅延部と、前記位相
検出部が出力する信号に応じて前記可変遅延部の遅延量
を調整する遅延調整部とをさらに設けたことを特徴とす
る。

【００２０】すなわち、請求項２においては位相検出部
が非同期状態にある場合には、遅延調整部の制御によっ
て可変遅延部の遅延量を自動的に調整する。これによっ
て、位相検出部に入力されるディジタルデータが遅延さ
れるので、そのディジタルデータとクロック信号との位
相ずれが自動的に修正される。請求項３は、請求項２の
ビット同期回路において、前記可変遅延部を遅延時間が
前記クロック信号の周期の１／２ⁿ（ｎは自然数）で、
かつ互いに遅延時間が異なる複数の遅延回路と、前記複
数の遅延回路の組み合わせを変更する選択回路とで構成
したことを特徴とする。

【００２１】請求項３においては、たとえばクロック信
号の周期がＴ０の場合に、Ｔ０／２，Ｔ０／４，Ｔ０／
８などの遅延時間を有する複数の遅延回路を組み合わせ
ることによって、半クロック周期よりもさらに細かい位
相調整が可能になる。従って、デューティのずれが大き
い場合であっても、受信データをそのアイパターンの中
心付近のタイミングでクロック信号により取り込むこと
ができる。

【００２２】請求項４は、請求項３のビット同期回路に
おいて、複数のＴ型フリップフロップ回路を直列に接続
して構成したバイナリカウンタを前記遅延調整部として
設けたことを特徴とする。前記可変遅延部の遅延量の可
変ステップが細かい場合には、微妙なタイミングの調整
ができるため、複数の調整点のそれぞれの位置で回路が
同期状態になる。逆にいえば、回路が同期状態であって
も好ましい位相調整状態ではない可能性もある。

【００２３】好ましい位相調整状態でない場合には、受
信データやクロック信号のジッタによるわずかなタイミ
ングのずれによって、クロック信号のあるタイミングで
は受信データの変化点の前のビットを取り込み、その次
のタイミングでは受信データの変化点の後のビットを取
り込む可能性がある。これは、レーシングと呼ばれる現
象である。

【００２４】図６を参照してレーシングについて説明す
る。ここでは、可変遅延部の遅延量の調整により、クロ
ック信号のエッジのタイミングを図６のＡ１〜Ａ７の各
点に調整可能である場合を想定する。受信信号のレベル
が「０」から「１」へ変化するタイミングはジッタのた
めに１クロック毎に異なる。そのため、あるクロック周
期ではＡ１のタイミングでデータビットを取り込むこと
ができても、次のクロック周期ではＡ１のタイミングは
不適となりＡ７のタイミングでデータビットを取り込
む。さらに次のクロック周期ではＡ１のタイミングが不
適でなくなりＡ１のタイミングでデータビットを取り込
む。このような動作を繰り返す状況がレーシングであ
る。

【００２５】請求項４においては、バイナリカウンタを
前記遅延調整部として設けてあるため、位相比較の結果
が不適である場合には、可変遅延部の遅延量を１ステッ
プずつ変化させながら位相比較を行うことができる。そ
の結果、不適でない位相関係がずっと続いている遅延量
が定常状態として選択されることになり、受信データの
ジッタによるレーシングを防止できる。

【００２６】請求項５は、請求項１のビット同期回路に
おいて、所定のクロック信号を遅延した信号を生成して
それを前記位相検出部に入力する可変遅延部と、前記位
相検出部が出力する信号に応じて前記可変遅延部の遅延
量を調整する遅延調整部とをさらに設けたことを特徴と
する。すなわち、請求項５においては位相検出部が非同
期状態にある場合には、遅延調整部の制御によって可変
遅延部の遅延量を自動的に調整する。これによって、位
相検出部に入力されるクロック信号が遅延されるので、
ディジタルデータとクロック信号との位相ずれが自動的
に修正される。

【００２７】請求項６は、請求項５のビット同期回路に
おいて、前記可変遅延部を遅延時間が前記クロック信号
の周期の１／２ⁿ（ｎは自然数）で、かつ互いに遅延時
間が異なる複数の遅延回路と、前記複数の遅延回路の組
み合わせを変更する選択回路とで構成したことを特徴と
する。

【００２８】請求項６においては、たとえばクロック信
号の周期がＴ０の場合に、Ｔ０／２，Ｔ０／４，Ｔ０／
８などの遅延時間を有する複数の遅延回路を組み合わせ
ることによって、半クロック周期よりもさらに細かい位
相調整が可能になる。従って、デューティのずれが大き
い場合であっても、受信データをそのアイパターンの中
心付近のタイミングでクロック信号により取り込むこと
ができる。

【００２９】請求項７は、請求項６のビット同期回路に
おいて、複数のＴ型フリップフロップ回路を直列に接続
して構成したバイナリカウンタを前記遅延調整部として
設けたことを特徴とする。請求項７においては、バイナ
リカウンタを前記遅延調整部として設けてあるため、位
相比較の結果が不適である場合には、可変遅延部の遅延
量を１ステップずつ変化させながら位相比較を行うこと
ができる。その結果、不適でない位相関係がずっと続い
ている遅延量が定常状態として選択されることになり、
受信データのジッタによるレーシングを防止できる。

【００３０】

【発明の実施の形態】（第１の実施の形態）本発明を実
施するビット同期回路の１つの形態について、図１及び
図７〜図９を参照して説明する。この形態は請求項１〜
請求項４に対応する。図１はこの形態のビット同期回路
の構成を示すブロック図である。図７は図１の詳細を示
すブロック図である。図８及び図９はディジタル信号の
アイパターンの例を示す波形図である。

【００３１】この形態では、請求項１の位相検出部，第
１のラッチ回路，位相検出遅延回路，第２のラッチ回路
及び排他的論理和回路は、それぞれ位相検出部２０，Ｄ
型フリップフロップ２２，位相検出遅延回路２１，Ｄ型
フリップフロップ２３及び排他的論理和回路２４に対応
する。また、請求項２の可変遅延部及び遅延調整部は、
それぞれ可変遅延部１０及び遅延制御部３０に対応す
る。

【００３２】さらに、請求項３の複数の遅延回路は４／
８クロック遅延回路１１，２／８クロック遅延回路１
２，１／８クロック遅延回路１３に対応し、請求項３の
選択回路はデータセレクタ１４，１５，１６に対応す
る。また、請求項４のＴ型フリップフロップ回路は、Ｔ
型フリップフロップ３１，３２，３３に対応する。図１
に示すように、この形態のビット同期回路は可変遅延部
１０，位相検出部２０及び遅延制御部３０を備えてい
る。また、位相検出部２０には位相検出遅延回路２１，
Ｄ型フリップフロップ２２，２３及び排他的論理和回路
２４が設けてある。

【００３３】可変遅延部１０の入力には、伝送路を通っ
て伝送され受信装置に届いた受信データＳ１が入力され
る。この受信データＳ１は２値信号、すなわちディジタ
ル信号である。また、受信データＳ１は各ビットが直列
に並んだ直列データであってもよいし、複数のビットが
並列に並んた並列データであってもよい。並列データを
扱う場合には、並列ビット数に応じた回路要素を可変遅
延部１０及び位相検出部２０に設ける必要がある。

【００３４】可変遅延部１０は、遅延制御信号Ｓ５に応
じて定まる遅延時間（Ｔｄ２：可変）だけ受信データＳ
１を遅延した信号を出力する。可変遅延部１０によって
遅延された受信データＳ１が位相検出部２０の入力端子
２０ａに印加される。位相検出部２０の入力端子２０ｂ
に入力されるクロック信号Ｓ２は、受信データＳ１に各
単位データ（例えば１ビット）が現れるタイミングに同
期した信号であり、周期が一定の２値信号である。実際
には、受信データＳ１とともに並列に伝送され受信デー
タＳ１と同時に受信された同期用のクロック信号、又は
受信装置内で受信データＳ１から再生された同期用のク
ロック信号、あるいは受信装置側で生成したシステムク
ロックがクロック信号Ｓ２として用いられる。

【００３５】位相検出部２０内の位相検出遅延回路２１
は、入力端子２０ａに入力される遅延された受信データ
Ｓ１を予め定めた遅延時間（Ｔｄ１）だけ遅延した信号
を出力する。

【００３６】遅延時間Ｔｄ１の長さは受信データＳ１の
アイ開口時間（例えば図４のＴｅ）よりも小さく、かつ
受信データＳ１のデューティ変動（例えば図４のＴｖ）
よりも大きくなるように定めてある。なお、この例では
遅延時間Ｔｄ１を固定してあるが、受信データＳ１のア
イ開口時間よりも小さく、デューティ変動よりも大きい
範囲内であれば可変にしてもよい。

【００３７】Ｄ型フリップフロップ２２は、そのクロッ
ク入力端子（ＣＫ）に印加されるクロック信号Ｓ２の
「０」レベルから「１」レベルへの立ち上がり、あるい
は「１」レベルから「０」レベルへの立ち下がり、すな
わちクロックパルスのエッジのタイミングに同期して、
入力端子２０ａに印加される遅延された受信データＳ１
を取り込み保持（ラッチ）する。Ｄ型フリップフロップ
２２の出力端子（Ｑ）には、それに保持されたデータが
現れる。

【００３８】同様に、Ｄ型フリップフロップ２３は、そ
のクロック入力端子（ＣＫ）に印加されるクロック信号
Ｓ２の「０」レベルから「１」レベルへの立ち上がり、
あるいは「１」レベルから「０」レベルへの立ち下がり
に同期して、位相検出遅延回路２１から出力されるデー
タ（Ｔｄ２＋Ｔｄ１だけ遅延されたＳ１）を取り込み保
持（ラッチ）する。Ｄ型フリップフロップ２３の出力端
子（Ｑ）には、それに保持されたデータが現れる。

【００３９】排他的論理和回路２４は、Ｄ型フリップフ
ロップ２２が出力する２値信号とＤ型フリップフロップ
２３が出力する２値信号との排他的論理和（エクスクル
ーシブオア）の演算結果を、位相差信号Ｓ４として出力
端子２０ｄに出力する。また、Ｄ型フリップフロップ２
２が出力する２値信号は、ビット同期出力Ｓ３として出
力端子２０ｃに出力される。

【００４０】遅延制御部３０は、位相検出部２０から出
力される位相差信号Ｓ４に応じた遅延制御信号Ｓ５を生
成する。この遅延制御信号Ｓ５が、可変遅延部１０の遅
延時間Ｔｄ２を制御するために可変遅延部１０に印加さ
れる。すなわち、受信データＳ１のタイミングとクロッ
ク信号Ｓ２のタイミングとがずれている場合には、両者
の位相差に相当する時間に可変遅延部１０の遅延時間Ｔ
ｄ２を調整する。これにより、時間Ｔｄ２だけ遅延され
た受信データＳ１とクロック信号Ｓ２とを同期させるこ
とができるので、ビット同期出力Ｓ３に現れる信号の各
ビットは送信側の装置から送出されたデータの内容と同
じ正しいデータになる。

【００４１】ところで、受信データＳ１の信号のデュー
ティ変動によって図４に示すような「疑似アイ開口」が
形成される場合には、「真のアイ開口」の範囲内のタイ
ミングで受信データＳ１を取り込む必要がある。しか
し、もしもＤ型フリップフロップ２２がデータをラッチ
するタイミングと、Ｄ型フリップフロップ２３がデータ
をラッチするタイミングとがともに「疑似アイ開口」の
範囲内にあると、正しい同期状態でないにもかかわらず
位相検出部２０はそれを検出できない。

【００４２】この例では、位相検出遅延回路２１の遅延
時間Ｔｄ１が「疑似アイ開口」に相当するデューティ変
動量（Ｔｖ）よりも大きくなるように定めてあるので、
Ｄ型フリップフロップ２２，２３のいずれか一方が「疑
似アイ開口」のタイミングでデータをラッチする場合に
は、他方は必ず「疑似アイ開口」の外側の「真のアイ開
口」のタイミングでデータをラッチすることになり、非
同期状態であることが検出される。

【００４３】また、位相検出遅延回路２１の遅延時間Ｔ
ｄ１が受信データＳ１のアイ開口時間Ｔｅよりも小さい
ので、Ｄ型フリップフロップ２２がラッチするデータの
位相とＤ型フリップフロップ２３がラッチするデータの
位相との位相差はアイ開口時間Ｔｅ相当以下になる。つ
まり、可変遅延部１０の遅延時間Ｔｄ２を調整すること
によって、Ｄ型フリップフロップ２２がラッチするデー
タの位相とＤ型フリップフロップ２３がラッチするデー
タの位相とをともに同じ「真のアイ開口」の範囲内に合
わせることが可能である。

【００４４】Ｄ型フリップフロップ２２がラッチするデ
ータの位相とＤ型フリップフロップ２３がラッチするデ
ータの位相とがともに同じ「真のアイ開口」の範囲内に
ある場合には、Ｄ型フリップフロップ２２，２３が同じ
信号を出力する。この状態が同期状態である。従って、
受信データＳ１を取り込むタイミングが「真のアイ開
口」の範囲内にある場合にのみ、同期状態であることを
示す信号が位相差信号Ｓ４に現れる。

【００４５】可変遅延部１０は、図７に示すように４／
８クロック遅延回路１１，２／８クロック遅延回路１
２，１／８クロック遅延回路１３，データセレクタ１
４，１５及び１６を備えている。４／８クロック遅延回
路１１，２／８クロック遅延回路１２及び１／８クロッ
ク遅延回路１３は、それぞれクロック信号Ｓ２の１周期
（受信データＳ１の単位データの時間と同じ）の４／
８，２／８及び１／８に相当する時間の信号遅延を行
う。

【００４６】すなわち、４／８クロック遅延回路１１の
出力には、その入力に比べて４／８クロック周期だけ遅
延された信号が現れ、２／８クロック遅延回路１２の出
力には、その入力に比べて２／８クロック周期だけ遅延
された信号が現れ、１／８クロック遅延回路１３の出力
には、その入力に比べて１／８クロック周期だけ遅延さ
れた信号が現れる。

【００４７】データセレクタ１４は、４／８クロック遅
延回路１１が出力する信号と受信データＳ１との何れか
一方を遅延制御信号Ｓ５の１ビットに従って選択し、選
択したデータを出力する。同様に、データセレクタ１５
は２／８クロック遅延回路１２が出力する信号とデータ
セレクタ１４が出力する信号との何れか一方を遅延制御
信号Ｓ５の１ビットに従って選択し、選択したデータを
出力する。また、データセレクタ１６は１／８クロック
遅延回路１３が出力する信号とデータセレクタ１５が出
力する信号との何れか一方を遅延制御信号Ｓ５の１ビッ
トに従って選択し、選択したデータを出力する。

【００４８】つまり、データセレクタ１４の選択状態を
切り替えることによって、４／８クロック遅延回路１１
で４／８クロック周期だけ遅延された信号と遅延されな
い信号とを選択できる。また、データセレクタ１５の選
択状態を切り替えることによって、２／８クロック遅延
回路１２で２／８クロック周期だけ遅延された信号と遅
延されない信号とを選択できる。さらに、データセレク
タ１６の選択状態を切り替えることによって、１／８ク
ロック遅延回路１３で１／８クロック周期だけ遅延され
た信号と遅延されない信号とを選択できる。

【００４９】実際には、４／８クロック遅延回路１１と
データセレクタ１４とで構成される選択回路と、２／８
クロック遅延回路１２とデータセレクタ１５とで構成さ
れる選択回路と、１／８クロック遅延回路１３とデータ
セレクタ１６とで構成される選択回路とが直列に接続さ
れているので、可変遅延部１０の出力には３つの選択回
路の機能の組み合わせに応じた信号が現れる。

【００５０】つまり、可変遅延部１０から出力される信
号について、データセレクタ１４の選択状態に応じて４
／８クロック周期の遅延の有無が選択され、データセレ
クタ１５の選択状態に応じて２／８クロック周期の遅延
の有無が選択され、データセレクタ１６の選択状態に応
じて１／８クロック周期の遅延の有無が選択されるの
で、それらの組み合わせにより結果的に８種類の遅延時
間（０，１／８クロック周期，２／８クロック周期，３
／８クロック周期，４／８クロック周期，５／８クロッ
ク周期，６／８クロック周期，７／８クロック周期）を
選択できる。

【００５１】一方、位相検出部２０においては、２つの
Ｄ型フリップフロップ２２，２３の出力する信号が異な
る場合（非同期状態の場合）に、位相差信号Ｓ４に
「１」が現れる。この位相差信号Ｓ４が遅延制御部３０
に印加される。遅延制御部３０は、図７に示すように互
いに直列に接続された３つのＴ型フリップフロップ３
１，３２，３３で構成されている。Ｔ型フリップフロッ
プ３１，３２及び３３の出力は、それぞれ遅延制御信号
Ｓ５としてデータセレクタ１６，１５及び１４の制御入
力に印加される。

【００５２】位相検出部２０が出力する位相差信号Ｓ４
が「１」になる度に、先頭のＴ型フリップフロップ３１
の出力が反転する。また、Ｔ型フリップフロップ３１の
出力する信号が「１」になる度に、２番目のＴ型フリッ
プフロップ３２の出力が反転する。さらに、Ｔ型フリッ
プフロップ３２の出力する信号が「１」になる度に、３
番目のＴ型フリップフロップ３３の出力が反転する。

【００５３】従って、位相差信号Ｓ４に「１」が現れる
度に、Ｔ型フリップフロップ３１，３２，３３のそれぞ
れの出力信号は、（「０」,「０」,「０」）−（「１」,「０」,
「０」）−（「０」,「１」,「０」）−（「１」,「１」,「０」）−
（「０」,「０」,「１」）−（「１」,「０」,「１」）−（「０」,
「１」,「１」）−（「１」,「１」,「１」）−（「０」,「０」,
「０」）−・・・と順次に変化する。つまり、遅延制御部
３０は位相差信号Ｓ４のパルス数を計数する３ビットの
バイナリカウンタとして機能する。

【００５４】すなわち、遅延制御部３０が出力する３ビ
ットの遅延制御信号Ｓ５の値は、位相差信号Ｓ４が
「１」になる度に、０，１，２，３，４，５，６，７，
０，・・・と順次に変化する。この遅延制御信号Ｓ５に
よって、可変遅延部１０における遅延時間は０，１／８
クロック周期，２／８クロック周期，３／８クロック周
期，４／８クロック周期，５／８クロック周期，６／８
クロック周期，７／８クロック周期，０，・・・と順次
に変化する。

【００５５】この例では、可変遅延部１０における遅延
時間調整の１ステップが１／８クロック周期であるた
め、１／８クロック周期未満の制御上の誤差が発生する
可能性がある。そこで、制御誤差を考慮して実際の位相
検出遅延回路２１の遅延時間Ｔｄ１は（「真のアイ開口
の時間Ｔｅ」−「クロック周期の１／８」）より小さく
なるように定めてある。

【００５６】図７のビット同期回路においては、位相検
出遅延回路２１の遅延時間Ｔｄ１が受信データＳ１のデ
ューティ変動量Ｔｖよりも大きいため、図８に示すよう
に、Ｄ型フリップフロップ２２がラッチするデータの位
置か疑似アイ開口の範囲内にある場合には、Ｄ型フリッ
プフロップ２３がラッチするデータの位置は疑似アイ開
口の外側になる。

【００５７】また、位相検出遅延回路２１の遅延時間Ｔ
ｄ１が（「真のアイ開口の時間Ｔｅ」−「クロック周期
の１／８」）より小さいため、位相検出部２０に入力さ
れるクロック信号Ｓ２とデータＳ６との位相差を調整す
ることにより、図９に示すように、一方のＤ型フリップ
フロップ２２がラッチするデータの位置と他方のＤ型フ
リップフロップ２３がラッチするデータの位置とがとも
に真のアイ開口の範囲内になるように調整できる。

【００５８】すなわち、２つのＤ型フリップフロップ２
２，２３が同じ信号を出力する時には、どちらもラッチ
したデータの位置が真のアイ開口の範囲内にある（同期
状態にある）ので、位相検出部２０の出力する位相差信
号Ｓ４が「０」で安定しているときに、２つのＤ型フリ
ップフロップ２２，２３の何れか一方の出力信号を取り
出せば、正しくビット同期したデータが得られる。

【００５９】図７のビット同期回路においては、１／８
クロック周期で位相差を調整できるため、細かい位相調
整が可能であり、真のアイ開口の中心に近い位置で受信
データを取り込むことができる。また、遅延制御部３０
にバイナリカウンタを用いているため、受信データのジ
ッタによるレーシングの発生を防止できる。なお、この
例では可変遅延部１０における遅延時間の調整ステップ
を１／８クロック周期にしたが、さらに細かい調整ステ
ップに変更することも可能である。例えば、１／１６ク
ロック周期の遅延を実現する遅延回路とデータセレクタ
とを可変遅延部１０に直列に接続し、遅延制御部３０に
もう１つのＴ型フリップフロップを追加すれば、１／１
６クロック周期のステップで位相を調整できる。これら
の回路の数を増やすことにより、さらに細かい位相調整
が可能になる。

【００６０】（第２の実施の形態）本発明を実施するビ
ット同期回路のもう１つの形態について、図２及び図１
０を参照して説明する。この形態は請求項１及び請求項
５〜請求項７に対応する。図２はこの形態のビット同期
回路の構成を示すブロック図である。図１０は図２の詳
細を示すブロック図である。この形態は第１の実施の形
態の変形例である。図２及び図１０において、第１の実
施の形態と対応する要素は同一の符号を付けて示してあ
る。

【００６１】この形態では、請求項１の位相検出部，第
１のラッチ回路，位相検出遅延回路，第２のラッチ回路
及び排他的論理和回路は、それぞれ位相検出部２０，Ｄ
型フリップフロップ２２，位相検出遅延回路２１，Ｄ型
フリップフロップ２３及び排他的論理和回路２４に対応
する。また、請求項５の可変遅延部及び遅延調整部は、
それぞれ可変遅延部１０及び遅延制御部３０に対応す
る。さらに、請求項６の複数の遅延回路は、４／８クロ
ック遅延回路１１，２／８クロック遅延回路１２，１／
８クロック遅延回路１３に対応し、請求項６の選択回路
はデータセレクタ１４，１５，１６に対応する。また、
請求項７のＴ型フリップフロップ回路はＴ型フリップフ
ロップ３１，３２，３３に対応する。

【００６２】図２及び図１０に示すように、この形態の
ビット同期回路に用いた可変遅延部１０，位相検出部２
０，遅延制御部３０の各々の構成は第１の実施の形態と
同一である。但し、この形態では図２に示すようにクロ
ック信号Ｓ２を可変遅延部１０に入力し、可変遅延部１
０の出力する遅延されたクロック信号Ｓ２を位相検出部
２０の入力端子２０ｂに入力するように構成してある。
また、受信データＳ１は位相検出部２０の入力端子２０
ａに直接印加される。

【００６３】つまり、図２及び図１０に示すビット同期
回路においては、クロック信号Ｓ２の遅延時間を調整す
ることによって、受信データＳ１とクロック信号Ｓ２と
の位相差を補正し、ビット同期を確立する。それ以外の
構成及び動作は第１の実施の形態と同一である。なお、
図１０に示すビット同期回路においても、可変遅延部１
０における遅延時間の調整ステップを１／８クロック周
期よりもさらに細かい調整ステップに変更することが可
能である。例えば、１／１６クロック周期の遅延を実現
する遅延回路とデータセレクタとを可変遅延部１０に直
列に接続し、遅延制御部３０にもう１つのＴ型フリップ
フロップを追加すれば、１／１６クロック周期のステッ
プで位相を調整できる。これらの回路の数を増やすこと
により、さらに細かい位相調整が可能になる。

【００６４】

【発明の効果】以上に述べたように、本発明によれば、
受信データのデューティーが１００％からずれている場
合であっても、疑似アイ開口の位置で誤同期することが
ないため正しいビット同期動作が行われる。また、可変
遅延部の遅延ステップを１／２クロック周期よりも細か
くすることにより、デューティのずれの増大によってア
イ開口が小さくなった場合でも、正しいビット同期動作
が可能である。

【００６５】さらに、遅延調整部をバイナリカウンタで
構成することによって、可変遅延部の遅延ステップを細
かくした場合でもレーシングが生じないので、安定した
ビット同期動作が実現する。従って、本発明はデューテ
ィのずれが大きくなる高速伝送や、光伝送に適したビッ
ト同期回路の実現に極めて効果的である。

【図面の簡単な説明】

【図１】第１の実施の形態のビット同期回路の構成を示
すブロック図である。

【図２】第２の実施の形態のビット同期回路の構成を示
すブロック図である。

【図３】ディジタル信号のアイパターンの例を示す波形
図である。

【図４】ディジタル信号のアイパターンの例を示す波形
図である。

【図５】ディジタル信号のアイパターンの例を示す波形
図である。

【図６】ディジタル信号のアイパターンの例を示す波形
図である。

【図７】図１の詳細を示すブロック図である。

【図８】ディジタル信号のアイパターンの例を示す波形
図である。

【図９】ディジタル信号のアイパターンの例を示す波形
図である。

【図１０】図２の詳細を示すブロック図である。

【符号の説明】

１０可変遅延部１１４／８クロック遅延回路１２２／８クロック遅延回路１３１／８クロック遅延回路１４，１５，１６データセレクタ２０位相検出部２０ａ，２０ｂ入力端子２０ｃ，２０ｄ出力端子２１位相検出遅延回路２２，２３Ｄ型フリップフロップ２４排他的論理和回路３０遅延制御部３１，３２，３３Ｔ型フリップフロップＳ１受信データＳ２クロック信号Ｓ３ビット同期出力Ｓ４位相差信号Ｓ５遅延制御信号Ｔｖデューティ変動量Ｔｅアイ開口時間

───────────────────────────────────────────────────── フロントページの続き (72)発明者安東泰博東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内Ｆターム(参考） 5K047 AA06 GG08 GG24 GG29 MM28 MM36 MM53 MM56 MM63

Claims

【特許請求の範囲】

【請求項１】受信したディジタルデータとそれの単位
データの各々のタイミングを示すクロック信号とを入力
し、前記クロック信号に同期して前記ディジタルデータ
を識別した結果を同期出力として出力するビット同期回
路において、入力されるディジタルデータとクロック信号との位相を
比較する位相検出部を設けるとともに、該位相検出部に
入力されるディジタルデータを前記クロック信号に同期
してラッチする第１のラッチ回路と、入力されるディジタルデータを遅延した信号を出力する
位相検出遅延回路と、前記位相検出遅延回路が出力する
信号を前記クロック信号に同期してラッチする第２のラ
ッチ回路と、前記第１のラッチ回路が出力する信号と第２のラッチ回
路が出力する信号とを比較してそれらの位相差に応じた
信号を出力する排他的論理和回路とを設け、前記位相検
出遅延回路の遅延量を、入力される前記ディジタルデー
タのアイ開口時間よりも小さく、かつ前記ディジタルデ
ータのデューティ変動よりも大きくしたことを特徴とす
るビット同期回路。
【請求項２】請求項１のビット同期回路において、受信したディジタルデータを遅延した信号を生成してそ
れを前記位相検出部に入力する可変遅延部と、前記位相検出部が出力する信号に応じて前記可変遅延部
の遅延量を調整する遅延調整部とをさらに設けたことを
特徴とするビット同期回路。
【請求項３】請求項２のビット同期回路において、前
記可変遅延部を遅延時間が前記クロック信号の周期の１
／２ⁿ（ｎは自然数）で、かつ互いに遅延時間が異なる
複数の遅延回路と、前記複数の遅延回路の組み合わせを変更する選択回路と
で構成したことを特徴とするビット同期回路。
【請求項４】請求項３のビット同期回路において、複
数のＴ型フリップフロップ回路を直列に接続して構成し
たバイナリカウンタを前記遅延調整部として設けたこと
を特徴とするビット同期回路。
【請求項５】請求項１のビット同期回路において、所定のクロック信号を遅延した信号を生成してそれを前
記位相検出部に入力する可変遅延部と、前記位相検出部が出力する信号に応じて前記可変遅延部
の遅延量を調整する遅延調整部とをさらに設けたことを
特徴とするビット同期回路。
【請求項６】請求項５のビット同期回路において、前
記可変遅延部を遅延時間が前記クロック信号の周期の１
／２ⁿ（ｎは自然数）で、かつ互いに遅延時間が異なる
複数の遅延回路と、前記複数の遅延回路の組み合わせを変更する選択回路と
で構成したことを特徴とするビット同期回路。
【請求項７】請求項６のビット同期回路において、複
数のＴ型フリップフロップ回路を直列に接続して構成し
たバイナリカウンタを前記遅延調整部として設けたこと
を特徴とするビット同期回路。