JP2000243851A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 待機モード時の消費電力が小さく、ゲート絶
縁膜の劣化が抑制されたＭＩＳトランジスタを有する半
導体集積回路装置を提供する。 【解決手段】 薄いゲート絶縁膜ｔox1 を備えたｐチャ
ネルＭＩＳトランジスタＭＰ1 とｎチャネルＭＩＳトラ
ンジスタＭＮ1 とからなるＣＭＯＳ回路と電源電位Ｖｃ
ｃとの間に厚いゲート絶縁膜ｔox2 を備えたｐチャネル
ＭＩＳトランジスタＭＰ2 を挿入し、ｐチャネルＭＩＳ
トランジスタＭＰ1 のソースとウエルとをｐチャネルＭ
ＩＳトランジスタＭＰ2 のドレインに接続し、同様に、
上記ＣＭＯＳ回路とグランド電位ＧＮＤとの間に厚いゲ
ート絶縁膜ｔox2 を備えたｎチャネルＭＩＳトランジス
タＭＮ2 を挿入し、ｎチャネルＭＩＳトランジスタＭＮ
1 のソースとウエルとをｎチャネルＭＩＳトランジスタ
ＭＮ2 のドレインに接続する。
縁膜の劣化が抑制されたＭＩＳトランジスタを有する半
導体集積回路装置を提供する。 【解決手段】 薄いゲート絶縁膜ｔox1 を備えたｐチャ
ネルＭＩＳトランジスタＭＰ1 とｎチャネルＭＩＳトラ
ンジスタＭＮ1 とからなるＣＭＯＳ回路と電源電位Ｖｃ
ｃとの間に厚いゲート絶縁膜ｔox2 を備えたｐチャネル
ＭＩＳトランジスタＭＰ2 を挿入し、ｐチャネルＭＩＳ
トランジスタＭＰ1 のソースとウエルとをｐチャネルＭ
ＩＳトランジスタＭＰ2 のドレインに接続し、同様に、
上記ＣＭＯＳ回路とグランド電位ＧＮＤとの間に厚いゲ
ート絶縁膜ｔox2 を備えたｎチャネルＭＩＳトランジス
タＭＮ2 を挿入し、ｎチャネルＭＩＳトランジスタＭＮ
1 のソースとウエルとをｎチャネルＭＩＳトランジスタ
ＭＮ2 のドレインに接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ（Metal In
sulator Semiconductor ）トランジスタを構成要素に持
つ半導体集積回路装置に関し、特に、低電圧で高速動作
が要求される半導体集積回路装置に適用して有効な技術
に関するものである。
sulator Semiconductor ）トランジスタを構成要素に持
つ半導体集積回路装置に関し、特に、低電圧で高速動作
が要求される半導体集積回路装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ（Complementary Metal Oxide
Semiconductor ）回路では低消費電力化の要求から低電
圧動作が求められるが、これによってＭＩＳトランジス
タの電流駆動力が低下するためゲート絶縁膜の薄膜化が
必須となる。しかし、例えば３ｎｍ以下の薄いゲート絶
縁膜では、ダイレクトトンネリングによるリーク電流が
現われて、特に、ＭＩＳトランジスタの待機モード時の
消費電力を増大させるという問題が生ずる。
Semiconductor ）回路では低消費電力化の要求から低電
圧動作が求められるが、これによってＭＩＳトランジス
タの電流駆動力が低下するためゲート絶縁膜の薄膜化が
必須となる。しかし、例えば３ｎｍ以下の薄いゲート絶
縁膜では、ダイレクトトンネリングによるリーク電流が
現われて、特に、ＭＩＳトランジスタの待機モード時の
消費電力を増大させるという問題が生ずる。
【０００３】特願平８−８５１２４には、ソース・ゲー
ト間あるいはドレイン・ゲート間にトンネル電流が流れ
るＭＯＳトランジスタと実質的にこのようなトンネル電
流が流れないＭＯＳトランジスタを同一シリコン基板上
に設け、トンネル電流が流れるＭＯＳトランジスタを論
理素子などの主回路として用い、トンネル電流が流れな
いＭＯＳトランジスタを該主回路への電源供給／遮断制
御用の制御回路として用いることにより、回路動作速度
を犠牲にすることなく、待機時の消費電力を小さくする
方法が述べられている。
ト間あるいはドレイン・ゲート間にトンネル電流が流れ
るＭＯＳトランジスタと実質的にこのようなトンネル電
流が流れないＭＯＳトランジスタを同一シリコン基板上
に設け、トンネル電流が流れるＭＯＳトランジスタを論
理素子などの主回路として用い、トンネル電流が流れな
いＭＯＳトランジスタを該主回路への電源供給／遮断制
御用の制御回路として用いることにより、回路動作速度
を犠牲にすることなく、待機時の消費電力を小さくする
方法が述べられている。
【０００４】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、以下の問題が生ずること
が考えられた。
者が検討したところによると、以下の問題が生ずること
が考えられた。
【０００５】すなわち、入力に電源電圧以上の正電圧が
印加された場合、トンネル電流が流れるｐチャネルＭＯ
Ｓトランジスタのチャネル領域に蓄積層が形成されて、
トンネル電流が流れるｐチャネルＭＯＳトランジスタの
ゲート電極からゲート絶縁膜を通して制御回路を構成す
るトンネル電流が流れないｐチャネルＭＯＳトランジス
タのウエルへリーク電流が流れる。同様に、入力に電源
電圧以上の負電圧が印加された場合、トンネル電流が流
れるｎチャネルＭＯＳトランジスタのチャネル領域に蓄
積層が形成されて、制御回路を構成するトンネル電流が
流れないｎチャネルＭＯＳトランジスタのウエルすなわ
ちグランド電位からトンネル電流が流れるｎチャネルＭ
ＯＳトランジスタのゲート絶縁膜を通してゲート電極へ
リーク電流が流れる。
印加された場合、トンネル電流が流れるｐチャネルＭＯ
Ｓトランジスタのチャネル領域に蓄積層が形成されて、
トンネル電流が流れるｐチャネルＭＯＳトランジスタの
ゲート電極からゲート絶縁膜を通して制御回路を構成す
るトンネル電流が流れないｐチャネルＭＯＳトランジス
タのウエルへリーク電流が流れる。同様に、入力に電源
電圧以上の負電圧が印加された場合、トンネル電流が流
れるｎチャネルＭＯＳトランジスタのチャネル領域に蓄
積層が形成されて、制御回路を構成するトンネル電流が
流れないｎチャネルＭＯＳトランジスタのウエルすなわ
ちグランド電位からトンネル電流が流れるｎチャネルＭ
ＯＳトランジスタのゲート絶縁膜を通してゲート電極へ
リーク電流が流れる。
【０００６】これは、電源電圧の異なる回路を接続した
場合、またはアナログ回路で生じやすく、ｐチャネルＭ
ＩＳトランジスタおよびｎチャネルＭＩＳトランジスタ
のゲート絶縁膜を流れるリーク電流によって、ゲート絶
縁膜が劣化してしまう。
場合、またはアナログ回路で生じやすく、ｐチャネルＭ
ＩＳトランジスタおよびｎチャネルＭＩＳトランジスタ
のゲート絶縁膜を流れるリーク電流によって、ゲート絶
縁膜が劣化してしまう。
【０００７】本発明の目的は、待機モード時の消費電力
が小さく、ゲート絶縁膜の劣化が抑制されたＭＩＳトラ
ンジスタを有する半導体集積回路装置を提供することに
ある。
が小さく、ゲート絶縁膜の劣化が抑制されたＭＩＳトラ
ンジスタを有する半導体集積回路装置を提供することに
ある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上
に、ゲート絶縁膜の厚さが異なる複数種類のＭＩＳトラ
ンジスタが設けられており、複数種類のＭＩＳトランジ
スタのうち相対的に薄いゲート絶縁膜を備えた少なくと
も１つのＭＩＳトランジスタによって構成された主回路
と、主回路と電源電位またはグランド電位との間の少な
くとも一方側に、複数種類のＭＩＳトランジスタのうち
相対的に厚いゲート絶縁膜を備えたＭＩＳトランジスタ
によって構成された制御回路とを有しており、主回路を
構成する相対的に薄いゲート絶縁膜を備えたＭＩＳトラ
ンジスタのソースとウエルとが、制御回路を構成する相
対的に厚いゲート絶縁膜を備えたＭＩＳトランジスタの
ドレインに接続されているものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上
に、ゲート絶縁膜の厚さが異なる複数種類のＭＩＳトラ
ンジスタが設けられており、複数種類のＭＩＳトランジ
スタのうち相対的に薄いゲート絶縁膜を備えた少なくと
も１つのＭＩＳトランジスタによって構成された主回路
と、主回路と電源電位またはグランド電位との間の少な
くとも一方側に、複数種類のＭＩＳトランジスタのうち
相対的に厚いゲート絶縁膜を備えたＭＩＳトランジスタ
によって構成された制御回路とを有しており、主回路を
構成する相対的に薄いゲート絶縁膜を備えたＭＩＳトラ
ンジスタのソースとウエルとが、制御回路を構成する相
対的に厚いゲート絶縁膜を備えたＭＩＳトランジスタの
ドレインに接続されているものである。
【００１０】（２）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、上記相対的に
薄いゲート絶縁膜の厚さは３ｎｍ以下であり、上記相対
的に厚いゲート絶縁膜の厚さは３ｎｍ以上である。
記（１）の半導体集積回路装置において、上記相対的に
薄いゲート絶縁膜の厚さは３ｎｍ以下であり、上記相対
的に厚いゲート絶縁膜の厚さは３ｎｍ以上である。
【００１１】（３）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、上記相対的に
薄いゲート絶縁膜を備えたＭＩＳトランジスタは、ゲー
ト電極とウエル間に流れるトンネル電流が相対的に大き
く、上記相対的に厚いゲート絶縁膜を備えたＭＩＳトラ
ンジスタは、ゲート電極とウエル間を流れるトンネル電
流が相対的に小さいものである。
記（１）の半導体集積回路装置において、上記相対的に
薄いゲート絶縁膜を備えたＭＩＳトランジスタは、ゲー
ト電極とウエル間に流れるトンネル電流が相対的に大き
く、上記相対的に厚いゲート絶縁膜を備えたＭＩＳトラ
ンジスタは、ゲート電極とウエル間を流れるトンネル電
流が相対的に小さいものである。
【００１２】（４）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、主回路と電源
電位との間に挿入された制御回路はｐチャネルＭＩＳト
ランジスタであり、このｐチャネルＭＩＳトランジスタ
のソースが電源電位に接続されているものである。
記（１）の半導体集積回路装置において、主回路と電源
電位との間に挿入された制御回路はｐチャネルＭＩＳト
ランジスタであり、このｐチャネルＭＩＳトランジスタ
のソースが電源電位に接続されているものである。
【００１３】（５）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、主回路とグラ
ンド電位との間に挿入された制御回路はｎチャネルＭＩ
Ｓトランジスタであり、このｎチャネルＭＩＳトランジ
スタのソースがグランド電位に接続されているものであ
る。
記（１）の半導体集積回路装置において、主回路とグラ
ンド電位との間に挿入された制御回路はｎチャネルＭＩ
Ｓトランジスタであり、このｎチャネルＭＩＳトランジ
スタのソースがグランド電位に接続されているものであ
る。
【００１４】（６）本発明の半導体集積回路装置は、
（１）の半導体集積回路装置において、主回路は少なく
とも動作モードと待機モードの２つの状態を有し、相対
的に厚いゲート絶縁膜を備えたＭＩＳトランジスタが動
作モード時に導通状態、待機モード時に遮断状態となる
ように、上記相対的に厚いゲート絶縁膜を備えたＭＩＳ
トランジスタのゲート電位が制御されるものである。
（１）の半導体集積回路装置において、主回路は少なく
とも動作モードと待機モードの２つの状態を有し、相対
的に厚いゲート絶縁膜を備えたＭＩＳトランジスタが動
作モード時に導通状態、待機モード時に遮断状態となる
ように、上記相対的に厚いゲート絶縁膜を備えたＭＩＳ
トランジスタのゲート電位が制御されるものである。
【００１５】上記した手段によれば、動作モード時に
は、相対的に厚いゲート絶縁膜を備えたＭＩＳトランジ
スタが導通状態となり、このＭＩＳトランジスタのオン
抵抗は無視してよいので、動作回路は高速動作が可能な
相対的に薄いゲート絶縁膜を備えたＭＩＳトランジスタ
によって構成された主回路となる。また、待機モード時
には、相対的に厚いゲート絶縁膜を備えたＭＩＳトラン
ジスタが遮断状態となる。一方で、相対的に薄いゲート
絶縁膜を備えたＭＩＳトランジスタのソースと基板とが
接続され、さらに、相対的に厚いゲート絶縁膜を備えた
ＭＩＳトランジスタとは電気的に分離されているので、
相対的に薄いゲート絶縁膜を備えたＭＩＳトランンジス
タは電源電位からもグランド電位からも浮いた状態とな
っている。従って、例えばゲート電極と基板との間にリ
ーク電流が流れても、回路全体のリーク電流の経路は無
いので、消費電力を極めて少なくすることができ、ま
た、リーク電流によるゲート絶縁膜の劣化を抑えること
ができる。
は、相対的に厚いゲート絶縁膜を備えたＭＩＳトランジ
スタが導通状態となり、このＭＩＳトランジスタのオン
抵抗は無視してよいので、動作回路は高速動作が可能な
相対的に薄いゲート絶縁膜を備えたＭＩＳトランジスタ
によって構成された主回路となる。また、待機モード時
には、相対的に厚いゲート絶縁膜を備えたＭＩＳトラン
ジスタが遮断状態となる。一方で、相対的に薄いゲート
絶縁膜を備えたＭＩＳトランジスタのソースと基板とが
接続され、さらに、相対的に厚いゲート絶縁膜を備えた
ＭＩＳトランジスタとは電気的に分離されているので、
相対的に薄いゲート絶縁膜を備えたＭＩＳトランンジス
タは電源電位からもグランド電位からも浮いた状態とな
っている。従って、例えばゲート電極と基板との間にリ
ーク電流が流れても、回路全体のリーク電流の経路は無
いので、消費電力を極めて少なくすることができ、ま
た、リーク電流によるゲート絶縁膜の劣化を抑えること
ができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１８】（実施の形態１）図１は、本発明の一実施
の形態であるＣＭＯＳインバータ回路の回路図を示す。
ＭＰ1 はトンネル電流が流れる膜厚の薄いゲート絶縁膜
ｔox1 を備えたｐチャネルＭＩＳトランジスタ、ＭＰ2
はトンネル電流が流れない（または流れても駆動電流と
比較して無視できる程度に小さい）膜厚の厚いゲート絶
縁膜ｔox2 を備えたｐチャネルＭＩＳトランジスタであ
り、ＭＮ1 はトンネル電流が流れる膜厚の薄いゲート絶
縁膜ｔox1 を備えたｎチャネルＭＩＳトランジスタ、Ｍ
Ｎ2 はトンネル電流が流れない（または流れても駆動電
流と比較して無視できる程度に小さい）膜厚の厚いゲー
ト絶縁膜ｔox2 を備えたｎチャネルＭＩＳトランジスタ
である。薄いゲート絶縁膜ｔox1 の厚さは３ｎｍ未満で
あり、厚いゲート絶縁膜ｔox2 の厚さは３ｎｍ以上であ
る。
の形態であるＣＭＯＳインバータ回路の回路図を示す。
ＭＰ1 はトンネル電流が流れる膜厚の薄いゲート絶縁膜
ｔox1 を備えたｐチャネルＭＩＳトランジスタ、ＭＰ2
はトンネル電流が流れない（または流れても駆動電流と
比較して無視できる程度に小さい）膜厚の厚いゲート絶
縁膜ｔox2 を備えたｐチャネルＭＩＳトランジスタであ
り、ＭＮ1 はトンネル電流が流れる膜厚の薄いゲート絶
縁膜ｔox1 を備えたｎチャネルＭＩＳトランジスタ、Ｍ
Ｎ2 はトンネル電流が流れない（または流れても駆動電
流と比較して無視できる程度に小さい）膜厚の厚いゲー
ト絶縁膜ｔox2 を備えたｎチャネルＭＩＳトランジスタ
である。薄いゲート絶縁膜ｔox1 の厚さは３ｎｍ未満で
あり、厚いゲート絶縁膜ｔox2 の厚さは３ｎｍ以上であ
る。
【００１９】薄いゲート絶縁膜ｔox1 を備えたｐチャネ
ルＭＩＳトランジスタＭＰ1 と薄いゲート絶縁膜ｔox1
を備えたｎチャネルＭＩＳトランジスタＭＮ1 とによっ
てＣＭＯＳインバータ回路が構成されている。上記ＣＭ
ＯＳインバータ回路と電源電位Ｖｃｃとの間には、厚い
ゲート絶縁膜ｔox2 を備えたｐチャネルＭＩＳトランジ
スタＭＰ2 が直列に挿入されており、上記ＣＭＯＳイン
バータ回路とグランド電位ＧＮＤとの間には、厚いゲー
ト絶縁膜ｔox2 を備えたｎチャネルＭＩＳトランジスタ
ＭＮ2 が直列に挿入されている。
ルＭＩＳトランジスタＭＰ1 と薄いゲート絶縁膜ｔox1
を備えたｎチャネルＭＩＳトランジスタＭＮ1 とによっ
てＣＭＯＳインバータ回路が構成されている。上記ＣＭ
ＯＳインバータ回路と電源電位Ｖｃｃとの間には、厚い
ゲート絶縁膜ｔox2 を備えたｐチャネルＭＩＳトランジ
スタＭＰ2 が直列に挿入されており、上記ＣＭＯＳイン
バータ回路とグランド電位ＧＮＤとの間には、厚いゲー
ト絶縁膜ｔox2 を備えたｎチャネルＭＩＳトランジスタ
ＭＮ2 が直列に挿入されている。
【００２０】なお、制御回路とは、上記厚いゲート絶縁
膜ｔox2 を備えたｐチャネルＭＩＳトランジスタＭＰ2
および上記厚いゲート絶縁膜ｔox2 を備えたｎチャネル
ＭＩＳトランジスタＭＮ2 を言う。
膜ｔox2 を備えたｐチャネルＭＩＳトランジスタＭＰ2
および上記厚いゲート絶縁膜ｔox2 を備えたｎチャネル
ＭＩＳトランジスタＭＮ2 を言う。
【００２１】さらに、ｐチャネルＭＩＳトランジスタＭ
Ｐ1 のソースとｐチャネルＭＩＳトランジスタＭＰ1 が
形成される第１ｎ型ウエルがｐチャネルＭＩＳトランジ
スタＭＰ2 のドレインに接続され、ｐチャネルＭＩＳト
ランジスタＭＰ2 のソースとｐチャネルＭＩＳトランジ
スタＭＰ2 が形成される第２ｎ型ウエルが電源電位Ｖｃ
ｃに接続されている。同様に、ｎチャネルＭＩＳトラン
ジスタＭＮ1 のソースとｎチャネルＭＩＳトランジスタ
ＭＮ1 が形成される第１ｐ型ウエルがｎチャネルＭＩＳ
トランジスタＭＮ2 のドレインに接続され、ｎチャネル
ＭＩＳトランジスタＭＮ2 のソースとｎチャネルＭＩＳ
トランジスタＭＮ2 が形成される第２ｐ型ウエルがグラ
ンド電位ＧＮＤに接続されている。
Ｐ1 のソースとｐチャネルＭＩＳトランジスタＭＰ1 が
形成される第１ｎ型ウエルがｐチャネルＭＩＳトランジ
スタＭＰ2 のドレインに接続され、ｐチャネルＭＩＳト
ランジスタＭＰ2 のソースとｐチャネルＭＩＳトランジ
スタＭＰ2 が形成される第２ｎ型ウエルが電源電位Ｖｃ
ｃに接続されている。同様に、ｎチャネルＭＩＳトラン
ジスタＭＮ1 のソースとｎチャネルＭＩＳトランジスタ
ＭＮ1 が形成される第１ｐ型ウエルがｎチャネルＭＩＳ
トランジスタＭＮ2 のドレインに接続され、ｎチャネル
ＭＩＳトランジスタＭＮ2 のソースとｎチャネルＭＩＳ
トランジスタＭＮ2 が形成される第２ｐ型ウエルがグラ
ンド電位ＧＮＤに接続されている。
【００２２】図２に、前記図１に示したＣＭＯＳインバ
ータ回路の半導体基板の要部断面図を示す。
ータ回路の半導体基板の要部断面図を示す。
【００２３】ｐチャネルＭＩＳトランジスタＭＰ1 は、
ｐ型の半導体基板１の主面上に形成されたフィールド絶
縁膜２に囲まれた第１ｎ型ウエル３上に形成され、この
第１ｎ型ウエル３の表面には、ソース、ドレインを構成
する一対のｐ型半導体領域４と第１ｎ型ウエル３の引き
出し電極が接続されるｎ型半導体領域５とが形成されて
いる。さらに、上記一対のｐ型半導体領域４の間の第１
ｎ型ウエル３の表面には３ｎｍ以下の薄いゲート絶縁膜
６ａが形成されており、その上にはゲート電極７Ｐ1 が
形成されている。
ｐ型の半導体基板１の主面上に形成されたフィールド絶
縁膜２に囲まれた第１ｎ型ウエル３上に形成され、この
第１ｎ型ウエル３の表面には、ソース、ドレインを構成
する一対のｐ型半導体領域４と第１ｎ型ウエル３の引き
出し電極が接続されるｎ型半導体領域５とが形成されて
いる。さらに、上記一対のｐ型半導体領域４の間の第１
ｎ型ウエル３の表面には３ｎｍ以下の薄いゲート絶縁膜
６ａが形成されており、その上にはゲート電極７Ｐ1 が
形成されている。
【００２４】一方、ｐチャネルＭＩＳトランジスタＭＰ
2 は、半導体基板１の主面上に形成されたフィールド絶
縁膜２に囲まれた第２ｎ型ウエル８上に形成され、この
第２ｎ型ウエル８の表面には、ソース、ドレインを構成
する一対のｐ型半導体領域９と第２ｎ型ウエル８の引き
出し電極が接続されるｎ型半導体領域１０とが形成され
ている。さらに、上記一対のｐ型半導体領域９の間の第
２ｎ型ウエル８の表面には３ｎｍ以上の厚いゲート絶縁
膜６ｂが形成されており、その上にはゲート電極７Ｐ2
が形成されている。
2 は、半導体基板１の主面上に形成されたフィールド絶
縁膜２に囲まれた第２ｎ型ウエル８上に形成され、この
第２ｎ型ウエル８の表面には、ソース、ドレインを構成
する一対のｐ型半導体領域９と第２ｎ型ウエル８の引き
出し電極が接続されるｎ型半導体領域１０とが形成され
ている。さらに、上記一対のｐ型半導体領域９の間の第
２ｎ型ウエル８の表面には３ｎｍ以上の厚いゲート絶縁
膜６ｂが形成されており、その上にはゲート電極７Ｐ2
が形成されている。
【００２５】さらに、ｐチャネルＭＩＳトランジスタＭ
Ｐ1 のゲート電極７Ｐ1 およびｐチャネルＭＩＳトラン
ジスタＭＰ2 のゲート電極７Ｐ2 の上層には層間絶縁膜
１１が形成されている。この層間絶縁膜１１には、ｐチ
ャネルＭＩＳトランジスタＭＰ1 のソース、ドレインを
構成する一対のｐ型半導体領域４と第１ｎ型ウエル３の
ｎ型半導体領域５に達するコンタクトホール１２Ｐ1 、
およびｐチャネルＭＩＳトランジスタＭＰ2 のソース、
ドレインを構成する一対のｐ型半導体領域９と第２ｎ型
ウエル８のｎ型半導体領域１０に達するコンタクトホー
ル１２Ｐ2 が開孔している。
Ｐ1 のゲート電極７Ｐ1 およびｐチャネルＭＩＳトラン
ジスタＭＰ2 のゲート電極７Ｐ2 の上層には層間絶縁膜
１１が形成されている。この層間絶縁膜１１には、ｐチ
ャネルＭＩＳトランジスタＭＰ1 のソース、ドレインを
構成する一対のｐ型半導体領域４と第１ｎ型ウエル３の
ｎ型半導体領域５に達するコンタクトホール１２Ｐ1 、
およびｐチャネルＭＩＳトランジスタＭＰ2 のソース、
ドレインを構成する一対のｐ型半導体領域９と第２ｎ型
ウエル８のｎ型半導体領域１０に達するコンタクトホー
ル１２Ｐ2 が開孔している。
【００２６】上記コンタクトホール１２Ｐ1 ，１２Ｐ2
を通じて配線層１３が形成されており、配線層１３また
はこれよりも上層の配線層を用いて、ｐチャネルＭＩＳ
トランジスタＭＰ1 のソースを構成する一方のｐ型半導
体領域４と、第１ｎ型ウエル３のｎ型半導体領域５と、
ｐチャネルＭＩＳトランジスタＭＰ2 のドレインを構成
する一方のｐ型半導体領域９とが接続されている。さら
に、配線層１３またはこれよりも上層の配線層を用い
て、ｐチャネルＭＩＳトランジスタＭＰ2 のソースを構
成する他方のｐ型半導体領域９と第２ｎ型ウエル８のｎ
型半導体領域１０とが接続されており、これらは電源電
位Ｖｃｃに接続されている。
を通じて配線層１３が形成されており、配線層１３また
はこれよりも上層の配線層を用いて、ｐチャネルＭＩＳ
トランジスタＭＰ1 のソースを構成する一方のｐ型半導
体領域４と、第１ｎ型ウエル３のｎ型半導体領域５と、
ｐチャネルＭＩＳトランジスタＭＰ2 のドレインを構成
する一方のｐ型半導体領域９とが接続されている。さら
に、配線層１３またはこれよりも上層の配線層を用い
て、ｐチャネルＭＩＳトランジスタＭＰ2 のソースを構
成する他方のｐ型半導体領域９と第２ｎ型ウエル８のｎ
型半導体領域１０とが接続されており、これらは電源電
位Ｖｃｃに接続されている。
【００２７】ｎチャネルＭＩＳトランジスタＭＮ1 は、
半導体基板１の主面上に形成されたフィールド絶縁膜２
に囲まれた第１ｐ型ウエル１４上に形成され、この第１
ｐ型ウエル１４の表面には、ソース、ドレインを構成す
る一対のｎ型半導体領域１５と第１ｐ型ウエル１４の引
き出し電極が接続されるｐ型半導体領域１６とが形成さ
れている。さらに、上記一対のｎ型半導体領域１５の間
の第１ｐ型ウエル１４の表面には３ｎｍ未満の薄いゲー
ト絶縁膜６ａが形成されており、その上にはゲート電極
７Ｎ1 が形成されている。
半導体基板１の主面上に形成されたフィールド絶縁膜２
に囲まれた第１ｐ型ウエル１４上に形成され、この第１
ｐ型ウエル１４の表面には、ソース、ドレインを構成す
る一対のｎ型半導体領域１５と第１ｐ型ウエル１４の引
き出し電極が接続されるｐ型半導体領域１６とが形成さ
れている。さらに、上記一対のｎ型半導体領域１５の間
の第１ｐ型ウエル１４の表面には３ｎｍ未満の薄いゲー
ト絶縁膜６ａが形成されており、その上にはゲート電極
７Ｎ1 が形成されている。
【００２８】一方、ｎチャネルＭＩＳトランジスタＭＮ
2 は、半導体基板１の主面上に形成されたフィールド絶
縁膜２に囲まれた第２ｐ型ウエル１７上に形成され、こ
の第２ｐ型ウエ１７の表面には、ソース、ドレインを構
成する一対のｎ型半導体領域１８と第２ｐ型ウエル１７
の引き出し電極が接続されるｐ型半導体領域１９とが形
成されている。さらに、上記一対のｎ型半導体領域１８
の間の第２ｐ型ウエル１７の表面には３ｎｍ以上の厚い
ゲート絶縁膜６ｂが形成されており、その上にはゲート
電極７Ｎ2 が形成されている。
2 は、半導体基板１の主面上に形成されたフィールド絶
縁膜２に囲まれた第２ｐ型ウエル１７上に形成され、こ
の第２ｐ型ウエ１７の表面には、ソース、ドレインを構
成する一対のｎ型半導体領域１８と第２ｐ型ウエル１７
の引き出し電極が接続されるｐ型半導体領域１９とが形
成されている。さらに、上記一対のｎ型半導体領域１８
の間の第２ｐ型ウエル１７の表面には３ｎｍ以上の厚い
ゲート絶縁膜６ｂが形成されており、その上にはゲート
電極７Ｎ2 が形成されている。
【００２９】さらに、ｎチャネルＭＩＳトランジスタＭ
Ｎ1 のゲート電極７Ｎ1 およびｎチャネルＭＩＳトラン
ジスタＭＮ2 のゲート電極７Ｎ2 の上層には層間絶縁膜
１１が形成されている。この層間絶縁膜１１には、ｎチ
ャネルＭＩＳトランジスタＭＮ1 のソース、ドレインを
構成する一対のｎ型半導体領域１５と第１ｐ型ウエル１
４のｐ型半導体領域１６に達するコンタクトホール１２
Ｎ1 、およびｎチャネルＭＩＳトランジスタＭＮ2 のソ
ース、ドレインを構成する一対のｎ型半導体領域１８と
第２ｐ型ウエル１７のｐ型半導体領域１９に達するコン
タクトホール１２Ｎ2 が開孔している。
Ｎ1 のゲート電極７Ｎ1 およびｎチャネルＭＩＳトラン
ジスタＭＮ2 のゲート電極７Ｎ2 の上層には層間絶縁膜
１１が形成されている。この層間絶縁膜１１には、ｎチ
ャネルＭＩＳトランジスタＭＮ1 のソース、ドレインを
構成する一対のｎ型半導体領域１５と第１ｐ型ウエル１
４のｐ型半導体領域１６に達するコンタクトホール１２
Ｎ1 、およびｎチャネルＭＩＳトランジスタＭＮ2 のソ
ース、ドレインを構成する一対のｎ型半導体領域１８と
第２ｐ型ウエル１７のｐ型半導体領域１９に達するコン
タクトホール１２Ｎ2 が開孔している。
【００３０】上記コンタクトホール１２Ｎ1 ，１２Ｎ2
を通じて配線層１３が形成されており、配線層１３また
はこれよりも上層の配線層を用いて、ｎチャネルＭＩＳ
トランジスタＭＮ1 のソースを構成する一方のｎ型半導
体領域１５と、第１ｐ型ウエル１４のｐ型半導体領域１
６と、ｎチャネルＭＩＳトランジスタＭＮ2 のドレイン
を構成する一方のｎ型半導体領域１８とが接続されてい
る。さらに、配線層１３またはこれよりも上層の配線層
を用いて、ｐチャネルＭＩＳトランジスタＭＮ2 のソー
スを構成する他方のｎ型半導体領域１８と第２ｐ型ウエ
ル１７のｐ型半導体領域１９とが接続されており、これ
らはグランド電位ＧＮＤに接続されている。
を通じて配線層１３が形成されており、配線層１３また
はこれよりも上層の配線層を用いて、ｎチャネルＭＩＳ
トランジスタＭＮ1 のソースを構成する一方のｎ型半導
体領域１５と、第１ｐ型ウエル１４のｐ型半導体領域１
６と、ｎチャネルＭＩＳトランジスタＭＮ2 のドレイン
を構成する一方のｎ型半導体領域１８とが接続されてい
る。さらに、配線層１３またはこれよりも上層の配線層
を用いて、ｐチャネルＭＩＳトランジスタＭＮ2 のソー
スを構成する他方のｎ型半導体領域１８と第２ｐ型ウエ
ル１７のｐ型半導体領域１９とが接続されており、これ
らはグランド電位ＧＮＤに接続されている。
【００３１】次に、前記図２に示したＣＭＯＳインバー
タ回路の製造方法の一例を簡単に説明する。
タ回路の製造方法の一例を簡単に説明する。
【００３２】まず、ｐ型で比抵抗が１０Ωｃｍ程度の半
導体基板１を用意し、この半導体基板１の主面にフィー
ルド絶縁膜２形成する。次に、ｐチャネルＭＩＳトラン
ジスタＭＰ1 を形成する領域とｎチャネルＭＩＳトラン
ジスタＭＮ1 を形成する領域、およびｐチャネルＭＩＳ
トランジスタＭＰ2 を形成する領域にｎ型不純物、例え
ばホウ素（Ｂ）をイオン打ち込みして、第１ｎ型ウエル
３および第２ｎ型ウエル８をそれぞれ形成する。次い
で、ｎチャネルＭＩＳトランジスタＭＮ1 を形成する領
域およびｎチャネルＭＩＳトランジスタＭＮ2 を形成す
る領域にｐ型不純物、例えばリン（Ｐ）をイオン打ち込
みして、第１ｐ型ウエル１４および第２ｐ型ウエル１７
をそれぞれ形成する。また、このイオン打ち込みに続い
て、ｐチャネルＭＩＳトランジスタＭＰ1 ，ＭＰ2 およ
びｎチャネルＭＩＳトランジスタＭＮ1 ，ＭＮ2 のしき
い値電圧を調整するための不純物、例えばフッ化ホウ素
（ＢＦ2 ）を第１ｎ型ウエル３、第２ｎ型ウエル８、第
１ｐ型ウエル１４および第２ｐ型ウエル１７のチャネル
領域にイオン打ち込みして、図示はしないが、しきい値
電圧制御層を形成する。
導体基板１を用意し、この半導体基板１の主面にフィー
ルド絶縁膜２形成する。次に、ｐチャネルＭＩＳトラン
ジスタＭＰ1 を形成する領域とｎチャネルＭＩＳトラン
ジスタＭＮ1 を形成する領域、およびｐチャネルＭＩＳ
トランジスタＭＰ2 を形成する領域にｎ型不純物、例え
ばホウ素（Ｂ）をイオン打ち込みして、第１ｎ型ウエル
３および第２ｎ型ウエル８をそれぞれ形成する。次い
で、ｎチャネルＭＩＳトランジスタＭＮ1 を形成する領
域およびｎチャネルＭＩＳトランジスタＭＮ2 を形成す
る領域にｐ型不純物、例えばリン（Ｐ）をイオン打ち込
みして、第１ｐ型ウエル１４および第２ｐ型ウエル１７
をそれぞれ形成する。また、このイオン打ち込みに続い
て、ｐチャネルＭＩＳトランジスタＭＰ1 ，ＭＰ2 およ
びｎチャネルＭＩＳトランジスタＭＮ1 ，ＭＮ2 のしき
い値電圧を調整するための不純物、例えばフッ化ホウ素
（ＢＦ2 ）を第１ｎ型ウエル３、第２ｎ型ウエル８、第
１ｐ型ウエル１４および第２ｐ型ウエル１７のチャネル
領域にイオン打ち込みして、図示はしないが、しきい値
電圧制御層を形成する。
【００３３】次に、第１ｎ型ウエル３、第２ｎ型ウエル
８、第１ｐ型ウエル１４および第２ｐ型ウエル１７の各
表面をフッ酸（ＨＦ）系の水溶液を用いて洗浄した後、
半導体基板１を８５０℃程度でウエット酸化して、第１
ｎ型ウエル３、第２ｎ型ウエル８、第１ｐ型ウエル１４
および第２ｐ型ウエル１７の各表面に約８ｎｍ程度の厚
さの清浄な酸化シリコン膜を形成する。
８、第１ｐ型ウエル１４および第２ｐ型ウエル１７の各
表面をフッ酸（ＨＦ）系の水溶液を用いて洗浄した後、
半導体基板１を８５０℃程度でウエット酸化して、第１
ｎ型ウエル３、第２ｎ型ウエル８、第１ｐ型ウエル１４
および第２ｐ型ウエル１７の各表面に約８ｎｍ程度の厚
さの清浄な酸化シリコン膜を形成する。
【００３４】次に、フォトレジストパターンをマスクと
して第１ｎ型ウエル３および第１ｐ型ウエル１４の表面
の上記酸化シリコン膜を除去した後、上記フォトレジス
トパターンを除去する。次いで、半導体基板に１に熱酸
化処理を施して、第１ｎ型ウエル３および第１ｐ型ウエ
ル１４の各表面に、例えば約２. ５ｎｍ程度の薄いゲー
ト絶縁膜６ａを形成し、同時に第２ｎ型ウエル８のおよ
び第２ｐ型ウエル１７の各表面に約８〜１０ｎｍ程度の
厚いゲート絶縁膜６ｂを形成する。
して第１ｎ型ウエル３および第１ｐ型ウエル１４の表面
の上記酸化シリコン膜を除去した後、上記フォトレジス
トパターンを除去する。次いで、半導体基板に１に熱酸
化処理を施して、第１ｎ型ウエル３および第１ｐ型ウエ
ル１４の各表面に、例えば約２. ５ｎｍ程度の薄いゲー
ト絶縁膜６ａを形成し、同時に第２ｎ型ウエル８のおよ
び第２ｐ型ウエル１７の各表面に約８〜１０ｎｍ程度の
厚いゲート絶縁膜６ｂを形成する。
【００３５】次に、半導体基板１上に、例えばＰなどの
ｎ型不純物がドープされた多結晶シリコン膜をＣＶＤ
（Chemical Vapor Deposition ）法で堆積した後、フォ
トレジストパターンをマスクにしてこの多結晶シリコン
膜をエッチングし、ｐチャネルＭＩＳトランジスタＭＰ
1 のゲート電極７Ｐ1 、ｐチャネルＭＩＳトランジスタ
ＭＰ2 のゲート電極７Ｐ2 、ｎチャネルＭＩＳトランジ
スタＭＮ1 のゲート電極７Ｎ1 およびｎチャネルＭＩＳ
トランジスタＭＮ2 のゲート電極７Ｎ2 を形成する。
ｎ型不純物がドープされた多結晶シリコン膜をＣＶＤ
（Chemical Vapor Deposition ）法で堆積した後、フォ
トレジストパターンをマスクにしてこの多結晶シリコン
膜をエッチングし、ｐチャネルＭＩＳトランジスタＭＰ
1 のゲート電極７Ｐ1 、ｐチャネルＭＩＳトランジスタ
ＭＰ2 のゲート電極７Ｐ2 、ｎチャネルＭＩＳトランジ
スタＭＮ1 のゲート電極７Ｎ1 およびｎチャネルＭＩＳ
トランジスタＭＮ2 のゲート電極７Ｎ2 を形成する。
【００３６】次に、上記フォトレジストパターンを除去
した後、上記ゲート電極７Ｐ1 ，７Ｐ2 およびフォトレ
ジストパターンをマスクとして第１ｎ型ウエル３および
第２ｎ型ウエル８にｐ型不純物（例えば、ＢＦ2 ）を導
入して、ｐチャネルＭＩＳトランジスタＭＰ1 のソー
ス、ドレインを構成する一対のｐ型半導体領域４および
ｐチャネルＭＩＳトランジスタＭＰ2 のソース、ドレイ
ンを構成する一対のｐ型半導体領域９を形成し、さらに
第１ｐ型ウエル１４のｐ型半導体領域１６および第２ｐ
型ウエル１７のｐ型半導体領域１９を形成する。
した後、上記ゲート電極７Ｐ1 ，７Ｐ2 およびフォトレ
ジストパターンをマスクとして第１ｎ型ウエル３および
第２ｎ型ウエル８にｐ型不純物（例えば、ＢＦ2 ）を導
入して、ｐチャネルＭＩＳトランジスタＭＰ1 のソー
ス、ドレインを構成する一対のｐ型半導体領域４および
ｐチャネルＭＩＳトランジスタＭＰ2 のソース、ドレイ
ンを構成する一対のｐ型半導体領域９を形成し、さらに
第１ｐ型ウエル１４のｐ型半導体領域１６および第２ｐ
型ウエル１７のｐ型半導体領域１９を形成する。
【００３７】同様に、上記フォトレジストパターンを除
去した後、上記ゲート電極７Ｎ1 ，７Ｎ2 およびフォト
レジストパターンをマスクとして第１ｐ型ウエル１４お
よび第２ｐ型ウエル１７にｎ型不純物（例えば、Ｐ）を
導入して、ｎチャネルＭＩＳトランジスタＭＮ1 のソー
ス、ドレインを構成する一対のｎ型半導体領域１５およ
びｎチャネルＭＩＳトランジスタＭＮ2 のソース、ドレ
インを構成する一対のｎ型半導体領域１８を形成し、さ
らに第１ｎ型ウエル３のｎ型半導体領域５および第２ｎ
型ウエル８のｎ型半導体領域１０を形成する。
去した後、上記ゲート電極７Ｎ1 ，７Ｎ2 およびフォト
レジストパターンをマスクとして第１ｐ型ウエル１４お
よび第２ｐ型ウエル１７にｎ型不純物（例えば、Ｐ）を
導入して、ｎチャネルＭＩＳトランジスタＭＮ1 のソー
ス、ドレインを構成する一対のｎ型半導体領域１５およ
びｎチャネルＭＩＳトランジスタＭＮ2 のソース、ドレ
インを構成する一対のｎ型半導体領域１８を形成し、さ
らに第１ｎ型ウエル３のｎ型半導体領域５および第２ｎ
型ウエル８のｎ型半導体領域１０を形成する。
【００３８】次いで、上記フォトレジストパターンを除
去した後、半導体基板１上にＣＶＤ法で堆積した酸化シ
リコン膜をＲＩＥ（Reactive Ion Etching）法でエッチ
ングして、図示はしないが、ゲート電極７Ｐ1 ，７
Ｐ2 ，７Ｎ1 ，７Ｎ2 の側壁にサイドウォールスペーサ
を形成する。
去した後、半導体基板１上にＣＶＤ法で堆積した酸化シ
リコン膜をＲＩＥ（Reactive Ion Etching）法でエッチ
ングして、図示はしないが、ゲート電極７Ｐ1 ，７
Ｐ2 ，７Ｎ1 ，７Ｎ2 の側壁にサイドウォールスペーサ
を形成する。
【００３９】次に、半導体基板１上に層間絶縁膜１１を
形成した後、フォトレジストパターンをマスクにして層
間絶縁膜１１をエッチングし、コンタクトホール１２Ｐ
1 ，１２Ｐ2 ，１２Ｎ1 ，１２Ｎ2 を開孔する。
形成した後、フォトレジストパターンをマスクにして層
間絶縁膜１１をエッチングし、コンタクトホール１２Ｐ
1 ，１２Ｐ2 ，１２Ｎ1 ，１２Ｎ2 を開孔する。
【００４０】この後、上記フォトレジストパターンを除
去し、次いで層間絶縁膜１１の上層に堆積した金属膜を
エッチングして配線層１３を形成することにより、前記
図２に示したＣＭＯＳインバータ回路が完成する。
去し、次いで層間絶縁膜１１の上層に堆積した金属膜を
エッチングして配線層１３を形成することにより、前記
図２に示したＣＭＯＳインバータ回路が完成する。
【００４１】このように、本実施の形態１によれば、動
作モード時には、ｎチャネルＭＩＳトランジスタＭＮ2
のゲート端子Ｃ2 に正の電位が印加され、ｐチャネルＭ
ＩＳトランジスタＭＰ2 のゲート端子Ｃ1 にグランド電
位ＧＮＤが印加されて、両者共に十分に導通状態とな
る。この場合、ｎチャネルＭＩＳトランジスタＭＮ2 お
よびｐチャネルＭＩＳトランジスタＭＰ2 のオン抵抗は
無視することができるので、動作回路としてはｎチャネ
ルＭＩＳトランジスタＭＮ1 とＰチャネルＭＩＳトラン
ジスタＭＰ1 からなるＣＭＯＳインバータ回路となる。
ｎチャネルＭＩＳトランジスタＭＮ1 とｐチャネルＭＩ
ＳトランジスタＭＰ1 のゲート絶縁膜ｔox 1 （６ａ）は
３ｎｍ以下と薄いのでリーク電流は流れるが、動作電流
と比較すると小さいのでリーク電流による消費電力は無
視することができる。
作モード時には、ｎチャネルＭＩＳトランジスタＭＮ2
のゲート端子Ｃ2 に正の電位が印加され、ｐチャネルＭ
ＩＳトランジスタＭＰ2 のゲート端子Ｃ1 にグランド電
位ＧＮＤが印加されて、両者共に十分に導通状態とな
る。この場合、ｎチャネルＭＩＳトランジスタＭＮ2 お
よびｐチャネルＭＩＳトランジスタＭＰ2 のオン抵抗は
無視することができるので、動作回路としてはｎチャネ
ルＭＩＳトランジスタＭＮ1 とＰチャネルＭＩＳトラン
ジスタＭＰ1 からなるＣＭＯＳインバータ回路となる。
ｎチャネルＭＩＳトランジスタＭＮ1 とｐチャネルＭＩ
ＳトランジスタＭＰ1 のゲート絶縁膜ｔox 1 （６ａ）は
３ｎｍ以下と薄いのでリーク電流は流れるが、動作電流
と比較すると小さいのでリーク電流による消費電力は無
視することができる。
【００４２】また、待機モード時には、ｎチャネルＭＩ
ＳトランジスタＭＮ2 のゲート端子Ｃ2 にグランド電位
ＧＮＤが印加され、ｐチャネルＭＩＳトランジスタＭＰ
2 のゲート端子Ｃ1 に電源電圧Ｖｃｃが印加されて、両
者共に遮断状態となる。薄いゲート絶縁膜ｔox1 （６
ａ）を備えたｐチャネルＭＩＳトランジスタＭＰ1 およ
びｎチャネルＭＩＳトランジスタＭＮ1 は、電源電位か
らもグランド電位からも浮いた状態となりリーク電流の
経路は無くなる。
ＳトランジスタＭＮ2 のゲート端子Ｃ2 にグランド電位
ＧＮＤが印加され、ｐチャネルＭＩＳトランジスタＭＰ
2 のゲート端子Ｃ1 に電源電圧Ｖｃｃが印加されて、両
者共に遮断状態となる。薄いゲート絶縁膜ｔox1 （６
ａ）を備えたｐチャネルＭＩＳトランジスタＭＰ1 およ
びｎチャネルＭＩＳトランジスタＭＮ1 は、電源電位か
らもグランド電位からも浮いた状態となりリーク電流の
経路は無くなる。
【００４３】さらに、薄いゲート絶縁膜ｔox1 （６ａ）
を備えたｐチャネルＭＩＳトランジスタＭＰ1 およびｎ
チャネルＭＩＳトランジスタＭＮ1 のウエル電位も遮断
されるので、ｐチャネルＭＩＳトランジスタＭＰ1 のゲ
ート電極７Ｐ1 とｎチャネルＭＩＳトランジスタＭＮ1
のゲート電極７Ｎ1 に印加される電圧がいかなる場合で
あっても、上記ゲート電極７Ｐ1 と第１ｎ型ウエル３と
の間および上記ゲート電極７Ｎ1 と第１ｐ型ウエル１４
との間に流れるリーク電流の経路も遮断される。従っ
て、待機モード時の消費電力を極めて小さくすることが
できて、リーク電流によるゲート絶縁膜ｔox1 （６ａ）
の劣化を抑えることができる。
を備えたｐチャネルＭＩＳトランジスタＭＰ1 およびｎ
チャネルＭＩＳトランジスタＭＮ1 のウエル電位も遮断
されるので、ｐチャネルＭＩＳトランジスタＭＰ1 のゲ
ート電極７Ｐ1 とｎチャネルＭＩＳトランジスタＭＮ1
のゲート電極７Ｎ1 に印加される電圧がいかなる場合で
あっても、上記ゲート電極７Ｐ1 と第１ｎ型ウエル３と
の間および上記ゲート電極７Ｎ1 と第１ｐ型ウエル１４
との間に流れるリーク電流の経路も遮断される。従っ
て、待機モード時の消費電力を極めて小さくすることが
できて、リーク電流によるゲート絶縁膜ｔox1 （６ａ）
の劣化を抑えることができる。
【００４４】（実施の形態２）図３は、本発明の他の実
施の形態であるＣＭＯＳ論理回路の回路図を示す。
施の形態であるＣＭＯＳ論理回路の回路図を示す。
【００４５】前記図１に示した薄いゲート絶縁膜ｔox1
を用いたｐチャネルＭＩＳトランジスタＭＰ1 とｎチャ
ネルＭＩＳトランジスタＭＮ1 からなるＣＭＯＳ回路
は、ＣＭＯＳインバータ回路であるが、ＣＭＯＳ回路
は、薄いゲート絶縁膜ｔox1 を用いたｐチャネルＭＩＳ
トランジスタＭＰ1 とｎチャネルＭＩＳトランジスタＭ
Ｎ1 とを有するＮＡＮＤ回路、ＮＯＲ回路またはセレク
タ回路等の論理回路、あるいは作動増幅器等のアナログ
回路であってもよい。
を用いたｐチャネルＭＩＳトランジスタＭＰ1 とｎチャ
ネルＭＩＳトランジスタＭＮ1 からなるＣＭＯＳ回路
は、ＣＭＯＳインバータ回路であるが、ＣＭＯＳ回路
は、薄いゲート絶縁膜ｔox1 を用いたｐチャネルＭＩＳ
トランジスタＭＰ1 とｎチャネルＭＩＳトランジスタＭ
Ｎ1 とを有するＮＡＮＤ回路、ＮＯＲ回路またはセレク
タ回路等の論理回路、あるいは作動増幅器等のアナログ
回路であってもよい。
【００４６】動作モード時には、ｐチャネルＭＩＳトラ
ンジスタＭＰ2 とｎチャネルＭＩＳトランジスタＭＮ2
とは十分に導通状態なので、薄いゲート絶縁膜ｔox1 を
用いたｐチャネルＭＩＳトランジスタＭＰ1 とｎチャネ
ルＭＩＳトランジスタＭＮ1とを有するＣＭＯＳ論理回
路（以下、薄いゲート絶縁膜を用いたＣＭＯＳ論理回路
と称す）２０の動作は従来のＣＭＯＳ論理回路と全く同
じである。薄いゲート絶縁膜ｔox1 を流れるリーク電流
は存在するが、動作電流に比べれば小さく無視すること
ができる。
ンジスタＭＰ2 とｎチャネルＭＩＳトランジスタＭＮ2
とは十分に導通状態なので、薄いゲート絶縁膜ｔox1 を
用いたｐチャネルＭＩＳトランジスタＭＰ1 とｎチャネ
ルＭＩＳトランジスタＭＮ1とを有するＣＭＯＳ論理回
路（以下、薄いゲート絶縁膜を用いたＣＭＯＳ論理回路
と称す）２０の動作は従来のＣＭＯＳ論理回路と全く同
じである。薄いゲート絶縁膜ｔox1 を流れるリーク電流
は存在するが、動作電流に比べれば小さく無視すること
ができる。
【００４７】また、待機モード時には、ｐチャネルＭＩ
ＳトランジスタＭＰ2 とｎチャネルＭＩＳトランジスタ
ＭＮ2 とは遮断状態なので、ｐチャネルＭＩＳトランジ
スタＭＰ1 のゲート電極とウエルとの間およびｎチャネ
ルＭＩＳトランジスタＭＮ1のゲート電極とウエルとの
間に流れるリーク電流の経路も遮断されて、全体のリー
ク電流は極めて小さくなる。
ＳトランジスタＭＰ2 とｎチャネルＭＩＳトランジスタ
ＭＮ2 とは遮断状態なので、ｐチャネルＭＩＳトランジ
スタＭＰ1 のゲート電極とウエルとの間およびｎチャネ
ルＭＩＳトランジスタＭＮ1のゲート電極とウエルとの
間に流れるリーク電流の経路も遮断されて、全体のリー
ク電流は極めて小さくなる。
【００４８】（実施の形態３）図４および図５は、本発
明の他の実施の形態であるＣＭＯＳ論理回路の回路図を
示す。
明の他の実施の形態であるＣＭＯＳ論理回路の回路図を
示す。
【００４９】図４に示すように、薄いゲート絶縁膜を用
いたＣＭＯＳ論理回路２０と電源電位Ｖｃｃとの間には
厚いゲート絶縁膜ｔox2 を備えたｐチャネルＭＩＳトラ
ンジスタＭＰ2 が接続されているが、薄いゲート絶縁膜
を用いたＣＭＯＳ論理回路２０とグランド電位ＧＮＤと
の間には厚いゲート絶縁膜ｔox2 を備えたｎチャネルＭ
ＩＳトランジスタＭＮ2 が接続されておらず、薄いゲー
ト絶縁膜ｔox1 を備えたｎチャネルＭＩＳトランジスタ
ＭＮ1 のソースとウエルとが直接グランド電位ＧＮＤに
接続されている。
いたＣＭＯＳ論理回路２０と電源電位Ｖｃｃとの間には
厚いゲート絶縁膜ｔox2 を備えたｐチャネルＭＩＳトラ
ンジスタＭＰ2 が接続されているが、薄いゲート絶縁膜
を用いたＣＭＯＳ論理回路２０とグランド電位ＧＮＤと
の間には厚いゲート絶縁膜ｔox2 を備えたｎチャネルＭ
ＩＳトランジスタＭＮ2 が接続されておらず、薄いゲー
ト絶縁膜ｔox1 を備えたｎチャネルＭＩＳトランジスタ
ＭＮ1 のソースとウエルとが直接グランド電位ＧＮＤに
接続されている。
【００５０】この場合、薄いゲート絶縁膜を用いたＣＭ
ＯＳ論理回路２０のゲート電極の電位がグランド電位Ｇ
ＮＤまたは浮いた状態であるならば、リーク電流の経路
がないので、全体のリーク電流を抑えることができる。
ＯＳ論理回路２０のゲート電極の電位がグランド電位Ｇ
ＮＤまたは浮いた状態であるならば、リーク電流の経路
がないので、全体のリーク電流を抑えることができる。
【００５１】また、図５に示すように、薄いゲート絶縁
膜を用いたＣＭＯＳ論理回路２０とグランド電位ＧＮＤ
との間には厚いゲート絶縁膜ｔox2 を備えたｎチャネル
ＭＩＳトランジスタＭＮ2 が接続されているが、薄いゲ
ート絶縁膜を用いたＣＭＯＳ論理回路２０と電源電位Ｖ
ｃｃとの間には厚いゲート絶縁膜ｔox2 を備えたｐチャ
ネルＭＩＳトランジスタＭＰ2 が接続されておらず、薄
いゲート絶縁膜ｔox1を備えたｐチャネルＭＩＳトラン
ジスタＭＰ1 のソースとウエルとが直接電源電位Ｖｃｃ
に接続されている。
膜を用いたＣＭＯＳ論理回路２０とグランド電位ＧＮＤ
との間には厚いゲート絶縁膜ｔox2 を備えたｎチャネル
ＭＩＳトランジスタＭＮ2 が接続されているが、薄いゲ
ート絶縁膜を用いたＣＭＯＳ論理回路２０と電源電位Ｖ
ｃｃとの間には厚いゲート絶縁膜ｔox2 を備えたｐチャ
ネルＭＩＳトランジスタＭＰ2 が接続されておらず、薄
いゲート絶縁膜ｔox1を備えたｐチャネルＭＩＳトラン
ジスタＭＰ1 のソースとウエルとが直接電源電位Ｖｃｃ
に接続されている。
【００５２】この場合、薄いゲート絶縁膜を用いたＣＭ
ＯＳ論理回路２０のゲート電極の電位が電源電位Ｖｃｃ
または浮いた状態であるならば、リーク電流の経路がな
いので、全体のリーク電流を抑えることができる。従っ
て、薄いゲート絶縁膜を用いたＣＭＯＳ論理回路２０の
周辺回路の構成によっては、厚いゲート絶縁膜ｔox2を
備えたｐチャネルＭＩＳトランジスタＭＰ2 とｎチャネ
ルＭＩＳトランジスタＭＮ2 の両者を配置する必要はな
く、どちらか一方だけでもよい。
ＯＳ論理回路２０のゲート電極の電位が電源電位Ｖｃｃ
または浮いた状態であるならば、リーク電流の経路がな
いので、全体のリーク電流を抑えることができる。従っ
て、薄いゲート絶縁膜を用いたＣＭＯＳ論理回路２０の
周辺回路の構成によっては、厚いゲート絶縁膜ｔox2を
備えたｐチャネルＭＩＳトランジスタＭＰ2 とｎチャネ
ルＭＩＳトランジスタＭＮ2 の両者を配置する必要はな
く、どちらか一方だけでもよい。
【００５３】（実施の形態４）図６は、本発明の他の実
施の形態であるＣＭＯＳ論理回路の制御方法を説明する
ための回路図である。
施の形態であるＣＭＯＳ論理回路の制御方法を説明する
ための回路図である。
【００５４】動作モード時は、動作モード切り換え信号
Ｓ1 は正の電位（例えば電源電位Ｖｃｃ）であり、ｎチ
ャネルＭＩＳトランジスタＭＮ2 のゲート端子Ｃ2 に電
源電位Ｖｃｃ、ｐチャネルＭＩＳトランジスタＭＰ2 の
ゲート端子Ｃ1 にインバータ２１によって反転したグラ
ンド電位ＧＮＤが加わる。これによって、ｎチャネルＭ
ＩＳトランジスタＭＮ2 およびｐチャネルＭＩＳトラン
ジスタＭＰ2 は共に導通状態となる。
Ｓ1 は正の電位（例えば電源電位Ｖｃｃ）であり、ｎチ
ャネルＭＩＳトランジスタＭＮ2 のゲート端子Ｃ2 に電
源電位Ｖｃｃ、ｐチャネルＭＩＳトランジスタＭＰ2 の
ゲート端子Ｃ1 にインバータ２１によって反転したグラ
ンド電位ＧＮＤが加わる。これによって、ｎチャネルＭ
ＩＳトランジスタＭＮ2 およびｐチャネルＭＩＳトラン
ジスタＭＰ2 は共に導通状態となる。
【００５５】この時、クロック制御回路２２は、薄いゲ
ート絶縁膜を用いたＣＭＯＳ論理回路２０にクロックＣ
Ｓを供給する。この場合の動作は、薄いゲート絶縁膜を
用いたＣＭＯＳ論理回路２０の動作と同じであり、薄い
ゲート絶縁膜ｔox1 を用いているので低電圧でも高速動
作が可能である。
ート絶縁膜を用いたＣＭＯＳ論理回路２０にクロックＣ
Ｓを供給する。この場合の動作は、薄いゲート絶縁膜を
用いたＣＭＯＳ論理回路２０の動作と同じであり、薄い
ゲート絶縁膜ｔox1 を用いているので低電圧でも高速動
作が可能である。
【００５６】一方、待機モード時は、動作モード切り換
え信号Ｓ1 はグランド電位ＧＮＤとなり、クロック制御
回路２２はクロックＣＳを停止する。この時、消費電流
はリーク電流のみとなるが、ｐチャネルＭＩＳトランジ
スタＭＰ2 およびｎチャネルＭＩＳトランジスタＭＮ2
共に遮断状態となるので、リーク電流はほとんど無く、
極めて低い消費電力となる。さらに、リーク電流による
薄いゲート絶縁膜ｔox 1 の劣化を抑えることができる。
え信号Ｓ1 はグランド電位ＧＮＤとなり、クロック制御
回路２２はクロックＣＳを停止する。この時、消費電流
はリーク電流のみとなるが、ｐチャネルＭＩＳトランジ
スタＭＰ2 およびｎチャネルＭＩＳトランジスタＭＮ2
共に遮断状態となるので、リーク電流はほとんど無く、
極めて低い消費電力となる。さらに、リーク電流による
薄いゲート絶縁膜ｔox 1 の劣化を抑えることができる。
【００５７】（実施の形態５）図７は、本発明の他の実
施の形態である待機モード時にデータの保存を考慮した
ＣＭＯＳ論理回路の回路図を示す。点線で囲ったＡ領域
はデータ保持回路であるフリップフロップ回路を示す。
施の形態である待機モード時にデータの保存を考慮した
ＣＭＯＳ論理回路の回路図を示す。点線で囲ったＡ領域
はデータ保持回路であるフリップフロップ回路を示す。
【００５８】上記フリップフロップ回路を構成するＣＭ
ＯＳは、厚いゲート絶縁膜ｔox3 を用いたｐチャネルＭ
ＩＳトランジスタＭＰ3 とｎチャネルＭＩＳトランジス
タＭＮ3 とからなり、電源電位側は電源電位Ｖｃｃに直
接接続され、グランド電位側はグランド電位ＧＮＤに直
接接続されている。なお、フリップフロップ回路の動作
速度が遅くなるのを防ぐために、ｐチャネルＭＩＳトラ
ンジスタＭＰ3 とｎチャネルＭＩＳトランジスタＭＮ3
のゲート電極の幅は、他のＣＭＯＳ論理回路を構成する
ＭＩＳトランジスタのゲート電極の幅よりも小さい。
ＯＳは、厚いゲート絶縁膜ｔox3 を用いたｐチャネルＭ
ＩＳトランジスタＭＰ3 とｎチャネルＭＩＳトランジス
タＭＮ3 とからなり、電源電位側は電源電位Ｖｃｃに直
接接続され、グランド電位側はグランド電位ＧＮＤに直
接接続されている。なお、フリップフロップ回路の動作
速度が遅くなるのを防ぐために、ｐチャネルＭＩＳトラ
ンジスタＭＰ3 とｎチャネルＭＩＳトランジスタＭＮ3
のゲート電極の幅は、他のＣＭＯＳ論理回路を構成する
ＭＩＳトランジスタのゲート電極の幅よりも小さい。
【００５９】また、インバータが多段接続されたＣＭＯ
Ｓインバータ回路は、薄いゲート絶縁膜ｔox1 を用いた
ｐチャネルＭＩＳトランジスタＭＰ1 とｎチャネルＭＩ
ＳトランジスタＭＮ1 によって構成されており、ＣＭＯ
Ｓインバータ回路とグランド電位ＧＮＤとの間に、厚い
ゲート絶縁膜ｔox2 を備えたｎチャネルＭＩＳトランジ
スタＭＮ2 が直列に挿入されており、ＣＭＯＳインバー
タ回路と電源電位Ｖｃｃとの間に、厚いゲート絶縁膜ｔ
ox2 を備えたｐチャネルＭＩＳトランジスタＭＰ2 が直
列に挿入されている。
Ｓインバータ回路は、薄いゲート絶縁膜ｔox1 を用いた
ｐチャネルＭＩＳトランジスタＭＰ1 とｎチャネルＭＩ
ＳトランジスタＭＮ1 によって構成されており、ＣＭＯ
Ｓインバータ回路とグランド電位ＧＮＤとの間に、厚い
ゲート絶縁膜ｔox2 を備えたｎチャネルＭＩＳトランジ
スタＭＮ2 が直列に挿入されており、ＣＭＯＳインバー
タ回路と電源電位Ｖｃｃとの間に、厚いゲート絶縁膜ｔ
ox2 を備えたｐチャネルＭＩＳトランジスタＭＰ2 が直
列に挿入されている。
【００６０】フリップフロップ回路は、薄いゲート絶縁
膜ｔox1 を用いたＣＭＯＳインバータ回路の中のノード
２３の電位を記憶している。待機モード時にｐチャネル
ＭＩＳトランジスタＭＰ2 およびｎチャネルＭＩＳトラ
ンジスタＭＮ2 が遮断状態になると、薄いゲート絶縁膜
ｔox1 を用いたＣＭＯＳインバータ回路はフローティン
グ状態となり、ノード２３の電位は消滅する。しかし、
厚いゲート絶縁膜ｔox 3 を用いたフリップフロップ回路
が動作しており電位が記憶されているので、次に動作モ
ードに入った時には、ノード２３は待機モードに入る直
前の状態から動作を開始することができる。
膜ｔox1 を用いたＣＭＯＳインバータ回路の中のノード
２３の電位を記憶している。待機モード時にｐチャネル
ＭＩＳトランジスタＭＰ2 およびｎチャネルＭＩＳトラ
ンジスタＭＮ2 が遮断状態になると、薄いゲート絶縁膜
ｔox1 を用いたＣＭＯＳインバータ回路はフローティン
グ状態となり、ノード２３の電位は消滅する。しかし、
厚いゲート絶縁膜ｔox 3 を用いたフリップフロップ回路
が動作しており電位が記憶されているので、次に動作モ
ードに入った時には、ノード２３は待機モードに入る直
前の状態から動作を開始することができる。
【００６１】（実施の形態６）図８は、本発明の他の実
施の形態であるＣＭＯＳインバータ回路をＳＯＩ（Sili
con On Insulator）基板に形成した半導体基板の要部断
面図を示す。
施の形態であるＣＭＯＳインバータ回路をＳＯＩ（Sili
con On Insulator）基板に形成した半導体基板の要部断
面図を示す。
【００６２】半導体基板１に形成された埋め込み絶縁膜
２４は素子分離用のフィールド絶縁膜２に接しており、
それぞれのＭＩＳトランジスタの基体は一つ一つ完全に
分離されている。従って、ＳＯＩ基板を用いることによ
り、前記図２に示したような複雑なウエル構造が不要と
なる。
２４は素子分離用のフィールド絶縁膜２に接しており、
それぞれのＭＩＳトランジスタの基体は一つ一つ完全に
分離されている。従って、ＳＯＩ基板を用いることによ
り、前記図２に示したような複雑なウエル構造が不要と
なる。
【００６３】また、ＭＩＳトランジスタの基体はどの電
位にも接続されない状態となるので、ｐチャネルＭＩＳ
トランジスタＭＰ1 のソースを構成する一方のｐ型半導
体領域４とｐチャネルＭＩＳトランジスタＭＰ2 のドレ
インを構成する一方のｐ型半導体領域９との接続、およ
びｎチャネルＭＩＳトランジスタＭＮ1 のソースを構成
する一方のｎ型半導体領域１５とｎチャネルＭＩＳトラ
ンジスタＭＮ2 のドレインを構成する一方のｎ型半導体
領域１８との接続を行えばよい。
位にも接続されない状態となるので、ｐチャネルＭＩＳ
トランジスタＭＰ1 のソースを構成する一方のｐ型半導
体領域４とｐチャネルＭＩＳトランジスタＭＰ2 のドレ
インを構成する一方のｐ型半導体領域９との接続、およ
びｎチャネルＭＩＳトランジスタＭＮ1 のソースを構成
する一方のｎ型半導体領域１５とｎチャネルＭＩＳトラ
ンジスタＭＮ2 のドレインを構成する一方のｎ型半導体
領域１８との接続を行えばよい。
【００６４】ＭＩＳトランジスタの基体に電極を接続す
る場合は、ｐチャネルＭＩＳトランジスタＭＰ1 の基体
をｐチャネルＭＩＳトランジスタＭＰ2 のドレインを構
成する一方のｐ型半導体領域９に接続し、ｎチャネルＭ
ＩＳトランジスタＭＮ1 の基体をｎチャネルＭＩＳトラ
ンジスタＭＮ2 のドレインを構成する一方のｎ型半導体
領域１８に接続すればよい。
る場合は、ｐチャネルＭＩＳトランジスタＭＰ1 の基体
をｐチャネルＭＩＳトランジスタＭＰ2 のドレインを構
成する一方のｐ型半導体領域９に接続し、ｎチャネルＭ
ＩＳトランジスタＭＮ1 の基体をｎチャネルＭＩＳトラ
ンジスタＭＮ2 のドレインを構成する一方のｎ型半導体
領域１８に接続すればよい。
【００６５】（実施の形態７）図９に、本発明の他の実
施の形態である２個のインバータと１個の２入力ＮＡＮ
Ｄによって構成されたＣＭＯＳ論理回路のレイアウト図
を示す。図中、ＱINPおよびＱINN は、インバータ回路
を構成する薄いゲート絶縁膜ｔox1 を備えたｐチャネル
ＭＩＳトランジスタおよびｎチャネルＭＩＳトランジス
タであり、ＱNA P およびＱNAN は、ＮＡＮＤ回路を構成
する薄いゲート絶縁膜ｔox1 を備えたｐチャネルＭＩＳ
トランジスタおよびｎチャネルＭＩＳトランジスタであ
る。
施の形態である２個のインバータと１個の２入力ＮＡＮ
Ｄによって構成されたＣＭＯＳ論理回路のレイアウト図
を示す。図中、ＱINPおよびＱINN は、インバータ回路
を構成する薄いゲート絶縁膜ｔox1 を備えたｐチャネル
ＭＩＳトランジスタおよびｎチャネルＭＩＳトランジス
タであり、ＱNA P およびＱNAN は、ＮＡＮＤ回路を構成
する薄いゲート絶縁膜ｔox1 を備えたｐチャネルＭＩＳ
トランジスタおよびｎチャネルＭＩＳトランジスタであ
る。
【００６６】薄いゲート絶縁膜ｔox1 を備えたｐチャネ
ルＭＩＳトランジスタＱINP ，ＱIN N のソースと第１ｎ
型ウエル３の電位は、コンタクトホール１２によって引
き出され、配線層１３によって、第２ｎ型ウエル８に形
成された厚いゲート絶縁膜ｔox2 を備えたｐチャネルＭ
ＩＳトランジスタＭＰ2 のドレインに接続されている。
ルＭＩＳトランジスタＱINP ，ＱIN N のソースと第１ｎ
型ウエル３の電位は、コンタクトホール１２によって引
き出され、配線層１３によって、第２ｎ型ウエル８に形
成された厚いゲート絶縁膜ｔox2 を備えたｐチャネルＭ
ＩＳトランジスタＭＰ2 のドレインに接続されている。
【００６７】同様に、薄いゲート絶縁膜ｔox1 を備えた
ｎチャネルＭＩＳトランジスタＱNA P ，ＱNAN のソース
と第１ｐ型ウエル１４の電位は、コンタクトホール１２
によって引き出され、配線層１３によって、第２ｐ型ウ
エル１７に形成された厚いゲート絶縁膜ｔox2 を備えた
ｎチャネルＭＩＳトランジスタＭＮ2 のドレインに接続
されている。
ｎチャネルＭＩＳトランジスタＱNA P ，ＱNAN のソース
と第１ｐ型ウエル１４の電位は、コンタクトホール１２
によって引き出され、配線層１３によって、第２ｐ型ウ
エル１７に形成された厚いゲート絶縁膜ｔox2 を備えた
ｎチャネルＭＩＳトランジスタＭＮ2 のドレインに接続
されている。
【００６８】厚いゲート絶縁膜ｔox2 を用いたｐチャネ
ルＭＩＳトランジスタＭＰ2 のソースと第２ｎ型ウエル
８は電源電位Ｖｃｃに接続されており、厚いゲート絶縁
膜ｔox2 を用いたｎチャネルＭＩＳトランジスタＭＮ2
のソースと第２ｐ型ウエル１７はグランド電位ＧＮＤに
接続されている。
ルＭＩＳトランジスタＭＰ2 のソースと第２ｎ型ウエル
８は電源電位Ｖｃｃに接続されており、厚いゲート絶縁
膜ｔox2 を用いたｎチャネルＭＩＳトランジスタＭＮ2
のソースと第２ｐ型ウエル１７はグランド電位ＧＮＤに
接続されている。
【００６９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７１】本発明によれば、リーク電流が流れる極め
て薄いゲート絶縁膜を備えたＭＩＳトランジスタによっ
て構成されたＣＭＯＳ回路において、動作モード時には
高速動作が実現でき、待機時にはリーク電流の減少によ
って消費電力を低減でき、さらに、ゲート絶縁膜の劣化
を抑制することができる。
て薄いゲート絶縁膜を備えたＭＩＳトランジスタによっ
て構成されたＣＭＯＳ回路において、動作モード時には
高速動作が実現でき、待機時にはリーク電流の減少によ
って消費電力を低減でき、さらに、ゲート絶縁膜の劣化
を抑制することができる。
【図１】本発明の一実施の形態であるＣＭＯＳインバー
タ回路を示す回路図である。
タ回路を示す回路図である。
【図２】本発明の一実施の形態であるＣＭＯＳインバー
タ回路の半導体基板の要部断面図である。
タ回路の半導体基板の要部断面図である。
【図３】本発明の他の実施の形態であるＣＭＯＳ論理回
路を示す回路構成図である。
路を示す回路構成図である。
【図４】本発明の他の実施の形態である厚いゲート絶縁
膜を備えたｐチャネルＭＩＳトランジスタを電源電位側
のみに設けたＣＭＯＳ論理回路を示す回路構成図であ
る。
膜を備えたｐチャネルＭＩＳトランジスタを電源電位側
のみに設けたＣＭＯＳ論理回路を示す回路構成図であ
る。
【図５】本発明の他の実施の形態である厚いゲート絶縁
膜を備えたｎチャネルＭＩＳトランジスタをグランド電
位側のみに設けたＣＭＯＳ論理回路を示す回路構成図で
ある。
膜を備えたｎチャネルＭＩＳトランジスタをグランド電
位側のみに設けたＣＭＯＳ論理回路を示す回路構成図で
ある。
【図６】本発明の他の実施の形態であるＣＭＯＳ論理回
路の制御方式を説明するための回路図である。
路の制御方式を説明するための回路図である。
【図７】本発明の他の実施の形態である待機モード時の
データの保存を考慮したＣＭＯＳ論理回路を示す回路図
である。
データの保存を考慮したＣＭＯＳ論理回路を示す回路図
である。
【図８】本発明の他の実施の形態であるＳＯＩ基板上に
形成したＣＭＯＳインバータ回路の要部断面図である。
形成したＣＭＯＳインバータ回路の要部断面図である。
【図９】本発明の他の実施の形態である２個のインバー
タと１個の２入力ＮＡＮＤ回路とによって構成されたＣ
ＭＯＳ論理回路を示すレイアウト図である。
タと１個の２入力ＮＡＮＤ回路とによって構成されたＣ
ＭＯＳ論理回路を示すレイアウト図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ 第１ｎ型ウエル ４ ｐ型半導体領域 ５ ｎ型半導体領域 ６ａ 薄いゲート絶縁膜 ６ｂ 厚いゲート絶縁膜 ７Ｐ1 ゲート電極 ７Ｐ2 ゲート電極 ７Ｎ1 ゲート電極 ７Ｎ2 ゲート電極 ８ 第２ｎ型ウエル ９ ｐ型半導体領域 １０ ｎ型半導体領域 １１ 層間絶縁膜 １２ コンタクトホール １２Ｐ1 コンタクトホール １２Ｐ2 コンタクトホール １２Ｎ1 コンタクトホール １２Ｎ2 コンタクトホール １３ 配線層 １４ 第１ｐ型ウエル １５ ｎ型半導体領域 １６ ｐ型半導体領域 １７ 第２ｐ型ウエル １８ ｎ型半導体領域 １９ ｐ型半導体領域 ２０ 薄いゲート絶縁膜を用いたＣＭＯＳ論理回路 ２１ インバータ ２２ クロック制御回路 ２３ ノード ２４ 埋め込み絶縁膜 ＭＰ1 ｐチャネルＭＩＳトランジスタ ＭＰ2 ｐチャネルＭＩＳトランジスタ ＭＮ1 ｎチャネルＭＩＳトランジスタ ＭＮ2 ｎチャネルＭＩＳトランジスタ ｔox1 薄いゲート絶縁膜 ｔox2 厚いゲート絶縁膜 ｔox3 厚いゲート絶縁膜 Ｖｃｃ 電源電位 ＧＮＤ グランド電位 Ｃ1 ゲート端子 Ｃ2 ゲート端子 Ｓ1 動作モード切り換え信号 Ｓ2 クロック信号 ＣＳ クロック Ａ領域 フリップフロップ回路 ＱINP ｐチャネルＭＩＳトランジスタ ＱINN ｎチャネルＭＩＳトランジスタ ＱNAP ｐチャネルＭＩＳトランジスタ ＱNAN ｎチャネルＭＩＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0948 Ｈ０１Ｌ 29/78 ６１７Ｓ Ｈ０３Ｋ 19/094 Ｂ (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F040 DA19 DB03 EA09 EB12 EC07 ED00 FA05 5F048 AB03 AB10 AC03 AC04 BA01 BB06 BB16 BE02 BE03 BE09 BG12 5F110 AA06 AA08 BB04 CC02 DD05 DD13 EE09 EE45 FF02 FF23 FF40 GG02 GG12 NN62 NN66 NN78 5J056 AA00 BB49 DD13 DD29 EE04 EE11 FF01 FF07 FF08 HH00 HH01 KK02
Claims (9)
- 【請求項１】 半導体基板上に、ゲート絶縁膜の厚さが
異なる複数種類のＭＩＳトランジスタが設けられてお
り、前記複数種類のＭＩＳトランジスタのうち相対的に
薄いゲート絶縁膜を備えた少なくとも１つのＭＩＳトラ
ンジスタによって構成された主回路と、前記主回路と電
源電位またはグランド電位との間の少なくとも一方側
に、前記複数種類のＭＩＳトランジスタのうち相対的に
厚いゲート絶縁膜を備えたＭＩＳトランジスタによって
構成された制御回路とを有しており、前記主回路を構成
する前記相対的に薄いゲート絶縁膜を備えたＭＩＳトラ
ンジスタのソースと基板とが、前記制御回路を構成する
前記相対的に厚いゲート絶縁膜を備えたＭＩＳトランジ
スタのドレインに接続されていることを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記相対的に薄いゲート絶縁膜の厚さは３ｎｍ未
満であり、前記相対的に厚いゲート絶縁膜の厚さは３ｎ
ｍ以上であることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記相対的に薄いゲート絶縁膜を備えたＭＩＳト
ランジスタは、ゲート電極と基板間に流れるトンネル電
流が相対的に大きく、前記相対的に厚いゲート絶縁膜を
備えたＭＩＳトランジスタは、ゲート電極と基板間を流
れるトンネル電流が相対的に小さいことを特徴とする半
導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記主回路と電源電位との間に挿入された制御回
路はｐチャネルＭＩＳトランジスタであり、前記ｐチャ
ネルＭＩＳトランジスタのソースが電源電位に接続され
ていることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、前記主回路とグランド電位との間に挿入された制
御回路はｎチャネルＭＩＳトランジスタであり、前記ｎ
チャネルＭＩＳトランジスタのソースがグランド電位に
接続されていることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、前記主回路は少なくとも動作モードと待機モード
の２つの状態を有し、前記相対的に厚いゲート絶縁膜を
備えたＭＩＳトランジスタが動作モード時に導通状態、
待機モード時に遮断状態となるように、前記相対的に厚
いゲート絶縁膜を備えたＭＩＳトランジスタのゲート電
位が制御されることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項６記載の半導体集積回路装置にお
いて、前記動作モード時に前記主回路にクロック信号が
供給され、前記待機モード時に前記クロック信号が切断
されることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項１記載の半導体集積回路装置にお
いて、前記主回路の任意の信号ノードに、前記相対的に
厚いゲート絶縁膜を備えたＭＩＳトランジスタで構成さ
れて、一方が電源電位に、他方がグランド電位に接続さ
れた端子を有するラッチアップ回路が接続されており、
待機モード時の前記信号ノードのデータを保存すること
を特徴とする半導体集積回路装置。 - 【請求項９】 請求項１記載の半導体集積回路装置にお
いて、前記主回路を構成する前記相対的に薄いゲート絶
縁膜を備えたＭＩＳトランジスタの基板電位と、前記制
御回路を構成する前記相対的に厚いゲート絶縁膜を備え
たＭＩＳトランジスタの基板電位とは、異なる導電型を
有するウエル領域のｐｎ接合によって分離されているこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038644A JP2000243851A (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038644A JP2000243851A (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243851A true JP2000243851A (ja) | 2000-09-08 |
Family
ID=12530969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11038644A Pending JP2000243851A (ja) | 1999-02-17 | 1999-02-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243851A (ja) |
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-
1999
- 1999-02-17 JP JP11038644A patent/JP2000243851A/ja active Pending
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