[go: up one dir, main page]

JP2000101069A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

Info

Publication number
JP2000101069A
JP2000101069A JP11260261A JP26026199A JP2000101069A JP 2000101069 A JP2000101069 A JP 2000101069A JP 11260261 A JP11260261 A JP 11260261A JP 26026199 A JP26026199 A JP 26026199A JP 2000101069 A JP2000101069 A JP 2000101069A
Authority
JP
Japan
Prior art keywords
spacer
gate electrode
insulating film
semiconductor device
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11260261A
Other languages
English (en)
Other versions
JP3841598B2 (ja
Inventor
Isao Hayashi
勲 林
Shuei Kin
周永 金
善夏 ▲黄▼
Zenka Ko
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2000101069A publication Critical patent/JP2000101069A/ja
Application granted granted Critical
Publication of JP3841598B2 publication Critical patent/JP3841598B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H10P10/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D64/0112—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ホットエレクトロンによる半導体素子の特性
劣化を抑制し、ゲートとソース／ドレーン間の短絡問題
を解決することができ、ゲート電極上にもシリサイド層
を形成できる伝導層が含まれたゲートスペーサを備える
半導体素子を提供する。 【解決手段】 ゲート電極１０２の両側壁を包む第１ス
ペーサ絶縁膜１０８’を形成する場合、第１スペーサ絶
縁膜１０８’の最上部がゲート電極１０２より高くなる
ようにゲート電極１０２の一部が消耗される異方性エッ
チングを進める。これにより、第２伝導性スペーサ１１
０’とゲート電極１０２とが短絡されるという問題を解
決し、ゲート電極１０２上にもシリサイド層１１６を形
成する。これにより、ゲート絶縁膜１０４及びスペーサ
領域にホットエレクトロンが捕獲されることにより生じ
る半導体素子の特性劣化を抑制し、動作速度を改善する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関し、さらに詳しくは伝導層が含まれたゲー
トスペーサを有する半導体素子及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体素子の高集積化が急進展すること
によりゲート線幅の間隔は次第に狭くなっている。特に
ＬＤＤ（Lightly Doped Drain、以下「ＬＤＤ」と称す
る）構造のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）でチャンネル長さが短くなるにしたがって、その特
性面で限界を示している。このようなＬＬＤ構造を有す
るＭＯＳ電界効果トランジスタの特性低下をもたらす代
表的な原因がホットエレクトロン（Hot electron）によ
る飽和電流（saturation current）特性の劣化である。
【０００３】これに対する改善方案として提示されたも
のの中の一つがシリサイドシリコン側壁ソース／ドレー
ン（Silicide Silicon Side wall Source/Drain）構造
であるが、これに対する先行研究がIEEE Transactions
on Electron Device (Vol.４４,NO.１１,November１９
９７)に“A Hot-Carrier Degradation Mechanism andEl
ectrical Characteristics in S4Dn-MOSFET”という題
目で掲載されている。
【０００４】図１は従来技術による伝導層が含まれたゲ
ートスペーサを有する半導体素子を説明するために示し
た断面図である。図１を参照すれば、半導体基板５１に
ゲート絶縁膜５３を介したゲート電極５５がポリシリコ
ンで構成されている。ゲート電極５５両側壁は第１スペ
ーサ絶縁膜５７により包まれ、第１スペーサ絶縁膜５７
の外側は不純物がドーピングされた第２伝導性スペーサ
５９に包まれている。第２伝導性スペーサ５９はソース
／ドレーン領域６５の上部を覆うシリサイド層６１によ
り再び包まれる。そしてゲート電極５５の上部には第２
伝導性スペーサ５９とシリサイド層６１によるゲート電
極５５の短絡を防止するための絶縁膜６３が形成されて
いる。この絶縁膜６３は酸化膜と窒化膜の複合膜を使用
して構成されている。そして、ＬＤＤ領域６７は第１ス
ペーサ絶縁膜５７にイオン注入マスクにより形成してい
る。
【０００５】一般に半導体素子に強い電界を印加する
時、半導体基板から生じるホットエレクトロンがＬＤＤ
領域６７に隣接したゲート絶縁膜５３及び第１スペーサ
絶縁膜５７に捕獲される。このように捕獲されたホット
エレクトロンはキャリアの移動度を減少させることによ
って飽和電流のような半導体素子の特性を劣化させると
いう問題を発生する。第２伝導性スペーサ５９はゲート
絶縁膜５３及び第１スペーサ絶縁膜５７に捕獲されたホ
ットエレクトロンが抜け出る通路を作ることによって半
導体素子の劣化を防止する重要な役割をする。すなわ
ち、捕獲されたホットエレクトロンは第２伝導性スペー
サ５９を通してソース／ドレーン領域６５またはＬＤＤ
領域に抜け出ることによってホットエレクトロンによる
半導体素子の劣化を抑制できる。
【０００６】しかし、上述の従来技術は次のような問題
点を有している。第一に、シリサイド層６１と第２伝導
性スペーサ５９とがゲート電極５５と短絡されることを
防止するためには第１スペーサ絶縁膜５７がゲート電極
５５を十分に包みながら薄く形成すべきである。しかし
このような第１スペーサ絶縁膜５７を具現することは工
程上の多くの難しさが伴う。
【０００７】第二に、ゲート電極５５の両側面と同様
に、ゲート電極５５の上部もシリサイド層６１と第２伝
導性スペーサ５９との短絡を防止するために絶縁膜６３
を形成すべきことである。このような構造はゲート電極
５５の上部にシリサイド層を形成できないため半導体素
子が動作する時、遅延時間の延びをもたらして動作速度
が落ちるという問題点がある。
【０００８】
【発明が解決しようとする課題】本発明の目的は、ホッ
トエレクトロンによる半導体素子の特性劣化を抑制し、
ゲートとソース／ドレーン間の短絡問題を解決すること
ができ、ゲート電極上にもシリサイド層を形成できる伝
導層が含まれたゲートスペーサを備える半導体素子を提
供することにある。本発明の他の目的は、伝導層が含ま
れたゲートスペーサを備える半導体素子の製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の請求項１記載の半導体素子によると、半導
体基板と、半導体基板の所定領域にゲート絶縁膜を介し
て構成されたゲート電極と、ゲート電極の隣接半導体基
板に構成されたソース／ドレーン領域と、ゲート電極の
両側壁を包む第１スペーサ絶縁膜と、第１スペーサ絶縁
膜外側でゲート電極の両側壁を包む第２伝導性スペーサ
と、第２伝導性スペーサ外側にゲート電極の両側壁を包
む第３スペーサ絶縁膜と、ゲート電極の上部及びソース
／ドレーン領域上に構成されたシリサイド層とを備えて
いる。
【００１０】半導体基板は、シリコン単結晶ウェーハま
たはシリコンオンインシュレータ（ＳＯＩ：Silicon On
Insulator）型半導体基板が適合であり、ゲート電極は
不純物がドーピングされたポリシリコンを材質とし、第
１スペーサ絶縁膜は酸化膜（ＳｉＯ2）または酸化膜を
含む複合膜で構成され、第２伝導性スペーサは不純物が
ドーピングされたポリシリコンを材質で構成され、第３
スペーサ絶縁膜を窒化膜または窒化膜を含む複合膜で構
成されている。
【００１１】ソース／ドレーン領域はゲート電極の下部
のチャンネル領域に延びるＬＤＤ領域をさらに備えるこ
とが適合であり、第２伝導性スペーサは前記ソース／ド
レーン領域と電気的に連結されるように構成されてい
る。また、前記シリサイド層はケイ化コバルトまたはケ
イ化チタンを材質で構成することが望ましい。
【００１２】本発明の請求項１０記載の半導体素子の製
造方法によると、ゲート絶縁膜が形成された半導体基板
上にゲート電極を形成する工程と、ゲート電極をイオン
注入マスクとしてＬＤＤ領域を形成する工程と、ゲート
電極の両側壁に第１スペーサ絶縁膜を形成する工程と、
第１スペーサ絶縁膜の両側壁に第２伝導性スペーサを形
成する工程と、第２伝導性スペーサの両側壁に第３スペ
ーサ絶縁膜を形成する工程と、ゲート電極及びソース／
ドレーン領域上にシリサイド層を形成する工程とを備え
ることを特徴とする。
【００１３】本発明の望ましい実施例によれば、ゲート
電極を導電性ポリシリコン膜を積層してパタニングを進
めて形成し、第１スペーサ絶縁膜、第２伝導性スペーサ
及び第３スペーサ絶縁膜は異方性エッチングを利用して
形成する。ここで第２伝導性スペーサに対する異方性エ
ッチングはゲート電極の上部が一部消耗されるようエッ
チングを進めて第１絶縁膜スペーサによる電気的絶縁効
果を高めている。
【００１４】第２伝導性スペーサは不純物がドーピング
されたポリシリコンを使用して形成し、第３スペーサ絶
縁膜を形成する工程後に第３絶縁膜スペーサが形成され
たゲート電極をイオン注入マスクとしてソース／ドレー
ン領域を形成する工程をさらに進めることが望ましい。
【００１５】シリサイド層は半導体基板の全面にコバル
トまたはチタン層を積層した後、急速熱処理を実施して
選択的シリサイド層を形成する。この際、急速熱処理は
第２伝導性スペーサがソース／ドレーン領域と電気的に
連結される条件で実施し、このような条件はソース／ド
レーン領域のシリサイド層が半導体基板の表面に露出し
たシリコンよりさらに広く拡張しながら第２伝導性スペ
ーサと連結することができ、第２伝導性スペーサを構成
するポリシリコンで急速熱処理工程中不純物が下部のＬ
ＤＤ領域に拡散してソース／ドレーン領域と連結するこ
とができる。
【００１６】本発明によれば、半導体素子に強い電界が
印加される時に生じるホットエレクトロンにより飽和電
流特性の低下を抑制でき、伝導性のゲートスペーサを使
用することによって引き起こされるゲートとソース／ド
レーン間の短絡問題を解決し、ゲート電極上にもシリサ
イド層を形成して半導体素子の動作速度を改善すること
ができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図２から図８は、本発明に
よる伝導層が含まれたゲートスペーサを有する半導体素
子の製造方法を示す断面図である。
【００１８】図２に示すように、単結晶シリコンまたは
ＳＯＩ型よりなる半導体基板１００にゲート絶縁膜１０
４を形成し、ゲート絶縁膜１０４上に不純物がドーピン
グされたポリシリコン膜を積層してパタニングを進めて
ゲート電極１０２を形成する。そしてゲート電極１０２
をイオン注入マスクとして半導体基板１００にイオン注
入を実施してＬＤＤ領域１０６領域を形成する。続い
て、第１スペーサ絶縁膜１０８に使われる絶縁膜、例え
ば酸化膜（ＳｉＯ2）または酸化膜の複合膜を半導体基
板の全面に積層する。
【００１９】図３に示すように、第１スペーサ絶縁膜１
０８が形成された半導体基板１００に異方性エッチング
（Anti-isotropic etching）を実施してＬＤＤ領域１０
６及びゲート電極１０２の上部にある第１スペーサ絶縁
膜１０８を取り除くことによって、第１スペーサ絶縁膜
１０８’がゲート電極１０２の両側壁を包むように形成
する。図４に示すように、第１スペーサ絶縁膜１０８’
が形成された半導体基板の全面に第２伝導性スペーサ１
１０として使われる膜質、例えば不純物が１×１０19cm
2以上の高濃度でドーピングされたポリシリコン膜をデ
ポジットする。
【００２０】図５に示すように、第２伝導性スペーサ１
１０に対して異方性エッチングを進めて第２伝導性スペ
ーサ１１０’が第１スペーサ絶縁膜１０８’を外側の部
分を包むように形成する。この際、若干の過度エッチン
グを実施してゲート電極１０２の上部にあるポリシリコ
ンが一部消耗されるようエッチングを進める。これによ
り、エッチング選択比差によって相対的にエッチングさ
れない第１スペーサ絶縁膜の上部（Ａ）が第２伝導性ス
ペーサ１１０’とゲート電極１０２間の絶縁効果を増大
させ、第２伝導性スペーサ１１０’とゲート電極１０２
間の短絡を抑制する。
【００２１】図６に示すように、第２伝導性スペーサ１
１０’が形成された半導体基板の全面に第３スペーサ絶
縁膜１１２を１００〜５００Åの厚さで積層する。この
ような第３スペーサ絶縁膜１１２は窒化膜または窒化膜
の複合膜を使用して形成することができる。
【００２２】図７に示すように、窒化膜で構成された第
３スペーサ絶縁膜１１２に異方性エッチング実施し、第
３スペーサ絶縁膜１１２’が第２伝導性スペーサ１１
０’を完全に包むように形成させる。続いて、第３スペ
ーサ絶縁膜１１２’が形成されたゲート電極１０２をイ
オン注入マスクとして半導体基板１００にイオン注入を
実施してＬＤＤ領域１０６よりさらに深い接合深さを有
するソース／ドレーン領域１１４を形成する。図８に示
すように、第３スペーサ絶縁膜１１２’が形成された半
導体基板の全面にシリサイド層形成のための金属層、例
えばコバルトまたはチタンを積層して急速熱処理を実施
する。このような急速熱処理はシリコンで構成されたゲ
ート電極１０２上部及びソース／ドレーン領域１１４で
シリサイド層形成のための金属層とシリサイド化反応を
起こしシリサイド層１１６、１１８を形成する。そして
第３スペーサ絶縁膜１１２’で包んだスペーサ領域では
シリサイド化反応が起こらず後続の洗浄工程でコバルト
とチタンのようなシリサイド層形成のための金属層を容
易に除去できる。
【００２３】この際、急速熱処理を進める条件として
は、第２伝導性スペーサ１１０’がＬＤＤ領域１０６ま
たはソース／ドレーン領域１１４と電気的に連結される
ように実施する必要がある。すなわち、急速熱処理を８
５０℃で６０秒間実施するとソース／ドレーン領域１１
４でシリサイド層１１８が下部に５００Å程度成長し、
側面方向に約３００Å程度成長させながらシリサイド層
１１８を形成するようになる。それゆえソース／ドレー
ン領域１１４上のシリサイド層１１８がさらに広く拡張
されながら形成され、第２伝導性スペーサ１１０’とＬ
ＤＤ領域１０６とを電気的に連結することができる。
【００２４】そして急速熱処理工程で第２伝導性スペー
サ１１０’を構成する１×１０19cm 2以上の高濃度でド
ーピングされたポリシリコンの不純物が下部のＬＤＤ領
域１０６に拡散され、ソース／ドレーン領域１１４と連
結することができるように急速熱処理の諸般工程条件を
調節することができる。
【００２５】以下、伝導層を有するゲートスペーサを含
む半導体素子の構造及び特性を説明する。伝導性ゲート
スペーサを含む半導体素子は、半導体基板と１００、半
導体基板１００の所定領域にゲート絶縁膜１０４を介し
て構成されたゲート電極１０２と、ゲート電極の隣接半
導体基板に構成されたＬＤＤ領域１０６及びソース／ド
レーン領域１１４と、ゲート電極の両側壁を包む第１ス
ペーサ絶縁膜１０８’と、第１スペーサ絶縁膜外側でゲ
ート電極の両側壁を包む第２伝導性スペーサ１１０’
と、第２伝導性スペーサ外側でゲート電極の両側壁を包
む第３スペーサ絶縁膜１１２’と、ゲート電極の上部及
びソース／ドレーン領域上に構成されたシリサイド層１
１６、１１８よりなる。
【００２６】第１スペーサ絶縁膜１０８’及び第３スペ
ーサ絶縁膜１１２’により包まれた形態で構成された第
２伝導性スペーサ１１０’との半導体素子に強い電界が
印加される時生じるホットエレクトロンがゲート絶縁膜
及びスペーサに捕獲されて飽和電流特性を劣化させるこ
とを防止する。そしてホットエレクトロンがＬＤＤ領域
１０６またはソース／ドレーン領域１１４に流れられる
通路を提供する。またゲート電極１０２上部でポリシリ
コンの一部が除去されるように過度エッチングして形成
した第１スペーサ絶縁膜１０８’上部（図５のＡ）は、
ゲート電極とソース／ドレーン領域が短絡されるという
問題を解決する主要な役割をする。最後に、ソース／ド
レーン領域１１４上のみならずゲート電極１０２上部で
形成されたシリサイド層１１６は、従来のゲート電極上
部を絶縁膜で形成する半導体素子と比較して、半導体素
子の遅延時間を短縮させ半導体素子の動作速度を早くす
ることができる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体素
子によると、半導体素子に強い電解が印加された時に生
じるホットエレクトロンによる飽和電流特性の劣化を抑
制できる。また、伝導性のゲートスペーサを使用するこ
とによって引き起こされ得るゲートとソース／ドレーン
間の短絡を防止することができる。さらに、ソース／ド
レーン領域のみならず、ゲート電極上にもシリサイド層
を形成することにより、半導体素子の動作速度を向上さ
せることができる。本発明は前記の実施例に限らず、本
発明が属する技術的思想内で当分野の通常の知識を有す
る者により多くの変形が可能なことが明白である。
【図面の簡単な説明】
【図１】従来の伝導層が含まれたゲートスペーサを有す
る半導体素子を示す断面図である。
【図２】本発明の一実施例による半導体素子を示す断面
図である。
【図３】本発明の一実施例による半導体素子を示す断面
図である。
【図４】本発明の一実施例による半導体素子を示す断面
図である。
【図５】本発明の一実施例による半導体素子を示す断面
図である。
【図６】本発明の一実施例による半導体素子を示す断面
図である。
【図７】本発明の一実施例による半導体素子を示す断面
図である。
【図８】本発明の一実施例による半導体素子を示す断面
図である。
【符号の説明】
１００ 半導体基板 １０２ ゲート電極 １０４ ゲート絶縁膜 １０６ ＬＤＤ領域 １０８’ 第１スペーサ絶縁膜 １１０’ 第２伝導性スペーサ １１２’ 第３スペーサ絶縁膜 １１４ ソース／ドレーン領域 １１６、１１８ シリサイド

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の所定領域にゲート絶縁膜を介して構成
    されたゲート電極と、 前記ゲート電極の隣接半導体基板に構成されたソース／
    ドレーン領域と、 前記ゲート電極の両側壁を包む第１スペーサ絶縁膜と、 前記第１スペーサ絶縁膜の外側で前記ゲート電極の両側
    壁を包む第２伝導性スペーサと、 前記第２伝導性スペーサ外側で前記ゲート電極の両側壁
    を包む第３スペーサ絶縁膜と、 前記ゲート電極の上部及び前記ソース／ドレーン領域上
    に構成されたシリサイド層とを備えることを特徴とする
    半導体素子。
  2. 【請求項２】 前記半導体基板は、シリコン単結晶ウェ
    ーハまたはシリコンオンインシュレータ型半導体基板で
    あることを特徴とする請求項１に記載の半導体素子。
  3. 【請求項３】 前記ゲート電極は、不純物がドーピング
    されたポリシリコンを材質とすることを特徴とする請求
    項１に記載の半導体素子。
  4. 【請求項４】 前記ソース／ドレーン領域は、前記ゲー
    ト電極の下部チャンネル領域に延びるＬＤＤ領域をさら
    に備えることを特徴とする請求項１に記載の半導体素
    子。
  5. 【請求項５】 前記第１スペーサ絶縁膜は、酸化膜（Ｓ
    ｉＯ2）または酸化膜を含む複合膜で構成することを特
    徴とする請求項１に記載の半導体素子。
  6. 【請求項６】 前記第２伝導性スペーサは、不純物がド
    ーピングされたポリシリコンを材質とすることを特徴と
    する請求項１に記載の半導体素子。
  7. 【請求項７】 前記第３スペーサ絶縁膜は、窒化膜また
    は窒化膜を含む複合膜で構成することを特徴とする請求
    項１に記載の半導体素子。
  8. 【請求項８】 前記第２伝導性スペーサは、前記ソース
    ／ドレーン領域と電気的に連結されるように構成されて
    いることを特徴とする請求項１に記載の半導体素子。
  9. 【請求項９】 前記シリサイド層はケイ化コバルトまた
    はケイ化チタンを材質とすることを特徴とする請求項１
    に記載の半導体素子。
  10. 【請求項１０】 ゲート絶縁膜が形成された半導体基板
    上にゲート電極を形成する工程と、 前記ゲート電極をイオン注入マスクとしてＬＤＤ領域を
    形成する工程と、 前記ゲート電極の両側壁に第１スペーサ絶縁膜を形成す
    る工程と、 前記第１スペーサ絶縁膜の両側壁に第２伝導性スペーサ
    を形成する工程と、 前記第２伝導性スペーサの両側壁に第３スペーサ絶縁膜
    を形成する工程と、 前記ゲート電極及びソース／ドレーン領域上にシリサイ
    ド層を形成する工程とを備えることを特徴とする半導体
    素子の製造方法。
  11. 【請求項１１】 前記ゲート電極は、ポリシリコン膜を
    積層してパタニングを進めて形成することを特徴とする
    請求項１０に記載の半導体素子の製造方法。
  12. 【請求項１２】 前記第１スペーサ絶縁膜、第２伝導性
    スペーサ及び第３スペーサ絶縁膜は、異方性エッチング
    を利用して形成することを特徴とする請求項１０に記載
    の半導体素子の製造方法。
  13. 【請求項１３】 前記第２伝導性スペーサを異方性エッ
    チングは、ゲート電極の上部も一部消耗されるようにエ
    ッチングを進めて第１スペーサ絶縁膜による電気的絶縁
    効果を良好にすることを特徴とする請求項１２に記載の
    半導体素子の製造方法。
  14. 【請求項１４】 前記第２伝導性スペーサは、不純物が
    ドーピングされたポリシリコンを使用して形成すること
    を特徴とする請求項１０に記載の半導体素子の製造方
    法。
  15. 【請求項１５】 前記第３スペーサ絶縁膜を形成する工
    程後、第３絶縁膜スペーサが形成されたゲート電極をイ
    オン注入マスクとしてソース／ドレーン領域を形成する
    工程をさらに実施することを特徴とする請求項１０に記
    載の半導体素子の製造方法。
  16. 【請求項１６】 前記シリサイド層は、半導体基板の全
    面にコバルトまたはチタン層を積層した後、急速熱処理
    を遂行して選択的シリサイド層を形成することを特徴と
    する請求項１０に記載の半導体素子の製造方法。
  17. 【請求項１７】 前記急速熱処理は、前記第２伝導性ス
    ペーサが前記ソース／ドレーン領域と電気的に連結され
    る条件で遂行することを特徴とする請求項１６に記載の
    半導体素子の製造方法。
  18. 【請求項１８】 前記第２伝導性スペーサが前記ソース
    ／ドレーン領域と電気的に連結される条件は、前記ソー
    ス／ドレーン領域のシリサイド層が半導体基板の表面に
    露出したシリコンよりさらに広く形成されながら前記第
    ２伝導性スペーサと連結されるようにすることを特徴と
    する請求項１７に記載の半導体素子の製造方法。
  19. 【請求項１９】 前記第２伝導性スペーサが前記ソース
    ／ドレーン領域と電気的に連結される条件は、前記第２
    伝導性スペーサを構成する不純物がドーピングされたポ
    リシリコンで不純物が急速熱処理工程で下部のＬＤＤ領
    域に拡散されソース／ドレーン領域と連結されることを
    特徴とする請求項１７に記載の半導体素子の製造方法。
JP26026199A 1998-09-16 1999-09-14 半導体素子の製造方法 Expired - Fee Related JP3841598B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980038199A KR100269336B1 (ko) 1998-09-16 1998-09-16 전도층이 포함된 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법
KR1998P38199 1998-09-16

Publications (2)

Publication Number Publication Date
JP2000101069A true JP2000101069A (ja) 2000-04-07
JP3841598B2 JP3841598B2 (ja) 2006-11-01

Family

ID=19550769

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26026199A Expired - Fee Related JP3841598B2 (ja) 1998-09-16 1999-09-14 半導体素子の製造方法

Country Status (3)

Country Link
US (1) US6399451B1 (ja)
JP (1) JP3841598B2 (ja)
KR (1) KR100269336B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2827708A1 (fr) * 2001-07-17 2003-01-24 Mitsubishi Electric Corp Dispositif a semi-conducteur sur substrat soi et procede de fabrication
US6528404B2 (en) * 2000-01-25 2003-03-04 Hyundai Electronics Industries Co., Ltd. Semiconductor device and fabrication method thereof
US6774441B2 (en) 2002-08-08 2004-08-10 Renesas Technology Corp. Semiconductor device having an MIS transistor
JP2005229107A (ja) * 2004-02-10 2005-08-25 Samsung Electronics Co Ltd 電界効果トランジスタ及びその製造方法
JP2007158148A (ja) * 2005-12-07 2007-06-21 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
KR101316190B1 (ko) 2005-10-19 2013-10-08 세이코 인스트루 가부시키가이샤 반도체 집적 회로장치 및 그 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548545B1 (ko) * 1999-12-16 2006-02-02 주식회사 하이닉스반도체 에스오아이 웨이퍼를 제조하기 위한 단결정 실리콘층성장방법
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
JP4388240B2 (ja) * 2001-04-10 2009-12-24 セイコーインスツル株式会社 半導体装置の製造方法
US7002208B2 (en) * 2001-07-02 2006-02-21 Oki Electric Industry Co., Ltd. Semiconductor device and manufacturing method of the same
KR100436287B1 (ko) * 2001-11-17 2004-06-16 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance
JP4237448B2 (ja) * 2002-05-22 2009-03-11 株式会社ルネサステクノロジ 半導体装置の製造方法
US6911695B2 (en) * 2002-09-19 2005-06-28 Intel Corporation Transistor having insulating spacers on gate sidewalls to reduce overlap between the gate and doped extension regions of the source and drain
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
US6991973B2 (en) 2002-09-26 2006-01-31 National Chiao Tung University Manufacturing method of thin film transistor
US20040063311A1 (en) * 2002-09-26 2004-04-01 National Chiao Tung University Structure of thin film transistor and manufacturing method thereof
US7078773B2 (en) * 2002-12-23 2006-07-18 International Business Machines Corporation Nitride-encapsulated FET (NNCFET)
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
US7192876B2 (en) 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures
KR100574297B1 (ko) * 2004-09-24 2006-04-27 한국전자통신연구원 전계효과 트랜지스터 및 그 제조 방법
US7135724B2 (en) * 2004-09-29 2006-11-14 International Business Machines Corporation Structure and method for making strained channel field effect transistor using sacrificial spacer
KR100650369B1 (ko) * 2004-10-01 2006-11-27 주식회사 하이닉스반도체 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법
US7183169B1 (en) * 2005-03-07 2007-02-27 Advanced Micro Devices, Inc. Method and arrangement for reducing source/drain resistance with epitaxial growth
KR100728953B1 (ko) 2005-05-27 2007-06-15 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100823451B1 (ko) * 2006-12-27 2008-04-17 동부일렉트로닉스 주식회사 반도체 소자 및 이의 제조 방법
CN102347277B (zh) * 2010-07-30 2014-02-12 中国科学院微电子研究所 半导体器件结构及其制作方法
US8575683B1 (en) * 2012-05-16 2013-11-05 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US10651171B2 (en) 2016-12-15 2020-05-12 Taiwan Semiconductor Manufacturing Co. Ltd. Integrated circuit with a gate structure and method making the same
US20240047549A1 (en) * 2022-08-08 2024-02-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with supporting structures and method for forming the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498555A (en) * 1994-11-07 1996-03-12 United Microelectronics Corporation Method of making LDD with polysilicon and dielectric spacers
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528404B2 (en) * 2000-01-25 2003-03-04 Hyundai Electronics Industries Co., Ltd. Semiconductor device and fabrication method thereof
FR2827708A1 (fr) * 2001-07-17 2003-01-24 Mitsubishi Electric Corp Dispositif a semi-conducteur sur substrat soi et procede de fabrication
FR2831713A1 (fr) * 2001-07-17 2003-05-02 Mitsubishi Electric Corp Dispositif a semi-conducteur et procede de fabrication
US7109553B2 (en) 2001-07-17 2006-09-19 Renesas Technology Corp. Semiconductor device and method of manufacturing same
US6774441B2 (en) 2002-08-08 2004-08-10 Renesas Technology Corp. Semiconductor device having an MIS transistor
JP2005229107A (ja) * 2004-02-10 2005-08-25 Samsung Electronics Co Ltd 電界効果トランジスタ及びその製造方法
KR101316190B1 (ko) 2005-10-19 2013-10-08 세이코 인스트루 가부시키가이샤 반도체 집적 회로장치 및 그 제조방법
JP2007158148A (ja) * 2005-12-07 2007-06-21 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6399451B1 (en) 2002-06-04
JP3841598B2 (ja) 2006-11-01
KR20000019876A (ko) 2000-04-15
KR100269336B1 (ko) 2000-10-16

Similar Documents

Publication Publication Date Title
JP3841598B2 (ja) 半導体素子の製造方法
US5444282A (en) Semiconductor device and a method of manufacturing thereof
JP3609242B2 (ja) トランジスタ電極上にシリサイド層が形成されているｉｃ構造、ｍｏｓトランジスタおよびその製造方法
JPH081957B2 (ja) 半導体装置の製造方法
US6972222B2 (en) Temporary self-aligned stop layer is applied on silicon sidewall
JPH10284728A (ja) コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法
JPS6344770A (ja) 電界効果型トランジスタの製造方法
JPH11284179A (ja) 半導体装置およびその製造方法
JPH10144921A (ja) 半導体素子の構造及び製造方法
JPH04223341A (ja) 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法
JP2006508548A (ja) ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造
KR0170515B1 (ko) Gold구조를 갖는 반도체장치 및 그의 제조방법
JP2001015749A (ja) 半導体装置の製造方法
KR19980060621A (ko) 반도체소자의 제조방법
JP4920331B2 (ja) ショットキー障壁トンネルトランジスタ及びその製造方法
JPH10335645A (ja) シリサイドを利用したスイッチング素子及びその製造方法
JP3362722B2 (ja) 半導体装置の製造方法
JPS6344769A (ja) 電界効果型トランジスタ及びその製造方法
JPH1064898A (ja) 半導体装置の製造方法
JPH0982949A (ja) 半導体装置及びその製造方法
KR930011472B1 (ko) Mos트랜지스터의 제조방법
KR101002046B1 (ko) 반도체소자의 제조방법
JP2000012836A (ja) 半導体装置および半導体装置の製造方法
JPH11354650A (ja) 半導体装置およびその製造方法
KR100505630B1 (ko) 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040526

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060627

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060724

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060808

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130818

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees